CN111933209B - 半导体装置 - Google Patents

Abstract

本发明的半导体装置，包含：供给电压VCC；多个暂存器14，包含可保持数据的第1暂存器，以及可保持检查位的第2暂存器；PMOS晶体管P与AND门12，连接在供给电压VCC与多个暂存器14之间，控制提供给多个暂存器14的供给电压VCC的供给；以及判定电路16，在DPD模式下，判定保持在第2暂存器中检查位的对错。其中，第2暂存器的运作裕度比第1暂存器还差；其中，当判定电路16检测出保持在第2暂存器中的检查位有误时，PMOS晶体管P将供给电压VCC提供给多个暂存器14，削减消耗电力。

Description

半导体装置

技术领域

本发明是关于快闪存储器等半导体装置，特别是关于电源切断(Power Down)模式的运作。

背景技术

NAND型快闪存储器为了储存读取、编程、抹除等用途的电压设定，或是使用者选项等的设定信息，而使用了熔丝格(Fuse Cell)。储存于熔丝格的设定信息，将在供电的电源开启(Power Up)运作时被读取，而被载入到内部暂存器中(专利文献1)。

[先前技术文献]

[专利文献]

[专利文献1]日本专利第6494139号公报。

发明内容

[发明所欲解决的技术问题]

快闪存储器中，有主动(Active)状态以及待命(Standby)状态。主动状态是响应来自于使用者的指令，进行读取、编程、抹除等；待命状态为可受理来自于使用者的指令。待命状态中，内部电路的运作被限制使得消耗电力在一定以下，然而在使用者输入指令时，就必须立即响应该指令。因此，虽然称为待命状态，但在暂存器等的挥发性电路中将产生断开漏电流(Off-leak Current)；且为了能够对应电源电压的下降，就必须让电源切断检测电路运作，而消耗了某个程度的电力。

为了进一步削减待命状态的消耗电力，有的快闪存储器，会搭载深层电源切断模式(Deep Power Down Mode,以下称为DPD模式)。DPD模式下，将截止(Cutoff)一部分给内部电路的供给电源，以削减断开漏电流。举例来说，DPD模式是基于DPD开始指令而进入该模式，并基于DPD解除指令而从该模式复归。DPD模式为了使截止的电路正常运作，需要一定的时间；但相对地，具有大幅减低消耗电力的优点。

图1表示根据既有的DPD模式，使得电源供给被截止的内部电路的一例。内部电路10包含：PMOS晶体管P1，连接供给电压VCC；以及多个暂存器，通过供给电压节点VCCREG连接PMOS晶体管P1。对PMOS晶体管P1的栅极施加DPDEN信号，DPDEN信号在正常运作时迁移至L位准；在DPD模式时迁移至H位准。另外，多个暂存器保持关于快闪存储器运作的信息，或者保持从熔丝格读取的设定信息。

图2表示DPD模式执行时各部的运作波形。在时刻t1，DPDEN信号为L位准，晶体管P1导通(On)，供给电压节点VCCREG为供给电压VCC，各暂存器有效地保持数据。在时刻t2，输入DPD开始指令后，DPDEN信号迁移至H位准，PMOS晶体管断开(Off)，供给电压VCC切断。藉此，供给电压节点VCCREG成为浮动(Floating)状态，之后，供给电压节点VCCREG的电位因为断开漏电流而逐渐下降。在时刻t3，暂存器下降到变得无法保持数据的电位后，保持在暂存器的数据将无效，且暂存器的输出REGOUT的数据也变无效。

如此一来，DPD模式下提供给内部电路10的供给电压被切断后，直到从DPD模式复归之前，所有暂存器的数据都会遗失。特别是NAND快闪存储器为了控制内部运作，包含了多数的暂存器。暂存器的数据一消失，从DPD模式复归的时候，就必须从熔丝格将设定信息等重新载入到暂存器，因此需要花费许多时间。

本发明的目的是解决这样的既有技术问题，而提供一种半导体装置，该半导体装置削减供给电压被阻断的挥发性电路的消耗电力，并同时保持挥发性电路的数据。

[用以解决技术问题的手段]

关于本发明的半导体装置，包含：供给电压；挥发性电路，包含可保持数据的第1电路，以及可保持检查用数据的第2电路；电压供给控制电路，连接于该供给电压以及该挥发性电路之间，控制来自于该供给电压的电压供给；以及判定电路，由该电压供给控制电路阻断电压供给时，判定保持在该第2电路中的检查用数据的对错；其中，该电压供给控制电路，响应该判定电路的判定结果，控制该供给电压的供给；其中，关于该第2电路的运作电压的裕度(Margin)，比该第1电路还差。

[发明效果]

根据本发明，通过判定运作电压的裕度比第1电路还差的第2电路的检查用数据的对错，能够保持第1电路的数据，并同时削减消耗电力。

附图说明

图1为既有的DPD模式，使得电源供给被截止的内部电路的一例。

图2表示DPD模式执行时的内部电路的运作波形。

图3表示关于本发明实施例的半导体装置的概略构成。

图4表示通过关于本发明实施例的DPD模式，使得供给电压被阻断的内部电路的一例。

图5为通过本实施例的DPD模式执行时的内部电路的运作波形。

图6为搭载了关于本发明实施例的DPD模式的存储器的一例。

附图标号：

10～内部电路

12～AND门

14～多个暂存器

16～判定电路

20～内部电路

30～写入电路

40～控制电路

50～半导体装置

100～快闪存储器

110～存储单元阵列

120～输入输出缓冲

130～地址暂存器

140～控制器

150～字线选择电路

160～页缓冲/感测电路

170～列选择电路

180～内部电压产生电路

Ax～行地址信息

Ay～列地址信息

BLK(0)、BLK(1)、…、BLK(m-1)～区块

Cdec～电容

CHKBIT～检查位

DPDEN～信号

P、P1～PMOS晶体管

REGOK～信号

REGOUT～输出

t1、t2、…、t5～时刻

VCC～供给电压

VCCREG～供给电压节点

Vers～抹除电压

Vpass～通过电压

Vpgm～写入电压

Vread～读取通过电压

W～脉冲宽度

WEN～控制信号

具体实施方式

接着，针对本发明的实施型态参照图式进行说明。本发明的半导体装置并未特别限定，例如：实施于NAND(反及)型或NOR(反或)型快闪存储器、DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、逻辑、ASIC(应用特定集成电路)、或DSP(数字信号处理)等。

[实施例]

接着，针对本发明的实施例进行说明。图3表示关于本实施例的半导体装置50的概略构成。举例来说，半导体装置50包含内部电路10、20，写入电路30，以及控制电路40。控制电路40举例来说，能够接收来自于外部的指令或控制信号，基于接收到的指令或控制信号，控制内部电路10、20或写入电路30的运作。本实施例的半导体装置50搭载有DPD模式，作为更加减低待命状态的消耗电力的模式。DPD模式可以响应来自外部的指令或控制信号而进入，亦可响应来自外部的指令或控制信号而解除。

控制电路40接收到用于进入DPD模式的指令或控制信号后，对选择的内部电路10，通过DPDEN信号，让提供给内部电路10的供给电压VCC截止；控制电路40接收到用于解除DPD模式的指令或控制信号后，通过DPDEN信号，把供给电压VCC提供给内部电路10。内部电路10的电路即使在电路运作停止的状态下，只要供给电压VCC有供应，就会产生断开漏电流，并且具备保持数据的功能。例如：包含挥发性的暂存器的电路。写入电路30响应来自于控制电路40的控制信号WEN，将检查位CHKBIT写入到内部电路10当中多个暂存器的其中一部分。另外，图3表示通过DPD模式使得一个内部电路10的供给电压VCC被阻断的例子，然而这是其中一例，也可以设计为将提供给多个内部电路的供给电压VCC阻断。通过DPD模式阻断供给电压的内部电路，在待命状态下基于容许的消耗电力可作适当选择。

图4表示通过本实施例的DPD模式，使得供给电压被阻断的内部电路10的一例。如同图所示，内部电路10包含：PMOS晶体管P，与供给电压VCC连接；AND门12，与PMOS晶体管P的栅极连接；多个暂存器14，通过电压供给节点VCCREG与PMOS晶体管P连接；以及判定电路16，判定保持在多个暂存器14中的检查用位的对错。

AND门12一边的输入，是由控制电路40的DPDEN信号所提供；AND门12另一边的输入，则是判定电路16的判定结果REGOK信号所提供。DPD模式下，AND门12判定保持在一部分暂存器当中的检查位异常时，运作使得PMOS晶体管P导通。

内部电路10包含如上述挥发性的多个暂存器14。暂存器并未特别限定其构成，举例来说，如图4所示，包含：输入数据的传输门(Transmission Gate)；保持由传输门输入的数据的锁存器(Latch)；以及输出由锁存器所保存的数据的反相器(Inverter)。多个暂存器14包含一般暂存器以及检查用暂存器，一般暂存器用于DPD模式下同样保持数据，而检查用暂存器则是保持检查位，用于防止保持在一般暂存器的数据消失。检查用暂存器较佳为包含保持n位数据的多个暂存器，检查用暂存器保持由写入电路30写入的n位的检查位CHKBIT。

此处应留意的是，关于检查用暂存器的运作电压的裕度，比起关于一般暂存器的运作电压的裕度还差(低)。换句话说，检查用暂存器能够有效保持数据的运作电压最小值，比起一般暂存器的运作电压最小值还高，供给电压VCC开始下降时，保持在检查用暂存器的数据，比起保持在一般暂存器的数据先被破坏。比方说，保持在锁存器电路的H位准的数据变成了L位准。

作为让关于检查用暂存器的运作电压的裕度恶化的方法，若是双方的暂存器由相同尺寸的晶体管构成的情况下，则在DPD模式时，设计成提供给检查用暂存器的运作电压，比提供给一般暂存器的运作电压还低。举例来说，也可以设计成在连接一般暂存器的供给电压节点VCCREG上添加电容Cdec，使得在DPD模式时，供给电压节点VCCREG变为浮动(Floating)，而连接到一般暂存器的供给电压节点VCCREG的浮动电容，比连接到检查用暂存器的浮动电容还大。藉此，由于暂存器的断开漏电流引起的消耗时间在一般暂存器中变得更长，检查用暂存器的数据先被破坏。作为其他的方法，也可以设计为构成检查用暂存器的晶体管或配线等，与一般暂存器的有所不同(例如：变更RC常数)，将检查用暂存器的浮动电容变得比一般暂存器的浮动电容还小。

判定电路16将检查用暂存器输出的n位的检查位，与事先准备的期望值进行比较，判定检查位与期望值是否一致。检查位与期望值一致时，判定电路16输出表示检查位正确的信号REGOK(例如H位准)；检查位与期望值不一致时，判定电路16输出表示检查位错误的信号REGOK(例如L位准)。

图5表示DPD模式执行时的内部电路的运作波形。在时刻t1时，半导体装置50正在进行正常运作，由控制电路40输出的DPDEN信号为L位准。因此，PMOS晶体管P导通，供给电压VCC提供给多个暂存器14。另外，控制电路40通过写入电路30将n位的检查位写入到检查用暂存器。举例来说，将「FFh」或着「AAh」写入到2位组的检查用暂存器。正常运作时，由于供给电压VCC提供给多个暂存器14，因此保持在多个暂存器的数据为有效。因此，判定电路16所判定检查位与期望值的比较结果一致，信号REGOK为H位准。另外，输入到判定电路16的期望值，是通过写入电路30所写入的已知的检查位，举例来说，控制电路40可以将期望值提供给判定电路16。

在时刻t2时，控制电路40从使用者接收到进入DPD模式的指令，DPDEN信号响应于此迁移至H位准，AND门12的输出响应于此迁移至H位准。藉此，PMOS晶体管P断开，提供给内部电路10的供给电压VCC切断，供给电压节点VCCREG变为浮动。供给电压VCC的电位由于断开漏电流而逐渐下降，在时刻t3时，检查用暂存器变得无法保持检查位。例如，H位准的输出变为L位准。结果，检查位与期望值不一致，判定电路16输出L位准的信号REGOK。AND门12的输出响应信号REGOK迁移至L位准，PMOS晶体管P导通，供给电压VCC提供给多个暂存器14。此处应留意的是，检查用暂存器的数据损坏时，由于其他的暂存器与检查用暂存器相比，受到供给电压VCC变动的运作裕度较大，因此可以正确保持数据。因此，其他的暂存器的输出REGOUT的数据为有效。

判定电路16设定信号REGOK的L位准的脉冲宽度W，使得供给电压节点VCCREG充电至VCC位准可以获得足够的时间。另外，信号REGOK亦提供给控制电路40，在脉冲宽度W的期间内，控制电路40通过写入电路30，将检查位重新写入到检查用暂存器。

在脉冲宽度W的期间内，多个暂存器14的供给电压回复到VCC位准，且检查位已经重新写入到检查用暂存器，在时刻t4时，检查位与期望值再度一致，判定电路16的信号REGOK迁移至H位准。藉此AND门12的输出迁移至H位准，PMOS晶体管断开，提供给多个暂存器14的供给电压VCC切断。供给电压节点VCCREG再次变为浮动，该电位由于断开漏电流而消耗并逐渐下降，在时刻t5时，若检查位与期望值不一致，则在脉冲宽度W的期间内，信号REGOK迁移至L位准，在那期间，PMOS晶体管导通，供给电压节点VCCREG重新充电，检查位又重新写入到检查用暂存器。之后，直到解除DPD模式的指令输入进来之前，将不断地重复同样的运作。

像这样依照本实施例，设计为监视供给电压VCC被切断的内部电路10的检查用暂存器所保持的检查位的对错，当检查位检测出错误时，由供给电压VCC进行充电，因此，内部电路10的其他暂存器能够保持正确的数据，另一方面，能够减少DPD模式时的消耗电流。

上述实施例中，写入电路30与控制电路40个别设置，但并不限于此，也可以设计成控制电路40对检查用暂存器执行检查位的写入。另外，上述实施例中，示意判定电路16产生脉冲宽度W的信号REGOK的例子，但并不限于此，举例来说，亦可以准备有别于判定电路16的脉冲产生器，使得脉冲产生器响应判定电路16的判定结果，将脉冲宽度W的脉冲信号提供给AND门12。另外，上述实施例中，示意内部电路10包含挥发性的暂存器的例子，但并不限于此，也可以将本发明应用在内部电路10包含SRAM或锁存器电路等挥发性存储器。

接着，图6表示搭载DPD模式的快闪存储器的一例。快闪存储器100，包含：存储单元阵列110，以行列状配置多个存储单元；输入输出缓冲120，连接外部输入输出端子I/O；地址暂存器130，从输入输出缓冲120接收地址数据；控制器140，从输入输出缓冲120接收指令数据等，并控制各部；字线选择电路150，从地址暂存器130接收行地址信息Ax，解码行地址信息Ax，基于解码结果执行区块的选择以及字线的选择等；页缓冲/感测电路160，保持从字线选择电路150所选择的页当中读取出的数据，同时保持应编程到所选择的页的输入数据；列选择电路170，从地址暂存器130接收列地址信息Ay，解码列地址信息Ay，基于该解码结果，选择页缓冲/感测电路160内的列地址的数据；以及内部电压产生电路180，产生数据的读取、编程、抹除等用途所必要的各种电压(写入电压Vpgm、通过电压Vpass、读取通过电压Vread、抹除电压Vers等)。

控制器140由外部接收到让DPD模式开始的指令后，将宣告(Assert)为H位准的DPDEN信号提供给所选择的内部电路。藉此，提供给内部电路的供给电压VCC被切断。内部电路包含暂存器、SRAM等的挥发性存储器、或判定电路16等，挥发性存储器的一部分，与上述实施例同样是用于存储检查位的检查用存储器。DPD模式下，如果保持在检查用存储器中的检查位与期望值不一致，则提供给内部电路的供给电压VCC将重新开始充电，当检查位与期望值一致时，提供给内部电路的供给电压VCC将阻断。像这样的供给电压VCC的充电/阻断的控制，将实施到解除DPD模式的指令输入进来为止。

根据本实施例，在快闪存储器的DPD模式下，能够减低消耗电力，并同时防止保持在挥发性存储器中的数据消失。

详述了关于本发明较佳的实施形态，但本发明并非限定于特定的实施形态，在权利要求所记载的发明要旨的范围内，可进行各种的变形/变更。

Claims (9)

1.一种半导体装置，其特征在于，包含：

供给电压；

挥发性电路，包含可保持数据的第1电路，以及可保持检查用数据的第2电路；

电压供给控制电路，连接于所述供给电压以及所述挥发性电路之间，控制来自于所述供给电压的电压供给；以及

判定电路，由所述电压供给控制电路阻断电压供给时，判定保持在所述第2电路中的检查用数据的对错；

其中，所述第1电路包括一般暂存器，所述第2电路包括检查用暂存器；

其中，所述电压供给控制电路，响应所述判定电路的判定结果，控制所述供给电压的供给；

其中，关于所述第2电路的运作电压的裕度，比所述第1电路还差。

2.根据权利要求1所述的半导体装置，其特征在于，当来自于所述供给电压的电压供给被阻断时，所述第2电路的数据比所述第1电路先被破坏。

3.根据权利要求1所述的半导体装置，其特征在于，当来自于所述供给电压的电压供给被阻断时，来自于所述供给电压的电压所供给的节点变为浮动，所述节点的电位逐渐下降，由所述第2电路所保持的数据比所述第1电路先被破坏。

4.根据权利要求1所述的半导体装置，其特征在于，所述电压供给控制电路，响应表示电源切断模式的信号，阻断来自于所述供给电压的电压供给，通过所述判定电路响应检查用数据的错误被检测出，使来自于所述供给电压的电压供给重新开始。

5.根据权利要求1至4任一项所述的半导体装置，其特征在于，更包含：

写入电路，当检查用数据的错误被检测出时，将正确的检查用数据写入所述第2电路。

6.根据权利要求5所述的半导体装置，其特征在于，所述判定电路包含响应检查用数据的错误被检测出，而产生具有一定的脉冲振幅的脉冲信号的电路；

其中，在所述一定的脉冲振幅被决定的期间当中，所述电压供给控制电路将所述挥发性电路充电，且所述写入电路将正确的检查用数据写入所述第2电路。

7.根据权利要求1所述的半导体装置，其特征在于，所述判定电路将从所述第2电路输出的检查用数据与期望值进行比较，藉以判定是否有检查用数据。

8.根据权利要求5所述的半导体装置，其特征在于，所述写入电路将期望值写入所述第2电路。

9.根据权利要求1所述的半导体装置，其特征在于，所述电压供给控制电路包含：

截止用晶体管，连接于所述供给电压以及所述挥发性电路之间；以及

控制门，基于表示电源切断模式的信号以及表示所述判定电路的判定结果的信号，控制所述截止用晶体管。

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