JP2006012367A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 データ保持回路が保持するデータ状態をコマンド入力により外部に出力可能とした不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの読み出し又は書き込みデータを保持するデータ保持回路と、前記データ保持回路に接続されてデータ保持回路が保持するデータの“０”又は“１”のビット数を検出するデータビット検出回路と、データ書き込み、消去及び読み出しの制御を行うと共に、前記データビット検出回路により検出されたビット数データが転送保持されるデータビットレジスタを備えて、コマンド入力により前記データビットレジスタが保持するビット数データを入出力端子に出力する内部コントローラと、を有する。
【選択図】 図１

Description

この発明は、不揮発性半導体記憶装置に係り、特に内部データ保持回路が保持するデータ状態を検出する機能を備えた不揮発性半導体記憶装置に関する。

ＥＥＰＲＯＭフラッシュメモリ、特にＮＡＮＤ型フラッシュメモリにおいては、通常ページ単位でデータ書き込み及び読み出しが行われ、これにより実効的に高速のデータ書き込み及び読み出しを可能としている。データ消去は通常複数ページを含むブロック単位で行われ、これにより高速のデータ消去が可能とされている。

データ書き込み動作においては、１ページ分の書き込みデータを１バイトずつシリアル入力してデータレジスタ（ページバッファ）にロードした後、書き込みパルス印加動作とベリファイ読み出し動作とを含む書き込みサイクルを、ページ内のデータ全てが書き込みできるまで繰り返す。通常、浮遊ゲートに電子が注入された、メモリセルのしきい値電圧が正の状態が“０”データであり、この状態を実現する動作が狭義の書き込み動作である。浮遊ゲートの電子が放出されてメモリセルのしきい値電圧が負の状態は“１”データであり、この状態を実現する動作が狭義の消去動作である。

各書き込みサイクルでは、ページバッファ回路にロードされる書き込みデータ“０”及び“１”に基づいて、狭義の書き込み（“０”データ書き込み）及び書き込み禁止（“１”データ書き込み）の制御がなされる。そしてページバッファ回路に保持された書き込みデータビットは、各書き込みサイクルのベリファイ読み出しで“０”書き込みが確認されると、それが“１”に反転され、以後“０”書き込み動作が行われないようにする。従って、ページバッファ回路がオール“１”状態になったことを検出して、１ページの書き込み完了が確認される。

規定の最大書き込みサイクル数（最大書き込みパルス印加回数）Ｎｍａｘに達しても書き込みが完了しない場合には、そのデータ書き込みは通常“フェイル”となる。しかし、最大書き込みサイクル数に達したか否かの判断がベリファイ読み出しステップの前に行われるとすれば、最大書き込みサイクル数Ｎｍａｘに達したときにもその直前の書き込みで“パス”となっている可能性がある。

最大書き込みサイクル数Ｎｍａｘに達したときに、実際にページデータ全ての書き込みが行われているか否か、さらに正常に書き込まれていない不良ビット（フェイルビット）がいくつあるかを確認するためには、“フェイルビットカウント”法が適用される。これは、最大書き込みサイクル数に達したことを判断して書き込みシーケンスを終了する前に、最後のベリファイ読み出しを行い、その結果が保持されているページバッファ回路のデータを読み出して、フェイルビット（即ち“０”データビット）数をカウントする方法である。

しかし、従来のフェイルビットカウント法では、ページバッファのデータを全て読み出さなければならないため、時間がかかる。即ち通常ページバッファからチップ外部へのデータ出力動作は、１バイト単位でのシリアル出力動作となるから、１ページがＮバイトで構成されるものとすると、ページバッファからの全データ読み出しには、Ｎ回のシリアル出力動作が必要となる。

これに対して、ページバッファに接続されるフェイルビットカウント回路を備えて、より短時間でフェイルビット数をカウントする方式が提案されている（特許文献１参照）。
特開２００２−１４０８９９号公報

メモリチップ内外にエラービット検出と訂正を行うＥＣＣ回路がある場合には、フェイルビット数がエラー訂正機能上許容される範囲内であれば、そのようなフェイルビットがある状態を擬似的パスとして扱うことができる。従って、フラッシュメモリには、フェイルビット数がどれだけあるかの情報と共に、具体的なフェイル状態をチップ外部に知らせる機能を持たせることが望まれる。

この発明は、データ保持回路が保持するデータ状態をコマンド入力により外部に出力可能とした不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの読み出し又は書き込みデータを保持するデータ保持回路と、前記データ保持回路に接続されてデータ保持回路が保持するデータの“０”又は“１”のビット数を検出するデータビット検出回路と、データ書き込み、消去及び読み出しの制御を行うと共に、前記データビット検出回路により検出されたビット数データが転送保持されるデータビットレジスタを備えて、コマンド入力により前記データビットレジスタが保持するビット数データを入出力端子に出力する内部コントローラと、を有することを特徴とする。

この発明によれば、データ保持回路が保持するデータ状態をコマンド入力により外部に出力可能とした不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はそのメモリセルアレイ１とカラム制御回路２の構成を示す。

メモリセルアレイ１は、図２に示すように、ＮＡＮＤセルユニットＮＵを配列して構成される。各ＮＡＮＤセルユニットＮＵは、複数の（図の例では１６個の）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ１５を有する。その両端はそれぞれ、選択トランジスタＳ１，Ｓ２を介してビット線ＢＬｉｊ及び共通ソース線ＣＥＬＳＲＣに接続されている。ＮＡＮＤセルユニットＮＵ内のメモリセルＭ０−Ｍ１５の制御ゲートは、それぞれ異なるワード線ＷＬ０−ＷＬ１５に接続され、選択トランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

１ワード線に沿って配列されたメモリセルの集合は、データ読み出し及び書き込みの単位となる１ページ（又は２ページ）を構成する。また、１ワード線に沿って配列されたＮＡＮＤセルユニットの集合は、通常データ消去の単位となる１ブロックを構成する。

ロウ制御回路３は、メモリセルアレイ１のワード線及び選択ゲート線に接続されてこれらを駆動するためのロウデコーダを含むワード線駆動回路である。カラム制御回路２は、図２に示すように、メモリセルアレイ１のビット線ＢＬｉｊに接続されてデータ読み出し及び書き込みを行うセンスアンプ回路兼データ保持回路（以下、ページバッファ回路という）２ａとカラムゲート回路２ｂとを含む。ページバッファ回路２ａは、１ページ分の読み出しデータ又は書き込みデータを保持するセンスアンプ兼レジスタＰ／Ｂｉｊを備えている。

ソース線電圧制御回路４は、動作モードに応じてメモリセルアレイ１の共通ソース線ＣＥＬＳＲＣの電圧制御を行う。Ｐウェル電圧制御回路５は、動作モードに応じてメモリセルアレイ１が形成されたｐ型ウェルの電圧制御を行う。

データ読み出しモードでは、メモリセルアレイ１の選択ページのデータがページバッファ回路２ａに読み出される。ページバッファ回路２ａに読み出されたデータは、カラム選択信号ＣＳＬｉにより順次選択されるカラムゲート回路２ｂにより、１バイトずつデータ線ＤＩＯ０−ＤＩＯ７をシリアル転送され、データ入出力バッファ６を介して外部入出力端子Ｉ／Ｏ０−Ｉ／Ｏ７に出力される。

データ書き込みモードでは、入出力端子Ｉ／Ｏから書き込みデータが１バイトずつシリアル入力され、ページバッファ回路２ａに１ページ分の書き込みデータがロードされる。この１ページの書き込みデータは、メモリセルアレイ１の選択ページに同時に書き込まれる。

コマンド・インタフェース７は、動作モードを規定する外部制御信号に基づいて、入出力端子を介して与えられるコマンドを受け取り、これを内部コントローラであるステートマシン８に転送する。ステートマシン８は、コマンドをデコードし、指示された動作制御を行う。具体的にステートマシン８は、コマンドに基づいて、入出力端子から与えられる書き込みデータとアドレスデータとを区別し、書き込みデータはページバッファ回路２ａに、アドレスデータはロウ制御回路３に転送する制御を行い、またシーケンサ８ａによりデータ書き込み、読み出し及び消去の動作制御を行う。

カラム制御回路２内のページバッファ回路２ａに接続されて、ページバッファ回路２ａが保持するデータの“０”又は“１”ビットの数を検出するデータビット検出回路９が設けられている。具体的にこの実施の形態では、データビット検出回路９は、ステートマシン８により制御されて、データ書き込み又は消去が完了せずに終了する際に、ページバッファ回路２ａが保持するデータのフェイルビット数を検出するものであり、以下フェイルビットカウンタ回路という。

フェイルビットカウンタ回路９により検出されるフェイルビット数は、ステートマシン８内に用意されているフェイルビットレジスタ８ｃに転送保持される。また、このフェイルビット数データとこのフラッシュメモリのエラー訂正機能との関係で、真性Ｐａｓｓ、擬似的パス、フェイル等のメモリ状態が決定され、そのステータスデータがステートマシン８内のステータスレジスタ８ｂに保持されるようになっている。

メモリコントローラ１０は、フラッシュメモリを外部から制御するものであり、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して、コマンドやアドレスの入力、データの授受を行う。また、メモリコントローラ１０は、フラッシュメモリに対して、入出力端子とは別に設けられた外部制御端子を介して、書き込みイネーブル、読み出しイネーブルその他の各種外部制御信号を供給する。メモリコントローラ１０内には、フラッシュメモリの読み出しデータのエラー検出と訂正を行うＥＣＣ回路１１が設けられている。

フェイルビットカウンタ回路９は、ページバッファ回路２ａ内に構成されるベリファイ判定回路の判定結果に基づいて、フェイルビット数検出を行うものであり、その具体的構成は、図３及び図４に示している。図３は、フェイルビットカウンタ回路９が、ページバッファ回路２ａのカラム毎に設けられたベリファイ判定信号線ＣＯＭ０−ＣＯＭｉに基づいてフェイルビット数のカウントを行う場合の構成例を示しており、図４は、一カラム分のセンスアンプＰ／Ｂｉ０〜Ｐ／Ｂｉ７に着目したベリファイ判定回路１５の構成を示している。

ベリファイ判定回路１５は、各センスアンプＰ／Ｂｉｊ内のラッチ回路１４のデータノードＮ２にゲートが接続されたＮＭＯＳトランジスタ２８と、このＮＭＯＳトランジスタ２８を活性化するためＮＭＯＳトランジスタ２９と、各センスアンプＰ／Ｂｉｊ内のＮＭＯＳトランジスタ２８のドレインに共通接続された判定信号線ＣＯＭｉを有する。

ベリファイ判定信号線ＣＯＭｉは各カラムの８個のラッチ回路１４に共通に配設されている。例えば、１ページが８×６６＝５２８ビットにより構成されるものとして、６６カラム分の判定信号線ＣＯＭｉ（即ち、ｉ＝０〜６５）が配置される。各ラッチ回路１４の一方のデータノードＮ１は、ビット線ＢＬに接続される。ベリファイ判定信号線ＣＯＭｉには、ベリファイ判定に先立ってこれを“Ｈ”レベルにプリチャージするためのＰＭＯＳトランジスタ２７が接続されている。

ページバッファ回路が保持する１ページ＝５２８ビットのデータ状態を検出するために、各センスアンプＰ／Ｂｉ０−Ｐ／Ｂｉ７のＮＭＯＳトランジスタ２９のゲートには、制御信号ＶＦＹ０−ＶＦＹ７が入力される。これらの制御信号ＶＦＹ０−ＶＦＹ７は、それぞれ８個の入出力端子Ｉ／Ｏ０−Ｉ／Ｏ７に出力されるべき６６カラム分のフェイルビット判定に共通に用いられる。

フェイルビット数検知動作時には、ＰＭＯＳトランジスタ２７により、信号線ＣＯＭｉを“Ｈ”レベル（＝ＶＤＤ）にプリチャージした後、制御信号ＶＦＹ０−ＶＦＹ７を順次“Ｈ”にする。例えば、制御信号ＶＦＹ０を“Ｈ”にすると、入出力端子Ｉ／Ｏ０対応の６６個のセンスアンプＰ／Ｂｉ０において同時に、そのノードＮ２のデータに基づいて、パス又はフェイルが判定される。即ちベリファイ読み出し結果が“Ｐａｓｓ”，“Ｆａｉｌ”の時、ノードＮ２がそれぞれ“Ｌ”，“Ｈ”になるものとすると、パスのセンスアンプではトランジスタ２８はオフを保ち、信号線ＣＯＭｉは放電されない。フェイルのセンスアンプでは、ＮＭＯＳトランジスタ２８と２９のパスにより、信号線ＣＯＭｉが放電されて電位が低下する。

以下、判定信号線ＣＯＭｉをプリチャージして、制御信号ＶＦＹ１−７を順次“Ｈ”にすれば、入出力端子Ｉ／Ｏ１−Ｉ／Ｏ７対応のそれぞれ６６個のセンスアンプデータのパス又はフェイルを判定できる。

フェイルビットカウンタ回路９は、各カラムのベリファイ判定信号線ＣＯＭｉのレベル低下の有無を検出してフェイルビット数検出を行うもので、図３に示すように、フェイルビット数に対応した第１の電流を生成するための第１の電流生成回路３０と、フェイルビット数の判定基準となる第２の電流を生成するための第２の電流生成回路４０とを有する。更に、それらの電流を比較して検知信号を出力するための比較回路を構成するＰＭＯＳトランジスタカレントミラー回路５０と電圧変換回路７０を有する。

第１の電流生成回路３０は、判定信号線ＣＯＭｉと同数の電流経路２０を有する。各電流経路２０は、ベリファイ判定信号線ＣＯＭｉにゲートが接続されたＰＭＯＳトランジスタ２４と、これに直列接続されてベリファイ判定信号線ＣＯＭｉの相補信号ＤＲＳにより駆動されるＮＭＯＳトランジスタ２５を有する。更にこれらのトランジスタ２４，２５の接続ノードにゲートが接続されたＮＭＯＳトランジスタ２２と、これに直列接続されてゲートが参照電圧Ｖｒｅｆにより駆動される電流源ＮＭＯＳトランジスタ２３を有する。各電流経路２０のＮＭＯＳトランジスタ２２のドレインはそれぞれフューズ２１を介して共通に出力ノード２６に接続されている。

従って、“Ｆａｉｌ”と判定されたカラムにおいては、ＰＭＯＳトランジスタ２４がオン、ＮＭＯＳトランジスタ２２がオンになり、フューズ素子２１が導通であれば、電流源トランジスタ２３により決まる電流Ｉがノード２６に向かって流れる。

ノード２６には電流源負荷であるゲートとドレインを接続したＰＭＯＳトランジスタ５１が接続されている。このＰＭＯＳトランジスタ５１とゲートが共通接続されたＰＭＯＳトランジスタ５２とによりカレントミラー回路５０が構成されている。ここでＰＭＯＳトランジスタ５１，５２の寸法が同じでかつ、ＰＭＯＳトランジスタ５２が５極管動作領域で動作するものとする。ＰＭＯＳトランジスタ５１には電流生成回路３０によって、制御信号ＶＦＹ０−ＶＦＹ７のいずれかを“Ｈ”にしたとき、検出されるフェイルビット数がＮｆａｉｌのとき、Ｉｆａｉｌ１＝Ｉ×Ｎｆａｉｌなる電流が流れ、ＰＭＯＳトランジスタ５２のドレインには、Ｉｆａｉｌ２＝Ｉｆａｉｌ１なる電流が流れる。

このカレントミラー回路５０の出力電流のレベルを判定するための基準となる電流を生成するために、第２の電流生成回路４０が用意されている。この電流生成回路４０は、Ｄ／Ａコンバータ構成の許容フェイル数設定回路ということができる。

具体的に、電流生成回路４０には、参照電流０．５Ｉ，Ｉ，２Ｉ及び４Ｉを流す電流源回路４１，４２，４３及び４４が用意されている。電流源回路４１においては、電流生成回路３０における電流源トランジスタ２３に対して、チャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌが１／２である電流源ＮＭＯＳトランジスタ２３ａが用いられている。このトランジスタ２３ａは、フェイル検出時“Ｈ”とされる制御信号Ｂｐａｓｓにより制御されるＮＭＯＳトランジスタ２２を介し、フューズ素子２１を介してノード４６に接続されている。

電流源回路４２，４３及び４４においてはそれぞれ、電流生成回路３０におけるそれとＷ／Ｌ比が同じ電流源ＮＭＯＳトランジスタ２３が１個、２個及び４個併設されている。これらの電流源トランジスタは、選択信号Ｂ０，Ｂ１，Ｂ２により制御される選択トランジスタ２２を介し、フューズ素子２１を介してノード４６に接続されている。

これにより、電流生成回路４０では、検出したいフェイルビット数に応じて選択される選択信号Ｂ０−Ｂ２により、ノード４６に流れる参照電流Ｉｐａｓｓとして、０．５Ｉ，１．５Ｉ，２．５Ｉ，…，７．５Ｉの８レベルの電流を選択的に出力できるようになっている。これらの参照電流値は、フューズ素子２１のプログラミングにより、適宜設定することができる。またここでは、電流源回路４１は、フェイルがないことを判定するための参照電流として、０．５Ｉを流す例を示しているが、これは電流I未満の他の電流値であってもよい。

なお電流生成回路３０，４０に用いられるフューズ素子２１は、レーザ溶断型フューズでもよいし、電気的フューズでもよい。

ノード４６は、カレントミラー回路５０の出力トランジスタ５２のドレインと共に電圧変換回路７０の入力ノード６０に接続されている。従って、参照電流Ｉｐａｓｓと、出力トランジスタ５２が流そうとする電流Ｉｆａｉｌ２との大小関係で入力ノード６０の動作点電圧が決まり、これが電圧変換回路７０の検知出力Ｖｏｕｔとなる。

図５は、選択信号Ｂ０，Ｂ１，Ｂ２の組み合わせと検出できるフェイルビット数の関係を示す。（Ｂ２，Ｂ１，Ｂ０）＝（０，０，０）の場合、電流生成回路４０が流し得る参照電流は、Ｉｐａｓｓ＝０．５Ｉである。このとき、全カラムのセンスアンプＰ／Ｂが“Ｐａｓｓ”、即ち全てのベリファイ判定信号線ＣＯＭｉが“Ｈ”ならば、Ｉｆａｉｌ１＝Ｉｆａｉｌ２＝０であり、ノード６０は“Ｈ”レベルに、従って出力ノードＶｏｕｔには“Ｈ”出力が得られる。１個のフェイルビットがあると、Ｉｆａｉｌ１＝Ｉｆａｉｌ２＝Ｉとなる。従って、ノード６０の動作点電圧は“Ｌ”レベル側にシフトし、出力Ｖｏｕｔは“Ｌ”となる。従って、（Ｂ２，Ｂ１，Ｂ０）＝（０，０，０）により、フェイルビットが１個以上あるか否かを検出できることになる。

（Ｂ２，Ｂ１，Ｂ０）＝（０，０，１）とすると、参照電流は、Ｉｐａｓｓ＝１．５Ｉとなる。このとき、Ｖｏｕｔ＝“Ｈ”であれば、フェイルが１個以下の許容値であることを示し、Ｖｏｕｔ＝“Ｌ”でフェイル数が２個以上あることを検出したことになる。以下同様に、（Ｂ２，Ｂ１，Ｂ０）の組み合わせにより、図５に示すように、検出できるフェイルビット数が選択できる。

フェイルビット数がいくつであるかを検出するためには、図６に示すように、選択信号（Ｂ２，Ｂ１，Ｂ０）を順にインクリメントすればよい。これにより、参照電流Ｉｐａｓｓが、フェイルビット数に比例した電流Ｉｆａｉｌ１（＝Ｉｆａｉｌ２）を越えたところで出力Ｖｏｕｔが“Ｌ”になり、フェイルビット数を検出できる。

上述のように、フェイルビット数を数える場合には、選択信号（Ｂ２，Ｂ１，Ｂ０）を順にインクリメントして出力Ｖｏｕｔを見なければならないが、この回数は、セルアレイ毎に備わった不良カラムを置き換えるための冗長カラム数程度で良い。セルアレイ内に、冗長カラムが８個あれば、選択信号は少なくとも上の例で示した（Ｂ２，Ｂ１，Ｂ０）の３ビット、或いは（Ｂ３，Ｂ２，Ｂ１，Ｂ０）の４ビット用意すればよい。この場合、７回乃至１５回の選択信号インクリメントでフェイルビット数がリダンダンシー上許容されている範囲かどうかを検出することが可能である。

予め許容されたフェイルビット数を越えるフェイルビット数が検出されたときに、出力Ｖｏｕｔ＝“Ｌ”に基づいて、フェイルビットカウント動作を終了する、という制御を行うこともできる。この様な制御を行えば、チップが許容フェイルビット数を越えているか否かを短時間に検出するここができる。

以上によりこの実施の形態によれば、ページバッファ内の全センスアンプＰ／Ｂのデータをチップ外部に読み出してフェイルビットカウントを行う方式に比べて、短時間でのフェイルビットカウントが可能である。

以上では、ページバッファ回路２ａが保持するベリファイ読み出し後のフェイルビット数を検出する場合について述べたが、検出されるデータはより一般的には、“Ｐａｓｓ／Ｆａｉｌ”に関係なく、ページバッファ回路２ａに保持された二値論理データの“０”データビットの総数或いは“１”データビットの総数を検出する動作と見ることができる。

この実施の形態において重要なことは、フェイルビットカウンタ９により検出されるフェイルビット数は、ステートマシン８内のフェイルビットレジスタ８ｃに転送され保持されることである。またフェイルビット数がこのフラッシュメモリで許容されるか否かは、メモリコントローラ１０内のＥＣＣ回路１１の訂正能力との関係で決まる。例えば、ＥＣＣ回路が１ビットＥＣＣであれば、１ビットのフェイルは許容される。そこでステートマシン８は、ＥＣＣ回路１１との関係で決まるフラッシュメモリのパス／フェイルのチップ状態を外部に知らせるためのステータスレジスタ８ｂをも備えている。これらのフェイルビットレジスタ８ｃ及びステータスレジスタ８ｂが保持するフェイルビット数データ及びステータスデータは、入出力バッファ６を介して入出力端子Ｉ／Ｏ０−Ｉ／Ｏ７に出力可能とされている。

具体的に書き込みテスト動作と、フェイルビットスキャン及びその後のフェイルビット数の出力動作を説明する。図７は、１ページのデータ書き込みのシーケンスを示しているが、ブロック単位で消去を行う消去シーケンスもほぼ同様に行われる。

コマンドを入力し（ステップＳ１）、続いてアドレス入力（ステップＳ２）、書き込みデータ入力（ステップＳ３）を順次行うことで、ステートマシン８に制御された書き込みが行われる。消去の場合はデータ入力はない。

具体的に書き込みテストの場合、オール“０”の１ページ分の書き込みデータが、カラム制御回路２内のページバッファ回路２ａにロードされ、この書き込みデータに基づいて、各ＮＡＮＤセルチャネルの電位制御が行われる。書き込み動作の詳細説明は省くが、選択ワード線に書き込みパルス電圧を印加する（ステップＳ４）ことにより、選択メモリセルの浮遊ゲートに電子が注入されて、正のしきい値状態（“０”データ）が書かれる。

書き込みパルス印加後、書き込みサイクル数Ｎが規定値Ｎｍａｘに達したか否かを判断し（ステップＳ５）、ＮＯであれば、書き込み状態を確認するベリファイ読み出しを行う（ステップＳ６）。

ベリファイ読み出しでは、“０”書き込みが確認されたビットについては、ページバッファの“０”データが“１”データに反転されて、以後“０”書き込みを禁止する。従って、１ページ分のページバッファ回路のデータがオール“１”となれば、ベリファイ判定結果はパスとなり、書き込みは正常に終了する。“０”書き込み不十分のセルがあれば、書き込みパルス電圧をステップアップして（ステップＳ７）、再度書き込みパルス印加を行う（ステップＳ４）。

書き込みサイクル数が規定値Ｎｍａｘに達してなお書き込みが完了しない場合に、フェイルビットスキャンを行う（ステップＳ８）。即ち、ステートマシン８は、最後のベリファイ読み出しを実行した後、フェイルビットカウンタ９を動作させて、フェイルビット数検出の制御を行う。フェイルビットカウント動作が終わると、書き込みシーケンスは終了となる。

フェイルビットカウントは、前述のように、１ページ＝５２８ビットの場合、制御信号ＶＦＹ０−ＶＦＹ７を順次“Ｈ”にして６６ビット毎の８回のベリファイ判定動作を伴う。各ベリファイ判定結果について、選択信号Ｂ０−Ｂ２のインクリメントによりフェイルビット数をカウントすることにより、書き込みが行われた１ページ内のフェイルビット数が求められる。

同様のテスト書き込みとフェイルビットカウント動作を、ブロック内の全ページについて行えば、ブロック内のフェイルビット数が求められる。

フェイルビットカウントの結果は、外部からのコマンド入力により、出力可能となる。即ち図８に示すように、所定のコマンドを入力すると（ステップＳ１１）、ステートマシン８はこれをデコードして、フェイルビットレジスタ８ｃ及びステータスレジスタ８ｂに保持されているデータをチップ外部に出力する。

図９は、具体的に外部入出力端子Ｉ／Ｏ０−Ｉ／Ｏ７のステータスデータ及びフェイルビット数データの出力状態を示している。例えば、入出力端子Ｉ／Ｏ０，Ｉ／Ｏ１には、ステータスレジスタ８ｂが保持するステータスデータを出力する。フェイルビットレジスタ８ｃが４ビットであれば、Ｉ／Ｏ２−Ｉ／Ｏ５にフェイルビットレジスタ８ｃの４ビットデータを出力する。

端子Ｉ／Ｏ０とＩ／Ｏ１の２ビットのステータスデータは、例えば図１０に示すように、“００”は、フェイルが一つもない“真性パス”状態であることを意味し、“１０”は、フェイルビットはあるがそれがＥＣＣ回路の能力から許容される範囲である“擬似的パス”状態を意味し、“１１”は、ＥＣＣ回路で許容されないフェイル数があることを意味するものとする。

この様なデータ出力により、外部システムであるメモリコントローラ１０には、フラッシュメモリの状態を正確に認識させることができる。これによりメモリコントローラ１０は例えば、“擬似的パス”となったブロックについては、仮に“不良ブロック”として登録して、通常は使用せず、他に空きブロックがなくなった場合に使用する、といったアドレス管理を行うことができる。この様なアドレス管理を行うことにより、フラッシュメモリの信頼性を保証することができる。

更に、メモリコントローラ１０は、フラッシュメモリが擬似的パスの場合に、入出力端子Ｉ／Ｏ２−Ｉ／Ｏ５に出力されるフェイルビット数に応じて、そのブロック使用の優先順位付けを行う。但しこの優先順位付けは、フラッシュメモリ内で行うこともできる。これにより、フラッシュメモリの信頼性は更に高いものとなる。

以上の実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、この発明はＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型等、他のフラッシュメモリにも同様に適用することができる。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイとカラム制御回路の構成を示す図である。 同フラッシュメモリのフェイルビットカウント回路の構成を示す図である。 同フラッシュメモリのページバッファ回路のベリファイ判定回路部の構成を示す図である。 フェイルビットカウント回路によるフェイルビットカウント動作を説明するための図である。 フェイルビットカウント回路によるフェイルビットカウント動作を説明するための図である。 同フラッシュメモリの書き込み／消去のシーケンスを説明するためのフローチャートである。 同フラッシュメモリのフェイルビット数及びステータスデータの出力動作を示す図である。 同フラッシュメモリのフェイルビット数及びステータスデータの出力状態を示す図である。 出力されるステータスデータとそれにより示される状態との関係を示す図である。

符号の説明

１…メモリセルアレイ、２…カラム制御回路、２ａ…ページバッファ回路（センスアンプ回路兼データ保持回路）、２ｂ…カラムゲート回路、３…ロウ制御回路、４…ソース線電圧制御回路、５…ウェル電圧制御回路、６…入出力バッファ、７…コマンド・インタフェース、８…ステートマシン（内部コントローラ）、８ａ…シーケンサ、８ｂ…ステータスレジスタ、８ｃ…フェイルビットレジスタ、９…フェイルビットカウント回路、１０…メモリコントローラ、１１…ＥＣＣ回路、３０…電流生成回路、４０…電流生成回路、５０…カレントミラー回路、７０…電圧変換回路（比較回路）。

Claims (5)

1. 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
   前記メモリセルアレイの読み出し又は書き込みデータを保持するデータ保持回路と、
   前記データ保持回路に接続されてデータ保持回路が保持するデータの“０”又は“１”のビット数を検出するデータビット検出回路と、
   データ書き込み、消去及び読み出しの制御を行うと共に、前記データビット検出回路により検出されたビット数データが転送保持されるデータビットレジスタを備えて、コマンド入力により前記データビットレジスタが保持するビット数データを入出力端子に出力する内部コントローラと、
   を有することを特徴とする不揮発性半導体記憶装置。
2. 前記データビット検出回路は、データ書き込み又は消去時のフェイルビット数を検出するフェイルビットカウンタ回路であり、前記データビットレジスタは、前記フェイルビットカウンタ回路により検出されたフェイルビット数データを保持するフェイルビットレジスタであって、
   前記内部コントローラは、書き込み又は消去電圧印加とその後のベリファイ動作とを繰り返すシーケンス制御を行い、書き込み又は消去サイクルが規定値に達してシーケンスを終了するに先だって、前記フェイルビットカウンタ回路により前記データ保持回路が保持するフェイルビット数を検出する動作を行わせて、その検出結果を前記フェイルビットレジスタに取り込む
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記内部コントローラは、前記フェイルビットカウンタ回路の検出結果に基づいて決定されたステータスデータを保持するステータスレジスタを有し、前記コマンド入力により前記フェイルビットレジスタが保持するフェイルビット数データと共に前記ステータスレジスタが保持するステータスデータを入出力端子に出力する動作を行う
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記ステータスデータは、“００”が真性パス状態を、“１０”がフェイルビット数がエラー訂正機能との関係で許容される範囲である擬似的パス状態を、“１１”がフェイル状態を意味する２ビットデータとして入出力端子に出力される
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記データビット検出回路は、
   検出すべきビット数に比例した第１の電流を生成する第１の電流生成回路と、
   検出すべきビット数の判定基準となる複数レベルの第２の電流を順次生成するように切り換えられる複数の電流源を有する第２の電流生成回路と、
   前記第１の電流と第２の電流を比較して、検出すべきビット数が所定値を越えているか否かを示す検出信号を出す比較回路とを有する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
   

Images