JP4157553B2

JP4157553B2 - 強誘電体メモリ

Info

Publication number: JP4157553B2
Application number: JP2005500197A
Authority: JP
Inventors: トラビスシャンドラ; アリシェイクホレスラミ; 昇一桝井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-05-27
Filing date: 2003-05-27
Publication date: 2008-10-01
Anticipated expiration: 2023-05-27
Also published as: US20060083049A1; AU2003241803A1; JPWO2004107350A1; WO2004107350A1; US7266009B2

Description

【技術分野】
【０００１】
本発明は、強誘電体膜で構成されるキャパシタを有する強誘電体メモリに関する。
【背景技術】
【０００２】
DRAMおよびフラッシュメモリ・EEPROMの長所を兼ね備えた半導体記憶装置として、メモリセルに強誘電体キャパシタを備えた強誘電体メモリが開発されている。強誘電体メモリは、強誘電体を絶縁材料とする強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。強誘電体キャパシタとして、PZT（チタン酸ジルコン酸鉛）を主な組成とする強誘電体材料、あるいはSBT（タンタル酸ビスマス・ストロンチウム）などのビスマス層状ペロブスカイト構造を持つ強誘電体材料が利用できる。
【０００３】
強誘電体メモリのメモリセルとして、1T1C型セルと2T2C型セルとが存在する。1T1C型セルは、１ビットの情報を保持するために１つの転送トランジスタと１つの強誘電体キャパシタで構成される。1T1C型セルは、メモリセルのサイズを小さくできるため、大容量用途の強誘電体メモリに採用されている。2T2C型セルは、１ビットの情報を保持するために２つの転送トランジスタと２つの強誘電体キャパシタで構成される。2T2C型セルは、相補のデータを２つの強誘電体キャパシタで記憶するため、読み出しマージンを大きくできる。このため、2T2C型セルは、高信頼度用途の強誘電体メモリに採用されている。
【０００４】
上述した強誘電体メモリの強誘電体キャパシタは、一端が転送トランジスタを介してビット線に接続され、他端がプレート線に接続されている。例えば、2T2C型の強誘電体メモリの読み出し動作では、プレート線が駆動されると、ビット線対の電圧差は、相補のデータを記憶している強誘電体キャパシタ対の実効的な容量値の差に応じて変化する。ビット線対の電圧差は、センスアンプで増幅され、読み出しデータとして外部に出力される。この種の読み出し方式を、プレート線駆動方式と称する。
【０００５】
プレート線は、多数の強誘電体キャパシタに共通に接続されており、負荷容量が大きい。このため、読み出し動作において、大きなＣＲ遅延を伴うプレート線駆動方式は、読み出しアクセス時間が長くなるという欠点を有する。
【０００６】
本発明者等は、読み出しアクセス時間を短くするために、プレート線を駆動することなく、強誘電体キャパシタの容量差をデータとして読み出す方式（容量差検出方式）を提案している（非特許文献１）。
【０００７】
図１は、2T2C型強誘電体メモリセルを利用した容量差検出方式の読み出し回路の概要を示している。
メモリセルMCは、nMOSトランジスタからなる転送トランジスタM1、M2および強誘電体キャパシタFC1、FC2を有している。強誘電体キャパシタFC1は、一端が転送トランジスタM1を介してビット線BLに接続され、他端がプレート線PLに接続されている。強誘電体キャパシタFC2は、一端が転送トランジスタM2を介してビット線XBLに接続され、他端がプレート線PLに接続されている。転送トランジスタM1、M2のゲートは、ワード線WLに接続されている。図中、強誘電体キャパシタFC1、FC2に付けた矢印は、分極状態を表している。上向きの矢印は、"論理０"を記憶している状態である。下向きの矢印は、"論理１"を記憶している状態である。
【０００９】
センスアンプSAは、入力と出力とが互いに接続された一対のCMOSインバータと、一対のpMOSトランジスタP10、P11とを有している。pMOSトランジスタP10は、ソース、ドレインおよびゲートがそれぞれ電源線VDD、ビット線BLおよび電流源の出力CSC（以下、CSC信号とも称する）に接続されている。pMOSトランジスタP11は、ソース、ドレインおよびゲートがそれぞれ電源線VDD、ビット線XBLおよび電流源の出力CSCに接続されている。pMOSトランジスタP10、P11は、それぞれビット線対BL、XBLに電流を供給するための電流源として動作する。
【００１０】
図２は、図１に示した強誘電体キャパシタ対FC1、FC2のヒステリシスループを示している。
プレート線PLが低レベルから高レベルに駆動され、強誘電体キャパシタの両端に電圧V1が印加されるとき、"論理０"を記憶している強誘電体キャパシタFC1は、分極反転を伴わないため、実効的な容量値C0は小さくなる。これに対して、"論理１"を記憶している強誘電体キャパシタFC2は、分極反転を伴うため、実効的な容量値C1は大きくなる。プレート線PLの駆動により、ビット線BL、XBLには、電荷Q0、Q1に対応する電圧が発生する。
【００１２】
図３は、図１に示した2T2C型の強誘電体キャパシタの読み出し動作を示している。
読み出し動作では、まず、ビット線BL、XBLが接地電圧VSSにプリチャージされる。読み出しコマンドが供給され、アドレス信号に応じてワード線WLが選択されると、強誘電体キャパシタFC1、FC2が、ビット線BL、XBLにそれぞれ接続される。
【００１４】
この後、電源電圧VDDにプルアップされている電流源の出力CSCは、DCバイアス値（低レベル）に設定される。CSC信号の低レベルへの変化により、ビット線BL、XBLには、pMOSトランジスタP10、P11を介して同じ量の電流が流れる。このとき、ビット線BL、XBLの立ち上がり速度は、強誘電体キャパシタFC1、FC2の実効的な容量値に応じて異なる。具体的には、実効的な容量値の小さい強誘電体キャパシタFC1に接続されたビット線BLは、実効的な容量値の大きい強誘電体キャパシタFC2に接続されたビット線XBLに比べ、早く立ち上がる。
【００１５】
ビット線BL、XBLの電圧は、CSC信号が低レベルの期間、上昇を続ける。CSC信号は、ビット線BL、XBL間に十分な電圧差が生じた後、再び電源電圧VDDまで変化し、pMOSトランジスタP10、P11で構成された電流源はオフする。この後、センスアンプ電源SAP、SANが高レベル、低レベルにそれぞれ変化し、センスアンプSAが活性化される。センスアンプSAの活性化により、ビット線BLの電圧はセンスアンプ電源SAPの電圧（例えば、電源電圧VDD）まで上昇し、ビット線XBLの電圧はセンスアンプ電源SANの電圧（例えば、接地電圧VSS）まで下降する。センスアンプSAの活性化中に、プレート線PLが駆動され、強誘電体キャパシタFC1、FC2に元のデータがライトバックされる。この後、ワード線WLが非選択され、読み出し動作が完了する。
【００１６】
図３に示したように、容量差検出方式では、プレート線PLは、強誘電体キャパシタFC1、FC2からデータが読み出された後に駆動される。このため、プレート線のCR遅延時間に依存せずに、メモリセルMCからビット線BL、XBLにデータを読み出すことができる。したがって、データの読み出し時間（読み出しコマンドから読み出しデータの出力までの時間）を短縮できる。具体的には、データの読み出し時間は、プレート線駆動方式に比べ約４０％短縮する。
【００１７】
図４は、1T1C型強誘電体メモリセルを利用した容量差検出方式の読み出し回路の概要を示している。センスアンプSAは、図１に示したセンスアンプSAと同じである。
【００１８】
各メモリセルMCは、nMOSトランジスタからなる転送トランジスタM1および強誘電体キャパシタFC1を有している。強誘電体キャパシタFC1は、一端が転送トランジスタM1を介してビット線BLEまたはビット線BLOに接続され、他端がプレート線PLに接続されている。メモリセルMCの転送トランジスタM1のゲートは、それぞれ異なるワード線WLE、WLOに接続されている。すなわち、相補のビット線BLE、BLOにそれぞれ接続されたメモリセルMCは、同時にアクセスされない。
【００１９】
リファレンスメモリセルRMCは、メモリセルMCの強誘電体キャパシタFC1と同じ４つの強誘電体キャパシタC0、C1で構成されるリファレンスキャパシタと、２つのnMOSトランジスタN10、N11とを有している。nMOSトランジスタN10は、リファレンスワード線RWLOが高レベルのときに、リファレンスキャパシタをビット線BLEに接続する。nMOSトランジスタN11は、リファレンスワード線RWLEが高レベルのときに、リファレンスキャパシタをビット線BLOに接続する。
【００２０】
リファレンスキャパシタは、"論理０"を記憶する強誘電体キャパシタC0と、"論理１"を記憶する強誘電体キャパシタC1を直列に接続した２つの容量対を並列に接続して構成されている。リファレンスキャパシタの容量値は、（C0＋C1）／２になる。すなわち、リファレンスキャパシタは、"論理０"を記憶する強誘電体キャパシタFC1の容量値と、"論理１"を記憶する強誘電体キャパシタFC1の容量値の中間の容量値を有している。メモリセルキャパシタと同じ複数の強誘電体キャパシタを組み合わせてリファレンスキャパシタを構成することで、中間の容量値を簡易かつ高い精度で構成できる。
【００２１】
図４に示した1T1C型の強誘電体メモリでは、ワード線WLEが高レベルになりビット線BLEに接続されたメモリセルMCが選択される場合、リファレンスワード線RWLEは、リファレンスキャパシタをビット線BLOに接続するために高レベルになる。同様に、ワード線WLOが高レベルになりビット線BLOに接続されたメモリセルMCが選択される場合、リファレンスワード線RWLOは、リファレンスキャパシタをビット線BLEに接続するために高レベルになる。そして、上述した図３と同様に、強誘電体キャパシタFC1の容量値に応じて変化するビット線BLE（またはBLO）の電圧と、リファレンスキャパシタの容量値に応じて変化するビット線BLO（またはBLE）の電圧との差が、センスアンプSAで増幅され、読み出しデータとして出力される。
【００２２】
容量差検出方式は、プレート線駆動方式に比べ読み出しアクセス時間を短縮できる。しかし、読み出しアクセス時間のさらなる短縮が要求されている。
【００２３】
また、1T1C型の容量差検出方式では、リファレンスメモリセルが複数の強誘電体キャパシタを使用して構成される。強誘電体キャパシタは、図２のヒステリシスループに示すように、印加電圧と容量値の関係が、非線形である。具体的には、図２に示した"論理０"を記憶している強誘電体キャパシタFC1と、"論理１"を記憶している強誘電体キャパシタFC1とでは、印加電圧の変化に対する容量値の変化量は異なる。実際には、リファレンスメモリセルの実効的な容量値は、（C0＋C1）／２より小さくなってしまう。この結果、"論理０"を記憶しているメモリセルMCの読み出しマージンは、"論理１"を記憶しているメモリセルMCの読み出しマージンより小さくなってしまう。
【００２４】
リファレンスメモリセルは、メモリセルの強誘電体キャパシタFC1よりサイズの大きい１つの強誘電体キャパシタにより構成することも可能である。この種のリファレンスメモリセルでは、強誘電体キャパシタに"論理０"を書き込むことで、リファレンスメモリセルの実効的な容量値を、図２に示した容量値C0、C1の間に設定できる。しかしながら、リファレンスメモリセルの実効的な容量値を、正確に（C0＋C1）／２に設定することは難しい。このため、読み出しマージンは小さくなる。
【００２５】
一方、強誘電体メモリでは、読み出し回数（書き換え回数）が１０の１０乗回を超えると強誘電体材料が劣化して、図２に示したヒステリシスループの形状が変化し、残留分極値Ｑが小さくなる。また、強誘電体メモリをプリント基板に実装する際に、残留分極値Ｑは、はんだ付け工程（熱処理）に起因する熱揺らぎの影響により一時的に減少する。残留分極値Ｑは、熱処理後の最初の読み出し動作により、はんだ付け前の値に回復する。
【００２６】
リファレンスメモリセルを、複数のワード線WLE、WLOに接続されたメモリセルMCで共有する強誘電体メモリ（図４）において、熱処理前後の残留分極値Ｑの変化は、読み出しマージンを低下させる。熱処理後の最初の読み出し動作では、メモリセルMCおよびリファレンスメモリセルともに残留分極値Ｑが減少しているため、残留分極値Ｑの減少は相殺される。このため、読み出しマージンはほとんど低下しない。しかし、次の読み出し動作で残留分極値Ｑが回復してない別のメモリセルMCをアクセスする場合、リファレンスメモリセルの残留分極値Ｑは回復しているため、読み出しマージンが低下し、データを正しく読み出せないおそれがある。
【００２７】
また、リファレンスメモリセルを、複数のワード線WLE、WLOに接続されたメモリセルMCで共有する強誘電体メモリ（図４）では、リファレンスメモリセルのアクセス回数は、最大でメモリセルMCのアクセス回数の２倍になる。このため、リファレンスメモリセルを構成する強誘電体キャパシタの材料特性は、メモリセルMCの強誘電体キャパシタの材料特性より早く劣化する。この結果、読み出しマージンは、読み出し回数の増加とともに低下し、読み出し回数（書き換え回数）は、減少してしまう。
【００２８】
1T1C型の強誘電体メモリにおける読み出しマージンの低下を防ぐために、強誘電体キャパシタの読み出し動作で得られる最大電圧と最小電圧の平均を、リファレンス電圧に設定するの技術が提案されている。
【特許文献１】
特開２００２−１５７８７６号公報
【非特許文献１】
Y. Eslami, A. Sheikholeslami, S. Masui, T. Endo, and S. Kawashima, "A Differential-Capacitance Read Scheme for FeRAMs", Digests of Technical Papers of
2002 Symposium on VLSI Circuits, pp.298-301
【発明の開示】
【発明が解決しようとする課題】
【００２９】
特許文献１の技術では、ワード線WLに接続されるメモリセルMCの数を１つ増やし、増やしたメモリセルMCには、所定のビット線に接続されるメモリセルMCに書き込まれるデータの反転データが書き込まれる。しかしながら、この強誘電体メモリでは、リファレンス電圧が強誘電体キャパシタから生成されるまで、センスアンプの動作を開始できない。このため、アクセス時間は遅くなる。
【００３０】
本発明の目的は、強誘電体キャパシタの残留分極値が小さく、ビット線の電圧変化が小さい場合にも、メモリセルからデータを確実に読み出すことにある。特に、各論理値に対するデータの読み出しマージンを、それぞれ最大にすることにある。
【００３１】
本発明の別の目的は、強誘電体キャパシタが劣化した場合にも、データの読み出しマージンを確保し、データの書き換え可能回数を増加することにある。
【００３２】
本発明の別の目的は、強誘電体メモリの読み出しサイクル時間を短縮することにある。
【課題を解決するための手段】
【００３３】
本発明の一形態では、第１メモリセルを含む通常メモリセルの強誘電体キャパシタに、外部から供給されるデータが記憶される。第２メモリセルの強誘電体キャパシタに、第１メモリセルに記憶される第１データの反転データが記憶される。強誘電体キャパシタの実効的な容量値は、書き込みデータの論理値に応じて異なる。
【００３４】
読み出し動作の開始から所定の期間、メモリセルに接続されるビット線に電流が供給され、強誘電体キャパシタは充電される。実効的な容量値の小さい強誘電体キャパシタに接続されたビット線の電圧は、実効的な容量値の大きい強誘電体キャパシタに接続されたビット線の電圧より早く上昇する。このため、ビット線の電圧が閾値電圧を超えるまでの時間は、強誘電体キャパシタに記憶されているデータの論理値に応じて異なる。換言すれば、強誘電体キャパシタの充電時間は、書き込まれているデータの論理値に応じて異なる。
【００３５】
メモリセルに記憶されているデータの論理値は、時間差として検出可能である。時間を検出する回路は、電圧を検出する回路より容易に形成でき、その精度も高い。したがって、第１および第２メモリセルに接続されたビット線のいずれかの電圧が最初に閾値電圧を超えてから所定時間後に、通常メモリセルからビット線に読み出されるデータの論理値を判定することで、データを確実に読み出すことができる。
【００３６】
ビット線の電圧変化が小さくても、確実に時間差を生成できるため、強誘電体キャパシタの残留分極値が小さい場合にも、メモリセルからデータを確実に読み出すことができる。すなわち、電圧差でデータの論理値を検出する場合に比べて、データの読み出しマージンを向上できる。さらに、強誘電体キャパシタが劣化した場合にも、データの読み出しマージンを確保できるため、データの書き換え可能回数を増加できる。
【００３７】
本発明の別の一形態では、所定時間は、第１および第２メモリセルに接続された一方のビット線の電圧が閾値電圧を超えてから、第１および第２メモリセルに接続された他方のビット線の電圧が閾値電圧を超えるまでの期間の半分に設定される。所定時間は、例えば、可変遅延回路を使用して設定される。一方のビット線の電圧が閾値電圧を超えてから上記所定時間が経過するまでの期間と、所定時間の経過から他方のビット線の電圧が閾値電圧を超えるまでの期間とは、等しい。データの論理値を判定するタイミングを、２つの論理値の読み出しタイミングの中央に設定することで、データの読み出しマージンを、２つの論理値に対してそれぞれ最大にできる。すなわち、読み出しマージンを向上できる。
【００３８】
本発明の別の一形態では、センスアンプは、各ビット線の電圧と閾値電圧との差を差動増幅し、読み出しデータとして出力する。すなわち、ビット線が閾値電圧を超えているか否かは、センスアンプにより判定される。ビット線の電圧差（論理値の違い）は、センスアンプからそれぞれ出力される読み出しデータの遷移エッジの時間差に変換される。ラッチ信号は、最初の読み出しデータの遷移エッジから上記所定時間後（両遷移エッジの中央）に生成される。すなわち、ラッチ信号は、読み出しデータから生成される。読み出しデータの論理レベルは、ラッチ信号によりラッチされる。このため、データの読み出しマージンを、２つの論理値に対してそれぞれ最大にできる。
【００３９】
本発明の別の一形態では、第１および第２メモリセルに接続された一方のビット線の電圧が閾値電圧を超えてからラッチ信号が出力されるまでの第１期間と、ラッチ信号が出力されてから第１および第２メモリセルに接続された他方のビット線の電圧が閾値電圧を超えるまでの第２期間との差が検出される。この差を小さくするための調整信号が出力される。このため、ラッチ信号の出力タイミングが、両遷移エッジの中央からずれている場合に、可変遅延回路の遅延時間を調整することで、出力タイミングを正しいタイミングに修正できる。
【００４０】
本発明の別の一形態では、遅延調整回路は、第１期間が第２期間より長い場合と、第１期間が第２期間より短い場合とでカウント方向を逆転するカウンタを有している。遅延調整回路は、カウンタのカウンタ値を調整信号として出力する。可変遅延回路の遅延時間は、調整信号により調整される。このため、可変遅延回路の遅延時間を、カウンタ値の増減に応じて容易に変更できる。
【００４１】
本発明の別の一形態では、可変遅延回路は、ラッチ信号の生成経路に接続される複数の負荷容量と、カウンタ値に応じて負荷容量を生成経路に接続または非接続するスイッチとを有している。このため、ラッチ信号の出力タイミングをカウンタを用いて容易に変更できる。
【００４２】
本発明の別の一形態では、負荷容量の容量値は、２倍ずつ大きくなるように設定される。このため、例えば、２進カウンタの各ビットの重み付けに応じて、容量値を所定値毎に増減できる。この結果、可変遅延回路の遅延時間を、規則正しい間隔で調整できる。
【００４３】
本発明の別の一形態では、ラッチ信号は、一方のビット線の電圧が閾値電圧を超えてから上記所定時間後に生成される。遅延ラッチ信号は、ラッチ信号をさらに上記所定時間遅らせて生成される。ラッチ信号および遅延ラッチ信号は、例えば、遅延時間が常に等しく設定される直列に接続された２つの可変遅延段によりそれぞれ生成される。遅延ラッチ信号の出力タイミングと、他方のビット線の電圧が閾値電圧を超えるタイミングとの差が無くなったとき、第１および第２期間は、等しくなる。直列に接続された２つの可変遅延段の遅延時間を同時に調整することで、容易かつ確実に、第１および第２期間を等しくし、ラッチ信号を両遷移エッジの中央に設定できる。
【００４４】
本発明の別の一形態では、可変遅延回路の先着判定回路は、第１および第２メモリセルに対応するセンスアンプから出力される読み出しデータのうち、先に出力される読み出しデータを選択し、初段の可変遅延段に出力する。このため、初段の可変遅延段は、第１および第２メモリセルに記憶されているデータの論理値に依存せず、先に出力される読み出しデータに基づいてラッチ信号を生成できる。
【００４５】
本発明の別の一形態では、可変遅延回路の後着判定回路は、第１および第２メモリセルに対応するセンスアンプから出力される読み出しデータのうち、後に出力される読み出しデータを選択し、遅延調整回路に出力する。このため、遅延調整回路は、第１および第２メモリセルに記憶されているデータの論理値に依存せず、後に出力される読み出しデータに基づいてラッチ信号の出力タイミングを最適に調整できる。
【００４６】
本発明の別の一形態では、メモリセルから読み出したデータを再びメモリセルに書き込むライトバック動作は、ラッチ信号に応答して開始される。ライトバック動作は、例えば、強誘電体キャパシタに接続されるプレート線を駆動することで実行される。読み出しデータから生成されるラッチ信号によりライトバック動作が開始されるため、ライトバック動作を早く開始し、早く完了できる。したがって、読み出しサイクルを短縮できる。
【００４７】
本発明の別の一形態では、上記所定時間は、読み出し動作毎に設定される。設定された所定時間は、次の読み出し動作で使用される。このため、強誘電体メモリの動作中に温度が変動し、あるいは電源電圧が変動する場合にも、ラッチ信号の出力タイミングを常に最適に設定できる。
【００４８】
本発明の別の一形態では、ビット線は、読み出し動作前に所定の電圧にプリチャージされる。このため、ビット線の電圧を、第１および第２メモリセルの強誘電体キャパシタの実効的な容量値を正確に反映させて上昇させることができる。したがって、ラッチ信号の出力タイミングを、先の読み出しデータの出力タイミングと後の読み出しデータの出力タイミングとの中央に正確に設定できる。この結果、データの読み出しマージンを、２つの論理値に対してそれぞれ最大にできる。
【００４９】
本発明の別の一形態では、電圧生成回路は、閾値電圧を生成する。閾値電圧を強誘電体メモリの内部で生成することで、所望の値の閾値電圧を容易に生成できる。
【発明を実施するための最良の形態】
【００５０】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。
【００５１】
図５は、本発明の強誘電体メモリの実施形態を示している。
強誘電体メモリチップは、シリコン基板上にCMOSプロセスを使用して形成されている。この強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリは、コマンドバッファCMDB、コマンドデコーダCMDD、制御回路CONT、アドレスバッファADB、ロウデコーダRDEC、コラムデコーダCDEC、ワードドライバWD、プリチャージ回路PRE、電流源制御回路CSCON、閾値電圧生成回路VGEN、メモリコアCORE、プレートドライバPD、およびデータ出力バッファOBFを有している。図５では、主に読み出し動作に必要な回路を記載している。このため、書き込み動作に必要なデータ入力バッファおよびライトアンプ等の回路は、省略している。
【００５３】
コマンドバッファCMDBは、チップセレクト信号/CS、出力イネーブル信号/OEおよびライトイネーブル信号/WE等のコマンド信号CMDをコマンド端子を介して受信し、受信した信号をコマンドデコーダCMDDに出力する。コマンドデコーダCMDDは、コマンド信号が示す動作モードを解読し、解読した動作モードに応じて動作制御信号（読み出し制御信号および書き込み制御信号等）を制御回路CONTに出力する。
【００５４】
制御回路CONTは、動作制御信号に応じてプレートドライバPD、ワードドライバWD、およびデータ出力バッファOBF等を動作させるタイミング信号を生成する。
【００５５】
アドレスバッファADBは、アドレス信号ADをアドレス端子を介して受信し、受信した信号をロウデコーダRDECおよびコラムデコーダCDECに出力する。ロウデコーダRDECは、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバWDに出力する。コラムデコーダCDECは、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号を生成し、生成した信号をコラムデコーダ列CDECに出力する。
【００５６】
ワードドライバWDは、制御回路CONTからのタイミング信号およびロウデコーダRDECからのロウデコード信号に応答して、所定のワード線WL（WLE、WLO）を選択する。選択されたワード線WLは、低レベルから高レベルに変化する。
【００５７】
プレートドライバPDは、制御回路CONTからのタイミング信号およびロウデコーダRDECからのロウデコード信号に応答して、所定のプレート線PLを選択する。選択されたプレート線PLは、所定の期間に低レベルから高レベルに変化する。
【００５８】
プリチャージ回路PREは、読み出し動作の前に、ビット線BLE、BLOを接地電圧VSSにプリチャージする。このため、読み出し動作において、ビット線BLE、BLOの電圧は、メモリセルMCに記憶されているデータに応じて正確に変化する。
【００５９】
電流源制御回路CSCONは、読み出し動作時に制御回路CONTから出力されるタイミング信号に応じて、メモリコアCOREの電流源CSをオンさせるための制御信号CSCを出力する。
【００６０】
閾値電圧生成回路VGENは、読み出し動作に使用される閾値電圧Vthを生成する。閾値電圧Vthは、電源電圧VDDに依存しない定電圧（例えば、２.５Ｖ）である。電源電圧VDDは、例えば、標準で３.０Ｖであり、製品仕様として２.７Ｖから３.３Ｖまで許容されている。
【００６１】
データ出力バッファOBFは、メモリコアCOREから読み出される複数ビットの読み出しデータのうち８ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子I/Oに出力する。データ入出力端子I/Oは、８ビットで構成されている。
【００６２】
メモリコアCOREは、メモリセルアレイARYと、ビット線BLE、BLOからなるビット線対にそれぞれ対応する複数のマルチプレクサMUX、電流源CS（電流供給回路）、センスアンプSA、ラッチ回路LTと、適応型リファレンス生成回路ADLYとを有している。センスアンプSA、ラッチ回路LTおよび適応型リファレンス生成回路ADLYは、読み出し制御回路として動作する。
【００６３】
メモリセルアレイARYは、マトリックス状に配置された複数のメモリセルMCと、メモリセルMCに接続された複数のワード線WL（WLE、WLO）および複数のビット線BLE、BLOを有している。メモリセルMCは、後述する図９に示すように、1T1C型メモリセルであり、強誘電体キャパシタFCおよび伝達トランジスタTRを有している。強誘電体キャパシタFCは、一端が伝達トランジスタTRを介してビット線BLE（またはBLO）に接続され、他端がプレート線PLに接続されている。伝達トランジスタTRのゲートは、ワード線WLE（またはWLO）に接続されている。
【００６４】
ワード線WLおよびビット線BLE、BLOの末尾の"E"、"O"は、それぞれ偶数、奇数を示している。偶数のワード線WLEは、メモリセルMCを介して偶数のビット線BLEに接続されている。奇数のワード線WLOは、メモリセルMCを介して奇数のビット線BLOに接続されている。このため、１本のワード線WLが選択されるときに、常にビット線対の一方のビット線（BLEまたはBLO）とメモリセルMCとが接続される。
【００６５】
ｎ組のビット線BLE1-BLEn、BLO1-BLOnに接続されるメモリセルMCは、データ入出力端子I/Oから入力される書き込みデータを記憶する通常メモリセルとして動作する。通常メモリセルのうち、BLEn-BLOnに接続されるメモリセルMCを、第１メモリセルとも称する。ビット線/BLEn、/BLOnに接続されるメモリセルMCは、第１メモリセルに記憶されるデータ（第１データ）の反転データを記憶する第２メモリセルである。
【００６６】
本発明では、読み出し動作および書き込み動作において、選択されるワード線WLE（またはWLO）に接続される全てのメモリセルMCが、同時にアクセスされる。換言すれば、異なるワード線WLE、WLOに共有されるリファレンスメモリセルは存在しない。このため、強誘電体メモリの実装工程において、強誘電体メモリチップを基板にはんだ付けするときの熱処理による残留分極値の一時的な変動は、同時にアクセスされる全てのメモリセルMCに影響する。したがって、熱処理による読み出しマージンの低下は防止される。
【００６７】
マルチプレクサMUXは、ロウデコード信号に応じて、ビット線BLE、BLOのいずれかをセンスアンプSAに接続する。
【００６８】
電流源CSは、読み出し動作の開始から所定の期間に、マルチプレクサMUXにより選択されたビット線BLE、BLOのいずれかにバイアス電流を与える。
【００６９】
センスアンプSAは、マルチプレクサMUXにより選択されたビット線BLE、BLOのいずれかの電圧と、閾値電圧Vthとの差を差動増幅し、増幅した電圧をラッチ回路LTに出力する。ラッチ回路LTは、センスアンプSAから出力される読み出しデータを相補のラッチ信号LAT、/LATに同期してラッチし、ラッチしたデータをデータ出力バッファOBFに出力する。
【００７０】
適応型リファレンス生成回路ADLYは、ビット線BLEn（またはBLOn）に接続された第１メモリセルから読み出されるデータと、ビット線/BLEn（または/BLOn）に接続された第２メモリセルから読み出されるデータに応じて、ラッチ信号LAT、/LATの生成タイミングを最適に調整する。適応型リファレンス生成回路ADLYにより、後述するように、"論理０"および"論理１"の読み出しマージンは、ともに最大になる。
【００７１】
図６は、図５に示した電流源制御回路CSCONの詳細を示している。
電流源制御回路CSCONは、pMOSトランジスタP21、P22と、抵抗1R、2R、4Rと、nMOSトランジスタN21、N22、N23と、抵抗1R、2R、4Rにそれぞれ対応する不揮発性ラッチNVLTおよびANDゲートとを有している。抵抗1R、2R、4Rの頭の数字は、これ等抵抗の抵抗比を示している。すなわち、抵抗1R、2R、4Rの抵抗値は、他の抵抗の２倍に順次設定されている。
【００７３】
pMOSトランジスタP21は、後述する図９に示す電流源CSを構成するpMOSトランジスタP31とカレントミラー回路を構成する。pMOSトランジスタP22は、制御信号CNTが高レベルの期間にオフし、制御信号CNTが低レベルの期間にオンする。制御信号CSCの電圧は、制御信号CNTが低レベル、かつ読み出し制御信号RDPが低レベルで、nMOSトランジスタN21、N22、N23が全てオフしているときに、電源電圧VDDに設定される。制御信号CNTおよび読み出し制御信号RDPは、制御回路CONTから出力され、読み出し動作中の所定の期間にそれぞれ高レベルに変化する。
【００７４】
抵抗1R（または2R、4R）およびnMOSトランジスタN21（またはN22、N23）は、制御信号CSCの出力ノードと接地線VSSとの間に直列に接続されている。nMOSトランジスタN21、N22、N23のゲートは、不揮発性ラッチNVLTの出力と読み出し制御信号RDPとを受けるANDゲートの出力CIN1、CIN2、CIN3にそれぞれ接続されている。不揮発性ラッチNVLTは、ラッチしている論理値に応じて、それぞれ高レベルまたは低レベルを常時出力する。但し、不揮発性ラッチNVLTが、ともに低レベルを出力することは禁止している。
【００７５】
この電流源制御回路CSCONでは、読み出し動作中の所定の期間にオンするnMOSトランジスタN21、N22、N22の数に応じて、カレントミラー回路に流すべき電流が設定される。例えば、制御信号CIN1、CIN2が高レベル、制御信号CIN3が低レベルの場合、nMOSトランジスタN21、N22がオンし、nMOSトランジスタN23がオフする。このため、カレントミラー回路には、(VDD−VT）／（R＋2R）に相当する電流が流れる。ここで、VTは、pMOSトランジスタP21の閾値電圧（絶対値）である。
【００７６】
制御信号CSCの電圧は、不揮発性ラッチNVLTから出力される３ビットの制御信号CIN1、CIN2、CIN3に応じて、読み出し動作時の所定の期間に、７通りの低レベル電圧のいずれに設定される。このため、不揮発性ラッチNVLTにラッチされるデータに応じて、カレントミラー回路に流れる電流量を容易に調整できる。
【００７７】
不揮発性ラッチNVLTに記憶する値は、強誘電体メモリの製造後に設定できる。すなわち、カレントミラー回路に流れる電流値は、強誘電体メモリの製造後に設定できる。このため、強誘電体メモリの製品仕様に合わせて、デバイス特性を変更できる。具体的には、電流値を大きく設定することで、高速アクセスを有する強誘電体メモリになる。電流値を小さく設定することで、書き換え回数の多い高信頼性を有する強誘電体メモリになる。１つのチップを、不揮発性ラッチNVLTに記憶する値に応じて、仕様の異なる複数の製品にできるため、製品コストを削減できる。
【００７８】
図７は、図６に示した不揮発性ラッチ回路NVLTの一例を示している。
不揮発性ラッチ回路NVLTは、電源電圧VDDおよび接地電圧VSSを遮断するためのスイッチを有するラッチ回路LT2と、ラッチ回路LT2にデータを書き込むための２つのCMOSスイッチSWと、プレート線PL1、PL2の間にラッチ回路LT2の入力ノードNを介して直列に接続された一対の強誘電体キャパシタFCと、プレート線PL1、PL2の間にラッチ回路LT2の出力ノードNXを介して直列に接続された一対の強誘電体キャパシタFCと、強誘電体キャパシタFCをノードN、NXにそれぞれ接続するための複数のnMOSトランジスタN30と、強誘電体キャパシタFCの一端がフローティングになることを防止するnMOSトランジスタN31とを有している。
【００８０】
nMOSトランジスタN30は、ストア信号STO1、STO2でそれぞれ制御される。nMOSトランジスタN31は、リセット信号RES1、RES2でそれぞれ制御される。CMOSスイッチSWは、相補のクロック信号CK、CKXでそれぞれ制御される。
【００８１】
不揮発性ラッチ回路NVLTは、公知の回路であるため、詳細な説明は省略する。なお、本発明に適用するラッチ回路は、不揮発性ラッチ回路NVLTに限定されない。例えば、不揮発性ラッチ回路は、強誘電体キャパシタを有する不揮発性フリップフロップ回路または不揮発性SRAMで構成してもよい。
【００８２】
不揮発性フリップフロップ回路は、２つの不揮発性ラッチ回路NVLTあるいは不揮発性ラッチ回路NVLTと揮発性ラッチ回路を縦続接続して構成される。不揮発性SRAMは、メモリセルが不揮発性ラッチ回路NVLTと同様な６個のトランジスタと４個の強誘電体キャパシタとで構成される。ラッチ回路をメモリセルMCの強誘電体キャパシタと同じ構造の強誘電体キャパシタを用いて構成することで、製造プロセスが複雑になることが防止される。
【００８３】
図８は、図５に示した閾値電圧生成回路VGENの詳細を示している。
閾値電圧生成回路VGENは、周知のCMOS回路で構成されるバンドギャップリファレンスVREF、オペアンプOPAMPと、抵抗R1、R2とを有している。バンドギャップリファレンスVREFは、シリコンのバンドギャップの電圧である基準電圧（ほぼ１.２Ｖ）を生成する。オペアンプOPAMPは、抵抗R1、R2による閾値電圧Vthの分圧電圧と、基準電圧とが等しくなるように帰還制御し、一定の閾値電圧Vth（２.５Ｖ）を生成する。基準電圧は、強誘電体メモリの動作温度、電源電圧の変化、および強誘電体メモリの製造工程でのプロセス条件の変化に依存せず、常に一定値に維持される。このため、閾値電圧生成回路VGENは、常に一定値の閾値電圧Vthを生成できる。
【００８５】
図９は、図５に示したメモリコアCOREの要部の詳細を示している。
メモリセルMCは、強誘電体キャパシタFCおよび伝達トランジスタTRを有する1T1C型メモリセルである。強誘電体キャパシタFCは、一端が伝達トランジスタTRを介してビット線BLE（またはBLO）に接続され、他端がプレート線PLに接続されている。伝達トランジスタTRのゲートは、ワード線WLE（またはWLO）に接続されている。
【００８７】
マルチプレクサMUXは、nMOSトランジスタおよびpMOSトランジスタを、ビット線BLE、BLO毎に有している。nMOSトランジスタおよびpMOSトランジスタは、ロウデコード信号の一種であるビット線選択信号BLSE、BLSOでそれぞれ制御される。ビット線選択信号BLSEは、偶数のワード線WLEが選択されるときに高レベルに変化する。ビット線選択信号BLSOは、奇数のワード線WLOが選択されるときに高レベルに変化する。
【００８８】
電流源CSは、電流源制御回路CSCONから出力される制御信号CSCをゲートで受けるpMOSトランジスタP31を有している。電流源CSは、制御信号CSCが低レベル期間中に、低レベル電圧に応じた電流をビット線BLE（またはBLO）に与える。
【００８９】
センスアンプSAは、差動増幅型アンプとコモンソース型アンプとを組み合わせて構成されている。差動増幅型アンプは、センスアンプ活性化信号SANを受けて活性化され、閾値電圧Vthとビット線BLE（またはBLO）の電圧差を差動増幅する。読み出し動作の開始前に、ビット線BLE、BLOは接地電圧VSSにプリチャージされている。また、センスアンプSAに供給される閾値電圧Vthは、常時生成される。このため、読み出し開始時のビット線BLE、BLOの電圧は、閾値電圧Vthより低い。したがって、読み出し動作の早い時期にセンスアンプSAを活性化しても、誤動作することはない。この結果、センスアンプSAの活性化タイミングを早く設定でき、読み出しアクセス時間を短縮できる。
【００９０】
コモンソース型アンプは、差動増幅型アンプの出力電圧を、CMOSレベルに変換し、データ信号DT（読み出しデータ）として出力する。読み出し動作において、センスアンプSAは、ビット線BLE（またはBLO）の電圧が閾値電圧を超えたときに、データ信号DTを低レベルから高レベルに変化させる。
【００９１】
ラッチ回路LTは、一対のCMOSインバータで構成されるラッチと、データ信号DTをラッチに伝達するCMOSスイッチと、ラッチの帰還ループを遮断するnMOSトランジスタとを有している。CMOSスイッチは、ラッチ信号LAT（/LAT）が低レベル（高レベル）のときにオンし、ラッチ信号LAT（/LAT）が高レベル（低レベル）のときにオフする。nMOSトランジスタは、ラッチ信号LATが高レベルのときにループを導通させ、ラッチ信号LATが低レベルのときにループを遮断する。ラッチ回路LTは、保持しているデータを、データ信号DOUTとして出力する。なお、nMOSトランジスタの代わりにCMOSスイッチを使用してもよい。
【００９２】
なお、ビット線BLEn、/BLEnに対応するセンスアンプSAは、図５に示したように、データ信号DTn、/DTnをそれぞれ出力する。データ信号DTnは、ラッチ回路LTだけでなく、適応型リファレンス生成回路ADLYにも出力される。データ信号/DTnは、適応型リファレンス生成回路ADLYのみに出力される。
【００９３】
図１０は、図５に示した適応型リファレンス生成回路ADLYの詳細を示している。
適応型リファレンス生成回路ADLYは、可変遅延回路VDLYおよび遅延調整回路DADJを有している。可変遅延回路VDLYは、直列に接続された一対の可変遅延段VDLY1、VDLY2と、ANDゲートと、ORゲートとを有している。
【００９５】
ANDゲートは、データ信号DTn、/DTnのうち遅く高レベルに変化する信号に同期して、高レベルに変化する後着信号LATEを出力する。すなわち、ANDゲートは、データ信号DTn、/DTnのうち後から伝達される信号を選択し、選択した信号を遅延調整回路DADJに出力する後着判定回路として動作する。ANDゲートにより、後から伝達されるデータ信号を容易に検出できる。
【００９６】
ORゲートは、データ信号DTn、/DTnのうち早く高レベルに変化する信号に同期して、高レベルに変化する先着信号EARYを出力する。すなわち、ORゲートは、データ信号DTn、/DTnのうち先に伝達される信号を選択し、選択した信号を可変遅延段VDLY1に出力する先着判定回路として動作する。ORゲートにより、先に伝達されるデータ信号を容易に検出できる。
【００９７】
図５で説明したように、ビット線BLEnに接続されるメモリセルMC（第１メモリセル）の強誘電体キャパシタFCが"論理０"を記憶しているとき、ビット線/BLEnに接続されるメモリセルMC（第２メモリセル）の強誘電体キャパシタFCは、"論理１"を記憶している。ビット線BLOn、/BLOnでも同様である。"論理０"を記憶する強誘電体キャパシタFCの実効的な容量値C0は、"論理１"を記憶する強誘電体キャパシタFCの実効的な容量値C1より小さい。このため、読み出し動作において、電流源CSからビット線BLEn、/BLEnに同じ電流量が供給されるとき、"論理０"に対応するビット線（例えばBLEn）の電圧は、"論理１"に対応するビット線（例えば/BLEn）の電圧よりは、早く上昇する。
【００９８】
センスアンプSAは、ビット線BLEn、/BLEnの電圧が閾値電圧Vthを超えたときに出力をそれぞれ高レベルに変化させる。したがって、ORゲートから出力される先着信号EARYの立ち上がりエッジタイミングは、センスアンプSAが"論理０"を検出する時刻になる。ANDゲートから出力される後着信号LATEの立ち上がりエッジタイミングは、センスアンプSAが"論理１"を検出する時刻になる。すなわち、先着信号EARYおよび後着信号LATEの立ち上がりエッジタイミングは、それぞれ"論理０"、"論理１"の読み出しを意味する。このように、本発明では、ビット線BLE、BLOに読み出される読み出しデータの論理は、電圧差ではなく、時間差として検出される。
【００９９】
初段の可変遅延段VDLY1は、ORゲートから出力される先着信号EARYを所定時間T1だけ遅延させ、遅延させた信号をラッチ信号/LAT、LATとして出力する。後段の可変遅延段VDLY2は、ラッチ信号LATを所定時間T1だけ遅延させ、遅延させた信号を遅延ラッチ信号LATDとして遅延調整回路DADJに出力する。初段および後段の可変遅遅延段VDLY1、VDLY2は、同じ遅延調整信号ADJ0-2を受けて常に同じ遅延時間T1に設定される。
【０１００】
各可変遅延段VDLY1、VDLY2は、先着信号EARYの伝達経路（ラッチ信号LATの伝達経路）にnMOSトランジスタN41、N42、N43を介して接続された３つの容量1Cd、2Cd、4Cdを有している。容量1Cd、2Cd、4Cdの頭の数字は、これ等容量の容量比を示している。すなわち、容量1Cd、2Cd、4Cdの容量値は、他の容量の２倍に順次設定されている。nMOSトランジスタN41、N42、N43のゲートは、遅延調整回路DADJから出力される遅延調整信号ADJ0-2をそれぞれ受けている。先着信号EARYの伝達経路に付加される容量値は、３ビットの遅延調整信号ADJ0-2の論理値に応じて８通り（0Cd-7Cd）に設定される。
【０１０１】
遅延調整回路DADJは、読み出し動作毎に、先着信号EARYを可変遅延段VDLY1、VDLY2で遅延させた遅延ラッチ信号LATDと後着信号LATEとの到着時刻を比較する。遅延調整回路DADJは、遅延ラッチ信号LATDの到着が後着信号LATEの到着より早い場合、可変遅延回路VDLYの遅延時間を増加させるために遅延調整信号ADJ0-2で示される論理値を"１"増加する。
【０１０２】
ここで、遅延調整信号ADJ0は、下位ビットに対応し、ADJ2は、上位ビットに対応する。遅延調整回路DADJは、遅延ラッチ信号LATDの到着が後着信号LATEの到着より早い場合、可変遅延回路VDLYの遅延時間を増加させるために遅延調整信号ADJ0-2を変更する。例えば、遅延調整信号ADJ0-2が２進数の"論理011"から"論理100"に変更され、先着信号EARYの伝達経路に付加される容量値は、"3Cd"から"4Cd"に増加する。可変遅延段VDLY1、VDLY2の遅延時間は、ともに同じ時間だけ増加する。
【０１０３】
また、遅延調整回路DADJは、遅延ラッチ信号LATDの到着が後着信号LATEの到着より遅い場合、可変遅延回路VDLYの遅延時間を減少させるために遅延調整信号ADJ0-2を変更する。例えば、遅延調整信号ADJ0-2が２進数の"論理011"から"論理010"に変更され、先着信号EARYの伝達経路に付加される容量値は、"3Cd"から"2Cd"に減少する。可変遅延段VDLY1、VDLY2の遅延時間T1は、ともに同じ時間だけ減少する。このような遅延時間T1の調整は、遅延ラッチ信号LATDの到着と後着信号LATEの到着とが一致するまで、読み出し動作毎に実施される。
【０１０４】
遅延ラッチ信号LATDの立ち上がりエッジタイミングと後着信号LATEの立ち上がりエッジタイミングとが等しくなったとき、ラッチ信号LAT、/LATの出力タイミングは、先着信号EARYの立ち上がりエッジタイミングと後着信号LATEの立ち上がりエッジタイミングとの中央に設定されている。すなわち、ラッチ信号LAT、/LATの出力タイミングは、センスアンプSAが"論理０"を検出する時刻と"論理１"を検出する時刻との中央に設定される。この結果、"論理０"を読み出すビット線の電圧が閾値電圧Vthを超えてからラッチ信号LAT、/LATが出力されるまでの第１期間P1と、ラッチ信号LAT、/LATが出力されてから"論理１"を読み出すビット線の電圧が閾値電圧Vthを超えるまでの第２期間P2は、互いに等しくなる。換言すれば、読み出しマージンは、"論理０"および"論理１"に対してそれぞれ最大になる。
【０１０５】
遅延時間は、読み出し動作毎に調整される。このため、強誘電体メモリの動作中の温度の変化、あるいは電源電圧VDDの変化により、ラッチタイミングがずれる場合にも、最も読み出しマージンの大きいラッチタイミングに戻すことができる。さらに、強誘電体キャパシタFCの劣化により残留分極値が変化する場合にも、読み出しマージンを"論理０"および"論理１"に対して常に最大にできる。
【０１０６】
図１１は、図１０に示した遅延調整回路DADJの詳細を示している。
遅延調整回路DADJは、遅延ラッチ信号LATDおよび後着信号LATEの立ち上がりエッジの先着を判断し、アップ信号UPまたはダウン信号DOWNを出力する差動増幅器AMPと、アップ信号UPまたはダウン信号DOWNを受けて動作するカウンタCOUNTとを有している。差動増幅器AMPは、遅延ラッチ信号LATDの立ち上がりエッジが後着信号LATEの立ち上がりエッジより早いときに、アップ信号UPを低レベルに変化する。差動増幅器AMPは、遅延ラッチ信号LATDの立ち上がりエッジが後着信号LATEの立ち上がりエッジより遅いときに、ダウン信号DOWNを低レベルに変化する。アップ信号UPおよびダウン信号DOWNをそれぞれ受けるnMOSトランジスタのドレインは、差動増幅器AMPの検出感度をわずかに鈍らすキーパートランジスタを介して互いに接続されている。
【０１０８】
カウンタCOUNTは、アップ信号UPの立ち下がりエッジに応答してカウントアップし、ダウン信号DOWNの立ち下がりエッジに応答してカウントダウンし、カウンタ値を遅延調整信号ADJ0-2として出力する３ビットのアップダウンカウンタである。すなわち、カウンタCOUNTは、第１期間P1が第２期間P2より長いときにカウントダウンし、第１期間P1が第２期間P2より短いときにカウントアップする。
【０１０９】
アップ信号UPおよびダウン信号DOWNがともに高レベルのとき、読み出し動作が実行されておらず差動増幅器AMPは非動作状態である。このとき、カウンタCOUNTは動作しない。アップ信号UPおよびダウン信号DOWNがともに低レベルのとき、遅延ラッチ信号LATDおよび後着信号LATEの立ち上がりエッジタイミングは等しい。詳細には、遅延ラッチ信号LATDおよび後着信号LATEの立ち上がりの差が、可変遅延回路VDLYの量子化誤差（最小の遅延調整時間）より小さいときに、アップ信号UPおよびダウン信号DOWNは、ともに低レベルに設定される。このときも、カウンタCOUNTは動作しない。キーパートランジスタにより差動増幅器AMPの検出感度をわずかに鈍らしているため、立ち上がりエッジのわずかの違いにより、可変遅延回路VDLYの遅延時間が読み出し動作毎に変化することが防止される。
【０１１０】
図１２は、第１の実施形態の強誘電体メモリの読み出し動作を示している。
予め、メモリセルMCには、外部からデータが書き込まれている。ビット線BLEn、BLEnに接続されたメモリセルMC（第１メモリセル）には、ビット線/BLEn、/BLOnに接続されたメモリセルMC（第２メモリセル）が記憶するデータの反転データが書き込まれている。
【０１１２】
読み出しコマンドおよびデータを読み出すメモリセルMCを選択するアドレス信号ADが、強誘電体メモリに供給されると、図５に示した制御回路CONTは、制御信号CNTおよび読み出し制御信号RDPを出力する（図１２（ａ、ｂ））。ワードドライバWDは、アドレス信号ADに対応するワード線WLE（またはWLO）を高レベルに変化させる。ロウデコーダRDECは、
アドレス信号ADに応じて、ビット線選択信号BLSE（またはBLSO）を高レベルに変化させる（図１２（ｃ））。
【０１１３】
図６に示した電流源制御回路CSCONは、読み出し制御信号RDPの立ち上がりエッジに同期して、制御信号CSCを低レベルに変化させる（図１２（ｄ））。制御信号CSCの低レベル電圧は、不揮発性ラッチNVLTに記憶されているデータに応じて設定される。制御信号CSCの変化により電流源CSがオンし、ビット線BLE（またはBLO）に電流が供給される。ビット線BLE（またはBLO）の電圧は、ワード線WLE（またはWLO）により接続された強誘電体キャパシタFCの残留分極値（容量値）に応じて徐々に上昇する（図１２（ｅ））。上述したように、"論理０"を記憶する強誘電体キャパシタFCに接続されたビット線の電圧は、"論理１"を記憶する強誘電体キャパシタFCに接続されたビット線の電圧より早く上昇する。
【０１１４】
図９に示したセンスアンプSAは、"論理０"を記憶する強誘電体キャパシタFCに接続されたビット線の電圧が閾値電圧Vthを超えたとき、データ信号DTを高レベルに変化させる（図１２（ｆ））。同様に、別のセンスアンプSAは、"論理１"を記憶する強誘電体キャパシタFCに接続されたビット線の電圧が閾値電圧Vthを超えたとき、データ信号DTを高レベルに変化させる（図１２（ｇ））。
【０１１５】
図１０に示した適応型リファレンス生成回路ADLYのORゲートは、先着のデータ信号DT（DTn、/DTnのいずれか）に同期して、先着信号EARYを出力する（図１２（ｈ））。ANDゲートは、後着のデータ信号DT（DTn、/DTnのいずれか）に同期して、後着信号LATEを出力する（図１２（ｉ））。また、適応型リファレンス生成回路ADLYは、先着信号EARYを２つの可変遅延段VDLY1、VDLY2で遅延させ、遅延ラッチ信号EARYDとして出力する（図１２（ｊ））。
【０１１６】
図１２は、可変遅延回路VDLYの遅延時間が最適に設定されている例を示している。このため、遅延ラッチ信号LATDの立ち上がりエッジは、後着信号LATEの立ち上がりエッジと同じタイミングである。また、先着のデータ信号DTの立ち上がりエッジからラッチ信号LAT、/LATの出力までの期間P1は、ラッチ信号LAT、/LATの出力から後着のデータ信号DTの立ち上がりエッジまでの期間P2に等しい。さらに、これ等期間P1、P2は、可変遅延段VDLY1、VDLY2の遅延時間T1にも等しい。
【０１１７】
可変遅延段VDLY1は、ラッチ信号LAT、/LATを出力する（図１２（ｋ））。ラッチ信号LAT、/LATの出力タイミングは、上述したように、読み出しマージンを"論理０"および"論理１"に対して最大にするタイミングである。図９に示したラッチ回路LTは、ラッチ信号LAT、/LATに同期してラッチした読み出しデータをデータ信号DOUTとして出力する（図１２（ｌ））。
【０１１８】
一方、期間P1が期間P2より短い場合、遅延調整回路DADJは、調整信号ADJ0-2の論理値を"011"から"100"に増加し、可変遅延回路VDLYの遅延時間を増加させる（図１２（ｍ））。このとき、ラッチ信号LAT、/LATの出力タイミングは、次の読み出し動作において、わずかに遅くなる。
【０１１９】
制御回路CONTは、センスアンプSAがデータ信号DTを出力した後、制御信号CNTを低レベルに変化させる（図１２（ｎ））。低レベルの制御信号CNTにより、制御信号CSCは、高レベルに変化する（図１２（ｏ））。また、センスアンプ活性化信号SANが低レベルに変化し、センスアンプSAが非活性化される（図１２（ｐ））。
【０１２０】
読み出しデータが確定した後、図５に示したプレートドライバPDは、アドレス信号ADに応じたプレート線PLを所定の期間高レベルに変化させる（図１２（ｑ））。ビット線BLE（またはBLO）の電圧は、強誘電体キャパシタFCの残留分極値に応じて変化する（図１２（ｒ））。"論理１"を記憶している強誘電体キャパシタFCに接続されたビット線は、低レベルに変化し、"論理０"を記憶している強誘電体キャパシタFCに接続されたビット線は、高レベルに変化する。そして、メモリセルMCから読み出されたデータが、再びメモリセルMCにライトバックされる。ライトバックが完了した後、ワード線WLE（またはWLO）が低レベルに変化し、読み出し動作が完了する（図１２（ｓ））。
【０１２１】
プレート線PLの立ち上げタイミングは、例えば、ラッチ信号LATの立ち上がりエッジから所定時間後に設定される。ラッチ信号LATは、適応型リファレンス生成回路ADLYにより、データ信号DTから生成される。このため、プレート線PLは、動作環境によらず、データ信号DTの出力から常に最適な時間で立ち上げ可能になる。この結果、読み出しデータDOUTの出力中にライトバックを開始でき、読み出しサイクル時間を、短縮できる。これに対して、従来は、制御回路CONT内に形成される遅延回路等でプレート線PLの立ち上げタイミングを設定している。このため、ワーストの動作電圧、動作温度を考慮して、プレート線PLの立ち上げタイミングを設定する必要があり、読み出しデータDOUTの出力中にライトバックを開始できなかった。
【０１２２】
以上、本実施形態では、メモリセルMCに記憶されているデータの論理値を時間差として検出した。時間を検出する回路は、電圧を検出する回路より容易に形成でき、その精度も高い。このため、簡易な回路でデータを確実に読み出すことができる。
【０１２３】
ビット線の電圧変化が小さくても、確実に時間差を生成できる。このため、強誘電体キャパシタFCの残留分極値が小さい場合にも、メモリセルMCからデータを確実に読み出すことができる。したがって、強誘電体キャパシタFCが劣化した場合にも、データの読み出しマージンを確保できる。強誘電体キャパシタFCが劣化してもデータが読み出せるため、データの書き換え可能回数を増加できる。
【０１２４】
"論理０"が出力されるタイミングと、"論理１"が出力されるタイミングの中央に、ラッチ信号LAT、/LATの出力タイミングを設定した。データの論理値を判定するタイミングを、２つの論理値の読み出しタイミングの中央に設定することで、データの読み出しマージンを、２つの論理値に対してそれぞれ最大にできる。
【０１２５】
ラッチ信号LAT、/LATの出力タイミングを、読み出し動作毎にデータの出力タイミングに応じて調整することで、常に読み出しマージンを最大にできる。遅延調整を読み出し動作毎に実施することで、強誘電体メモリの動作中に温度が変動し、あるいは電源電圧VDDが変動する場合にも、ラッチ信号LAT、/LATの出力タイミングを常に最適に設定できる。
【０１２６】
可変遅延段VDLY1、VDLY2を構成する容量1Cd、2Cd、4Cdの容量値を２倍ずつ大きくなるように設定し、先着信号EARYの伝達経路に接続される容量1Cd、2Cd、4Cdを、２進カウンタのカウンタ値に応じて設定した。このため、２進カウンタの重み付けに応じて遅延時間を等間隔に調整できる。
【０１２７】
先着信号EARYを可変遅延段VDLY1、VDLY2で遅らせた遅延ラッチ信号LATDの遷移エッジと、後着信号LATEの遷移エッジとのタイミング差に応じて、可変遅延段VDLY1、VDLY2の遅延時間T1を調整し、遅延時間T1が常に等しい２つの可変遅延段VDLY1、VDLY2の接続ノードからラッチ信号LAT、/LATを出力した。このため、第１期間P1および第２期間P2の時間差を容易かつ確実に無くし、ラッチ信号LAT、/LATの遷移エッジを、先着信号EARYの遷移エッジと後着信号LATEの遷移エッジとの中央に設定できる。
【０１２８】
ライトバック動作をラッチ信号LATの出力に応答して開始することで、ライトバック動作をデータの読み出し中に重複して実行できる。この結果、読み出しサイクル時間を短縮できる。
【０１２９】
先着判定回路としてORゲートを形成したので、先に伝達されるデータ信号を容易に検出できる。また、後着判定回路としてANDゲートを形成したので、後から伝達されるデータ信号を容易に検出できる。
【０１３０】
読み出し動作前にビット線BLE、BLOをプリチャージするプリチャージ回路PREを形成したので、ビット線BLE、BLOの電圧を、強誘電体キャパシタFCの実効的な容量値を正確に反映させて上昇させることができる。
【０１３１】
強誘電体メモリ内に閾値電圧生成回路VGENを形成したので、変動のない所望の閾値電圧Vthを容易に生成できる。
【０１３２】
なお、上述した実施形態では、本発明を強誘電体メモリチップに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムLSIに混載される強誘電体メモリコアに適用しても良い。
可変遅延回路VDLYは、差動増幅型の遅延回路を用いて相補の信号を遅延させてもよい。この場合、ラッチ信号LAT、/LATの出力タイミングを等しくでき、ラッチ回路LTを高速に動作できる。
【０１３３】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）外部から供給されるデータをそれぞれ記憶する強誘電体キャパシタを有する複数の通常メモリセルと、
前記通常メモリセルのうち第１メモリセルに記憶される第１データの反転データを記憶する強誘電体キャパシタを有する第２メモリセルと、
前記通常メモリセルおよび前記第２メモリセルにそれぞれ接続されるビット線と、
読み出し動作の開始から所定の期間、前記ビット線に電流を供給する電流供給回路と、
読み出し動作において、前記第１および第２メモリセルに接続された前記ビット線のいずれかの電圧が最初に閾値電圧を超えてから所定時間後に、前記通常メモリセルから前記ビット線に読み出されるデータの論理値を判定する読み出し制御回路とを備えていることを特徴とする強誘電体メモリ。
（付記２）付記１の強誘電体メモリにおいて、
前記読み出し制御回路は、前記所定時間を、前記第１および第２メモリセルに接続された一方の前記ビット線の電圧が前記閾値電圧を超えてから、前記第１および第２メモリセルに接続された他方の前記ビット線の電圧が前記閾値電圧を超えるまでの期間の半分に設定する可変遅延回路を備えていることを特徴とする強誘電体メモリ。
【０１１１】
（付記３）付記２の強誘電体メモリにおいて、
前記読み出し制御回路は、
前記各ビット線の電圧と前記閾値電圧とをそれぞれ受ける複数の差動増幅型のセンスアンプと、
前記センスアンプで増幅された読み出しデータをラッチ信号に同期してそれぞれラッチする複数のラッチ回路とを備え、
前記可変遅延回路は、前記所定時間後に前記ラッチ信号を出力することを特徴とする強誘電体メモリ。
（付記４）付記３の強誘電体メモリにおいて、
前記読み出し制御回路は、前記第１および第２メモリセルに接続された一方の前記ビット線の電圧が前記閾値電圧を超えてから前記ラッチ信号が出力されるまでの第１期間と、前記ラッチ信号が出力されてから前記第１および第２メモリセルに接続された他方の前記ビット線の電圧が前記閾値電圧を超えるまでの第２期間との差を検出し、前記差を小さくするための調整信号を前記可変遅延回路に出力する遅延調整回路を備えていることを特徴とする強誘電体メモリ。
【０１１１】
（付記５）付記４の強誘電体メモリにおいて、
前記遅延調整回路は、前記第１期間が前記第２期間より長い場合と、前記第１期間が前記第２期間より短い場合とでカウント方向を逆転するカウンタを有し、前記カウンタのカウンタ値を前記調整信号として出力することを特徴とする強誘電体メモリ。
（付記６）付記５の強誘電体メモリにおいて、
前記可変遅延回路は、
前記ラッチ信号の生成経路に接続される複数の負荷容量と、
前記カウンタ値に応じて負荷容量を前記生成経路に接続または非接続するスイッチとを備えていることを特徴とする強誘電体メモリ。
【０１１１】
（付記７）付記６の強誘電体メモリにおいて、
前記負荷容量の容量値は、２倍ずつ大きくなるように設定されることを特徴とする強誘電体メモリ。
（付記８）付記４の強誘電体メモリにおいて、
前記可変遅延回路は、遅延時間が常に等しく設定される直列に接続された２つの可変遅延段を備え、
初段の前記可変遅延段は、前記一方の前記ビット線の電圧が前記閾値電圧を超えてから前記所定時間後に前記ラッチ信号を出力し、
２段目の前記可変遅延段は、前記ラッチ信号を遅延させた遅延ラッチ信号を出力し、
前記遅延調整回路は、前記遅延ラッチ信号の出力タイミングと、前記他方の前記ビット線の電圧が前記閾値電圧を超えるタイミングとの差に基づいて、前記第１および第２期間の差を検出することを特徴とする強誘電体メモリ。
【０１１１】
（付記９）付記８の強誘電体メモリにおいて、
前記可変遅延回路は、前記第１および第２メモリセルに対応する前記センスアンプから出力される読み出しデータのうち、先に出力される読み出しデータを選択し、初段の前記可変遅延段に出力する先着判定回路を備えていることを特徴とする強誘電体メモリ。
（付記１０）付記８の強誘電体メモリにおいて、
前記可変遅延回路は、前記第１および第２メモリセルに対応する前記センスアンプから出力される読み出しデータのうち、後に出力される読み出しデータを選択し、前記前記遅延調整回路に出力する後着判定回路を備えていることを特徴とする強誘電体メモリ。
【０１１１】
（付記１１）付記３の強誘電体メモリにおいて、
前記メモリセルから読み出したデータを再び前記メモリセルに書き込むライトバック動作を、前記ラッチ信号に応答して開始することを特徴とする強誘電体メモリ。
（付記１２）付記１１の強誘電体メモリにおいて、
前記強誘電体キャパシタにそれぞれ接続されるプレート線を備え、
前記ライトバック動作は、前記プレート線を駆動することで実行され、
前記プレート線の駆動開始タイミングは、前記ラッチ信号に応答して開始されることを特徴とする強誘電体メモリ。
【０１１１】
（付記１３）付記１の強誘電体メモリにおいて、
前記読み出し制御回路は、前記所定時間を、読み出し動作毎に設定することを特徴とする強誘電体メモリ。
（付記１４）付記１の強誘電体メモリにおいて、
前記読み出し動作前に前記ビット線を所定の電圧にプリチャージするプリチャージ回路を備えていることを特徴とする強誘電体メモリ。
【０１１１】
（付記１５）付記１の強誘電体メモリにおいて、
前記閾値電圧を生成する電圧生成回路を備えていることを特徴とする強誘電体メモリ。（付記１６）外部から供給されるデータを記憶する強誘電体キャパシタをそれぞれ有する複数の通常メモリセルと、前記通常メモリセルのうち第１メモリセルに記憶される第１データの反転データを記憶する強誘電体キャパシタを有する第２メモリセルと、前記通常メモリセルおよび前記第２メモリセルにそれぞれ接続されるビット線とを備えた強誘電体メモリの読み出し制御方法であって、
読み出し動作の開始から所定の期間、前記ビット線に電流を供給し、
読み出し動作において、前記第１および第２メモリセルに接続された前記ビット線のいずれかの電圧が最初に閾値電圧を超えてから所定時間後に、前記通常メモリセルから前記ビット線に読み出されるデータの論理値を判定することを特徴とする強誘電体メモリのデータ読み出し方法。
【０１１１】
（付記１７）付記１６の強誘電体メモリのデータ読み出し方法において、
前記所定時間を、前記第１および第２メモリセルに接続された一方の前記ビット線の電圧が前記閾値電圧を超えてから、前記第１および第２メモリセルに接続された他方の前記ビット線の電圧が前記閾値電圧を超えるまでの期間の半分に設定することを特徴とする強誘電体メモリのデータ読み出し方法。
（付記１８）付記１６の強誘電体メモリのデータ読み出し方法において、
前記所定時間後にラッチ信号を出力し、
前記各ビット線の電圧と前記閾値電圧とを差動増幅することで得られる読み出しデータを、前記ラッチ信号でラッチすることを特徴とする強誘電体メモリのデータ読み出し方法。
【０１１１】
（付記１９）付記１８の強誘電体メモリのデータ読み出し方法において、
前記第１および第２メモリセルに接続された一方の前記ビット線の電圧が前記閾値電圧を超えてから前記ラッチ信号が出力されるまでの第１期間と、前記ラッチ信号が出力されてから前記第１および第２メモリセルに接続された他方の前記ビット線の電圧が前記閾値電圧を超えるまでの第２期間との差を検出し、
前記差を小さくするための調整信号を出力することを特徴とする強誘電体メモリのデータ読み出し方法。
（付記２０）付記１９の強誘電体メモリのデータ読み出し方法において、
前記一方の前記ビット線の電圧が前記閾値電圧を超えてから前記所定時間後に前記ラッチ信号を生成し、
前記ラッチ信号を前記所定時間遅らせて遅延ラッチ信号を生成し、
前記遅延ラッチ信号の出力タイミングと、前記他方の前記ビット線の電圧が前記閾値電圧を超えるタイミングとの差に基づいて、前記第１および第２期間の差を検出することを特徴とする強誘電体メモリのデータ読み出し方法。
【０１１１】
（付記２１）付記１８の強誘電体メモリのデータ読み出し方法において、
前記メモリセルから読み出したデータを再び前記メモリセルに書き込むライトバック動作を、前記ラッチ信号に応答して開始することを特徴とする強誘電体メモリのデータ読み出し方法。
（付記２２）付記２１の強誘電体メモリのデータ読み出し方法において、
強誘電体キャパシタにそれぞれ接続されるプレート線を駆動することで、前記ライトバック動作を実行し、
前記プレート線の駆動を前記ラッチ信号に応答して開始することを特徴とする強誘電体メモリのデータ読み出し方法。
【０１１１】
（付記２３）付記１６の強誘電体メモリのデータ読み出し方法において、
前記所定時間を、読み出し動作毎に設定することを特徴とする強誘電体メモリのデータ読み出し方法。
（付記２４）付記１６の強誘電体メモリのデータ読み出し方法において、
前記読み出し動作前に前記ビット線を所定の電圧にプリチャージすることを特徴とする強誘電体メモリのデータ読み出し方法。
【０１１１】
（付記２５）強誘電体キャパシタで構成されるメモリセルを有する強誘電体メモリのデータ読み出し方法であって、
書き込みデータを前記強誘電体キャパシタの容量値として記憶し、
読み出し動作において、前記強誘電体キャパシタの充電時間に応じて、前記メモリセルに記憶されているデータの論理値を判定することを特徴とする強誘電体メモリのデータ読み出し方法。
（付記２６）付記２５記載の強誘電体メモリのデータ読み出し方法において、
前記メモリセルにそれぞれ接続されるビット線に電流を印加し、
前記ビット線の電圧が閾値電圧を超えるまでの時間に応じて、前記データの論理値を判定することを特徴とする強誘電体メモリのデータ読み出し方法。
【０１３４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１３５】
本発明では、メモリセルに記憶されているデータの論理値を、時間差として検出することで、データを確実に読み出すことができる。具体的には、第１および第２メモリセルに接続されたビット線のいずれかの電圧が最初に閾値電圧を超えてから所定時間後に、通常メモリセルからビット線に読み出されるデータの論理値を判定することで、データを確実に読み出すことができる。ビット線の電圧変化が小さくても、確実に時間差を生成できるため、強誘電体キャパシタの残留分極値が小さい場合にも、メモリセルからデータを確実に読み出すことができる。すなわち、電データの読み出しマージンを向上できる。さらに、強誘電体キャパシタが劣化した場合にも、データの読み出しマージンを確保できるため、データの書き換え可能回数を増加できる。
【０１３６】
本発明では、データの論理値を判定するタイミングを、２つの論理値の読み出しタイミングの中央に設定することで、データの読み出しマージンを、２つの論理値に対してそれぞれ最大にできる。すなわち、読み出しマージンを向上できる。
【０１３７】
本発明では、ラッチ信号の出力タイミングが、両遷移エッジの中央からずれている場合に、可変遅延回路の遅延時間を調整することで、出力タイミングを正しいタイミングに修正できる。
【０１３８】
本発明では、可変遅延回路の遅延時間を、カウンタ値の増減に応じて容易に変更できる。ラッチ信号の出力タイミングをカウンタを用いて容易に変更できる。カウンタの各ビットの重み付けに応じて、容量値を所定値毎に増減できるため、可変遅延回路の遅延時間を、規則正しい間隔で調整できる。
【０１３９】
本発明では、直列に接続された２つの可変遅延段の遅延時間を同時に調整することで、容易かつ確実に、第１および第２期間を等しくし、ラッチ信号を両遷移エッジの中央に設定できる。
【０１４０】
本発明では、可変遅延回路の先着判定回路により、初段の可変遅延段は、第１および第２メモリセルに記憶されているデータの論理値に依存せず、先に出力される読み出しデータに基づいてラッチ信号を生成できる。
【０１４１】
本発明では、可変遅延回路の後着判定回路により、遅延調整回路は、第１および第２メモリセルに記憶されているデータの論理値に依存せず、後に出力される読み出しデータに基づいてラッチ信号の出力タイミングを最適に調整できる。
【０１４２】
本発明では、読み出しデータから生成されるラッチ信号によりライトバック動作が開始されるため、ライトバック動作を早く開始し、早く完了できる。したがって、読み出しサイクルを短縮できる。
【０１４３】
本発明では、上記所定時間を読み出し動作毎に設定することで、強誘電体メモリの動作中に温度が変動し、あるいは電源電圧が変動する場合にも、ラッチ信号の出力タイミングを常に最適に設定できる。
【０１４４】
本発明では、ビット線を読み出し動作前に所定の電圧にプリチャージすることで、ビット線の電圧を、第１および第２メモリセルの強誘電体キャパシタの実効的な容量値を正確に反映させて上昇させることができる。したがって、ラッチ信号の出力タイミングを、先の読み出しデータの出力タイミングと後の読み出しデータの出力タイミングとの中央に正確に設定できる。
【０１４５】
本発明では、閾値電圧を強誘電体メモリの内部で生成することで、所望の値の閾値電圧を容易に生成できる。
【図面の簡単な説明】
【０１４６】
【図１】従来の2T2C型強誘電体メモリにおける容量差検出方式の読み出し回路の概要を示す回路図である。
【図２】図１に示した強誘電体キャパシタのヒステリシスループを示す特性図である。
【図３】図１に示した2T2C型強誘電体メモリの読み出し動作を示すタイミング図である。
【図４】従来の1T1C型強誘電体メモリにおける容量差検出方式の読み出し回路の概要を示す回路図である。
【図５】本発明の強誘電体メモリの実施形態を示すブロック図である。
【図６】電流源制御回路CSCONの詳細を示すブロック図である。
【図７】図６に示した不揮発性ラッチNVLTの一例を示す回路図である。
【図８】図５に示した閾値電圧生成回路VGENの詳細を示す回路図である。
【図９】図５に示したメモリコアCOREの要部の詳細を示す回路図である。
【図１０】図５に示した適応型リファレンス生成回路ADLYの詳細を示すブロック図である。
【図１１】図１０に示した遅延調整回路DADJの詳細を示すブロック図である。
【図１２】本発明の強誘電体メモリの読み出し動作を示すタイミング図である。
【符号の説明】
【０１４７】
CMDB コマンドバッファ
CMDD コマンドデコーダ
CONT 制御回路
ADB アドレスバッファ
RDEC ロウデコーダ
CDEC コラムデコーダ
WD ワードドライバ
PRE プリチャージ回路
CSCON 電流源制御回路
VGEN 閾値電圧生成回路
CORE メモリコア
PD プレートドライバ
OBF データ出力バッファ

Claims

外部から供給されるデータをそれぞれ記憶する強誘電体キャパシタを有する複数の通常メモリセルと、
前記通常メモリセルのうち第１メモリセルに記憶される第１データの反転データを記憶する強誘電体キャパシタを有する第２メモリセルと、
前記通常メモリセルおよび前記第２メモリセルにそれぞれ接続されるビット線と、
読み出し動作の開始から所定の期間、前記ビット線に電流を供給する電流供給回路と、
読み出し動作において、前記第１および第２メモリセルに接続された前記ビット線のいずれかの電圧が最初に閾値電圧を超えてから所定時間後に、前記通常メモリセルから前記ビット線に読み出されるデータの論理値を判定する読み出し制御回路とを備え、
前記所定時間は、前記第１および第２メモリセルに接続された一方の前記ビット線の電圧が前記閾値電圧を超えてから、前記第１および第２メモリセルに接続された他方の前記ビット線の電圧が前記閾値電圧を超えるまでの期間の間に設定されることを特徴とする強誘電体メモリ。
請求項１の強誘電体メモリにおいて、
前記読み出し制御回路は、前記所定時間を、前記第１および第２メモリセルに接続された一方の前記ビット線の電圧が前記閾値電圧を超えてから、前記第１および第２メモリセルに接続された他方の前記ビット線の電圧が前記閾値電圧を超えるまでの期間の半分に設定する可変遅延回路を備えていることを特徴とする強誘電体メモリ。
請求項２の強誘電体メモリにおいて、
前記読み出し制御回路は、
前記各ビット線の電圧と前記閾値電圧とをそれぞれ受ける複数の差動増幅型のセンスアンプと、
前記センスアンプで増幅された読み出しデータをラッチ信号に同期してそれぞれラッチする複数のラッチ回路とを備え、
前記可変遅延回路は、前記所定時間後に前記ラッチ信号を出力することを特徴とする強誘電体メモリ。
請求項３の強誘電体メモリにおいて、
前記読み出し制御回路は、前記第１および第２メモリセルに接続された一方の前記ビット線の電圧が前記閾値電圧を超えてから前記ラッチ信号が出力されるまでの第１期間と、前記ラッチ信号が出力されてから前記第１および第２メモリセルに接続された他方の前記ビット線の電圧が前記閾値電圧を超えるまでの第２期間との差を検出し、前記差を小さくするための調整信号を前記可変遅延回路に出力する遅延調整回路を備えていることを特徴とする強誘電体メモリ。
請求項４の強誘電体メモリにおいて、
前記遅延調整回路は、前記第１期間が前記第２期間より長い場合と、前記第１期間が前記第２期間より短い場合とでカウント方向を逆転するカウンタを有し、前記カウンタのカウンタ値を前記調整信号として出力することを特徴とする強誘電体メモリ。
請求項５の強誘電体メモリにおいて、
前記可変遅延回路は、
前記ラッチ信号の生成経路に接続される複数の負荷容量と、
前記カウンタ値に応じて負荷容量を前記生成経路に接続または非接続するスイッチとを備えていることを特徴とする強誘電体メモリ。
請求項６の強誘電体メモリにおいて、
前記負荷容量の容量値は、２倍ずつ大きくなるように設定されることを特徴とする強誘電体メモリ。
請求項４の強誘電体メモリにおいて、
前記可変遅延回路は、遅延時間が常に等しく設定される直列に接続された２つの可変遅延段を備え、
初段の前記可変遅延段は、前記一方の前記ビット線の電圧が前記閾値電圧を超えてから前記所定時間後に前記ラッチ信号を出力し、
２段目の前記可変遅延段は、前記ラッチ信号を遅延させた遅延ラッチ信号を出力し、
前記遅延調整回路は、前記遅延ラッチ信号の出力タイミングと、前記他方の前記ビット線の電圧が前記閾値電圧を超えるタイミングとの差に基づいて、前記第１および第２期間の差を検出することを特徴とする強誘電体メモリ。
請求項８の強誘電体メモリにおいて、
前記可変遅延回路は、前記第１および第２メモリセルに対応する前記センスアンプから出力される読み出しデータのうち、先に出力される読み出しデータを選択し、初段の前記可変遅延段に出力する先着判定回路を備えていることを特徴とする強誘電体メモリ。
請求項８の強誘電体メモリにおいて、
前記可変遅延回路は、前記第１および第２メモリセルに対応する前記センスアンプから出力される読み出しデータのうち、後に出力される読み出しデータを選択し、前記前記遅延調整回路に出力する後着判定回路を備えていることを特徴とする強誘電体メモリ。