CN109087674A - 铁电内存及其数据读取、写入与制造方法和电容结构 - Google Patents

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Abstract

本案所提供的铁电内存的一个选定铁电记忆胞电性耦接至第一与第二位线、第一与第二字线以及板线。此选定铁电记忆胞包括：第一场效应晶体管、第二场效应晶体管以及铁电电容。其中，第一场效应晶体管的控制端电性耦接至第一字线，第一场效应晶体管的第一通路端电性耦接至第一位线，其第二通路端电性耦接至铁电电容的第一电容端及第二场效应晶体管的第二通路端；铁电电容的第二电容端电性耦接至板线；第二场效应晶体管的控制端电性耦接至第二字线，且其第一通路端电性耦接至第二位线。

Description

铁电内存及其数据读取、写入与制造方法和电容结构
技术领域
本发明涉及铁电内存的技术领域，特别是有关于铁电内存的结构、数据读取、写入与制造方法和电容结构。
背景技术
随着铁电材料的发展，在某些文献中已经提出将铁电场效应晶体管应用于动态随机存取内存中的构想。例如：美国专利第6067244号专利。然而，这些文献中提出的技术存在许多缺陷。其中一个缺陷在于，这些文献中使用的铁电材料难以与硅晶材并接(synthesize)。此外，某些铁电材料还需要较厚的铁电层(大于200nm)才能呈现出作为铁电材料所需的特性。因此，现有的技术很难减少铁电场效应晶体管的尺寸，而且在制程上较为困难，成本也较高。近期虽有文献提出使用掺杂HfO2的铁电材料来减少铁电场效应晶体管尺寸的技术，但这种铁电材料使用的HfO2掺杂浓度极低(约3-5％)，因此非常难以控制整个晶圆的掺杂均匀度。
然而，铁电场效应晶体管的使用存在许多问题。举例来说，在受到1/2个程序化电压(一个程序化电压代表在程序化一个内存细胞时所需的电压)的偏压的时候，就容易影响到储存在铁电场效应晶体管中的数据内容。在目前，一个解决之道就是：在写入数据(或写入1)的时候，使连接至选用(selected)的字线(word line，WL)或位线(bit line，BL)、但未被选用(unselected)的内存细胞，偏压至2/3个程序化电压，并且将其它未被选用的字线偏压至1/3个程序化电压；而在删除数据(或写入0)的时候，则使连接至选用的字线或位线、但未被选用的内存细胞，偏压至1/3个程序化电压，并且将其它未被选用的字线偏压至2/3个程序化电压。通过此种方式，可以减少内存细胞中的数据受到影响的机率。
因此，综合来说，现有的技术仍存在缺陷。对于铁电领域来说，一个新的铁电内存架构及相关的操作方式，都是各方积极研究的对象。
发明内容
本发明提供一种铁电内存及其数据读取、写入与制造方法和电容结构，以期在铁电领域中提供一个新的发展方向。
在一个角度上，本发明提供了一种铁电内存的数据读取方法，适用于读取储存在铁电内存中的数据。其中，此铁电内存包括至少一个铁电记忆胞，此铁电记忆胞包括第一场效应晶体管以及第一铁电电容，第一场效应晶体管包括控制端、第一通路端及第二通路端，第一铁电电容包括第一电容端与第二电容端，第一场效应晶体管的控制端电性耦接至第一字线，第一场效应晶体管的第一通路端电性耦接至第一位线，第一场效应晶体管的第二通路端电性耦接至第一铁电电容的第一电容端，第一铁电电容的第二电容端电性耦接至板线。此数据读取方法包括：提供第一讯号至板线，其中第一讯号在第一时段之中的电位与在第一时段之外的电位不同；提供第二讯号至第一字线，其中第二讯号在第二时段之中的电位与在第二时段之外的电位不同；在第二时段之中取得第一位线的第一数据讯号；在第一时段之中，根据第一数据讯号的电位与第一参考电位之间的关系，写入对应的数据至铁电记忆胞中；以及根据第一数据讯号的电位与第一参考电位之间的关系，输出铁电记忆胞所储存的数据。其中，第一时段完全涵盖第二时段，且在第一时段之中，第一讯号的电位维持不变。
在一个实施例中，还在第二时段结束的同时或之后，调整第一位线的电位至预设电位。
在一个实施例中，前述在第一时段之中，根据第一数据讯号的电位与第一参考电位之间的关系，写入对应的数据至铁电记忆胞中的步骤，包括：在第二时段中写入第一数据至铁电记忆胞时，偏压第一位线至第一数据写入电位；以及在第二时段中写入第二数据至铁电记忆胞时，偏压第一位线至第二数据写入电位，其中，前述的预设电位介于第一数据写入电位与第二数据写入电位之间，且预设电位不等于第一数据写入电位，也不等于第二数据写入电位。
在一个实施例中，铁电内存还包括第二场效应晶体管，此第二场效应晶体管包括控制端、第一通路端及第二通路端，此第二场效应晶体管的控制端电性耦接至第二字线，第二场效应晶体管的第一通路端电性耦接至第二位线，且第二场效应晶体管的第二通路端电性耦接至第一铁电电容的第一电容端。在此状况下，所述的数据读取方法还包括：提供第三讯号至第二字线，其中，第三讯号在第三时段之中的电位与在第三时段之外的电位不同，第一时段完全涵盖第三时段，且根据第一数据讯号的电位与第一参考电位之间的关系，写入对应的数据至铁电记忆胞中的步骤，是发生在第三时段中。
在一个实施例中，前述在第一时段之中，根据第一数据讯号的电位与第一参考电位之间的关系，写入对应的数据至铁电记忆胞中的步骤，包括：在第一时段中写入第一数据至铁电记忆胞时，偏压第二位线至第一数据写入电位；以及在第一时段中写入第二数据至铁电记忆胞时，偏压第二位线至第二数据写入电位。
在另一个角度上，本发明提供了一种铁电内存的数据写入方法，适用于在铁电内存中写入数据。其中，此铁电内存包括至少一个铁电记忆胞，此铁电记忆胞包括第一场效应晶体管以及第一铁电电容，第一场效应晶体管包括控制端、第一通路端及第二通路端，第一铁电电容包括第一电容端与第二电容端，第一场效应晶体管的控制端电性耦接至字线，第一场效应晶体管的第一通路端电性耦接至第一位线，第一场效应晶体管的第二通路端电性耦接至第一铁电电容的第一电容端，第一铁电电容的第二电容端电性耦接至板线。此数据写入方法包括：提供第一讯号至板线，其中第一讯号在第一时段之中的电位与在第一时段之外的电位不同；提供第二讯号至字线，其中第二讯号在第二时段之中的电位与在第二时段之外的电位不同；以及在第二时段中，提供与要写入铁电记忆胞的数据相对应的写入讯号至第一位线，其中，第一时段完全涵盖第二时段，且在第一时段之中，第一讯号的电位维持不变。
在一个实施例中，此数据写入方法还在第二时段结束之前，调整第一位线的电位至预设电位。
在一个实施例中，前述在第二时段中，提供与要写入铁电记忆胞的数据相对应的写入讯号至第一位线的步骤，包括：在第二时段中写入第一数据至铁电记忆胞时，使写入讯号具有第一数据写入电位；以及在第二时段中写入第二数据至铁电记忆胞时，使写入讯号具有第二数据写入电位，其中，预设电位介于第一数据写入电位与第二数据写入电位之间，且预设电位不等于第一数据写入电位，也不等于第二数据写入电位。
在另一个角度上，本发明提供一种铁电内存，其包括多个铁电记忆胞，且其中一个选定铁电记忆胞电性耦接至第一位线、第二位线、第一字线、第二字线及板线。此选定铁电记忆胞包括：第一场效应晶体管、第二场效应晶体管以及铁电电容。其中，第一场效应晶体管的控制端电性耦接至第一字线，第一场效应晶体管的第一通路端电性耦接至第一位线，第一场效应晶体管的第二通路端电性耦接至铁电电容的第一电容端及第二场效应晶体管的第二通路端，铁电电容的第二电容端电性耦接至板线，第二场效应晶体管的控制端电性耦接至第二字线，且第二场效应晶体管的第一通路端电性耦接至第二位线。
在一个实施例中，前述的第一场效应晶体管与第二场效应晶体管皆为非铁电场效应晶体管。
在另一个角度上，本发明提供一种铁电内存的制造方法，此铁电内存包括至少一个铁电记忆胞，且此铁电记忆胞包括一个第一场效应晶体管以及一个铁电电容。此制造方法包括以下步骤：提供半导体基底，此半导体基底由半导体材料制成；在半导体基底的第一区域上方堆叠形成第一介电层及第一字线；以第一字线做为屏蔽，对半导体基底进行导电材料的掺杂，形成相邻于第一区域的第一掺杂区及第二掺杂区，其中第一场效应晶体管包括上述的第一介电层、第一字线、第一掺杂区、第二掺杂区及第一区域的半导体基底；在第一掺杂区及第二掺杂区上方分别形成第一接触内连线及第二接触内连线；形成第一位线，与第一接触内连线电性耦接；形成该铁电电容，此铁电电容包含第一电容电极、第二电容电极以及隔开第一电容电极与第二电容电极的第二介电层，其中第一电容电极与第二接触内连线电性耦接；以及形成板线，与铁电电容的第二电容电极电性耦接。
在一个实施例中，第二电容电极包含一柱状结构；第二介电层覆盖第二电容电极的侧面及底面，第二电容电极的顶面从第二介电层的上方开口露出，第二介电层并包含一凸缘，此凸缘从前述上方开口向远离第二电容电极的方向延伸；以及第一电容电极覆盖第二介电层的侧面及底面，第二介电层的凸缘覆盖第一电容电极的顶面。
在一个实施例中，前述的第二介电层为顺铁电层。
在一个实施例中，前述形成铁电电容的步骤包括：依序堆叠形成第一电容电极、顺电材料层、铁电层及第二电容电极；以及执行快速热退火程序，使顺电材料层及铁电层生成前述的顺铁电层。
在一个实施例中，前述形成铁电电容的步骤还包括：在形成第二电容电极之前，在氧气中对第一电容电极、顺电材料层及铁电层施以一氧气氛热处理；以及在形成第二电容电极之后，对第一电容电极、顺电材料层、铁电层及第二电容电极施以一氢气氛热处理或一氘气氛热处理。
在一个实施例中，此制造方法还形成一个第二场效应晶体管，其包括以下步骤：在半导体基底的第二区域上方堆叠形成第三介电层及第二字线；以第二字线做为屏蔽，对半导体基底进行导电材料的掺杂，在形成第一掺杂区及第二掺杂区时，形成相邻于第二区域的第三掺杂区，第二掺杂区与第二区域相邻，其中第二场效应晶体管包括上述的第三介电层、第二字线、第二掺杂区、第三掺杂区及第二区域的半导体基底；在第三掺杂区上方形成第三接触内连线；以及形成第二位线，与第三接触内连线电性耦接。
在另一个角度上，本发明提出一种电容结构，包括：第一电容电极、第二电容电极以及介电层。其中，第二电容电极包含一柱状结构；介电层覆盖第二电容电极的侧面及底面，第二电容电极的顶面从介电层的上方开口露出，介电层并包含一凸缘，此凸缘从前述的上方开口向远离第二电容电极的方向延伸；第一电容电极覆盖介电层的侧面及底面，介电层的凸缘覆盖第一电容电极的顶面。
在一个实施例中，前述的介电层是由铁电材料或顺铁电材料制成。
综上所述，在本案中提及的铁电内存可以不需要使用铁电场效应晶体管为开关，所以比较不容易受到操作电压的影响。同时在本案中提出的数据写入方法、数据读取方法、铁电内存的制造方法、铁电电容的结构以及其制造方法等，可以支持铁电内存的制造以及运作，使本案所提供的技术成为可以实际使用的方案。
附图说明
图1为根据本发明一实施例的铁电内存的电路图。
图2为根据本发明另一实施例的铁电内存的电路图。
图3为根据本发明另一实施例的铁电内存的电路图。
图4为图1所示的铁电内存的数据写入方法的一个实施例的时序图。
图5为图1所示的铁电内存的数据读取方法的一个实施例的时序图。
图6A为图2所示的铁电内存的数据写入方法的一个实施例的时序图。
图6B为图2所示的铁电内存的数据写入方法的另一个实施例的时序图。
图7A为图2所示的铁电内存的数据读取方法的一个实施例的时序图。
图7B为图2所示的铁电内存的数据读取方法的另一个实施例的时序图。
图8为图3所示的铁电内存的数据读取方法的一个实施例的时序图。
图9A-9E为根据本发明一实施例的铁电内存制造方法示意图。
图10A-10C为图9A-9E的铁电内存制造方法步骤中所生成结构在阵列架构中的部分上视图。
图10D为显示板线与铁电电容的另一种连接方式的上视图。
图11A-11F为根据本发明另一实施例的铁电内存制造方法示意图。
图12A及12B为图11A-11F的铁电内存制造方法步骤中所生成结构在阵列架构中的部分上视图。
图13为根据本发明一实施例的电容结构的侧剖面图。
图14为根据本发明一实施例的铁电材料制造方法示意图，用于形成本发明电容结构的介电层。
图15为根据本发明另一实施例的铁电材料制造方法示意图，用于形成本发明电容结构的介电层。
图16A与16B为根据本发明实施例的铁电材料制造方法示意图，用于形成本发明电容结构的介电层。
图17为根据本发明一实施例的电容结构制造方法示意图。
图18A及18B为根据本发明实施例的顺电材料制造方法示意图，用于形成图17的顺电材料层。
图19为根据本发明另一实施例的铁电材料制造方法示意图，用于形成图17的铁电层。
图20为根据本发明另一实施例的铁电材料制造方法示意图，用于形成图17的铁电层。
图21A及21B为根据本发明实施例的铁电材料制造方法示意图，用于形成图17的铁电层。
具体实施方式
请参照图1，其为根据本发明一实施例的铁电内存的电路图。在本实施例中，铁电内存10包括多个铁电记忆胞100、102与110等等，每一个铁电记忆胞包括一个场效应晶体管以及一个铁电电容，且每一个铁电记忆胞电性耦接至位线BL(1)～BL(4)的其中之一、字线WL(1)～WL(4)的其中之一，以及板线PL(1)～PL(2)的其中之一。以铁电记忆胞110为例，其包括了一个场效应晶体管T以及一个铁电电容C。其中，场效应晶体管T的控制端120电性耦接到字线WL(2)，其一个通路端电性耦接到位线BL(1)，另一个通路端124电性耦接至铁电电容C的电容端130；铁电电容C的另一个电容端132则电性耦接到板线PL(1)。本实施例中的每一个铁电记忆胞分别具有与铁电记忆胞110类似的电路结构，差异仅在于各铁电记忆胞所电性耦接的位线、字线及板线会有所不同，故在此不一一描述。
在另一个实施例中，可以将图1的两个铁电记忆胞100当成一个铁电记忆胞来进行相关的数据读取/写入操作。请参照图2，其为根据本发明另一实施例的铁电内存的电路图。如图所示，在本实施例中的铁电内存20的电路架构与图1中的铁电内存10的电路架构完全相同，但是在操作上，每一个铁电记忆胞200包括两个图1所示的铁电记忆胞100。具体的电路连接方式与图1所示者相同，在此不再重复。
接下来请参照图3，其为根据本发明另一实施例的铁电内存的电路图。在本实施例中，铁电内存30包括了多个铁电记忆胞300。以图中所标记的其中一个铁电记忆胞300为例，此铁电记忆胞300包括两个场效应晶体管T1与T2，以及一个铁电电容C。其中，场效应晶体管T1的控制端310电性耦接至字线WLw(1)，一个通路端312电性耦接至位线BL(2)，另一个通路端314则电性耦接至铁电电容C的其中一个电容端320。铁电电容C的另一个电容端322电性耦接至板线PL(2)。场效应晶体管T2的控制端330电性耦接至字线WLr(1)，一个通路端332电性耦接至铁电电容C的电容端320，另一个通路端334则电性耦接至位线BL(3)。整体来说，在本实施例中，每一个铁电记忆胞会包括两个场效应晶体管以及一个铁电电容，且每一个铁电记忆胞会分别电性耦接至相异的两条字线、相异的两条位线，以及一条板线。
接下来将详细说明前述各实施例所示的铁电内存的数据写入方法与数据读取方法。
请合并参考图1与图4，其中图4为图1所示的铁电内存的数据写入方法的一个实施例的时序图。同样以图1所示的铁电记忆胞110为例，当要将数据写入铁电记忆胞110的时候，必须提供讯号PL到板线PL(1)、提供讯号WL到字线WL(2)，以及提供与要写入到铁电记忆胞110的数据相对应的写入讯号BL至位线BL(1)。其中，被提供到板线PL(1)的讯号PL在第一时段P1之中的电位会与在第一时段P1之外的电位不同，讯号WL在第二时段P2之中的电位与在第二时段P2之外的电位不同，第一时段P1完全涵盖第二时段P2，且在第一时段P1之中，讯号PL的电位维持不变。
在这个实施例中，与写入到铁电记忆胞110的数据相对应的写入讯号BL会有几种可能的电位准。假若将要写入至铁电记忆胞110的数据为逻辑1，则可以使写入讯号BL具有某一个特定的数据写入电位，例如(3/2)*Vdd(Vdd是铁电电容C可被程序化到另一个储存状态时，在铁电电容C的两端所需存在的电位差值)。相对的，假若将要写入至铁电记忆胞110的数据为逻辑0，则可以使写入讯号BL具有另一个特定的数据写入电位，例如(-1/2)*Vdd。除此之外，在供应过上述的数据写入电位之后且在第二时段P2结束之前，较佳地可以把位线BL(1)的电位调整到介于上述二数据写入电位(亦即(3/2)*Vdd与(-1/2)*Vdd)之间、与此二数据写入电位皆不同的一个预设电位(例如：GND)，以使铁电电容C可以保持在适当的极性偏压状况下。
具体来说，一旦要开始进行数据写入的操作，在本实施例中会在第一时段P1开始的时候就将板线PL(1)的电位调整至(1/2)*Vdd，并且根据所要写入至铁电记忆胞110中的数据的不同，使位线BL(1)的电位改变成上述的两个数据写入电位之一。接下来，在第二时段P2开始之后，字线WL(2)的电位被调整至足以导通场效应晶体管T的程度。如此一来，位线BL(1)上的电位就会经过场效应晶体管T而到达电容端130。由于电容端130与电容端132(其电位等同于板线PL(1)上的电位)之间的电位差会影响铁电电容C所储存的电位，又板线PL(1)的电位维持不变，所以提供至位线BL(1)上的电位就会决定铁电电容C所储存的电位值(等同于铁电电容C所储存的数据内容)。
在本实施例中，在第二时段P2中对铁电电容C写入数据一段时间之后，就会将位线BL(1)的电位调整至前述的预设电位。应注意的是，此预设电位与板线PL(1)的电位之间的差值不应大到足够改变铁电电容C被程序化的状态，以免造成铁电电容C储存的数据产生变化。接下来，提供至字线WL(2)的讯号WL的电位会在第二时段P2结束时被调整至使场效应晶体管T无法导通的程度。最后，提供至板线PL(1)的讯号PL的电位也会在第一时段P1结束之后被调整至与位线BL(1)的电位更为接近的程度(例如接地)，以避免对铁电电容C中储存的数据造成影响。
经过上述方法，就可以适当地将数据写入到铁电记忆胞110内的铁电电容C上。
接下来请同时参照图1与图5，其中图5为图1所示的铁电内存的数据读取方法的一个实施例的时序图。同样以图1所示的铁电记忆胞110为例，当要从铁电记忆胞110中读取数据的时候，必须提供讯号PL至板线PL(1)以及提供讯号WL至字线WL(2)，之后位线BL(1)就会受到铁电记忆胞110内的铁电电容C所储存的电位影响而变化其上的电位以生成数据讯号。接下来只要将此数据讯号与参考电位进行比对，就可以根据数据讯号与参考电位之间的关系而得知数据讯号所代表的数据意义，因此就可以获得并输出铁电记忆胞110所储存的数据。最后，因为在前述的读取过程中可能会造成铁电电容C中储存的电位发生改变，所以在根据数据讯号与参考电位之间的关系而得知数据讯号所代表的数据意义之后，还要利用图4所揭露的数据写入方法，将同样的数据重新写入到铁电记忆胞110内的铁电电容C之中。应特别注意的是，在此实施例中，讯号PL在第一时段P1之中的电位与在第一时段P1之外的电位不同，讯号WL在第二时段P2之中的电位与在第二时段P2之外的电位不同，第一时段P1完全涵盖第二时段P2，且在第一时段P1之中，讯号PL的电位维持不变。
具体来说，当要从铁电记忆胞110中读取数据的时候，被提供至板线PL(1)上的讯号PL会在第一时段P1一开始的时候就被调整至(1/2)*Vdd，并且讯号PL的电位在整个第一时段P1中都维持不变。接下来，在第二时段P2之中，被提供至字线WL(2)的讯号WL会被调整到足以导通铁电记忆胞110内的场效应晶体管T的程度。在此同时，随着场效应晶体管T的导通，铁电电容C的电位就会开始影响位线BL(1)的电位。假设当铁电电容C中储存的电位高的时候为逻辑1，铁电电容C中储存的电位低的时候为逻辑0，则当场效应晶体管T导通的时候，储存有逻辑1的数据的铁电电容C就会使得位线BL(1)的电位变化为V1；相对的，当场效应晶体管T导通的时候，储存有逻辑0的数据的铁电电容C就会使得位线BL(1)的电位变化为V0。V1与V0的值会与铁电电容C被程序化的电位Vdd、铁电电容C在当下表现的电容值，以及位线BL(1)的电容值等因素有关，此为本技术领域中人所熟知，在此不多加描述。
在场效应晶体管T导通之后一段时间，本实施例选择在时间点SA的时候开启电位感测放大器，并利用电位感测放大器通过判断位线BL(1)的电位与参考电位Vref之间的关系，确认位线BL(1)上的电位(数据讯号)所代表的究竟是逻辑0还是逻辑1。在这之中，参考电位Vref可以是电位V1与电位V0的平均值。当数据讯号大于参考电位Vref的时候，就表示数据讯号表示的是逻辑1；相对的，当数据讯号小于参考电位Vref的时候，就表示数据讯号表示的是逻辑0。而在判断出数据讯号表示的内容之后，就可以将这数据讯号所表示的内容输出而作为铁电记忆胞110的储存内容。
在得知数据讯号表示的内容之后，本实施例所提供的技术会把这个内容重新写回至铁电记忆胞110内的铁电电容C之中。换言之，假若数据讯号表示的内容是逻辑1，则提供至位线BL(1)上的数据讯号的电位就会被调整至一个特定的数据写入电位，例如：(3/2)*Vdd，以藉由位线BL(1)的电位与板线PL(1)的电位之间的电位差来重新程序化铁电电容C至代表逻辑1的电位；相对的，假若数据讯号表示的内容是逻辑0，则提供至位线BL(1)上的数据讯号的电位就会被调整至另一个特定的数据写入电位，例如：(-1/2)*Vdd，以藉由位线BL(1)的电位与板线PL(1)的电位之间的电位差来重新程序化铁电电容C至代表逻辑0的电位。
在将数据写回至铁电电容C的操作完成之后，就可以结束第二时段P2。在结束第二时段P2的同时，字线WL(2)上的讯号WL的电位会开始下降，直至字线WL(2)上的讯号WL的电位无法使场效应晶体管T导通；在此同时，也将位线BL(1)上的数据讯号的电位调整至介于前述的两个数据写入电位之间，并且与前述两个数据写入电位都不相同的预设电位。最后，结束第一时段P1，并将提供至板线PL(1)的讯号PL调整至与第一时段P1开始之前同样的电位。至此，整个数据读取的操作就可以告一段落。
必须说明的是，在时间点SA之后对铁电记忆胞110所进行的数据写入操作，也可以采用图4所示的时序来进行。这并不会影响本案所提供的技术的正常运作。
接下来请合并参照图2与图6A，其中图6A为图2所示的铁电内存的数据写入方法的一个实施例的时序图。同样的，以图2所示的铁电记忆胞200为例，其中，讯号WL为字线WL(2)的电位的时序组合，讯号PL为板线PL(1)的电位的时序组合，讯号BL是位线BL(1)的电位的时序组合，而讯号BLB是位线BLB(1)的电位的时序组合。在本实施例中，用来判断铁电记忆胞200储存内容的标准是，在铁电记忆胞200内的左侧的铁电记忆胞100的储存内容与右侧的铁电记忆胞100的储存内容的排列方式。举例来说，在铁电记忆胞200内的左侧的铁电记忆胞100的储存内容是逻辑1或相对较高电位，而铁电记忆胞200内的右侧的铁电记忆胞100的储存内容是逻辑0或相对较低电位的时候，可以将铁电记忆胞200的储存内容认定为逻辑1；在此种条件下，假若铁电记忆胞200内的左侧的铁电记忆胞100的储存内容是逻辑0或相对较低电位，而铁电记忆胞200内的右侧的铁电记忆胞100的储存内容是逻辑1或相对较高电位的时候，铁电记忆胞200的储存内容就会被认定为是逻辑0。当然，也可以视相反的设定状况，也就是：在铁电记忆胞200内的左侧的铁电记忆胞100的储存内容是逻辑1或相对较高电位，而铁电记忆胞200内的右侧的铁电记忆胞100的储存内容是逻辑0或相对较低电位的时候，可以将铁电记忆胞200的储存内容认定为逻辑0；在此种条件下，假若铁电记忆胞200内的左侧的铁电记忆胞100的储存内容是逻辑0或相对较低电位，而铁电记忆胞200内的右侧的铁电记忆胞100的储存内容是逻辑1或相对较高电位的时候，铁电记忆胞200的储存内容就会被认定为是逻辑1。
无论采用哪一种设定，在写入数据到铁电记忆胞200的过程中，必须对铁电记忆胞200内的左侧的铁电记忆胞100与右侧的铁电记忆胞100写入相反的数据。请参照图6A，其中讯号BL、讯号WL与讯号PL是用来写入数据至铁电记忆胞200内的右侧的铁电记忆胞100，而讯号BLB、讯号WL与讯号PL则是用来写入数据至铁电记忆胞200内的左侧的铁电记忆胞100。在图6A所示的数据写入方法中，任一个铁电记忆胞100的数据写入操作都与图4所示者极为类似，虽然图4的讯号BL或讯号BLB的讯号上升缘或下降缘发生的时间点与图6A所示者不同，但这并不影响图6A的操作结果。换言之，图4所示的数据写入方法与图6A所示的数据写入方法虽然在时序上有些许的差异，但是具体的操作原理并没有改变。因此，图6A的操作过程可直接参照图4所述的内容加以简单变化即可得到，在此就不再次叙述。
接下来请合并参照图2与图6B，其中图6B为图2所示的铁电内存的数据写入方法的另一个实施例的时序图。与图6A所示者相同，讯号BL、讯号WL与讯号PL是用来写入数据至铁电记忆胞200内的右侧的铁电记忆胞100，而讯号BLB、讯号WL与讯号PL则是用来写入数据至铁电记忆胞200内的左侧的铁电记忆胞100。与图6A所示者不同处在于，图6B所示的讯号BL与图6A所示的讯号BLB的电位变化方式相同，而图6B所示的讯号BLB的电位变化则与图6A所示的讯号BL的电位变化方式相同。因此，图6B所示的数据写入方法同样符合先前对于图4所做的操作原理的解释，在此也就不再次详述。
或者，从另一个角度来看，图4所示的铁电内存的数据写入方法也可以用来驱动图5中的每一个铁电记忆胞100，仅要注意一点即可，那就是：在每一个铁电记忆胞200中的两个铁电记忆胞100，必须写入相反的数据。
接下来请合并参照图2、图7A与图7B，其中图7A为图2所示的铁电内存的数据读取方法的一个实施例的时序图，图7B为图2所示的铁电内存的数据读取方法的另一个实施例的时序图。以图2所示的铁电记忆胞200为例，讯号WL为字线WL(2)的电位的时序组合，讯号PL为板线PL(1)的电位的时序组合，讯号BL是位线BL(1)的电位的时序组合，而讯号BLB是位线BLB(1)的电位的组合。在这之中，讯号BL、讯号WL与讯号PL是用来写入数据至铁电记忆胞200内的右侧的铁电记忆胞100，而讯号BLB、讯号WL与讯号PL则是用来写入数据至铁电记忆胞200内的左侧的铁电记忆胞100。在本实施例中，用来判断铁电记忆胞200储存内容的标准是，在铁电记忆胞200内的左侧的铁电记忆胞100的储存内容与右侧的铁电记忆胞100的储存内容的排列方式。相关的叙述在先前已经有详细的描述，在此就不再重复。
在图7A与图7B所示的数据读取方法中，任一个铁电记忆胞100的数据读取操作都与图5所示者相同。因此，图7A与图7B的操作过程及原理可直接参照图5所述的内容即可得知。
接下来请合并参照图3与图8，其中图8为图3所示的铁电内存的数据读取方法的一个实施例的时序图。以图3的铁电记忆胞300为例，本实施例在读取铁电记忆胞300所储存的数据的时候，会在第一时段P1开始的时候将讯号PL提升到较高电位(例如1/2Vdd)并将其提供至板线PL(2)。接下来，在第二时段P2中，提供至字线WLr(1)的讯号WLr会被调整到足以使铁电记忆胞300内的场效应晶体管T2导通的程度。此时，因为场效应晶体管T2导通，所以储存在铁电记忆胞300内的铁电电容C之中的电位就会通过场效应晶体管T2而影响位线BL(3)上面的数据讯号BLr的电位。如先前所述，随着铁电电容C之中储存的数据不同，对于数据讯号BLr的电位的影响也会不同，因此，只要在第二时段P2的期间里对数据讯号BLr进行取样判断，就可以得知铁电电容C中所储存的数据为何。相关的技术可从前几个实施例中得知，在此不再重述。在对数据讯号BLr进行取样判断后，就可以结束第二时段P2、将数据讯号BLr调整回未受铁电电容C影响之前的电位，并将讯号WLr调整至使场效应晶体管T2无法导通的程度。
承上述，由于在读取铁电电容C所储存的数据的时候可能对铁电电容C所储存的数据造成破坏，因此在第二时段P2之后，本实施例会还在第三时段P3中，将提供至字线WLw(1)的讯号WLw的电位调整到足以使铁电记忆胞300的场效应晶体管T1开启的程度。并且，在第三时段P3中，也会根据先前得知的铁电电容C所储存的数据类型，对应改变提供至位线BL(2)的数据讯号BLw的电位。如此，位线BL(2)上的电位会透过被导通的场效应晶体管T1而被施加在电容端320，因此铁电电容C就可以被重新写入数据。在重新写入数据至铁电电容C之后，第三时段P3就可以结束。在第三时段P3结束时，可以进一步将数据讯号BLw调整回原本的电位，并将讯号WLw调整至使场效应晶体管T1无法导通的程度。
通过上述的方法，就可以适当的读取铁电记忆胞300储存的数据，并且还可以保证原有数据不会改变。
再者，若只是要将数据写入铁电记忆胞，则仅需要执行前述第一时段与第三时段的操作即可达成目的。唯一需要注意的是，此时数据讯号BLw是直接根据所要写入的数据来进行调整，而不与原先储存在铁电记忆胞300的数据相关。
值得一提的是，虽然在前述提到晶体管的时候都是以场效应晶体管为例，但是实际上仅需使用非铁电特性的晶体管即可，例如非铁电场效应晶体管或非铁电晶体管皆可。
后续说明形成如图1具有阵列架构的铁电内存10的制造方法，请参阅图9A-9E，其为根据本发明一实施例的铁电内存制造方法示意图，图中仅显示一个完整的铁电记忆胞100，而整个铁电内存10包括多个排成阵列架构的铁电记忆胞100。请先参阅图10A所显示的基底上视图，图9A-9E显示的示意图均是由线A-A看向右侧的侧视图，实施例中所指纵向/竖排(column)与横向/横排(row)以图10A-10C为准。
如图9A所示，首先提供一半导体基底50，其主要成分可以是已知的半导体材料，例如硅(Si)，利用浅沟槽隔离技术(Shallow Trench Isolation，STI)，以一种或多种介电材料(例如二氧化硅(SiO2))所形成的隔离区50c在半导体基底50隔离并定义出将形成多个场效应晶体管52的主动区域50b(如图10A)，主动区域50b可选择性掺杂第一型导电材料。
接着在半导体基底50的指定区域501的上表面50a上方堆叠形成第一介电层51及字线WL，第一介电层51可选择性包括栅极绝缘层51a及高介电(high-k dielectric)层51b。此步骤可包括先依序沉积绝缘层(如SiO2或氮氧化硅(SiON))及/或高介电材料层及电极层(如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、钨(W)、铱(Ir)、钌(Ru)、钌氮化物(RuOx)、铂(Pt)、钯(Pd)或其它导电材料)，接着利用硬式屏蔽对这些堆叠的沉积层进行图案化(patterning)程序，保留在半导体基底50指定区域501上方的沉积层，即分别形成栅极绝缘层51a及/或高介电层51b及字线WL，但本发明不限定使用这些步骤。其中，所述屏蔽又可称为掩膜或掩膜版。在阵列架构中，同一横排的铁电记忆胞的字线WL是相连的(如图10A)，亦即字线WL朝向横向方向延伸。
接着，如图9B所示，进行源极/漏极掺杂步骤，以字线WL做为掺杂屏蔽，从半导体基底50的上表面50a进行第二型导电材料的掺杂，第二型导电材料与第一型导电材料所形成的载子(carrier)相反，如果第一型导电材料为p型掺杂物，则第二型导电材料为n型掺杂物，反之亦然，在此实施例中，源极/漏极掺杂步骤可使用的n型掺杂物例如为砷(As)或磷(P)，掺杂浓度约5×1019cm-3到2×1021cm-3。因此，在半导体基底50的主动区域50b内，相邻于指定区域501并靠近半导体基底50的上表面50a会形成第一掺杂区52a及第二掺杂区52b，另外可再施以一高温退火步骤，以850至1050℃之间的温度活化各掺杂区内的掺杂物。图中的各掺杂区并未伸入第一介电层51下方的半导体基底50，如果使用斜向掺杂或施加扩散步骤，则各掺杂区可部分伸入第一介电层51下方的半导体基底50。此时生成结构在阵列架构中的部分上视图如图10A所示，场效应晶体管52包括第一介电层51、字线WL、第一掺杂区52a、第二掺杂区52b及半导体基底50的指定区域501。
然后，如图9C所示，在第一掺杂区52a及第二掺杂区52b上方分别形成第一接触内连线53a及第二接触内连线53b，分别与对应的掺杂区形成电性耦接，图10B显示此时的上视图，在同一竖排的铁电记忆胞中，第一接触内连线53a及第二接触内连线53b在横向的位置是错开的，避免各接触内连线互相接触，这些接触内连线可以分别、同时、或部分同时生成，本发明亦不限定其生成顺序，可以考虑最符合制程需求、最低制造成本、最短制造时间等方式去规划。
接着，如图9D所示，形成与第一接触内连线53a电性耦接的位线BL，同一竖排的铁电记忆胞的位线BL是相连的，亦即位线BL是朝向纵向延伸。然后，如图9E所示，形成铁电电容55，铁电电容55包含第一电容电极551、第二电容电极552以及隔开第一电容电极551与第二电容电极552的第二介电层553，其中第一电容电极551与第二接触内连线53b电性耦接，为了方便形成铁电电容55，可以在铁电电容55的第一电容电极551及第二接触内连线53b之间先选择性形成接触垫54，与铁电电容55的第一电容电极551及第二接触内连线53b电性耦接，垫高形成铁电电容55的位置，例如接触垫54的上表面高出位线BL的上表面或至少齐平，本发明不限定位线BL及接触垫54的生成顺序，亦可分别或同时生成，以考虑最符合制程需求、最低制造成本、最短制造时间等方式去规划均可。最后，形成板线PL，与铁电电容55的第二电容电极552电性耦接，其中，同一横排的铁电记忆胞的板线PL是相连的，亦即板线PL是朝向横向延伸。如此即完成如图1的铁电内存10的阵列架构(图10C)，其中包含多个排成阵列形式的铁电记忆胞100。之后便可进入相关的后段制程(Back end of line，BEOL)。
根据图1的阵列架构，上下相邻的两个铁电电容55共享之间的板线PL，图10C显示其中一种样态，一条板线PL覆盖两横排的铁电电容55的第二电容电极552，但不限于此，只要能够电性耦接相邻两横排的铁电电容55的第二电容电极552即可。例如将图10C的板线分成两条板线PL，分别覆盖对应横排的的铁电电容55的第二电容电极552，而这两条板线PL接收相同来源的讯号；或者如图10D利用具双层结构的板线PL，为了清楚示意，图中仅绘示出铁电电容55及板线PL而省略其它组件，首先利用第一导电层571电性耦接上下相邻的两个铁电电容55的第二电容电极552，再生成电性耦接多个第一导电层571的第二导电层572，使相邻两横排的铁电电容55的第二电容电极552电性耦接，第一导电层571及第二导电层572即构成本案的板线PL。
此制造方法亦可完成如图2的铁电内存20的阵列架构，在图10C中，将两个左右相邻的铁电记忆胞100视为一个铁电记忆胞200，多个排成阵列形式的铁电记忆胞200即构成如图2的铁电内存20，此处不重复说明铁电内存20的制造方法。
有关本实施例及后续实施例中的铁电电容结构、材料、制造方法等，将在完整说明铁电内存的制造方法之后，再一并详细说明。
接下来说明形成如图3具有阵列架构的铁电内存30的制造方法，请参阅图11A-11F，其为根据本发明另一实施例的铁电内存制造方法示意图，图中仅显示一个完整的铁电记忆胞300，而整个铁电内存30包括多个排成阵列架构的铁电记忆胞300。请先参阅图12A所显示的基底上视图，图11A-11F显示的示意图均是由线B-B看向右侧的侧视图，实施例中所指纵向竖排与横向横排以图12A及12B为准。
如图11A所示，首先提供一半导体基底60，其主要成分可以是已知的半导体材料，例如Si，利用浅沟槽隔离技术，以一种或多种介电材料(例如SiO2)所形成的隔离区60c在半导体基底60隔离并定义出将形成多个场效应晶体管的主动区域60b(如图12A)，主动区域60b可选择性掺杂第一型导电材料。
接着在半导体基底60的第一区域601的上表面60a上方堆叠形成第一介电层611及第一字线WLr，第一介电层611可选择性包括栅极绝缘层611a及高介电层611b；同时在半导体基底60的第二区域602的上表面60a上方堆叠形成第三介电层612及第二字线WLw，第三介电层612可选择性包括栅极绝缘层612a及高介电层612b。此步骤可包括先依序沉积绝缘层(如SiO2或SiON)及/或高介电材料层及电极层(如TiN、TaN、WN、W、Ir、Ru、RuOx、Pt、Pd或其它导电材料)，接着利用硬式屏蔽对这些堆叠的沉积层进行图案化程序，保留在半导体基底60第一区域601及第二区域602上方的沉积层，即分别形成栅极绝缘层611a、612a及/或高介电层611b、612b及字线WLr、WLw，但本发明不限定使用这些步骤。在阵列架构中，同一横排的铁电记忆胞的第一字线WLr是相连的，同一横排的铁电记忆胞的第二字线WLw也是相连的(如图12A)，亦即第一字线WLr及第二字线WLw朝向横向延伸。
接着，如图11B所示，进行源极/漏极掺杂步骤，以第一字线WLr及第二字线WLw做为掺杂屏蔽，从半导体基底60的上表面60a进行第二型导电材料的掺杂，第二型导电材料与第一型导电材料所形成的载子相反，如果第一型导电材料为p型掺杂物，则第二型导电材料为n型掺杂物，反之亦然，在此实施例中，源极/漏极掺杂步骤可使用的n型掺杂物例如为As或P，掺杂浓度约5×1019cm-3到2×1021cm-3。因此，在半导体基底60的主动区域60b内，在第一区域601左方并靠近半导体基底60的上表面60a会形成第一掺杂区62a、在第一区域601及第二区域602之间并靠近半导体基底60的上表面60a会形成第二掺杂区62b、在第二区域602右方并靠近半导体基底60的上表面60a会形成第三掺杂区62c，另外可再施以一高温退火步骤，以850至1050℃之间的温度活化各掺杂区内的掺杂物。图中的各掺杂区并未伸入第一介电层611及第二介电层612下方的半导体基底60，如果使用斜向掺杂或施加扩散步骤，则各掺杂区可部分伸入第一介电层611及第二介电层612下方的半导体基底60。此时生成结构在阵列架构中的部分上视图如图12A所示，第一场效应晶体管包括第一介电层611、第一字线WLr、第一掺杂区62a、第二掺杂区62b及半导体基底60的第一区域601；第二场效应晶体管包括第三介电层612、第二字线WLw、第二掺杂区62b、第三掺杂区62c及半导体基底60的第二区域602。
然后，如图11C所示，在第一掺杂区62a及第三掺杂区62c上方分别形成第一接触内连线63a及第三接触内连线63c，分别与对应的掺杂区形成电性耦接，这些接触内连线可以分别、同时、或部分同时生成，本发明亦不限定其生成顺序，可以考虑最符合制程需求、最低制造成本、最短制造时间等方式去规划。
接着，如图11D所示，形成与第一接触内连线63a电性耦接的第一位线BL1，并形成与第三接触内连线63c电性耦接的第二位线BL2，同一竖排的铁电记忆胞的第一位线BL1是相连的，同一竖排的铁电记忆胞的第二位线BL2也是相连的，亦即位线BL1、BL2是朝向纵向延伸。在阵列架构中，为了错开第一位线BL1及第二位线BL2，在本实施例中以不同的高度方式排列，例如第二位线BL2的位置高于第一位线BL1的位置，为了完成电性耦接，在各制程中需要对应地垫高特定接触内连线的高度，但本发明并不限于此种高度排列顺序，可依制程规划第一位线BL1及第二位线BL2的相对高度及生成顺序，互相平行的线路也可以具有相同的高度并且同时形成。
接下来，如图11E所示，在第二掺杂区62b上方形成第二接触内连线63b，其高度超出位线BL1、BL2的上表面或至少与较高位线的上表面齐平，第二接触内连线63b与第二掺杂区62b形成电性耦接。图12B显示此时所生成结构的部分上视图，为了方便观看，隐藏了第一位线BL1及第二位线BL2，可看出在同一竖排的铁电记忆胞中，第一接触内连线63a、第二接触内连线63b、第三接触内连线63c在横向的位置是错开的，避免之后形成的第一位线BL1、第二位线BL2、铁电电容、板线与非对应的接触内连线互相接触。
然后，如图11F所示，形成铁电电容65，铁电电容65包含第一电容电极651、第二电容电极652以及隔开第一电容电极651与第二电容电极652的第二介电层653，其中第一电容电极651与第二接触内连线63b电性耦接。最后，形成板线PL，与铁电电容65的第二电容电极652电性耦接，其中，同一竖排的铁电记忆胞的板线PL是相连的，亦即板线PL是朝向纵向延伸。如此即完成如图3的铁电内存30的阵列架构，其中包含多个排成阵列形式的铁电记忆胞300。之后便可进入相关的后段制程。
前述所有实施例的制程仅针对可形成电性耦接的各组件进行说明，图中空白的部分会以绝缘材料进行隔离及保护，绝缘材料的生成会穿插在之前所描述的的各个步骤中，可能涉及沉积、图案化、蚀刻、填充等方式，此领域的一般技术人员可自行推衍而不在此提供细部描述。
以上实施例所称的纵向/竖排与横向/横排为方便说明阵列架构之用，不用于限定本发明组件的相对方向，其竖排与横排的互换可达同样的效果。
关于前述实施例的铁电内存所包含的铁电电容，可以具有传统的电容结构，例如以(第二)介电层隔离的两片平板状电容电极，其中介电层为铁电材料。本发明另外提供一种电容结构，请参阅图13，其为根据本发明一实施例的电容结构的侧剖面图，电容结构70包含第一电容电极71、第二电容电极72及介于两电容电极之间的(第二)介电层73，其中，第二电容电极72包含柱状结构，其顶部截面可以是圆形或方形，介电层73覆盖第二电容电极72的侧面72a及底面72b，第二电容电极72的顶面72c则从介电层73的上方开口73c露出，介电层73并包含凸缘73d，凸缘73d从介电层73的上方开口73c向远离第二电容电极72的方向延伸，第一电容电极71则覆盖介电层73的侧面73a及底面73b，介电层73的凸缘73d覆盖第一电容电极71的顶面71c，前述的板线PL与从介电层73上方开口73c露出的第二电容电极72的顶面72c接触。在有限的底部面积之下，这种电容结构能提供较大的电容电极相对面积，因而提高电容值。
前述电容结构70(或平板式电容结构)的第一电容电极71及第二电容电极72的材料可以为TiN、TaN、WN、W、Ir、Ru、RuOx、Pt、Pd或其它导电材料，介电层73的材料则为铁电材料，下面提供几种适用的特殊铁电材料的制造方法。
请参阅图14，其为根据本发明一实施例的铁电材料制造方法示意图，例如由TixZr(1-x)Oy铁电材料所形成，其中掺杂有铝(Al)或Si，掺杂浓度介于1％到15％之间，较佳为介于1％到5％之间，利用原子层沉积法(atomic layer deposition，ALD)堆叠沉积而成，二氧化钛(TiO2)及二氧化锆(ZrO2)以单原子膜形式一层一层重复或交替生成，通过调整每个制程循环内的各氧化膜的重复层数，可以调整x与y的数值，例如x可介于0.25到0.75之间，较佳为介于0.4到0.6之间，y可介于1.8到2.2之间，较佳为介于1.9到2.1之间。以此种方式生成的介电层，应用至铁电电容，厚度可以薄到5nm到30nm之间，甚至可以达到5nm到15nm之间。
在图14的实施例中，TiO2层及ZrO2层的比例是1:1，亦即TiO2层及ZrO2层为交替生成，一TiO2层及一ZrO2层称为一个制程循环(cycle)，但是并不限定TiO2层为上层而ZrO2层为下层，反之亦可，此时x是0.5，y是2；如果增加一个制程循环中的TiO2层数比例，则x大于0.5；如果增加一个制程循环中的ZrO2层数比例，则x小于0.5。数个制程循环后，可插入一层氧化铝(Al2O3)层或SiO2层，在此实施例中，每四个制程循环后同样利用原子层沉积法插入一Al2O3层或SiO2层，则Al或Si的掺杂浓度接近11％，当叠在一起的制程循环数大于等于10时，Al或Si的掺杂浓度小于5％。
为了形成TiO2层、ZrO2层、Al2O3层及/或SiO2层，使用的氧化剂可为臭氧(O3)或水(H2O)；形成TiO2层的前驱物可为四(乙基甲基胺基)钛(tetrakis(ethylmethylamino)titanium，TEMATi)、四(二甲胺基)钛(tetrakis(dimethylamino)titanium，TDMATi)或四氯化钛(TiCl4)，沉积(反应)温度约在150到400℃之间；形成ZrO2层的前驱物可为四(乙基甲基胺基)锆(tetrakis(ethylmethylamino)zirconium，TEMAZ)、四(二甲胺基)锆(tetrakis(dimethylamino)zirconium TDMAZ)或四氯化锆(ZrCl4)，沉积(反应)温度约在150到400℃之间；形成Al2O3层的前驱物可为三甲基铝(trimethylaluminum，TMA)或AlCl3(氯化铝)，沉积(反应)温度约在150到400℃之间；形成SiO2层的前驱物可为四(二甲胺基)硅烷(tetrakis(dimethylamino)silane，4DMAS)、三(二甲胺基)硅烷(tris(dimethylamino)silane，3DMAS)、四氯化硅(SiCl4)或四(乙基甲基胺基)硅烷(tetrakis(ethylmethylamino)silane，TEMA-Si)，沉积(反应)温度约在150到400℃之间。
以此种方式生成的铁电层具有性质稳定的优点，因为原子层沉积法的精确度可以控制到原子层级，加上其保形(conformal)特性，所以以往大面积晶圆制程中常见的掺杂浓度变异、厚度变异、温度变异、应力变异等都有较佳忍受度。
上述Al或Si的掺杂部分可替换为钛(Ti)或钽(Ta)，以调整或降低矫顽电场(coercive field，Ec)。请参阅图15，其为根据本发明另一实施例的铁电材料制造方法示意图，例如由TixZr(1-x)Oy铁电材料所形成，其中掺杂有Ti或Ta，掺杂浓度介于1％到15％之间，较佳为介于1％到5％之间，利用原子层沉积法堆叠沉积而成，TiO2及ZrO2以单原子膜形式一层一层重复或交替生成，通过调整每个制程循环内的各氧化膜的重复层数，可以调整x与y的数值，例如x可介于0.25到0.75之间，较佳为介于0.4到0.6之间，y可介于1.8到2.2之间，较佳为介于1.9到2.1之间。
在图15的实施例中，TiO2层及ZrO2层的比例是1:1，亦即TiO2层及ZrO2层为交替生成，本发明亦不限定一个制程循环中的上层一定为TiO2层或ZrO2层，此时x是0.5，y是2；如果增加一个制程循环中的TiO2层数比例，则x大于0.5；如果增加一个制程循环中的ZrO2层数比例，则x小于0.5。数个制程循环后，可插入一TiN层或TaN层，在此实施例中，每四个制程循环后同样利用原子层沉积法插入一TiN层或TaN层，则Ti或Ta的掺杂浓度接近11％，当叠在一起的制程循环数大于等于10时，Ti或Ta的掺杂浓度小于5％。
为了形成TiO2层及ZrO2层，使用的氧化剂可为O3或H2O；形成TiO2层及ZrO2层的前驱物及沉积(反应)温度可参考前述实施例；另外，为了形成TiN层或TaN层，使用的氮化剂可为氨(NH3)；形成TiN层的前驱物可为四氯化钛(TiCl4)或四(二乙胺基)钛(tetrakis(diethylamino)titanium，TDEAT)，沉积(反应)温度约在200到500℃之间；形成TaN层的前驱物可为五氯化钽(TaCl5)、五氟化钽(TaF5)或五溴化钽(TaBr5)，沉积(反应)温度约在200到500℃之间。以此种方式生成的铁电层同样具有性质稳定的优点。
另外，铁电层亦可由Zr0.8xSi0.2xTi(1-x)Oy铁电材料所形成，首先利用原子层沉积法生成含有20％Si的Zr0.8Si0.2O2层，生成Zr的前驱物可为四(乙基甲基胺基)锆、四(二甲胺基)锆或ZrCl4，生成Si的前驱物可为四(二甲胺基)硅烷、三(二甲胺基)硅烷、SiCl4或四(乙基甲基胺基)硅烷，氧化剂为O3或H2O，沉积(反应)温度约在300到400℃之间；然后再依特定比例以原子层沉积法堆叠沉积生成Zr0.8Si0.2O2层及TiO2层，便可形成Zr0.8xSi0.2xTi(1-x)Oy，其中形成TiO2层的前驱物可为四(乙基甲基胺基)钛、四(二甲胺基)钛或TiCl4，沉积(反应)温度约在300到400℃之间。通过调整每个制程循环内的各膜层的重复层数，可以调整x与y的数值，例如x可介于0.25到0.75之间，较佳为介于0.4到0.6之间，y可介于1.8到2.2之间，较佳为介于1.9到2.1之间。
在图16A的实施例中，Zr0.8Si0.2O2层及TiO2层的比例是1:1，亦即Zr0.8Si0.2O2层及TiO2层为交替生成，本发明亦不限定一个制程循环中的上下层，此时x是0.5，y是2，Si的掺杂浓度为10％；如果增加一个制程循环中的Zr0.8Si0.2O2层数比例，则x大于0.5，Si的掺杂浓度高于10％；如果增加一个制程循环中的TiO2层数比例，则x小于0.5，Si的掺杂浓度低于10％。于图16B的实施例中，Zr0.8Si0.2O2层及TiO2层的比例是1:2，此时x是0.33，y是2，Si的掺杂浓度约为6.6％。Si成分可以调整或增加矫顽电场。
另外，铁电层亦可由Zr0.9xSi0.1xTi(1-x)Oy或Zr0.95xSi0.05xTi(1-x)Oy铁电材料所形成，其制造方法可参考图16A及16B的实施例予以变化，在此不再重述。
前述电容结构70(或平板式电容结构)的介电层73也可以是顺铁电层(para-ferroelectric layer)，请参阅图17，其为根据本发明一实施例的电容结构制造方法示意图，其中使用顺铁电层作为介电层，图17所显示为平板式电容结构，但也可应用至其它形状的电容结构，例如图13的电容结构。首先，依序堆叠形成第一电容电极81、顺电材料层(para-electric film)831、铁电层832及第二电容电极82，然后执行快速热退火(rapidthermal anneal，RTA)程序，使顺电材料层831及铁电层832结合成顺铁电层83。在形成第二电容电极82之前，可以对第一电容电极81、顺电材料层831及铁电层832所形成的积层体先施以一高压氧气氛热处理(anneal)之后，然后再沉积第二电容电极82，接着第一电容电极81、顺电材料层831、铁电层832及第二电容电极82所形成的积层体施以一高压氢气氛热处理或一高压氘气氛热处理，使顺电材料层831及铁电层832内的原子相互扩散，而形成电荷储存结构，转换成顺铁电层83。
详细而言，在一实施例中，在施以高压氧气氛热处理的步骤，高压氧气氛是介于5至25个大气压之间的氧气氛，且热处理温度是介于250至500℃之间，时间为1到3小时之间。在施以高压氢气氛热处理或高压氘气氛热处理的步骤，高压氢气氛是介于5至25个大气压之间的氢气氛，高压氘气氛是介于5至25个大气压之间的氘气氛，且热处理温度是介于250至500℃之间，时间为1到3小时之间。
顺电材料层831可由Hf0.5Si0.5O2及HfO2堆叠生成，首先利用原子层沉积法生成含有50％Si的Hf0.5Si0.5O2层，生成Hf的前驱物可为四(乙基甲基胺基)铪(tetrakis(ethylmethylamino)hafnium，TEMAH)、四(二甲胺基)铪(tetrakis(dimethylamino)hafnium，TDMAH)或四氯化铪(HfCl4)，生成Si的前驱物可为四(二甲胺基)硅烷、三(二甲胺基)硅烷、SiCl4或四(乙基甲基胺基)硅烷，氧化剂为O3或H2O，沉积(反应)温度约在300到400℃之间；然后再依特定比例以原子层沉积法堆叠沉积生成Hf0.5Si0.5O2层及HfO2层，其中形成HfO2层的前驱物可为四(乙基甲基胺基)铪、四(二甲胺基)铪或HfCl4，沉积(反应)温度约在300到400℃之间。每个制程循环内的各膜层的重复层数可以依实际需求调整，例如在图18A的实施例中，Hf0.5Si0.5O2层及HfO2层的比例是1:1，亦即Hf0.5Si0.5O2层及HfO2层为交替生成，本发明亦不限定一个制程循环中的上下层，此时Si的掺杂浓度较高，为25％。在图18B的实施例中，Hf0.5Si0.5O2层及HfO2层的比例是1:5，此时Si的掺杂浓度较低，为8.3％。Si成分会增加矫顽电场。
图19、图20、图21A及图21B显示数种适用于铁电层832的铁电材料的制造方法。请参阅图19，铁电层832例如由HfxZr(1-x)Oy铁电材料所形成，其中掺杂有Al或Si，掺杂浓度介于1％到15％之间，较佳为介于1％到5％之间，利用原子层沉积法堆叠沉积而成，HfO2及ZrO2以单原子膜形式一层一层重复或交替生成，通过调整每个制程循环内的各氧化膜的重复层数，可以调整x与y的数值，例如x可介于0.25到0.75之间，较佳为介于0.4到0.6之间，y可介于1.8到2.2之间，较佳为介于1.9到2.1之间。
在图19的实施例中，HfO2层及ZrO2层的比例是1:1，亦即HfO2层及ZrO2层为交替生成，一层HfO2层及一层ZrO2层称为一个制程循环，但是并不限定HfO2层为上层而ZrO2层为下层，反之亦可，此时x是0.5，y是2；如果增加一个制程循环中的HfO2层数比例，则x大于0.5；如果增加一个制程循环中的ZrO2层数比例，则x小于0.5。数个制程循环后，可插入一Al2O3层或SiO2层，在此实施例中，每四个制程循环后同样利用原子层沉积法插入一Al2O3层或SiO2层，则Al或Si的掺杂浓度接近11％，当叠在一起的制程循环数大于等于10时，Al或Si的掺杂浓度小于5％。
为了形成HfO2层、ZrO2层、Al2O3层及/或SiO2层，使用的氧化剂可为O3或H2O；形成HfO2层的前驱物可为四(乙基甲基胺基)铪、四(二甲胺基)铪或HfCl4，沉积(反应)温度约在150到400℃之间；形成ZrO2层的前驱物可为四(乙基甲基胺基)锆、四(二甲胺基)锆或ZrCl4，沉积(反应)温度约在150到400℃之间；形成Al2O3层的前驱物可为三甲基铝或AlCl3，沉积(反应)温度约在150到400℃之间；形成SiO2层的前驱物可为四(二甲胺基)硅烷、三(二甲胺基)硅烷、SiCl4或四(乙基甲基胺基)硅烷，沉积(反应)温度约在150到400℃之间。
上述Al或Si的掺杂部分可替换为Ti或Ta，以调整或降低矫顽电场。请参阅图20，铁电层832例如由HfxZr(1-x)Oy铁电材料所形成，其中掺杂有Ti或Ta，掺杂浓度介于1％到15％之间，较佳为介于1％到5％之间，利用原子层沉积法堆叠沉积而成，HfO2及ZrO2以单原子膜形式一层一层重复或交替生成，通过调整每个制程循环内的各氧化膜的重复层数，可以调整x与y的数值，例如x可介于0.25到0.75之间，较佳为介于0.4到0.6之间，y可介于1.8到2.2之间，较佳为介于1.9到2.1之间。
在图20的实施例中，HfO2层及ZrO2层的比例是1:1，亦即HfO2层及ZrO2层为交替生成，本发明亦不限定一个制程循环中的上层一定为HfO2层或ZrO2层，此时x是0.5，y是2；如果增加一个制程循环中的HfO2层数比例，则x大于0.5；如果增加一个制程循环中的ZrO2层数比例，则x小于0.5。数个制程循环后，可插入一TiN层或TaN层，在此实施例中，每四个制程循环后同样利用原子层沉积法插入一TiN层或TaN层，则Ti或Ta的掺杂浓度接近11％，当叠在一起的制程循环数大于等于10时，Al或Si的掺杂浓度小于5％。
为了形成HfO2层及ZrO2层，使用的氧化剂可为O3或H2O；形成HfO2层及ZrO2层的前驱物及沉积(反应)温度可参考前述实施例；另外，为了形成TiN层或TaN层，使用的氮化剂可为NH3；形成TiN层的前驱物可为TiCl4或四(二乙胺基)钛，沉积(反应)温度约在200到500℃之间；形成TaN层的前驱物可为TaCl5、TaF5或TaBr5，沉积(反应)温度约在200到500℃之间。以此种方式生成的铁电层同样具有性质稳定的优点。
另外，铁电层832亦可由Hf0.8xSi0.2xZr(1-x)Oy铁电材料所形成，首先利用原子层沉积法生成含有20％Si的Hf0.8Si0.2O2层，生成Hf的前驱物可为四(乙基甲基胺基)铪、四(二甲胺基)铪或HfCl4，生成Si的前驱物可为四(二甲胺基)硅烷、三(二甲胺基)硅烷、SiCl4或四(乙基甲基胺基)硅烷，氧化剂为O3或H2O，沉积(反应)温度约在300到400℃之间；然后再依特定比例以原子层沉积法堆叠沉积生成Hf0.8Si0.2O2层及ZrO2层，便可形成Hf0.8xSi0.2xZr(1-x)Oy，其中形成ZrO2层的前驱物可为四(乙基甲基胺基)锆、四(二甲胺基)锆或ZrCl4，沉积(反应)温度约在300到400℃之间。通过调整每个制程循环内的各膜层的重复层数，可以调整x与y的数值，例如x可介于0.25到0.75之间，较佳为介于0.4到0.6之间，y可介于1.8到2.2之间，较佳为介于1.9到2.1之间。
在图21A的实施例中，Hf0.8Si0.2O2层及ZrO2层的比例是1:1，亦即Hf0.8Si0.2O2层及ZrO2层为交替生成，本发明亦不限定一个制程循环中的上下层，此时x是0.5，y是2，Si的掺杂浓度为10％；如果增加一个制程循环中的Hf0.8Si0.2O2层数比例，则x大于0.5，Si的掺杂浓度高于10％；如果增加一个制程循环中的ZrO2层数比例，则x小于0.5，Si的掺杂浓度低于10％。在图21B的实施例中，Hf0.8Si0.2O2层及ZrO2层的比例是1:2，此时x是0.33，y是2，Si的掺杂浓度约为6.6％。Si成分可以用于调整或增加矫顽电场。
另外，铁电层832亦可由Hf0.9xSi0.1xZr(1-x)Oy或Hf0.95xSi0.05xZr(1-x)Oy铁电材料所形成，其制造方法可参考图21A及21B的实施例予以变化，在此不再重述。
综上所述，在本案中提及的铁电内存可以不需要使用铁电场效应晶体管为开关，所以比较不容易受到操作电压的影响。同时在本案中提出的数据写入方法、数据读取方法、铁电内存的制造方法、铁电电容的结构以及其制造方法等，可以支持铁电内存的制造以及运作，使本案所提供的技术成为可以实际使用的方案。

Claims (18)

1.一种铁电内存的数据读取方法，适用于读取储存在一铁电内存中的数据，该铁电内存包括至少一铁电记忆胞，该铁电记忆胞包括一第一场效应晶体管以及一第一铁电电容，该第一场效应晶体管包括控制端、第一通路端及第二通路端，该第一铁电电容包括第一电容端与第二电容端，该第一场效应晶体管的控制端电性耦接至一第一字线，该第一场效应晶体管的第一通路端电性耦接至一第一位线，该第一场效应晶体管的第二通路端电性耦接至该第一铁电电容的第一电容端，该第一铁电电容的第二电容端电性耦接至一板线，其特征在于：
提供一第一讯号至该板线，其中该第一讯号在一第一时段之中的电位与在该第一时段之外的电位不同；
提供一第二讯号至该第一字线，其中该第二讯号在一第二时段之中的电位与在该第二时段之外的电位不同；
在该第二时段之中，取得该第一位线的一第一数据讯号；
在该第一时段之中，根据该第一数据讯号的电位与一第一参考电位之间的关系，写入对应的数据至该铁电记忆胞中；以及
根据该第一数据讯号的电位与该第一参考电位之间的关系，输出该铁电记忆胞所储存的数据，
其中，该第一时段完全涵盖该第二时段，且在该第一时段之中，该第一讯号的电位维持不变。
2.根据权利要求1所述的数据读取方法，其特征在于：
在该第二时段结束的同时或之后，调整该第一位线的电位至一预设电位。
3.根据权利要求2所述的数据读取方法，其特征在于，在该第一时段之中，根据该第一数据讯号的电位与该第一参考电位之间的关系，写入对应的数据至该铁电记忆胞中的步骤，包括：
在该第二时段中写入一第一数据至该铁电记忆胞时，偏压该第一位线至一第一数据写入电位；以及
在该第二时段中写入一第二数据至该铁电记忆胞时，偏压该第一位线至一第二数据写入电位，
其中，该预设电位介于该第一数据写入电位与该第二数据写入电位之间，且该预设电位不等于该第一数据写入电位，也不等于该第二数据写入电位。
4.根据权利要求1所述的数据读取方法，其中该铁电内存还包括一第二场效应晶体管，该第二场效应晶体管包括控制端、第一通路端及第二通路端，该第二场效应晶体管的控制端电性耦接至一第二字线，该第二场效应晶体管的第一通路端电性耦接至一第二位线，该第二场效应晶体管的第二通路端电性耦接至该第一铁电电容的第一电容端，其特征在于还包括下列步骤：
提供一第三讯号至该第二字线，其中该第三讯号在一第三时段之中的电位与在该第三时段之外的电位不同，
其中，该第一时段完全涵盖该第三时段，且根据该第一数据讯号的电位与该第一参考电位之间的关系，写入对应的数据至该铁电记忆胞中的步骤，是发生在该第三时段中。
5.根据权利要求4所述的数据读取方法，其特征在于：在该第一时段之中，根据该第一数据讯号的电位与该第一参考电位之间的关系，写入对应的数据至该铁电记忆胞中的步骤，包括：
在该第一时段中写入一第一数据至该铁电记忆胞时，偏压该第二位线至一第一数据写入电位；以及
在该第一时段中写入一第二数据至该铁电记忆胞时，偏压该第二位线至一第二数据写入电位。
6.一种铁电内存的数据写入方法，适用于在一铁电内存中写入数据，该铁电内存包括至少一铁电记忆胞，该铁电记忆胞包括一第一场效应晶体管以及一第一铁电电容，该第一场效应晶体管包括控制端、第一通路端及第二通路端，该第一铁电电容包括第一电容端与第二电容端，该第一场效应晶体管的控制端电性耦接至一字线，该第一场效应晶体管的第一通路端电性耦接至一第一位线，该第一场效应晶体管的第二通路端电性耦接至该第一铁电电容的第一电容端，该第一铁电电容的第二电容端电性耦接至一板线，其特征在于：
提供一第一讯号至该板线，其中该第一讯号在一第一时段之中的电位与在该第一时段之外的电位不同；
提供一第二讯号至该字线，其中该第二讯号在一第二时段之中的电位与在该第二时段之外的电位不同；以及
在该第二时段中，提供与要写入该铁电记忆胞的数据相对应的一写入讯号至该第一位线，
其中，该第一时段完全涵盖该第二时段，且在该第一时段之中，该第一讯号的电位维持不变。
7.根据权利要求6所述的数据写入方法，其特征在于：
在该第二时段结束之前，调整该第一位线的电位至一预设电位。
8.根据权利要求7所述的数据写入方法，其中，在该第二时段中，提供与要写入该铁电记忆胞的数据相对应的该写入讯号至该第一位线的步骤，其特征在于：
在该第二时段中写入一第一数据至该铁电记忆胞时，使该写入讯号具有一第一数据写入电位；以及
在该第二时段中写入一第二数据至该铁电记忆胞时，使该写入讯号具有一第二数据写入电位，
其中，该预设电位介于该第一数据写入电位与该第二数据写入电位之间，且该预设电位不等于该第一数据写入电位，也不等于该第二数据写入电位。
9.一种铁电内存，包括多个铁电记忆胞，其特征在于：
该些铁电记忆胞中的一选定铁电记忆胞电性耦接至一第一位线、一第二位线、一第一字线、一第二字线及一板线，且该选定铁电记忆胞包括：
一第一场效应晶体管，包括控制端、第一通路端及第二通路端；
一第二场效应晶体管，包括控制端、第一通路端及第二通路端；以及
一铁电电容，包括第一电容端与第二电容端，
其中，该第一场效应晶体管的控制端电性耦接至该第一字线，该第一场效应晶体管的第一通路端电性耦接至该第一位线，该第一场效应晶体管的第二通路端电性耦接至该铁电电容的第一电容端及该第二场效应晶体管的第二通路端，该铁电电容的第二电容端电性耦接至该板线，该第二场效应晶体管的控制端电性耦接至该第二字线，且该第二场效应晶体管的第一通路端电性耦接至该第二位线。
10.根据权利要求9所述的铁电内存，其特征在于：
该第一场效应晶体管与该第二场效应晶体管皆为非铁电场效应晶体管。
11.一种铁电内存的制造方法，该铁电内存包括至少一铁电记忆胞，该铁电记忆胞包括一第一场效应晶体管以及一铁电电容，其特征在于，该制造方法包括步骤：
提供一半导体基底，该半导体基底由半导体材料制成；
在该半导体基底的一第一区域上方堆叠形成一第一介电层及一第一字线；
以该第一字线作为屏蔽，对该半导体基底进行一导电材料的掺杂，形成相邻于该第一区域的一第一掺杂区及一第二掺杂区，其中该第一场效应晶体管包括该第一介电层、该第一字线、该第一掺杂区、该第二掺杂区及该第一区域的该半导体基底；
在该第一掺杂区及该第二掺杂区上方分别形成一第一接触内连线及一第二接触内连线；
形成一第一位线，与该第一接触内连线电性耦接；
形成该铁电电容，该铁电电容包含一第一电容电极、一第二电容电极以及隔开该第一电容电极与该第二电容电极的一第二介电层，其中该第一电容电极与该接触垫电性耦接；以及
形成一板线，与该铁电电容的该第二电容电极电性耦接。
12.根据权利要求11所述的铁电内存的制造方法，其特征在于，
该第二电容电极包含一柱状结构；
该第二介电层覆盖该第二电容电极的侧面及底面，该第二电容电极的顶面从该第二介电层的上方开口露出，该第二介电层并包含一凸缘，该凸缘从该上方开口向远离该第二电容电极的方向延伸；以及
该第一电容电极覆盖该第二介电层的侧面及底面，该第二介电层的该凸缘覆盖该第一电容电极的顶面。
13.根据权利要求11所述的铁电内存的制造方法，其特征在于，该第二介电层为一顺铁电层。
14.根据权利要求13所述的铁电内存的制造方法，其特征在于，形成该铁电电容的步骤包括：
依序堆叠形成该第一电容电极、一顺电材料层、一铁电层及该第二电容电极；以及执行一快速热退火程序，使该顺电材料层及该铁电层生成该顺铁电层。
15.根据权利要求14所述的铁电内存的制造方法，其特征在于，形成该铁电电容的步骤还包括：
在形成该第二电容电极之前，对该第一电容电极、该顺电材料层及该铁电层施以一氧气氛热处理；以及
在形成该第二电容电极之后，对该第一电容电极、该顺电材料层、该铁电层及该第二电容电极施以一氢气氛热处理或一氘气氛热处理。
16.根据权利要求11所述的铁电内存的制造方法，其特征在于，该制造方法还包括形成一第二场效应晶体管，包括步骤：
在该半导体基底的一第二区域上方堆叠形成一第三介电层及一第二字线；
以该第二字线作为屏蔽，对该半导体基底进行该导电材料的掺杂，在形成该第一掺杂区及该第二掺杂区时，形成相邻于该第二区域的一第三掺杂区，该第二掺杂区与该第二区域相邻，其中该第二场效应晶体管包括该第三介电层、该第二字线、该第二掺杂区、该第三掺杂区及该第二区域的该半导体基底；
在该第三掺杂区上方形成一第三接触内连线；以及
形成一第二位线，与该第三接触内连线电性耦接。
17.一种电容结构，其特征在于，该电容结构包括：
一第二电容电极，包含一柱状结构；
一介电层，覆盖该第二电容电极的侧面及底面，该第二电容电极的顶面从该介电层的上方开口露出，该介电层并包含一凸缘，该凸缘从该上方开口向远离该第二电容电极的方向延伸；以及
一第一电容电极，覆盖该介电层的侧面及底面，该介电层的该凸缘覆盖该第一电容电极的顶面。
18.根据权利要求17所述的电容结构，其特征在于，该介电层是由一铁电材料或一顺铁电材料制成。
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