JP2007149230A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 選択トランジスタと不揮発性記憶素子とを備えたプレート電圧固定型の不揮発性半導体記憶装置において、複雑な回路設計と、レイアウト面積の増大を招くことなく、妨害電圧の発生を防止する、または影響のないレベルまで妨害電圧の発生を低減すること。
【解決手段】 選択トランジスタと不揮発性記憶素子との接続ノードと、共通プレート線との間に、リセットトランジスタを備える。かつ、電源投入時、および電源遮断時の共通プレート線の電圧遷移が、電源電圧の遷移タイミングと同時であり、共通プレート線の電圧遷移期間に、リセットトランジスタのオン・オフにより、不揮発性記憶素子の第1の電極ノードの電圧がフローティングになる期間と、電圧が固定される期間とが、存在し、しかも、上記共通プレート線の電圧遷移期間内でリセットトランジスタQn2がオンしている期間が長くなるよう共通プレート線CPの電位を変化させるようにする。
【選択図】 図1
【解決手段】 選択トランジスタと不揮発性記憶素子との接続ノードと、共通プレート線との間に、リセットトランジスタを備える。かつ、電源投入時、および電源遮断時の共通プレート線の電圧遷移が、電源電圧の遷移タイミングと同時であり、共通プレート線の電圧遷移期間に、リセットトランジスタのオン・オフにより、不揮発性記憶素子の第1の電極ノードの電圧がフローティングになる期間と、電圧が固定される期間とが、存在し、しかも、上記共通プレート線の電圧遷移期間内でリセットトランジスタQn2がオンしている期間が長くなるよう共通プレート線CPの電位を変化させるようにする。
【選択図】 図1
Description
本発明は、不揮発性の半導体記憶装置に係わり、例えば強誘電体キャパシタを用いた不揮発性メモリに関するものである。
フラッシュメモリや、EEPROMといった従来からの書換え可能な不揮発性半導体記憶装置と比較して、書換え回数やアクセススピード、消費電力などの特性に優れた不揮発性半導体メモリの一つとして、記憶素子に強誘電体キャパシタを採用した強誘電体メモリ(FeRAM)が、近年各社で開発されてきた。特に、ここ数年で微細化技術や信頼性技術が急速に進歩し、ICカードやタグといったビット容量の小規模な分野からではあるが、その市場規模を広げつつあり、その優れた特性から、今後も携帯情報機器などを中心に強誘電体メモリへのニーズが増すものと考えられる。
一方、不揮発性メモリに共通する課題として、電源オフ状態でのデータ保持特性以外に、電源投入、遮断時や、待機状態、動作状態でのデータ破壊防止が挙げられる。この点では、DRAMやSRAMといった揮発メモリ以上に、回路設計面、構成面からの十分な対策が不可欠である。フラッシュメモリや、EEPROMがフローティングゲートへのキャリア注入、放出によりデータ記録を行うのに比べ、一般的な強誘電体メモリは、DRAMと同じ選択トランジスタと、キャパシタの直列接続からなるメモリセル構成を採用し、キャパシタの両電極に印加される電界の向きに応じて2つの異なる極性に分極する特性を利用してデータの記録を行うことから、誤動作やノイズ等によるデータ破壊の危険性が高いと言える。電源投入や、遮断時の誤動作によるデータ破壊防止手段としては、パワーオン・リセット回路を提案した特許が提示されている(例えば、特許文献1〜5参照)。
他方、強誘電体メモリの動作方式としては、従来型のプレート線駆動方式が主流であり、これはデータ記録時においてキャパシタへの印加電圧を電源電圧と同じに設定できるため、より動作マージンを拡大することが理由であるが、デメリットとしては、プレート線を駆動するものであるため、高速動作に難がある。この高速動作を可能とする手段としては、例えばDRAMと同様に、プレート線電圧を1/2VCC(VCCは電源電圧)レベルに固定する方式があるが、この場合、データ記録時においてキャパシタへの印加電圧が電源電圧の半分になるのは言うまでもないが、待機状態や動作時の非アクセスセルにおけるデータ破壊防止が重要となり、この対策を提案した特許が提示されている(例えば、特許文献5〜9参照)。
この中で、特に特許文献9には、アクセストランジスタと、キャパシタ電極との接続ノードに、リセット用のトランジスタを設けたセル構成が開示されている。
次に、特許文献9に開示された、従来の強誘電体メモリにおけるデータ読み出し動作について、説明する。
まず、プレート線固定型の強誘電体メモリにおけるメモリアレイ部の回路構成図を図12に示す。
図12において、1はメモリアレイを構成する1T1C型のメモリセル、2はセンスアンプ、3はビット線プリチャージ回路である。
まず、プレート線固定型の強誘電体メモリにおけるメモリアレイ部の回路構成図を図12に示す。
図12において、1はメモリアレイを構成する1T1C型のメモリセル、2はセンスアンプ、3はビット線プリチャージ回路である。
また、メモリセル1の詳細構成図を、図13に示す。
図13において、メモリセル1は、複数の行列から成るマトリックス状に配置され、各メモリセル1は、列選択ワード線(WL0,WL1・・)およびビット線(BL0,/BL0・・)に接続されるが、強誘電体キャパシタCsの一方の電極は、共通プレート線CPに接続され、アクセストランジスタQn1に接続される側の電極ノードST(ストレージノード)には、リセット信号(RST0,RST1・・)によりオン、オフが制御されるリセットトランジスタQn2が接続される。リセットトランジスタQn2のソース、および共通プレート線CPは、それぞれ、ともにプレート電圧生成回路130に接続され、ここでは、これらは、同電位である1/2VCCレベルに設定される。
図13において、メモリセル1は、複数の行列から成るマトリックス状に配置され、各メモリセル1は、列選択ワード線(WL0,WL1・・)およびビット線(BL0,/BL0・・)に接続されるが、強誘電体キャパシタCsの一方の電極は、共通プレート線CPに接続され、アクセストランジスタQn1に接続される側の電極ノードST(ストレージノード)には、リセット信号(RST0,RST1・・)によりオン、オフが制御されるリセットトランジスタQn2が接続される。リセットトランジスタQn2のソース、および共通プレート線CPは、それぞれ、ともにプレート電圧生成回路130に接続され、ここでは、これらは、同電位である1/2VCCレベルに設定される。
次に、電源VCCの投入、遮断シーケンスを含む読み出し動作時の主要信号のタイミングを、図14に示す。
図14において、電源VCCの投入と同時に、VCC、またはワード線昇圧レベルと同じ電位を維持するよう、それぞれビット線プリチャージ信号BPEと、リセット信号RST0は、“H”になるが、共通プレート線CPは、これと時間差t1を置いた後に、“L”レベルから1/2VCCレベルとなる。次に、ビット線プリチャージ信号BPE、およびリセット信号RST0が、“L”になり、リセットトランジスタQn2がオフした後に、選択ワード線WL0は“H”になる。これにより、アクセストランジスタQn1がオンし、強誘電体キャパシタCsに1/2VCCに相当する電界が印加され、記憶されたデータ極性(ここでは“1”データ)に応じた電荷チャージにより、ビット線BL0の電位が上昇する。ここで、対を成すビット線/BL0には、参照電位が印加され、センスアンプイネーブル信号SAEは“H”になることで、ビット線の電位は増幅され、最終的にはデータ線へと読み出されたデータが出力される。
図14において、電源VCCの投入と同時に、VCC、またはワード線昇圧レベルと同じ電位を維持するよう、それぞれビット線プリチャージ信号BPEと、リセット信号RST0は、“H”になるが、共通プレート線CPは、これと時間差t1を置いた後に、“L”レベルから1/2VCCレベルとなる。次に、ビット線プリチャージ信号BPE、およびリセット信号RST0が、“L”になり、リセットトランジスタQn2がオフした後に、選択ワード線WL0は“H”になる。これにより、アクセストランジスタQn1がオンし、強誘電体キャパシタCsに1/2VCCに相当する電界が印加され、記憶されたデータ極性(ここでは“1”データ)に応じた電荷チャージにより、ビット線BL0の電位が上昇する。ここで、対を成すビット線/BL0には、参照電位が印加され、センスアンプイネーブル信号SAEは“H”になることで、ビット線の電位は増幅され、最終的にはデータ線へと読み出されたデータが出力される。
強誘電体メモリにおける読み出し動作は、破壊読出しであるが、センスアンプが活性化している期間に、データは再書き込みされ、ワード線WL0が“L”になった後に、ビット線プリチャージ信号BPE、およびリセット信号RST0が、“H”になり、リセットトランジスタQn2は、再びオン状態となる。電源遮断シーケンスにおいては、まず共通プレート線CPは、“L”になった後に、時間差t2をおいて、電源VCCの遮断と同時に、ビット線プリチャージ信号BPE、およびリセット信号RST0が、“L”となる。
本従来例のプレート固定型のメモリ動作においては、メモリセルの非選択時、または待機時において、強誘電体キャパシタCsに妨害電圧が印加されデータが若干たりとも破壊されることを防止するために、リセットトランジスタQn2が設置され、データ破壊を防止する期間において、リセットトランジスタQn2はオンして、強誘電体キャパシタCsの一方の電極ノードST(以後ストレージノード)が共通プレート線CPの電位と同電位となり、強誘電体キャパシタCsの両電極間に電界がかからないようにしている。
また、本従来例においては、電源VCC投入時、および遮断時においても、強誘電体キャパシタCsへの妨害電圧によるデータ破壊を防止する手段として、時間差t1,t2を確保して、電源投入時はリセット信号RST0が“H”になった後に、電源遮断時はリセット信号RST0が“L”になる前に、共通プレート線CPの電位レベルを遷移させている。
ここで、電源投入時を例に、前述の時間差t1を設定しなかった場合の妨害電圧によるデータ破壊の発生現象について、図15、図16、図17を用いて説明する。
図15に、電源投入時のリセット信号RST0、共通プレート線CP、およびストレージノードSTの電位変化図を示す。
図15において、電源VCCが投入されると同時に、リセット信号RST0は“L”からワード線昇圧レベルと同電位を、共通プレート線CPは、“L”から1/2VCCレベルを、それぞれ維持しながら、最終設定電圧まで電位上昇する。この時、ストレージノードSTの電位は、当初、リセット信号RST0と共通プレート線CPとの電位差がリセットトランジスタQn2の閾値電圧b1になりリセットトランジスタQn2がオンするまでは共通プレート線CPの電位よりも低く、図15に示すa1の期間の電位差が、強誘電体キャパシタCsの両電極間に妨害電圧として発生し、データ破壊の原因となる。
図15において、電源VCCが投入されると同時に、リセット信号RST0は“L”からワード線昇圧レベルと同電位を、共通プレート線CPは、“L”から1/2VCCレベルを、それぞれ維持しながら、最終設定電圧まで電位上昇する。この時、ストレージノードSTの電位は、当初、リセット信号RST0と共通プレート線CPとの電位差がリセットトランジスタQn2の閾値電圧b1になりリセットトランジスタQn2がオンするまでは共通プレート線CPの電位よりも低く、図15に示すa1の期間の電位差が、強誘電体キャパシタCsの両電極間に妨害電圧として発生し、データ破壊の原因となる。
次に、妨害電圧発生のメカニズムを説明図するために、メモリセル1の断面図を、図16に示す。
図16において、4はP型の半導体基板、5はP型不純物濃度の濃い拡散層であり、半導体基板4を接地するための接合部である。強誘電体キャパシタCsにおいては、電圧が印加された場合、必ずリーク電流が存在するため、該強誘電体キャパシタCsは、抵抗体とみなせる。つまり、共通プレート線CPから、強誘電体キャパシタCs、ストレージノードST、半導体基板4、P型拡散層5を経由して接地する、直列抵抗体160が形成される。
図16において、4はP型の半導体基板、5はP型不純物濃度の濃い拡散層であり、半導体基板4を接地するための接合部である。強誘電体キャパシタCsにおいては、電圧が印加された場合、必ずリーク電流が存在するため、該強誘電体キャパシタCsは、抵抗体とみなせる。つまり、共通プレート線CPから、強誘電体キャパシタCs、ストレージノードST、半導体基板4、P型拡散層5を経由して接地する、直列抵抗体160が形成される。
電源投入時に、共通プレート線CPの電位が上昇するが、この時、前述の直列抵抗体160を流れるリーク電流が発生し、強誘電体キャパシタCs電極間には、この電極間の抵抗値により決まる電位差が発生し、これが少なからず、妨害電圧としてデータ破壊の原因となる。
妨害電圧が繰り返し印加された場合のデータ破壊現象を説明するために、強誘電体キャパシタのヒステリシス曲線を、図17に示す。
図17において、データ“1”を記録した直後において、強誘電体キャパシタの分極状態は、点Aにあり、前述した電源投入時の妨害電圧は、マイナス電圧であるため、これが発生した後の分極状態は、最終的にA1になる。次回の電源投入において、さらに妨害電圧が発生した場合は、A2の分極状態となり、その後、データアクセスによる再書き込みが行われず電源投入のみが繰り返され、Anの状態になった時点で、データ“1”が正常に読み出されないデータ誤読み出しに至ってしまう。
図17において、データ“1”を記録した直後において、強誘電体キャパシタの分極状態は、点Aにあり、前述した電源投入時の妨害電圧は、マイナス電圧であるため、これが発生した後の分極状態は、最終的にA1になる。次回の電源投入において、さらに妨害電圧が発生した場合は、A2の分極状態となり、その後、データアクセスによる再書き込みが行われず電源投入のみが繰り返され、Anの状態になった時点で、データ“1”が正常に読み出されないデータ誤読み出しに至ってしまう。
以上、電源投入時を例にして説明したが、電源遮断時においても、同一の電位関係で同様の妨害電圧が発生する。これら妨害電圧の発生を防止するために、本従来例においては、時間差t1,t2を確保し、電源投入時ではリセット信号RST0が“H”になった後に、電源遮断時ではリセット信号RST0が“L”になる前に、リセットトランジスタQn2がオンの状態で共通プレート線CPの電位レベルを遷移させている。
特開平8−124377号公報
特開平8−124379号公報
特開平10−106272号公報
再公表特許 国際公開番号WO97/07408号
特開平11−86566号公報
特開平6−208796号公報
特開平9−63282号公報
特開2000−123578号公報
特表2001−516934号公報
上記したように、従来技術における動作では、電源投入時、および電源遮断時における妨害電圧の発生を防止するために、リセット信号RST0、および共通プレート線CPの、立ち上げ、立ち下げシーケンスにおいて、時間差を確保して、リセットトランジスタQn2を必ずオン状態にした状態で、共通プレート線CPの電位レベルを遷移させている。
しかしながら、この時間差を確保するには、新たな制御回路や信号が必要となり、回路設計の複雑化を生じるとともに、回路搭載に必要なレイアウト面積が増大してしまうという課題があった。
本発明では、上記課題に鑑みて、この回路設計の複雑化と、レイアウト面積の増大を招くことなく、妨害電圧の発生を防止できる、または影響のないレベルまで妨害電圧の発生を低減できる不揮発性半導体記憶装置を提供することを目的としている。
上記課題を解決するため、本発明の第1の不揮発性半導体記憶装置は、プレート電圧固定型の不揮発性半導体記憶装置であって、各々が、少なくとも一組の選択トランジスタと不揮発性記憶素子とにより構成された複数のメモリセルが、マトリックス状に配置され、前記メモリセルは、前記選択トランジスタのゲート電極が選択信号線に、一方の拡散層がビット線に、他方の拡散層が前記不揮発性記憶素子の第1の電極に、それぞれ接続され、前記不揮発性記憶素子の第2の電極が、共通プレート線に接続され、かつ、該共通プレート線と同電位のノードと、前記不揮発性記憶素子の第1の電極との間に、リセットトランジスタが接続され、電源投入時、および電源遮断時の、前記共通プレート線の電圧遷移タイミングが、電源電圧の電圧遷移タイミングと同時であり、前記共通プレート線の電圧遷移期間内に、前記不揮発性記憶素子の第1の電極ノードの電圧がフローティングである期間と、該電圧が固定される期間とが存在し、前記共通プレート線の電圧遷移期間内において前記電圧が固定される期間は、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しく、かつ前記共通プレート線の電圧が一定速度で変化するときに、前記共通プレート線の電圧遷移期間内で前記リセットトランジスタがオンしている期間より長い、ものである。
例えば、この発明では、電源投入時における共通プレート線電位の上昇スピードを1/2VCCレベルより遅らせ、電源遮断時における共通プレート線電位の下降スピードを1/2VCCレベルより速めて、妨害電圧の影響を低減することができるようにすることにより、電源投入時、あるいは電源遮断時における妨害電圧のメモリセルへの影響を低減することができる。
また、本発明の第1の不揮発性半導体記憶装置において、前記リセットトランジスタのゲート電極がリセット信号線に、一方の拡散層が前記不揮発性記憶素子の第1の電極に、他方の拡散層が前記共通プレート線のプレート電圧生成回路の出力に、それぞれ接続され、前記電源投入時、および電源遮断時における、前記共通プレート線の電圧遷移期間内において、前記不揮発性記憶素子の第1の電極ノードがフローティングになる期間と、電圧固定される期間との切り替えタイミングが、前記リセットトランジスタがオン、またはオフするタイミングで決定される、ことが好ましい。
この構成によれば、データ破壊を防止する期間において、該リセットトランジスタQn2がオンして強誘電体キャパシタCsの一方の電極ノードSTが共通プレート線CPの電位と同電位となり、強誘電体キャパシタCsの両電極間に電界がかかることはないようになる。これにより、メモリセルの非選択時、または待機時において、強誘電体キャパシタCsに妨害電圧が印加されデータが若干たりとも破壊されることを防止することができる。
また、本発明の第1の不揮発性半導体記憶装置において、前記電源投入時において前記リセットトランジスタがオンするタイミングは、前記共通プレート線の電圧が一定速度で上昇するときに前記リセットトランジスタがオンするタイミングよりも早くオンするように設定されている、ことが好ましい。
また、本発明の第1の不揮発性半導体記憶装置において、前記電源遮断時において前記リセットトランジスタがオフするタイミングは、前記共通プレート線の電圧が一定速度で下降するときに前記リセットトランジスタがオフするタイミングよりも遅くオフするように設定されている、ことが好ましい。
また、本発明の第1の不揮発性半導体記憶装置において、前記電源投入時において、前記共通プレート線の電圧遷移期間における前記共通プレート線に印加される電圧が、前記不揮発性記憶素子が選択アクセスされる際に該不揮発性記憶素子の第1の電極にかかる最大電圧のほぼ半分よりも低い電圧に設定され、前記電圧遷移期間後における前記共通プレート線に印加される電圧が、前記最大電圧のほぼ半分の電圧に設定される、ことが好ましい。
また、本発明の第1の不揮発性半導体記憶装置において、前記電源遮断時において、前記共通プレート線の電圧遷移期間における前記共通プレート線に印加される電圧が、前記不揮発性記憶素子が選択アクセスされる際に前記不揮発性記憶素子の第1の電極にかかる最大電圧のほぼ半分よりも低い電圧に設定される、ことが好ましい。
また、本発明の第1の不揮発性半導体記憶装置において、前記プレート電圧生成回路は、前記電源投入時または電源遮断時における、前記共通プレート線の電圧遷移期間での前記共通プレート線の電圧の遷移スピードを可変とする、ことが好ましい。
また、本発明の第1の不揮発性半導体記憶装置において、前記リセットトランジスタは、その閾値を、前記電源投入時において前記リセットトランジスタが、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しく、かつ前記共通プレート線の電圧が一定速度で上昇するときに、前記リセットトランジスタがオンするタイミングよりも早くオンするように設定されていてもよく、また、前記リセットトランジスタは、その閾値を、前記電源遮断時において前記リセットトランジスタが、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しく、かつ前記共通プレート線の電圧が一定速度で下降するときに、前記リセットトランジスタがオフするタイミングよりも遅くオフするように設定されていてもよい。
例えば、本発明の不揮発性半導体記憶装置において、電源投入時におけるリセットトランジスタのゲート制御信号の“H”電位レベルを、アクセストランジスタのゲート制御信号の“H”電位レベルより高く設定する手段、および、電源遮断時におけるリセットトランジスタのゲート制御信号の“H”電位レベルを、アクセストランジスタのゲート制御信号の“H”電位レベルより高く設定する手段を設けることにより、電源投入時および電源遮断時において、強誘電体キャパシタCsの両電極間にかかる妨害電圧のレベルと印加時間をかなり低減することが可能となり、妨害電圧の影響を大きく低減することができる。
また、本発明の第1の不揮発性半導体記憶装置において、前記リセットトランジスタの閾値が、前記選択トランジスタの閾値よりも低い、ことが好ましい。
この構成によれば、電源投入時および電源遮断時において、強誘電体キャパシタCsの両電極間にかかる妨害電圧のレベルと印加時間をかなり低減することが可能となり、妨害電圧の影響を大きく低減することができる。
また、本発明の第1の不揮発性半導体記憶装置において、前記リセットトランジスタの閾値は、該リセットトランジスタのチャネル領域の不純物濃度を所要の値に設定することにより、設定されている、ことが好ましい。
また、本発明の第1の不揮発性半導体記憶装置において、前記リセットトランジスタのゲート電圧の制御によって、前記電源投入時において、前記リセットトランジスタが、前記共通プレート線の電圧が一定速度で上昇するときに前記リセットトランジスタがオンするタイミングよりも早くオンするようになされている、ことが好ましい。
また、本発明の第1の不揮発性半導体記憶装置において、前記リセットトランジスタのゲート電圧の制御によって、前記電源遮断時において前記リセットトランジスタが、前記共通プレート線の電圧が一定速度で下降するときに前記リセットトランジスタがオフするタイミングよりも遅くオフするようになされている、ことが好ましい。
また、本発明の不揮発性半導体記憶装置において、前記リセットトランジスタのゲート電圧の制御は、前記共通プレート線の電圧遷移期間に制御される該リセットトランジスタのゲート電圧を、前記選択トランジスタのゲート電圧よりも高くするものである、ことが好ましい。
また、本発明の不揮発性半導体記憶装置において、該不揮発性半導体記憶装置の通常動作時における、前記リセットトランジスタのゲート電圧を、前記選択トランジスタのゲート電圧と同電位に設定する、ことが好ましい。
例えば、本発明の第1の不揮発性半導体記憶装置において、電源投入後の通常動作におけるリセットトランジスタのゲート制御信号の“H”電位レベルを、アクセストランジスタのゲート制御信号の“H”電位レベルと等しく設定する手段を設け、電源投入後、ワード線昇圧レベルVPP以上に昇圧したリセット信号RST0の電位を、通常動作開始前に、ワード線昇圧レベルVPPと同じ電位レベルに再設定し、以降の、データ読み出し、またはデータ書き込みの、通常動作サイクルにおけるリセット信号RST0の最高電位レベルを、ワード線昇圧レベルVPPと同一レベルとするようにすることにより、電源投入後の、通常動作時における消費電力の増加を、また、電源遮断前の、通常動作時における消費電力の増加を、防止できる効果が得られる。
本発明の第2の不揮発性半導体記憶装置は、プレート電圧固定型の不揮発性半導体記憶装置であって、各々が、少なくとも一組の選択トランジスタと、不揮発性記憶素子とにより構成された複数のメモリセルがマトリックス状に配置され、前記メモリセルは、ウエル内に形成され、前記選択トランジスタのゲート電極が選択信号線に、一方の拡散層がビット線に、他方の拡散層が前記不揮発性記憶素子の第1の電極に、それぞれ接続され、前記不揮発性記憶素子の第2の電極が、共通プレート線に接続され、電源投入時、および電源遮断時の、前記共通プレート線の電圧遷移が、電源電圧の遷移タイミングと同時であり、前記共通プレート線の電圧遷移期間に、前記ウエルの電位は、前記共通プレート線の電位に近づくよう制御される、ものである。
この発明によれば、電源投入時および電源遮断時において、強誘電体キャパシタCsの両電極間にかかる妨害電圧のレベルと印加時間をかなり低減することが可能となり、妨害電圧の影響を大きく低減することができる。
また、本発明の第2の不揮発性半導体装置において、前記ウェルの電位固定用の拡散層が、前記ウェル内に形成され、前記ウェルの電位固定用の拡散層に接続するスイッチを介して、前記ウェルが接地または所定の電位に電位固定される、ことが好ましい。
また、本発明の第2の不揮発性半導体記憶装置において、前記電源投入時、または電源遮断時の、前記共通プレート線の電圧遷移期間においては、前記スイッチがオフされている、ことが好ましい。
また、本発明の不揮発性半導体記憶装置において、前記不揮発性記憶素子が、強誘電体キャパシタである、ことが好ましい。
以上のような構成により、回路設計の複雑化と、レイアウト面積の増大を招くことなく、電源投入時および電源遮断時の強誘電体キャパシタに対する妨害電圧の発生を防止することができ、または影響のないレベルまでこれを低減することが可能となる。
本発明にかかる不揮発性半導体記憶装置の上記構成によれば、電源投入時および電源遮断時の強誘電体キャパシタに対する妨害電圧の発生を防止でき、または影響のないレベルまでこれを低減可能することが可能となり、ひいては、複雑な回路設計とレイアウト面積の増大なしに、データ保持特性に優れた強誘電体メモリを実現することができる。
以下、本発明の実施の形態を、図について説明する。
(実施の形態1)
以下、本発明の実施の形態1による不揮発性半導体記憶装置について、図面を参照しながら説明する。まず、本実施の形態1の強誘電体メモリにおけるデータ読み出し動作について説明する。
(実施の形態1)
以下、本発明の実施の形態1による不揮発性半導体記憶装置について、図面を参照しながら説明する。まず、本実施の形態1の強誘電体メモリにおけるデータ読み出し動作について説明する。
図1は、本実施の形態1のプレート線固定型の強誘電体メモリにおけるメモリアレイ部の回路構成図を示す。
図1において、6はメモリアレイを構成する1T1C型のメモリセル、7はセンスアンプ、8はビット線プリチャージ回路である。
図1において、6はメモリアレイを構成する1T1C型のメモリセル、7はセンスアンプ、8はビット線プリチャージ回路である。
また、図2は、本実施の形態1における、メモリセル6の詳細構成、およびプレート電圧可変速レベル生成回路9の構成を示す。
図2において、メモリセル6は、複数の行列から成るマトリックス状に配置され、各メモリセル6は、列選択ワード線(WL0,WL1・・)およびビット線(BL0,/BL0・・)に接続されるが、強誘電体キャパシタCsの一方の電極は、共通プレート線CPに接続され、アクセストランジスタQn1に接続される側の電極ノードST(ストレージノード)には、リセット信号(RST0,RST1・・)によりオン、オフが制御されるリセットトランジスタQn2が接続される。リセットトランジスタQn2のソース、および共通プレート線CPは、それぞれ、ともにプレート電圧可変速レベル生成回路9の出力に接続されており、これらは、同電位に設定される。
図2において、メモリセル6は、複数の行列から成るマトリックス状に配置され、各メモリセル6は、列選択ワード線(WL0,WL1・・)およびビット線(BL0,/BL0・・)に接続されるが、強誘電体キャパシタCsの一方の電極は、共通プレート線CPに接続され、アクセストランジスタQn1に接続される側の電極ノードST(ストレージノード)には、リセット信号(RST0,RST1・・)によりオン、オフが制御されるリセットトランジスタQn2が接続される。リセットトランジスタQn2のソース、および共通プレート線CPは、それぞれ、ともにプレート電圧可変速レベル生成回路9の出力に接続されており、これらは、同電位に設定される。
本実施の形態1におけるプレート電圧可変速レベル生成回路9は、電源投入時においては、共通プレート線電位の当初の上昇スピードを1/2VCCレベルより遅らせ、電源遮断時においては、共通プレート線電位の当初の下降スピードを1/2VCCレベルより速めるように、段階的に電位上昇、または電位下降スピードを可変とし、通常動作における共通プレート電圧は、1/2VCCレベルに設定することを特徴とする。
次に、本実施の形態1における、電源VCCの投入、遮断シーケンスを含む、読み出し動作時の主要信号の概略タイミングを、図3に示し、さらに共通プレート線電位CPの詳細なタイミングを、図4(a)、図4(b)に示している。
まず、電源VCCの投入と同時に、VCC、またはワード線昇圧レベルと同じ電位を維持するように、ビット線プリチャージ信号BPEと、リセット信号RST0のそれぞれは、“H”になる。共通プレート線CPは、電源VCCの投入と同時に電位上昇を始めるが、前述したように、当初の上昇スピードは1/2VCCレベルより遅らせる(すなわち、図4(a)のa2の領域の上側の斜辺である細線部CPの傾きを緩める)。
次に、ビット線プリチャージ信号BPE、およびリセット信号RST0が、“L”になり、リセットトランジスタQn2が、オフした後に、選択ワード線WL0は、“H”になる。これにより、アクセストランジスタQn1が、オンし、強誘電体キャパシタCsに、1/2VCCに相当する電界が印加され、記憶されたデータ極性(ここでは“1”データ)に応じた電荷チャージにより、ビット線BL0の電位が上昇する。ここで、対を成すビット線/BL0には、参照電位が印加され、センスアンプイネーブル信号SAEは、“H”になることで、ビット線の電位、増幅され、最終的にはデータ線へと読み出されたデータが出力される。
この際の強誘電体メモリにおける読み出し動作は、破壊読出しであるが、センスアンプが活性化している期間に、データは再書き込みされ、ワード線WL0が“L”になった後に、ビット線プリチャージ信号BPE、およびリセット信号RST0が、“H”になり、リセットトランジスタQn2は、再びオン状態となる。
一方、電源遮断シーケンスにおいて、共通プレート線CPは、電源VCCの遮断と同時に電位下降を始めるが、前述したように、当初の下降スピードは、1/2VCCレベルより速める(すなわち、図4(b)の破線CP02の傾きを実線c1で示す傾きまできつくする)。また、電源VCCと同時に、ビット線プリチャージ信号BPE、およびリセット信号RST0が、“L”となる。
このような本実施の形態1では、プレート固定型のメモリ動作において、メモリセルの非選択時、または待機時に、強誘電体キャパシタCsに妨害電圧が印加され、データが若干たりとも破壊されることを防止するためにリセットトランジスタQn2を設置しており、このデータ破壊を防止すべき期間においては、該リセットトランジスタQn2がオンして、強誘電体キャパシタCsの一方の電極ノードSTが共通プレート線CPの電位と同電位となり、強誘電体キャパシタCsの両電極間に電界がかかることはないようにしている。
そして、本実施の形態1においては、さらに、上述したように、電源VCC投入時、および遮断時において、強誘電体キャパシタCsへの妨害電圧によるデータ破壊を問題のないレベルに低減する手段として、電源投入時には、共通プレート線CPの当初上昇スピードを1/2VCCレベルより遅らせて、リセットトランジスタQn2がオンするタイミングを早めており、また、電源遮断時には、共通プレート線CPの当初下降スピードを1/2VCCレベルより速め、リセットトランジスタQn2がオフするタイミングを遅らせている。
図4(a)は、電源投入時における、リセット信号RST0、共通プレート線CP、およびストレージノードST、の電位変化図を示す。
図4(a)において、電源VCCが投入されると同時に、リセット信号RST0は、“L”からワード線昇圧と同電位(ここではVPP)になり、共通プレート線CPは、“L”から当初は1/2VCCレベル(破線のCP01により示される)より低いレベル(図4(a)のa2の領域の上側の斜辺である辺CPの電圧)を維持しながら電位上昇する。この時、ストレージノードSTの電位は、当初、リセット信号RST0と共通プレート線CPとの電位差がリセットトランジスタQn2の閾値電圧b1になりリセットトランジスタQn2がオンするまでは、共通プレート線CPの電位よりも低く(図4(a)のa2の領域の下側の斜辺である辺STの電圧)、図4(a)に示されるa2の期間の間、該ストレージノードSTと、共通プレート線CPとの電位差が、強誘電体キャパシタCsの両電極間にかかる。リセットトランジスタQn2にかかる電圧がb1になって該リセットトランジスタQn2がオンした後は、ストレージノードSTは共通プレート線CPと同電位となり、また共通プレート線CPの電位の上昇は速くなり(図4(a)のa2の領域の右辺である太い縦線、および図4(a)のe1,e2の線、参照)、共通プレート線CPの電位は、最終的には1/2VCCレベルに達する。このようにして、本実施の形態1の動作では、図4(a)に示されるように、電源投入時の、共通プレート線CPの電圧遷移期間内に、不揮発性記憶素子である強誘電体キャパシタCsの第1の電極ノードが、フローティングになるa2の期間と、電圧が固定されるe1,e2の期間とが存在するようになっている。
図4(a)において、電源VCCが投入されると同時に、リセット信号RST0は、“L”からワード線昇圧と同電位(ここではVPP)になり、共通プレート線CPは、“L”から当初は1/2VCCレベル(破線のCP01により示される)より低いレベル(図4(a)のa2の領域の上側の斜辺である辺CPの電圧)を維持しながら電位上昇する。この時、ストレージノードSTの電位は、当初、リセット信号RST0と共通プレート線CPとの電位差がリセットトランジスタQn2の閾値電圧b1になりリセットトランジスタQn2がオンするまでは、共通プレート線CPの電位よりも低く(図4(a)のa2の領域の下側の斜辺である辺STの電圧)、図4(a)に示されるa2の期間の間、該ストレージノードSTと、共通プレート線CPとの電位差が、強誘電体キャパシタCsの両電極間にかかる。リセットトランジスタQn2にかかる電圧がb1になって該リセットトランジスタQn2がオンした後は、ストレージノードSTは共通プレート線CPと同電位となり、また共通プレート線CPの電位の上昇は速くなり(図4(a)のa2の領域の右辺である太い縦線、および図4(a)のe1,e2の線、参照)、共通プレート線CPの電位は、最終的には1/2VCCレベルに達する。このようにして、本実施の形態1の動作では、図4(a)に示されるように、電源投入時の、共通プレート線CPの電圧遷移期間内に、不揮発性記憶素子である強誘電体キャパシタCsの第1の電極ノードが、フローティングになるa2の期間と、電圧が固定されるe1,e2の期間とが存在するようになっている。
本実施の形態1においては、電源投入時のプレート線電位の上昇をこのように制御することで、強誘電体キャパシタCsの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較してかなり低減することが可能となる。
また、図4(b)は、電源遮断時における、リセット信号RST0、共通プレート線CP、およびストレージノードST、の電位変化図を示す。
図4(b)において、電源VCC電位が降下し始めると同時に、リセット信号RST0は、ワード線昇圧と同電位VPPレベルから下降し、共通プレート線CPの電位も、下降を始めるが、当初は1/2VCCレベル(破線のCP02により示される)より低いレベルを維持しながら、ある程度急激に電位下降する(図中、c1の部分)。リセット信号RST0と共通プレート線CPとの電位差は、リセットトランジスタQn2の閾値電圧b1よりも大きく、ストレージノードSTの電位は、共通プレート線CPと同電位であるため、強誘電体キャパシタCsの両電極間には、電圧はかからない。その後、共通プレート線CPの電位下降が遅くなり(図中、c2の部分)、リセット信号RST0と共通プレート線CPとの電位差が、閾値電圧b1に達したとき、リセットトランジスタQn2はオフし、これ以降は、ストレージノードSTと共通プレート線CPとの間に電位差が生じ、強誘電体キャパシタCsの両電極間に電圧がかかる(図中のa2の期間)。
図4(b)において、電源VCC電位が降下し始めると同時に、リセット信号RST0は、ワード線昇圧と同電位VPPレベルから下降し、共通プレート線CPの電位も、下降を始めるが、当初は1/2VCCレベル(破線のCP02により示される)より低いレベルを維持しながら、ある程度急激に電位下降する(図中、c1の部分)。リセット信号RST0と共通プレート線CPとの電位差は、リセットトランジスタQn2の閾値電圧b1よりも大きく、ストレージノードSTの電位は、共通プレート線CPと同電位であるため、強誘電体キャパシタCsの両電極間には、電圧はかからない。その後、共通プレート線CPの電位下降が遅くなり(図中、c2の部分)、リセット信号RST0と共通プレート線CPとの電位差が、閾値電圧b1に達したとき、リセットトランジスタQn2はオフし、これ以降は、ストレージノードSTと共通プレート線CPとの間に電位差が生じ、強誘電体キャパシタCsの両電極間に電圧がかかる(図中のa2の期間)。
本実施の形態1においては、電源遮断時のプレート電位の下降を、このように制御することで、強誘電体キャパシタCsの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較して、かなり低減することが可能となる。
このような本実施の形態1による不揮発性半導体記憶装置によれば、プレート固定型の強誘電体メモリにおいて、リセットトランジスタQn2を設置し、メモリセルの非選択時または待機時において、該リセットトランジスタQn2がオンして強誘電体キャパシタCsの一方の電極ノードSTが共通プレート線CPの電位と同電位となり、強誘電体キャパシタCsの両電極間に電界がかからないようにするとともに、プレート電圧生成回路として電位上昇および電位下降のスピードが可変なプレート電圧可変速レベル生成回路9を設け、該可変のプレート電圧の電位変化の始動タイミングを電源VCCの投入、遮断と同時に行なうようにし、電源投入時には、共通プレート線CPの当初上昇スピードを1/2VCCレベルより遅らせてリセットトランジスタQn2がオンするタイミングを早め、電源遮断時には、共通プレート線CPの当初下降スピードを1/2VCCレベルより速めてリセットトランジスタQn2がオフするタイミングを遅らせるようにしたので、強誘電体キャパシタCsの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較してかなり低減することが可能となり、しかもこれを、複雑な回路設計と、レイアウト面積の増大を生じることなく行うことが可能となり、ひいては、データ保持特性に優れた強誘電体メモリを実現することが可能となる。
(実施の形態2)
以下、本発明の実施の形態2について、図面を参照しながら説明する。
本実施の形態2における、強誘電体メモリにおけるメモリアレイ部の回路構成については、実施の形態1と同様なので詳細説明は割愛する。
以下、本発明の実施の形態2について、図面を参照しながら説明する。
本実施の形態2における、強誘電体メモリにおけるメモリアレイ部の回路構成については、実施の形態1と同様なので詳細説明は割愛する。
図5は、本実施の形態2による不揮発性半導体記憶装置におけるメモリセルの詳細構成、およびプレート電圧生成回路の構成を示す。
図5において、リセットトランジスタQn2のソース、および共通プレート線CPは、それぞれともにプレート電圧生成回路50の出力に接続されており、これらは、同電位に設定される。
図5において、リセットトランジスタQn2のソース、および共通プレート線CPは、それぞれともにプレート電圧生成回路50の出力に接続されており、これらは、同電位に設定される。
本実施の形態2におけるプレート電圧生成回路50は、電源投入時および電源遮断時において、共通プレート線電位を常時1/2VCCレベルに設定する、通常の生成回路である。
また、本実施の形態2は、電源VCC投入時、および遮断時において、強誘電体キャパシタCsへの妨害電圧によるデータ破壊を問題のないレベルに低減するために、上記リセットトランジスタQn2の閾値を、低く設定したものであり、この場合、アクセストランジスタQn1の閾値より低く設定したものである。
本実施の形態2の不揮発性半導体記憶装置におけるメモリセルの断面図を、図6に示す。
図6において、10はP型の半導体基板、11はリセットトランジスタQn2のゲート下(チャネル領域)での閾値調整用の不純物注入領域であり、12はアクセストランジスタQn1のゲート下(チャネル領域)での閾値調整用の不純物注入領域である。
図6において、10はP型の半導体基板、11はリセットトランジスタQn2のゲート下(チャネル領域)での閾値調整用の不純物注入領域であり、12はアクセストランジスタQn1のゲート下(チャネル領域)での閾値調整用の不純物注入領域である。
本実施の形態2では、不純物注入領域11の不純物濃度を、不純物注入領域12の不純物濃度と意図的に異ならしめることで、リセットトランジスタQn2の閾値を、アクセストランジスタQn1の閾値よりも、低く設定する。図6に示される本実施の形態2においては、上記両トランジスタQn2、Qn1がP型の半導体基板上のNチャネル型MOSトランジスタよりなり、この場合、リセットトランジスタQn2のゲート下の不純物注入領域11のB(ボロン)濃度を、アクセストランジスタQn1のゲート下の不純物注入領域12のB濃度より低くすることにより、両トランジスタの閾値を上記の如く設定できる。しかしながらここで、リセットトランジスタQn2の閾値を、アクセストランジスタQn1の閾値より低く設定する手段は、これに限定されるものではなく、トランジスタの形成上考え得るあらゆる手段を、採用することが可能である。
次に、本実施の形態2の、電源VCCの投入、遮断シーケンスを含む読み出し動作時の主要信号のタイミングについて、図3を用いて説明する。
まず、電源VCCの投入と同時に、VCC、またはワード線昇圧レベルと同じ電位を維持するように、ビット線プリチャージ信号BPEと、リセット信号RST0のそれぞれは“H”になる。共通プレート線CPは、電源VCCの投入と同時に、電位上昇を始めるが、前述したように、上昇スピードは一定で(すなわち、本実施の形態2では、図3中の共通プレート線電位CPの推移におけるCP1の傾きが、一定の傾きである)、1/2VCCレベルを維持する。
まず、電源VCCの投入と同時に、VCC、またはワード線昇圧レベルと同じ電位を維持するように、ビット線プリチャージ信号BPEと、リセット信号RST0のそれぞれは“H”になる。共通プレート線CPは、電源VCCの投入と同時に、電位上昇を始めるが、前述したように、上昇スピードは一定で(すなわち、本実施の形態2では、図3中の共通プレート線電位CPの推移におけるCP1の傾きが、一定の傾きである)、1/2VCCレベルを維持する。
次に、ビット線プリチャージ信号BPE、およびリセット信号RST0が“L”になり、リセットトランジスタQn2がオフした後に、選択ワード線WL0は、“H”になる。これにより、アクセストランジスタQn1がオンし、強誘電体キャパシタCsに1/2VCCに相当する電界が印加され、記憶されたデータ極性(ここでは“1”データ)に応じた電荷チャージにより、ビット線BL0の電位が上昇する。ここで、対を成すビット線/BL0には参照電位が印加され、センスアンプイネーブル信号SAEが“H”になることで、ビット線の電位は増幅され、最終的にはデータ線へと読み出されたデータが出力される。
この際の強誘電体メモリにおける読み出し動作は、破壊読出しであるが、センスアンプが活性化している期間に、データは再書き込みされ、ワード線WL0が“L”になった後に、ビット線プリチャージ信号BPE、およびリセット信号RST0が“H”になり、リセットトランジスタQn2は、再びオン状態となる。
一方、電源遮断シーケンスにおいて、共通プレート線CPは、電源VCCの遮断と同時に、電位下降を始めるが、前述したように、その下降スピードは一定で(すなわち、本実施の形態2では、図3中の共通プレート線電位CPの推移におけるCP2の傾きが、一定の傾きである)、1/2VCCレベルを維持する。また、電源VCCの遮断と同時に、ビット線プリチャージ信号BPE、およびリセット信号RST0は、“L”となる。
このような本実施の形態2では、プレート固定型のメモリ動作において、メモリセルの非選択時、または待機時に、強誘電体キャパシタCsに妨害電圧が印加され、データが若干たりとも破壊されることを防止するためにリセットトランジスタQn2を設置しており、このデータ破壊を防止すべき期間においては、該リセットトランジスタQn2がオンして、強誘電体キャパシタCsの一方の電極ノードSTが共通プレート線CPの電位と同電位となり、強誘電体キャパシタCsの両電極間に電界がかかることはないようにしている。
そして、本実施の形態2においては、さらに、上述したように、リセットトランジスタQn2の閾値を、アクセストランジスタQn1の閾値よりも、低く設定している。
図7に、本実施の形態2における、電源投入時のリセット信号RST0、共通プレート線CP、およびストレージノードSTの、電位変化図を示す。
図7に示されるように、電源VCCが投入されると同時に、リセット信号RST0は、“L”からワード線昇圧レベルと同電位(ここではVPP)を、共通プレート線CPは、“L”から1/2VCCレベルを維持しながら電位上昇する。この時、ストレージノードSTの電位は、当初、リセット信号RST0と共通プレート線CPとの電位差が、リセットトランジスタQn2の閾値電圧b2になりリセットトランジスタQn2がオンするまでは、共通プレート線CPの電位よりも低く、図7に示されるa3の期間、ストレージノードSTと共通プレート線CPとの電位差が、強誘電体キャパシタCsの両電極間にかかる。リセットトランジスタQn2がオンした後は、共通プレート線CPと、ストレージノードSTの電位とは、同電位となり、強誘電体キャパシタCsの両電極間に電圧がかかることはない。
図7に示されるように、電源VCCが投入されると同時に、リセット信号RST0は、“L”からワード線昇圧レベルと同電位(ここではVPP)を、共通プレート線CPは、“L”から1/2VCCレベルを維持しながら電位上昇する。この時、ストレージノードSTの電位は、当初、リセット信号RST0と共通プレート線CPとの電位差が、リセットトランジスタQn2の閾値電圧b2になりリセットトランジスタQn2がオンするまでは、共通プレート線CPの電位よりも低く、図7に示されるa3の期間、ストレージノードSTと共通プレート線CPとの電位差が、強誘電体キャパシタCsの両電極間にかかる。リセットトランジスタQn2がオンした後は、共通プレート線CPと、ストレージノードSTの電位とは、同電位となり、強誘電体キャパシタCsの両電極間に電圧がかかることはない。
本実施の形態2においては、リセットトランジスタQn2のゲート下の不純物濃度を調整し、リセットトランジスタQn2の閾値電圧b2を、アクセストランジスタQn1の閾値電圧よりも、低く設定する。リセットトランジスタQn2の閾値電圧b2を低く設定することで、電源投入時に強誘電体キャパシタCsの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較して低減することが可能となるものである。
また、電源遮断時においても、リセットトランジスタQn2の閾値電圧b2を低く設定したことにより、電源投入時におけると同様に、強誘電体キャパシタCsの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較して低減できる効果が得られる。
このような本実施の形態2による不揮発性半導体記憶装置によれば、プレート固定型の強誘電体メモリにおいて、リセットトランジスタQn2を設置し、メモリセルの非選択時または待機時において、該リセットトランジスタQn2がオンして強誘電体キャパシタCsの一方の電極ノードSTが共通プレート線CPの電位と同電位となり、強誘電体キャパシタCsの両電極間に電界がかからないようにするとともに、リセットトランジスタQn2の閾値電圧を低く設定したので、回路設計の複雑化と、レイアウト面積の増大を招くことなく、妨害電圧およびこれによるデータ破壊を影響のないレベルまで低減することが可能であり、ひいてはデータ保持特性に優れた強誘電体メモリを実現することが可能となる。
(実施の形態3)
以下、本発明の実施の形態3による不揮発性半導体記憶装置について、図面を参照しながら説明する。
本実施の形態3における、強誘電体メモリにおけるメモリアレイ部の回路構成については、実施の形態1と同様なので、詳細説明は割愛する。
以下、本発明の実施の形態3による不揮発性半導体記憶装置について、図面を参照しながら説明する。
本実施の形態3における、強誘電体メモリにおけるメモリアレイ部の回路構成については、実施の形態1と同様なので、詳細説明は割愛する。
本実施の形態3におけるプレート電圧生成回路は、実施の形態2におけると同じであり、電源投入時および電源遮断時において、共通プレート線電位を常時1/2VCCレベルに設定する、通常の生成回路である。また、電源VCCの投入、遮断シーケンスを含む読み出し動作時の主要信号のタイミングについても、実施の形態2と同じであるため、詳細説明を割愛する。
本実施の形態3におけるプレート固定型のメモリ動作においては、上記実施の形態2におけると同様に、メモリセルの非選択時または待機時において、強誘電体キャパシタCsに妨害電圧が印加され、データが若干たりとも破壊されることを防止するために、リセットトランジスタQn2が設置され、データ破壊を防止する期間において、リセットトランジスタQn2はオンして、強誘電体キャパシタCsの一方の電極ノードSTが共通プレート線CPの電位と同電位となり、強誘電体キャパシタCsの両電極間に電界がかかることはない。
さらに、本実施の形態3においては、電源VCC投入時、および電源遮断時において、強誘電体キャパシタCsへの妨害電圧によるデータ破壊を問題のないレベルに低減する手段として、リセットトランジスタQn2のゲート電圧を、アクセストランジスタQn1のゲート電圧よりも高く設定している。
図8に、本実施の形態3における、電源投入時のリセット信号RST0、共通プレート線CPおよびストレージノードSTの、電位変化図を示す。
図8において、電源VCCが投入されると同時に、リセット信号RST0は、“L”から電位上昇し、最終的にワード線昇圧レベル(ここではVPP)よりも高い電圧に設定される。共通プレート線CPは、“L”から1/2VCCレベルを維持しながら電位上昇する。この時、ストレージノードSTの電位は、当初リセット信号RST0と共通プレート線CPとの電位差がリセットトランジスタQn2の閾値電圧b1になりリセットトランジスタQn2がオンするまでは、共通プレート線CPの電位よりも低く、図8に示されるa4の期間、ストレージノードSTと共通プレート線CPとの電位差が、強誘電体キャパシタCsの両電極間にかかる。リセットトランジスタQn2がオンした後は、共通プレート線CPとストレージノードSTの電位は同電位となり、強誘電体キャパシタCsの両電極間には電圧はかからない。
図8において、電源VCCが投入されると同時に、リセット信号RST0は、“L”から電位上昇し、最終的にワード線昇圧レベル(ここではVPP)よりも高い電圧に設定される。共通プレート線CPは、“L”から1/2VCCレベルを維持しながら電位上昇する。この時、ストレージノードSTの電位は、当初リセット信号RST0と共通プレート線CPとの電位差がリセットトランジスタQn2の閾値電圧b1になりリセットトランジスタQn2がオンするまでは、共通プレート線CPの電位よりも低く、図8に示されるa4の期間、ストレージノードSTと共通プレート線CPとの電位差が、強誘電体キャパシタCsの両電極間にかかる。リセットトランジスタQn2がオンした後は、共通プレート線CPとストレージノードSTの電位は同電位となり、強誘電体キャパシタCsの両電極間には電圧はかからない。
このように、本実施の形態3では、リセット信号RST0の最終的電圧レベルを、ワード線昇圧レベルVPPよりも高い電圧に設定することで、リセット信号RST0と共通プレート線CPとの電位差がリセットトランジスタQn2の閾値電圧b1に達する時間が、リセット信号RST0の最終的電圧レベルをワード線昇圧レベルVPPと同電位に設定した場合よりも早くなるようにしているので、強誘電体キャパシタCsの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較して低減することが可能となる。
また、図8においては図示していないが、電源遮断時においても、リセット信号RST0の電圧レベルを、ワード線昇圧レベルVPPよりも高い電圧から下降させることで、上記電源投入時におけると同様に、強誘電体キャパシタCsの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較して低減できる効果が得られる。
以上のように、本実施の形態3による不揮発性半導体記憶装置によれば、実施の形態2におけると同様に、リセットトランジスタQn2を設置し、メモリセルの非選択時または待機時において、該リセットトランジスタQn2がオンして強誘電体キャパシタCsの一方の電極ノードSTが共通プレート線CPの電位と同電位となり、強誘電体キャパシタCsの両電極間に電界がかからないようにするとともに、電源VCC投入時、および遮断時において、強誘電体キャパシタCsへの妨害電圧によるデータ破壊を問題のないレベルに低減する手段として、電源投入時におけるリセットトランジスタのゲート制御信号の“H”電位レベルを、アクセストランジスタのゲート制御信号の“H”電位レベルより高く設定し、かつ、電源遮断時におけるリセットトランジスタのゲート制御信号の“H”電位レベルを、アクセストランジスタのゲート制御信号の“H”電位レベルより高く設定するようにしたので、複雑な回路設計と、レイアウト面積の増大を招くことなく、妨害電圧およびこれによるデータ破壊を影響のないレベルまで低減することが可能であり、ひいては、データ保持特性に優れた強誘電体メモリを実現可能である効果が得られる。
(実施の形態3の変形例)
次に、本発明の実施の形態3の変形例について説明する。
図9は、本実施の形態3の変形例による不揮発性半導体記憶装置における電位変化シーケンスを示すものである。
ここで、図9に示す、本実施の形態3の変形例における電源投入時の電位変化シーケンスは、ほぼ前述の図8に示される電源投入時の電位変化シーケンスと同じであるが、この図9の本実施の形態3の変形例においては、電源投入後、ワード線昇圧レベルVPP以上に昇圧したリセット信号RST0の電位を、通常動作開始前に、ワード線昇圧レベルVPPと同じ電位レベル(図9のdの部分)に再設定し、以降の、データ読み出し、またはデータ書き込みの、通常動作サイクルにおけるリセット信号RST0の最高電位レベルを、ワード線昇圧レベルVPPと同一レベルとしているものである。
次に、本発明の実施の形態3の変形例について説明する。
図9は、本実施の形態3の変形例による不揮発性半導体記憶装置における電位変化シーケンスを示すものである。
ここで、図9に示す、本実施の形態3の変形例における電源投入時の電位変化シーケンスは、ほぼ前述の図8に示される電源投入時の電位変化シーケンスと同じであるが、この図9の本実施の形態3の変形例においては、電源投入後、ワード線昇圧レベルVPP以上に昇圧したリセット信号RST0の電位を、通常動作開始前に、ワード線昇圧レベルVPPと同じ電位レベル(図9のdの部分)に再設定し、以降の、データ読み出し、またはデータ書き込みの、通常動作サイクルにおけるリセット信号RST0の最高電位レベルを、ワード線昇圧レベルVPPと同一レベルとしているものである。
このように、本実施の形態3の変形例では、電源投入後のリセット信号の電圧レベルの設定を、上記のように行うことで、通常動作時における消費電力の増加を防ぐことが可能である。また、電源遮断時においても、リセット信号RST0の電圧レベルを、通常動作時の電圧レベルVPPより上昇させ、このリセット信号RST0を再びワード線昇圧レベルVPPよりも高い電圧とした電圧から下降させることで、同様に通常動作における消費電力の増加を防止できる効果が得られる。
以上のように、本実施の形態3の変形例による不揮発性半導体記憶装置によれば、上記実施の形態3の構成において、電源投入後、ワード線昇圧レベルVPP以上に昇圧したリセット信号RST0の電位を、通常動作開始前にワード線昇圧レベルVPPと同じ電位レベルに再設定し、以降のデータ読み出し、またはデータ書き込みの通常動作サイクルにおけるリセット信号RST0の最高電位レベルを、ワード線昇圧レベルVPPと同一レベルとするようにしたので、複雑な回路設計と、レイアウト面積の増大、及び通常動作時における消費電力の増加を招くことなく、妨害電圧、およびこれによるデータ破壊を影響のないレベルまで低減可能であり、ひいては、データ保持特性に優れた強誘電体メモリを実現可能である効果が得られる。
(実施の形態4)
以下、本発明の実施の形態4による不揮発性半導体記憶装置について、図面を参照しながら説明する。
本実施の形態4における、強誘電体メモリにおけるメモリアレイ部の回路構成については、実施の形態1と同様なので詳細説明は割愛する。
以下、本発明の実施の形態4による不揮発性半導体記憶装置について、図面を参照しながら説明する。
本実施の形態4における、強誘電体メモリにおけるメモリアレイ部の回路構成については、実施の形態1と同様なので詳細説明は割愛する。
本実施の形態4におけるプレート電圧生成回路は、実施の形態2におけるプレート電圧生成回路50と同じであり、電源投入時および電源遮断時において、共通プレート線電位を常時1/2VCCレベルに設定する通常の生成回路である。また、電源VCCの投入、遮断シーケンスを含む読み出し動作時の主要信号のタイミングについても、実施の形態2と同じであるため詳細説明を割愛する。
本実施の形態4による不揮発性半導体記憶装置においては、実施の形態2におけると同様に、プレート固定型のメモリ動作において、メモリセルの非選択時または待機時に強誘電体キャパシタCsに妨害電圧が印加されデータが若干たりとも破壊されることを防止するためにリセットトランジスタQn2を設置し、データ破壊を防止する期間において該リセットトランジスタQn2がオンして強誘電体キャパシタCsの一方の電極ノードSTが共通プレート線CPの電位と同電位となり、強誘電体キャパシタCsの両電極間に電界がかかることがないようにするとともに、さらに、電源VCC投入時、および遮断時において、強誘電体キャパシタCsへの妨害電圧の印加をなくしてデータ破壊を防止する手段として、メモリセル領域を、別電位ウェル内に形成し、電源投入時、および電源遮断時は、ウェル電位をフローティングとし、妨害電圧の発生を抑制するようにしている。
本実施の形態4による不揮発性半導体記憶装置におけるメモリセルの断面図を、図10に示す。
図10において、13はP型のウェル、14はP型不純物濃度の濃い拡散層であり、ウェル13を接地するための接合部、15はウェル電位制御用スイッチである。
図10において、13はP型のウェル、14はP型不純物濃度の濃い拡散層であり、ウェル13を接地するための接合部、15はウェル電位制御用スイッチである。
本実施の形態4における強誘電体キャパシタCsにおいては、電圧が印加された場合、必ずリーク電流が存在するため、該キャパシタは抵抗体とみなせる。つまり、共通プレート線CPから、強誘電体キャパシタCs、ストレージノードST、ウェル13、P型拡散層14を経由して接地する、直列抵抗体100が形成される。
本実施の形態4において、ウェル電位制御用スイッチ15がオンした状態のままで、電源投入をした場合、共通プレート線CPの電位が上昇するが、この時、前述の直列抵抗体100を流れるリーク電流が発生し、強誘電体キャパシタCsの電極間には、この電極間の抵抗値により決まる電位差が発生し、これが少なからず妨害電圧となってデータ破壊の原因となる。
本実施の形態4では、電源投入時には、ウェル電位制御用スイッチ15をオフした状態とする。これにより、前述の直列抵抗体100を流れるリーク電流は無くなり、強誘電体キャパシタCsの電極間に電位差は発生せず、妨害電圧によるデータ破壊を防止できる。
図11に、本実施の形態4による不揮発性半導体記憶装置における、電源投入時のリセット信号RST0、共通プレート線CP、およびストレージノードSTの、電位変化図を示す。
図11において、電源VCCが投入されると同時に、リセット信号RST0は、“L”からワード線昇圧と同電位(ここではVPP)になり、共通プレート線CPは、“L”から1/2VCCレベルを維持しながら電位上昇する。
図11において、電源VCCが投入されると同時に、リセット信号RST0は、“L”からワード線昇圧と同電位(ここではVPP)になり、共通プレート線CPは、“L”から1/2VCCレベルを維持しながら電位上昇する。
本実施の形態4では、電源投入時にウェル電位制御用スイッチ15をオフしているため、ストレージノードSTの電位は、共通プレート線CPの電位と同じであり、強誘電体キャパシタCsの両電極間には、電圧がかかることはない。電源投入後は、ウェル電位制御用スイッチ15をオンにし、通常動作を行う。
このように、本実施の形態4においては、電源投入時のウェル電位を、ウェル電位制御用スイッチ15で制御することにより、強誘電体キャパシタCsの両電極間にかかる妨害電圧の発生をなくすようにしたので、データ破壊を防止することが可能となる。また、電源遮断時においても、ウェル電位を、ウェル電位制御用スイッチ15で制御することにより、上記と同様に、妨害電圧の発生をなくして、データ破壊を防止することが可能となる。本実施の形態4においては、このように、メモリ領域を別電位ウェル内に形成し、電源投入時、および電源遮断時において、このウェル電位を制御する手段を採用することにより、複雑な回路設計と、レイアウト面積の増大なしに、妨害電圧、およびこれによるデータ破壊を防止することが可能であり、ひいては、データ保持特性に優れた強誘電体メモリを実現することが可能である。
以上のように、本実施の形態4による不揮発性半導体記憶装置によれば、リセットトランジスタQn2を設置し、データ破壊を防止する期間において、該リセットトランジスタQn2がオンして強誘電体キャパシタCsの一方の電極ノードSTが共通プレート線CPの電位と同電位となり、強誘電体キャパシタCsの両電極間に電界がかからないようにするとともに、メモリセル領域を別電位ウェル内に形成し、電源投入時、および電源遮断時は、ウェル電位を、フローティングとするようにしたので、複雑な回路設計とレイアウト面積の増大を招くことなく、妨害電圧、およびこれによるデータ破壊を影響のないレベルまで低減可能であり、ひいては、データ保持特性に優れた強誘電体メモリを実現可能である効果が得られる。
なお、上記実施の形態4では、P型ウェルは、スイッチ15を介して接地電位に固定しているが、該P型ウェルの固定電位は、接地電位に限らず、接地電位以外の所定の電位としてもよい。
また、上記実施の形態4では、電源投入時および電源遮断時は、ウェル電位をフローティングとするようにしているが、電源投入時および電源遮断時には、該ウェル電位をより高い電位に昇圧するようにしてもよい。
本発明にかかる不揮発性半導体記憶装置は、複雑な回路設計と、レイアウト面積の増大を招くことなしに、妨害電圧の発生を防止する、または影響のないレベルまで妨害電圧の発生を低減することが可能なものであり、妨害電圧によるデータ破壊がない、高信頼性を要求される不揮発メモリを構成するにおいて有用である。
MC メモリセル
S.A センスアンプ
B.P ビット線プリチャージ回路
N+ 不純物濃度の濃いN型拡散層
P+ 不純物濃度の濃いP型拡散層
P− 不純物濃度の薄いP型拡散層
S.A センスアンプ
B.P ビット線プリチャージ回路
N+ 不純物濃度の濃いN型拡散層
P+ 不純物濃度の濃いP型拡散層
P− 不純物濃度の薄いP型拡散層
Claims (19)
- プレート電圧固定型の不揮発性半導体記憶装置であって、
各々が、少なくとも一組の選択トランジスタと不揮発性記憶素子とにより構成された複数のメモリセルが、マトリックス状に配置され、
前記メモリセルは、前記選択トランジスタのゲート電極が選択信号線に、一方の拡散層がビット線に、他方の拡散層が前記不揮発性記憶素子の第1の電極に、それぞれ接続され、前記不揮発性記憶素子の第2の電極が、共通プレート線に接続され、かつ、該共通プレート線と同電位のノードと、前記不揮発性記憶素子の第1の電極との間に、リセットトランジスタが接続され、
電源投入時および電源遮断時における前記共通プレート線の電圧遷移タイミングが、電源電圧の電圧遷移タイミングと同時であり、
前記共通プレート線の電圧遷移期間内に、前記不揮発性記憶素子の第1の電極ノードの電圧がフローティングである期間と、該電圧が固定される期間とが存在し、
前記共通プレート線の電圧遷移期間内において前記電圧が固定される期間は、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しくかつ前記共通プレート線の電圧が一定速度で変化する場合における前記共通プレート線の電圧遷移期間内で前記リセットトランジスタがオンして前記電圧が固定される期間よりも長い、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、
前記リセットトランジスタのゲート電極がリセット信号線に、一方の拡散層が前記不揮発性記憶素子の第1の電極に、他方の拡散層が前記共通プレート線のプレート電圧生成回路の出力に、それぞれ接続され、
前記電源投入時および電源遮断時における前記共通プレート線の電圧遷移期間内において、前記不揮発性記憶素子の第1の電極ノードがフローティングになる期間と電圧固定される期間との切り替えタイミングが、前記リセットトランジスタがオンまたはオフするタイミングで決定される、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項2記載の不揮発性半導体記憶装置において、
前記電源投入時に前記リセットトランジスタがオンするタイミングは、前記共通プレート線の電圧が一定速度で上昇する場合における前記リセットトランジスタがオンするタイミングよりも早くオンするように設定されている、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項2記載の不揮発性半導体記憶装置において、
前記電源遮断時に前記リセットトランジスタがオフするタイミングは、前記共通プレート線の電圧が一定速度で下降する場合における前記リセットトランジスタがオフするタイミングよりも遅くオフするように設定されている、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項3記載の不揮発性半導体記憶装置において、
前記電源投入時において、前記共通プレート線の電圧遷移期間における前記共通プレート線に印加される電圧が、前記不揮発性記憶素子が選択アクセスされる際に該不揮発性記憶素子の第1の電極にかかる最大電圧のほぼ半分よりも低い電圧に設定され、
前記電圧遷移期間後における前記共通プレート線に印加される電圧が、前記最大電圧のほぼ半分の電圧に設定される、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項3記載の不揮発性半導体記憶装置において、
前記電源遮断時において、前記共通プレート線の電圧遷移期間における前記共通プレート線に印加される電圧が、前記不揮発性記憶素子が選択アクセスされる際に前記不揮発性記憶素子の第1の電極にかかる最大電圧のほぼ半分よりも低い電圧に設定される、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項5または請求項6記載の不揮発性半導体記憶装置において、
前記プレート電圧生成回路は、前記電源投入時または電源遮断時における前記共通プレート線の電圧遷移期間での前記共通プレート線の電圧の遷移スピードを可変とする、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項3記載の不揮発性半導体記憶装置において、
前記電源投入時に、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しくかつ前記共通プレート線の電圧が一定速度で上昇する場合における前記リセットトランジスタがオンするタイミングよりも早く前記リセットトランジスタがオンするように、前記リセットトランジスタの閾値が設定されている、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項4記載の不揮発性半導体記憶装置において、
前記電源遮断時に、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しくかつ前記共通プレート線の電圧が一定速度で下降する場合における前記リセットトランジスタがオフするタイミングよりも遅く前記リセットトランジスタがオフするように、前記リセットトランジスタの閾値が設定されている、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項8または請求項9記載の不揮発性半導体記憶装置において、
前記リセットトランジスタの閾値が前記選択トランジスタの閾値よりも低い、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項8または請求項9記載の不揮発性半導体記憶装置において、
前記リセットトランジスタの閾値は、該リセットトランジスタのチャネル領域の不純物濃度を所要の値に設定することにより設定されている、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項3記載の不揮発性半導体記憶装置において、
前記電源投入時に、前記共通プレート線の電圧が一定速度で上昇する場合における前記リセットトランジスタがオンするタイミングよりも早く前記リセットトランジスタがオンするように、前記リセットトランジスタのゲート電圧が制御される、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項4記載の不揮発性半導体記憶装置において、
前記電源遮断時に、前記共通プレート線の電圧が一定速度で下降する場合における前記リセットトランジスタがオフするタイミングよりも遅く前記リセットトランジスタがオフするように、前記リセットトランジスタのゲート電圧が制御される、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項12または請求項13記載の不揮発性半導体記憶装置において、
前記リセットトランジスタのゲート電圧の制御は、前記共通プレート線の電圧遷移期間に制御される該リセットトランジスタのゲート電圧を前記選択トランジスタのゲート電圧よりも高くするものである、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項14記載の不揮発性半導体記憶装置において、
該不揮発性半導体記憶装置の通常動作時における前記リセットトランジスタのゲート電圧を、前記選択トランジスタのゲート電圧と同電位に設定する、
ことを特徴とする不揮発性半導体記憶装置。 - プレート電圧固定型の不揮発性半導体記憶装置であって、
各々が、少なくとも一組の選択トランジスタと、不揮発性記憶素子とにより構成された複数のメモリセルがマトリックス状に配置され、
前記メモリセルはウエル内に形成され、前記選択トランジスタのゲート電極が選択信号線に、一方の拡散層がビット線に、他方の拡散層が前記不揮発性記憶素子の第1の電極に、それぞれ接続され、前記不揮発性記憶素子の第2の電極が共通プレート線に接続され、
電源投入時および電源遮断時における前記共通プレート線の電圧遷移が、電源電圧の遷移タイミングと同時であり、
前記共通プレート線の電圧遷移期間において、前記ウエルの電位は前記共通プレート線の電位に近づくよう制御される、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項16記載の不揮発性半導体記憶装置において、
前記ウェルの電位固定用の拡散層が前記ウェル内に形成され、
前記ウェルの電位固定用の拡散層に接続するスイッチを介して、前記ウェルが接地または所定の電位に電位固定される、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項17記載の不揮発性半導体記憶装置において、
前記電源投入時または電源遮断時における前記共通プレート線の電圧遷移期間においては、前記スイッチがオフされている、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1ないし請求項18のいずれかに記載の不揮発性半導体記憶装置において、
前記不揮発性記憶素子が強誘電体キャパシタである、
ことを特徴とする不揮発性半導体記憶装置。
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CN109390009A (zh) * | 2017-08-10 | 2019-02-26 | 美光科技公司 | 存储器阵列中的单元底部节点复位 |
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WO2023185204A1 (zh) * | 2022-03-31 | 2023-10-05 | 华为技术有限公司 | 一种铁电存储器的控制方法以及相关装置 |
-
2005
- 2005-11-28 JP JP2005342898A patent/JP2007149230A/ja active Pending
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