CN110459546A - 具有铁电晶体管的集成组合件及形成集成组合件的方法 - Google Patents

具有铁电晶体管的集成组合件及形成集成组合件的方法 Download PDF

Info

Publication number
CN110459546A
CN110459546A CN201910380635.1A CN201910380635A CN110459546A CN 110459546 A CN110459546 A CN 110459546A CN 201910380635 A CN201910380635 A CN 201910380635A CN 110459546 A CN110459546 A CN 110459546A
Authority
CN
China
Prior art keywords
semiconductor material
body region
digital line
insulating
integrated assemblies
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910380635.1A
Other languages
English (en)
Inventor
K·M·卡尔达
刘海涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110459546A publication Critical patent/CN110459546A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及具有铁电晶体管的集成组合件及形成集成组合件的方法。一些实施例包含集成组合件，其在第一比较数字线与第二比较数字线之间具有铁电晶体管主体区域。载流子储层结构通过沿所述第一比较数字线的侧传递的延伸部与所述铁电晶体管主体区域耦合。一些实施例包含具有在载流子储层结构之上的导电结构的集成组合件。所述导电结构的底部通过绝缘区域与所述载流子储层结构间隔。铁电晶体管在所述导电结构之上。一些实施例包含形成集成组合件的方法。

Description

具有铁电晶体管的集成组合件及形成集成组合件的方法
技术领域
本发明涉及具有含耦合到载流子储层的主体区域的铁电晶体管的集成组合件及形成集成组合件的方法。
背景技术
存储器是一种类型的集成电路，且用于计算机系统中以存储数据。存储器可被制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称为位线、数据线、感测线或数据/感测线)及存取线(其也可称为字线)写入或读取存储器单元。数字线可沿阵列的列使存储器单元导电地互连，且存取线可沿阵列的行使存储器单元导电地互连。
存储器单元可为易失性或非易失性的。非易失性存储器单元可在延长的时间周期(包含计算机被关掉时)内存储数据。易失性存储器发生耗散且因此需要被刷新/重写，在许多情况下每秒进行多次。无论如何，存储器单元经配置以在至少两种不同可选择状态中保持或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两种以上级别或状态的信息。
铁电场效应晶体管(FeFET)可用作存储器单元。明确来说，FeFET可具有对应于FeFET内的铁电材料的两种不同极化模式的两种可选择存储器状态。不同极化模式特征可为(例如)不同阈值电压(Vt)或所选择的操作电压的不同沟道导电性。FeFET的铁电极化模式可在缺乏电力的情况下保持(至少保持可测量的持续时间)。
一种类型的铁电晶体管是金属铁电金属绝缘体半导体(MFMIS)晶体管。此类型的铁电晶体管在金属(M)与半导体衬底(S)之间具有栅极电介质(绝缘体I)。此类型的铁电晶体管在金属之上还具有铁电(F)材料，且在铁电材料之上具有栅极(通常包括金属M)。在操作中，跨铁电材料的电场用于将铁电材料从一种极化模式切换到另一极化模式。铁电晶体管包括一对源极/漏极区域及在所述源极/漏极区域之间的沟道区域。跨沟道区域的导电性受铁电材料的极化模式影响。另一类型的铁电晶体管是金属铁电绝缘体半导体(MFIS)；其中铁电材料直接触碰绝缘体(即，其中在铁电材料与绝缘体之间不存在中介金属)。
沟道区域可被视为含于铁电晶体管的主体区域内。在编程操作期间，载流子(空穴及电子)迁移到主体区域中及迁移出主体区域。
期望开发可被快速编程的铁电晶体管，且其可扩展到不断增加的集成水平。已证明，用常规铁电晶体管配置难以实现所期望的快速编程。
可期望开发解决上述问题的新颖铁电晶体管，及利用此类晶体管开发新颖存储器阵列架构。
发明内容
本发明的一方面涉及一种集成组合件，其包括：铁电晶体管主体区域，其在第一比较数字线与第二比较数字线之间；及载流子储层结构，其通过沿所述第一比较数字线的侧传递的延伸部与所述铁电晶体管主体区域耦合。
在本发明的另一方面中，一种集成组合件包括：载流子储层结构之上的导电结构；所述导电结构的底部表面通过绝缘区域与所述载流子储层结构间隔；所述导电结构之上的铁电晶体管；所述铁电晶体管具有在所述导电结构之上且与所述导电结构电耦合的底部源极/漏极区域，具有在所述底部源极/漏极区域之上的主体区域，且具有在所述主体区域之上的顶部源极/漏极区域；及延伸部，其沿所述导电结构的侧从所述载流子储层结构向上延伸到所述主体区域的底部；所述延伸部经配置以将载流子从所述载流子储层结构提供到所述主体区域。
在本发明的又另一方面中，一种集成组合件包括：载流子储层结构；所述载流子储层结构之上的第一比较数字线；所述第一比较数字线沿第一方向延伸；所述第一比较数字线之上的铁电晶体管主体区域；延伸部，其从所述载流子储层结构延伸到所述铁电晶体管主体区域；所述延伸部经配置以将载流子提供到所述铁电晶体管主体区域；所述铁电晶体管主体区域之上的第二比较数字线；所述第二比较数字线沿所述第一方向延伸；字线，其邻近所述铁电晶体管主体区域且通过包括铁电材料的中介区域与所述铁电晶体管主体区域间隔；所述字线沿与所述第一方向相交的第二方向延伸；且所述铁电晶体管主体区域被包括在存储器阵列的存储器单元中；所述存储器单元中的每一者包括所述铁电晶体管主体区域中的一者。
在本发明的又另一方面中，一种形成集成组合件的方法包括：形成堆叠，其以升序包括第一半导体材料、绝缘材料及第二半导体材料；所述第一半导体材料是p型掺杂或n型掺杂的，且所述第二半导体材料是p型掺杂及n型掺杂中的另一者；将所述绝缘材料及所述第二半导体材料图案化成沿第一方向延伸的轨；所述轨通过间隙与彼此间隔；所述第一半导体材料的区域沿所述间隙的底部外围暴露；所述轨具有沿所述间隙的侧壁；沿所述轨的所述侧壁形成第一绝缘间隔件；沿所述第一绝缘间隔件形成半导体延伸部；所述半导体延伸部包括第三半导体材料且直接抵靠所述第一半导体材料的所述区域；所述半导体延伸部及所述第一绝缘间隔件使所述间隙变窄；在所述变窄的间隙内形成第二绝缘间隔件；形成跨所述轨、所述第一绝缘件、所述半导体延伸部及所述第二绝缘间隔件延伸的平坦化表面；在所述平坦化表面之上且直接抵靠所述平坦化表面形成第四半导体材料；形成延伸穿过所述第四半导体材料到所述第二绝缘间隔件的狭缝；所述狭缝沿所述第一方向线性地延伸；在所述狭缝内形成绝缘面板；形成延伸穿过所述第四半导体材料及所述绝缘面板的沟槽；所述沟槽沿与所述第一方向相交的第二方向延伸；所述沟槽将所述第四半导体材料图案化成晶体管主体区域；沿所述晶体管主体区域的侧壁形成铁电材料；及沿所述铁电材料形成字线；所述字线沿所述第二方向延伸。
附图说明
图1、1A及1B是包括实例存储器阵列的实例存储器单元的实例组合件的区域的视图。图1是所述组合件的图解俯视图。图1A及1B分别是沿图1的线A-A及B-B的图解横截面侧视图。
图2是实例多板层组合件的图解横截面侧视图。
图3到13是用于制造包括实例存储器阵列的实例组合件的实例方法的实例工艺阶段处的实例构造的图解俯视图。
图3A到13A是沿图3到13的线A-A的图解横截面侧视图。
图3B到13B是沿图3到13的线B-B的图解横截面侧视图。
具体实施方式
一些实施例包含认识到常规铁电晶体管的问题在于此类晶体管的主体区域是“浮动的”，且明确来说，与载流子(空穴或电子)源隔离。此在编程操作期间可能成为问题，因为编程操作的速度的限制因素可以是载流子在晶体管的主体区域内刷新的速率。铁电晶体管可为p沟道装置(即，可具有p型源极/漏极区域，且具有操作以在p型源极/漏极区域之间传导空穴的沟道)，或可为n沟道装置(即，可具有n型源极/漏极区域，且具有操作以在n型源极/漏极区域之间传导电子的沟道)。源极/漏极区域可在编程操作期间将一种类型的载流子提供到铁电晶体管的主体区域(针对p沟道装置是空穴，针对n沟道装置是电子)，但其它类型的载流子将来自邻近主体区域的块状材料。在常规结构中，浮动主体区域与块状材料过度隔离而无法快速补充此其它类型的载流子；且性能受损。一些实施例包含其它载流子的储层。储层与铁电晶体管的主体区域直接耦合以改进性能(例如，增加编程速度)。参考图1到13描述实例实施例。
作为初步事项，应注意，部分图式展示各种不同掺杂剂水平；且利用部分或全部标识p+、p、p-、n-、n及n+来区分所述水平。识别为p+、p及p-的区域之间的掺杂剂浓度的差异通常如下。p+区域具有至少约1020原子/cm3的掺杂剂浓度，p区域具有从约1014到约1018原子/cm3的掺杂剂浓度，且p-区域具有约或小于1016原子/cm3的掺杂剂浓度。识别为n-、n及n+的区域将分别具有类似于上文关于p-、p及p+区域描述的掺杂剂浓度，当然，不同的是n区域其中将具有与p区域相反类型的导电性增强掺杂剂。应注意，术语“p”及“n”在本文可用于指掺杂剂类型及相对掺杂剂浓度两者。应理解，术语“p”及“n”仅指掺杂剂类型且不指相对掺杂剂浓度，除了当明确陈述所述术语指相对掺杂剂浓度时外。因此，出于解译本发明及以下权利要求书的目的，应理解，术语“p型掺杂”及“n型掺杂”是指区域的掺杂剂类型且不指相对掺杂剂水平。因此，p型掺杂区域可经掺杂到上文论述的p+、p及p-掺杂剂水平的任何者，且类似地，n型掺杂区域可经掺杂到上文论述的n+、n及n-掺杂剂水平的任何者。
参考图1到1B，以俯视图(图1)及一对横截面侧视图(图1A及1B)展示集成组合件10的区域。构造包含多个字线(WL-1、WL-2、WL-3、WL-4及WL-5)，其中在图1的俯视图中以虚线视图(即，幻像)展示此类字线以指示它们在其它材料下方。字线中的每一者包括彼此平行延伸的一对导电结构。每一字线的导电结构在图1到1B的视图外的位置中彼此耦合。
所述构造还包含布置为成对组(DL-1T/DL-1C、DL-2T/DL-2C、DL-3T/DL-3C、DL-4T/DL-4C、DL-5T/DL-5C及DL-6T/DL-6C)的多个比较数字线。每一成对组可被视为包括真数字线(例如，DL-1T)及互补数字线(例如，DL-1C)。术语“真”及“互补”是任意的。个别组的真及互补数字线的电值(例如，DL-1T及DL-1C的电值)在与此组相关联的存储器单元的读取/写入操作期间被一起利用。在图1的俯视图中以虚线视图展示互补数字线(例如，DL-1C)以指示它们在其它材料下方。在一些实施例中，真比较数字线(例如，DL-1T)可称为第一比较数字线，且互补比较数字线(例如，DL-1C)可称为第二比较数字线。
字线(例如，WL-1)沿由轴5(沿图1的俯视图展示)表示的第一方向延伸，且比较数字线(例如，DL-1C)沿由轴7(也沿图1的俯视图展示)表示的第二方向延伸。轴7的第二方向与轴5的第一方向相交。在说明的实施例中，轴7的第二方向基本上正交于轴5的第一方向(其中术语“基本上正交”意味着在合理的制造及测量公差内正交)。术语“第一方向”及“第二方向”是任意的；且在一些实施例中，轴7的方向可称为第一方向，而轴5的方向称为第二方向。
铁电晶体管12被布置成阵列。在一些实施例中，字线(例如，WL-1)可被视为沿此阵列的行延伸，且比较数字线(例如，DL-1T)可被视为沿阵列的列延伸。
每一铁电晶体管包括下(即，底部)源极/漏极区域14及上(即，顶部)源极/漏极区域16。在一些实施例中，个别铁电晶体管12的下及上源极/漏极区域中的一者可称为第一源极/漏极区域，且另一者可称为第二源极/漏极区域。
在说明的实施例中，将源极/漏极区域14及16展示为n型掺杂；且因此，铁电晶体管12是n沟道装置。在其它实施例中，源极区域14及漏极区域16可为p型掺杂，使得铁电晶体管12是p沟道装置。上源极/漏极区域16与上比较数字线(例如，DL-3C)电耦合；且在展示的实施例中，直接抵靠上比较数字线的底部表面。下源极/漏极区域14与下比较数字线(例如，DL-3T)电耦合；且在展示的实施例中，直接抵靠下比较数字线的顶部表面。
每一铁电晶体管具有在源极/漏极区域14与16之间的主体区域18。在一些实施例中，上源极/漏极区域16及主体区域18可被包括在半导体材料22的垂直柱20中。底部源极/漏极区域14在半导体材料24的线内延伸。半导体材料22及24可包括任何合适的半导体材料；包含(例如)硅、锗、III/V半导体材料(例如磷化镓)、半导体氧化物等中的一或多者。术语“III/V半导体材料”是指具有从周期表的III及V族选择的元素的半导体材料。半导体材料22及24可为与彼此相同的组合物，也可为与彼此不同的组合物。在一些实施例中，半导体材料22及24两者都包括硅，基本上由硅组成，或由硅组成。源极/漏极区域(14、16)与主体区域(18)之间的结可在任何合适的位置中。
铁电晶体管12中的每一者的主体区域18在第一比较数字线(例如，DL-3T)与第二比较数字线(DL-3C)之间。
字线(例如，WL-2)包括导电字线材料23。此导电材料可包括任何合适的导电组合物，例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。
字线(例如，WL-2)邻近晶体管主体区域18；且通过包括栅极电介质材料26及MFM堆叠28的中介区域与主体区域18间隔(如图1A中展示)。
栅极电介质材料26可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅、高k电介质材料及低k电介质材料中的一或多者(其中术语高k意味着大于二氧化硅的介电常数的介电常数，且术语低k意味着低于二氧化硅的介电常数的介电常数)。
MFM堆叠28包括一对含金属材料之间的铁电材料。MFM堆叠28内的个别材料未被标记以便简化图，且代替地，堆叠28内的各种材料之间的大致边界用虚线来图解指示。MFM堆叠28内的含金属材料可包括任何合适的金属或含金属组合物；包含(例如)钨、钛、氮化钛等中的一或多者。堆叠28内的铁电材料可包括任何合适的组合物或组合物的组合；且可(例如)包括从由以下各物组成的群组选择的一或多个材料，基本上由所述一或多个材料组成或由所述一或多个材料组成：过渡金属氧化物、锆、氧化锆、铪、氧化铪、锆钛酸铅、氧化钽及钛酸锶钡；且其中具有掺杂剂，掺杂剂包括硅、铝、镧、钇、铒、钙、镁、锶及稀土元素中的一或多者。可以任何合适的配置提供铁电材料；例如(举例来说)单一均质材料或两种或两种以上离散分离材料的层压。MFM堆叠可用于MFMIS配置中。在一些实施例中，可用适合用于MFIS配置中的MF堆叠取代MFM堆叠。
绝缘材料30在字线之上且在字线之间(如图1A中展示)。绝缘材料30可包括任何合适的组合物；且在一些实施例中，可包括氧化硅，基本上由氧化硅组成，或由氧化硅组成。绝缘材料30经配置为沿与字线(例如，WL-2)相同的方向延伸的线。绝缘材料30沿图1A的横截面使晶体管主体区域18与彼此分离。
图1B展示绝缘面板32，其沿所说明的横截面使晶体管主体区域18与彼此分离。此类面板可沿与比较数字线(例如，DL-2C)相同的方向线性地延伸。面板32包括绝缘材料34。绝缘材料34可包括任何合适的组合物；且在一些实施例中，可包括氧化硅，基本上由氧化硅组成，或由氧化硅组成。
下数字线(例如，DL-3T)各自包括底部表面33及侧壁表面35(仅相对于数字线DL-3T进行标记以便简化图)。下数字线(例如，DL-3T)延伸到绝缘材料36中。因此，绝缘材料36的区域在下数字线下方，且绝缘材料36的其它区域是沿下数字线的侧壁表面35。
载流子储层结构38在绝缘材料36下方。在一些实施例中，下数字线(例如，DL-3T)可被视为载流子结构38之上的导电结构的实例。在展示的实施例中，此类导电结构通过包括绝缘材料36的绝缘区域与载流子储层结构38间隔。
载流子储层结构可为所期望载流子(例如，空穴或电子)的源。在所说明的其中铁电晶体管12是n沟道装置的实施例中，储层38是p型掺杂的且经配置为空穴储层。在其中铁电晶体管是p沟道装置的其它实施例中，储层38将是n型掺杂的且经配置为电子储层。
载流子储层结构38包括半导体材料40。半导体材料40可包括任何合适的组合物；包含(例如)硅、锗、III/V半导体材料、半导体氧化物等中的一或多者。半导体材料40可包括与晶体管主体区域18的材料22相同的半导体组合物，或可包括与晶体管主体区域的材料22不同的半导体组合物。在一些实施例中，半导体材料22及40两者都可包括硅，基本上由硅组成，或由硅组成。
载流子储层结构38的半导体材料40展示为掺杂到p+掺杂剂水平；且在一些实施例中，可用一或多个适当p型掺杂剂掺杂到至少约1x1020原子/cm3的浓度。
延伸区域(在本文也简称为延伸部)44从载流子储层结构38延伸到晶体管主体区域18，如图1B中展示。延伸区域44被展示为包括与载流子储层结构38相同的半导体材料40。在其它实施例中，延伸区域44可包括与储层结构38不同的半导体材料。
延伸区域44被展示为掺杂到“p”掺杂剂水平。在一些实施例中，延伸区域44可用一或多种适当的p型掺杂剂掺杂到至少约1x1017原子/cm3的浓度。在一些实施例中，可省略沿比较数字线(例如，DL-3T)的侧壁35的绝缘材料36，使得延伸区域44直接接触侧壁35。在此类实施例中，可期望将延伸区域内的掺杂剂水平保持为相对较低(即，例如，在从约1x1017原子/cm3到约5x1018原子/cm3的范围内)，以便减小比较数字线(例如，DL-3T)与延伸部44之间的可能齐纳(Zener)泄漏。在所展示的其中绝缘材料36使延伸区域44与数字线(例如，DL-3T)的侧壁35间隔的实施例中，延伸区域可具有更高掺杂剂水平；且可(例如)具有至少约1x1020原子/cm3的掺杂剂水平。
延伸区域44具有与载流子储层结构38相同的掺杂剂类型。因此，在一些实施例中，延伸区域44可为p型(如展示)，且在其它实施例中它们可为n型。
成对的数字线组(例如，DL-1T/DL-1C)中的每一者的真及互补比较数字线(例如，DL-1T及DL-1C)与装置46电耦合。此装置46可为用于在读取操作期间比较真数字线(例如，DL-1T)的电性质与比较数字线(例如，DL-1C)的电性质的感测放大器。替代地或另外，装置46可用于在编程(即，写入)操作期间将所期望电性质赋予给真及互补比较数字线(例如，DL-1T及DL-1C)。尽管全部成对的数字线组(例如，DL-1T/DL-1C)都展示为延伸到相同装置46，但在其它实施例中，数字线组中的一或多者可延伸到与数字线组的其它者不同的装置。
铁电晶体管12中的每一者可视为被包括在存储器单元48中；其中此类存储器单元一起形成存储器阵列50。每一存储器单元通过一组真/互补数字线(例如，DL-3T/DL-3C)及字线(例如，WL-3)中的一者唯一地寻址。
出于描述存储器单元的操作的目的，存储器单元48中的一者被标示为存储器单元48a。应理解，标记48a不用于指示存储器单元48a与其它存储器单元48之间的任何差异；且一般来说，全部存储器单元都将与彼此基本上相同(其中术语“基本上相同”意味着在合理的制造及测量公差内相同)。
存储器单元48a可通过操作字线WL-3及数字线组DL-3T/DL-3C以在主体区域18内(且明确来说，沿邻近字线WL-3的沟道区域)形成电子而被编程成第一存储器状态(所谓的“1”状态)。在所说明的实施例(其中存储器单元48a包括所说明的n沟道铁电晶体管12)中，电子可由n型掺杂的源极/漏极区域14及16提供。存储器单元48a可通过操作字线WL-3及数字线组DL-3T/DL-3C以在主体区域18内(且明确来说，沿邻近字线WL-3的沟道区域)形成空穴而被编程成第二存储器状态(所谓的“0”状态)。在所说明的实施例(其中存储器单元48a包括所说明的n沟道铁电晶体管12)中，可通过使空穴扩散通过延伸部44而从载流子储层结构38提供此类空穴。因此，延伸部44经配置以将载流子从载流子储层结构38提供到主体区域18。
载流子储层结构38被展示为耦合到装置52，装置52将适当的电性质提供到载流子储层结构38以使载流子能够在编程操作期间容易地流到主体区域18。在所说明的其中由载流子储层结构提供的载流子是空穴的实施例中，装置52可提供小于零的参考电压(即，负参考电压)。在其它实施例中，铁电晶体管12可为p沟道装置，且由载流子储层结构提供的载流子可为电子。在此类实施例中，装置52可提供大于零的参考电压(即，正参考电压)。在一些实施例中，载流子储层结构可被保持除了上文描述的电压外的其它合适的参考电压；例如(举例来说)约接地的参考电压。
在展示的实施例中，上比较数字线(例如，DL-3C)由绝缘材料54覆盖。此绝缘材料可包括任何合适的组合物或组合物的组成；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
存储器阵列50由基底56支撑。基底56可包括半导体材料；且可(例如)包括单晶硅，基本上由单晶硅组成，或由单晶硅组成。基底56可称为半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，包含(但不限于)块状半导电材料，例如半导电晶片(单独或在包括其它材料的组合件中)，及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些应用中，基底56可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含(例如)耐火金属材料、屏障材料、扩散材料、绝缘体材料等中的一或多者。
在基底56与载流子储层结构38之间提供间隙以指示在基底56与载流子储层结构38之间可存在其它材料及/或组件。然而，应理解，在一些实施例中，载流子储层结构38的半导体材料40可与基底56的半导体材料共同延伸。
在一些实施例中，存储器阵列50可视为被包括在板层58中。如果此板层的主要应用是存储器，那么此板层可称为存储器板层。装置46及52可为或可不为板层58的部分；且基底56可为或可不为板层58的部分。板层58可为图2中所展示的多板层架构(组合件)60的部分。明确来说，所说明的多板层架构包括板层58以及另外的两个板层62及64。一般来说，多板层架构将包括除了板层58外的至少一个其它板层。其它板层可以是也可以不是存储器板层。如果其它板层包括存储器，那么此存储器可利用具有类似于图1到1B的晶体管12的铁电晶体管的存储器单元。在此类实施例中，板层58的存储器单元48可称为具有第一铁电晶体管主体区域的第一存储器单元，且额外板层的存储器单元可称为具有第二铁电晶体管主体区域的第二存储器单元。
板层58被展示为在图2的多板层架构60中的最底部板层，但应理解，板层58可在相对于多板层架构中的其它板层的任何合适的位置中。
图1到1B的集成组合件可通过任何合适的处理形成。图3到13说明实例处理。
参考图3到3B，展示处于可在上文参考图1到1B描述的存储器阵列50的制造期间利用的工艺阶段的组合件10。图3到3B的组合件10包含载流子储层结构38的半导体材料40、绝缘材料36、导电数字线材料66及半导体材料24。在一些实施例中，材料40、36、66及24可被视为在堆叠68内。在一些实施例中，此堆叠可被视为以升序包括第一半导体材料40、绝缘材料36、导电数字线材料66及第二半导体材料24。
半导体材料40及24被展示为分别是p型掺杂及n型掺杂的，以最终形成上文参考图1到1B描述的具有n沟道铁电晶体管的类型的构造；但应理解，在其它实施例中，材料40及24的掺杂剂类型可颠倒，使得材料40是n型掺杂的且材料24是p型掺杂的，且最终形成的构造将具有p沟道铁电晶体管而非n沟道铁电晶体管。材料24被适当地掺杂以用于上文参考图1到1B描述的类型的下源极/漏极区域14中。
数字线材料66可包括任何合适的导电组合物，例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，数字线材料将包括金属(例如，钛、氮化钛、硅化钛、钨、氮化钨、硅化钨等中的一或多者)且将称为含金属数字线材料。
在图3到3B的处理阶段，载流子储层结构38未被展示为耦合到装置52(上文参考图1到1B描述)。在一些实施例中，可在图3到3B的处理阶段存在此耦合，且在其它实施例中，可在后一处理阶段提供此耦合。
在图3到3B的处理阶段未展示上文参考图1到1B描述的基底56以便简化图，但应理解，可存在此基底。
参考图4到4B，材料36、66及24经图案化成沿轴7的方向延伸的轨70(其中相对于图4的俯视图展示此轴)。材料可利用任何合适的方法图案化。例如，掩模(未展示)可被提供在构造10之上以定义轨的位置，接着，可利用一或多个合适的蚀刻来图案化轨，且最后可移除掩模以留下图4到4B说明的构造。在一些实施例中，在图4到4B的处理阶段可保留掩模的至少一部分以在后续处理阶段期间保护半导体材料24的上表面。
轨70通过间隙72与彼此间隔。间隙72延伸到半导体材料40的上表面41，且使此上表面暴露。在一些实施例中，材料40的经暴露上表面可被视为是沿间隙72的底部外围。
轨70的形成将数字线材料66图案化成第一比较数字线DL-1T、DL-2T、DL-3T、DL-4T、DL-5T及DL-6T。
参考图5到5B，绝缘间隔件74沿轨70的侧壁形成。绝缘间隔件包括绝缘材料76。绝缘材料76可为任何合适的绝缘材料。在一些实施例中，绝缘材料36及76可为与彼此相同的组合物，且在其它实施例中，可为与彼此不同的组合物。在一些实施例中，绝缘材料36及76两者都可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。在一些实施例中，绝缘材料36及76中的一者可包括二氧化硅；而另一者包括高k电介质材料或低k电介质材料。
在一些实施例中，绝缘间隔件74可称为第一绝缘间隔件以区分其与在后续工艺步骤中形成的其它绝缘间隔件。
绝缘间隔件74可通过任何合适的处理形成。例如，可提供材料76的一层以沿轨的侧壁延伸于轨70之上且跨间隙72；且接着，此层可经各向异性地蚀刻以形成间隔件74。
参考图6到6B，半导体延伸部44(即，延伸区域)沿绝缘间隔件74形成。半导体延伸部44包括半导体材料78。半导体材料78可称为第三半导体材料以区分其与第一半导体材料40及第二半导体材料24。
半导体延伸部44可通过任何合适的处理形成。例如，可提供半导体材料78的一层以沿间隔件74的侧壁延伸于轨70之上且跨间隙72，且接着，此层可经各向异性地蚀刻以形成所说明的半导体延伸部44。
半导体延伸部44的半导体材料78直接接触载流子储层结构38的上表面41。
半导体延伸部44可被掺杂到任何合适的掺杂剂类型及浓度；其中上文参考图1到1B论述实例掺杂剂类型及浓度。延伸部44的半导体材料78可为与载流子储层结构38的半导体材料40相同的组合物，或可为与半导体材料40不同的组合物。
半导体延伸部44及间隔件74使间隙72变窄。
参考图7到7B，绝缘间隔件80形成于变窄的间隙72内(此类变窄的间隙在图6B中展示)。绝缘间隔件80可称为第二间隔件以区分其与第一绝缘间隔件74。
绝缘间隔件80包括绝缘材料82。绝缘材料82可与绝缘材料76及36中的一者或两者相同；或可与绝缘材料76及36中的一者或两者不同。在一些实施例中，绝缘材料36、76及82全都包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
平坦化表面81经形成以延伸跨轨70、第一绝缘间隔件74、半导体延伸部44及第二绝缘间隔件80。平坦化表面81可利用任何合适的处理形成；且在一些实施例中，可利用化学机械抛光(CMP)形成。
参考图8到8B，半导体材料22形成于平坦化表面81之上且直接抵靠平坦化表面81。半导体材料22可包括上文参考图1到1B描述的相同组合物。在一些实施例中，半导体材料22可称为第四半导体材料以区分其与第一半导体材料40、第二半导体材料24及第三半导体材料78。在一些实施例中，第一、第二、第三及第四半导体材料全都可包括与彼此相同的组合物。例如，第一半导体材料40、第二半导体材料24、第三半导体材料78及第四半导体材料22全都可包括硅。在其它实施例中，第一半导体材料40、第二半导体材料24、第三半导体材料78及第四半导体材料22中的至少一者可包括与第一半导体材料40、第二半导体材料24、第三半导体材料78及第四半导体材料22中的另一者不同的组合物。例如，在一些实施例中，第一半导体材料40、第二半导体材料24、第三半导体材料78及第四半导体材料22中的一者可包括硅，且这些材料中的另一者可包括锗、III/V半导体材料或半导体氧化物。
在所说明的实施例中，半导体材料22的上区域被掺杂有上源极/漏极区域16的掺杂剂；其中上文参考图1到1B论述上源极/漏极区域。上源极/漏极区域16内的掺杂剂被展示为是n型掺杂剂，但在其它实施例中，可为p型掺杂剂。
参考图9到9B，形成延伸穿过第四半导体材料22到绝缘间隔件80的狭缝84。所述狭缝沿轴7的方向线性地延伸(相对于图9的俯视图展示)。
狭缝84可通过任何合适的处理形成。例如，经图案化掩模(未展示)可被提供在构造10之上以定义狭缝的位置，接着，可通过合适的蚀刻穿过材料22蚀刻出狭缝，且接着，掩模可被移除以留下图9到9B说明的构造。
参考图10到10B，绝缘面板86形成于狭缝84内(图9到9B)。绝缘面板86包括绝缘材料88。此绝缘材料可包括任何合适的组合物或组合物的组合。在一些实施例中，绝缘材料36、76、82及88将为与彼此相同的组合物；且可(例如)全都包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。在其它实施例中，绝缘材料36、76、82及88中的至少一者将是与绝缘材料36、76、82及88中的至少另一者不同的组合物。例如，材料36、76、82及88中的一者可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成；且材料中的另一者可包括氮化硅、氧化铝、低k氧化物、氧化铪、氧化锌等中的一或多者，基本上由所述一或多者组成，或所述一或多者组成。
参考图11到11B，形成延伸穿过第四半导体材料22及绝缘面板86的沟槽90。沟槽90沿轴5的方向延伸(相对于图11的俯视图展示)。
沟槽90可通过任何合适的处理形成。例如，经图案化掩模(未展示)可被提供在构造10之上以定义沟槽90的位置；可利用一或多种蚀刻在定义的位置内形成沟槽；且接着，掩模可被移除以留下图11到11B说明的构造。
沟槽90将半导体材料22图案化成上文参考图1到1B描述的晶体管主体区域18。
参考图12到12B，栅极电介质材料26、MFM堆叠28及导电字线材料23在沟槽90内形成且被图案化(其中此类沟槽被展示于图11到11B中)以形成类同于上文参考图1到1B描述的结构的结构。可利用现在已知或尚待开发的任何合适的处理在沟槽内形成及图案化材料。一般技术人员将容易地辨识常规方法，其可用于将栅极电介质材料26、MFM堆叠28及导电字线材料23形成为类同于或基本上相同于图12到12B说明的结构的结构。MFM堆叠可用于MFMIS配置中。在一些实施例中，可用适合用于MFIS配置中的MF堆叠取代MFM堆叠。
字线材料23形成上文参考图1到1B描述的字线WL-1、WL-2、WL-3、WL-4及WL-5。
MFM堆叠28包括上文参考图1到1B描述的类型的铁电材料及含金属材料。
参考图13到13B，数字线材料92形成在半导体材料22之上；且被图案化成第二比较数字线DL-1C、DL-2C、DL-3C、DL-4C、DL-5C及DL-6C。数字线材料92可包括上文关于数字线材料66描述的组合物中的任何者。在一些实施例中，数字线材料66及92可分别称为第一及第二数字线材料。在一些实施例中，第一数字线材料66及第二数字线材料92两者可包括金属；且因此，此可分别称为第一及第二含金属数字线材料。
第二比较数字线DL-1C、DL-2C、DL-3C、DL-4C、DL-5C及DL-6C可被视为经配置为沿轴7的方向延伸的轨。在一些实施例中，此类轨可称为第二轨以区分其与上文参考图4到4B描述的第一轨70。
第二比较数字线DL-1C、DL-2C、DL-3C、DL-4C、DL-5C及DL-6C可以上文参考图1到1B描述的方式与第一比较数字线DL-1T、DL-2T、DL-3T、DL-4T、DL-5T及DL-6T成对。
图13到13B的构造包括具有上文参考图1到1B描述的类型的存储器单元48的存储器阵列50。
上文论述的组合件及结构可用于集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可被并入到电子系统中。此类电子系统可用于(例如)存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围系统中的任何者，例如(举例来说)相机、无线装置、显示器、芯片集、机顶盒、游戏、发光装置、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另外指定，否则本文描述的各种材料、物质、组合物等可用现在已知或尚待开发的任何合适的方法形成，包含(例如)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中，所述术语视为是同义的。在一些例子中，利用术语“电介质”，且在其它例子中，利用术语“绝缘”(或“电绝缘”)，在本发明内可提供语言变化以简化随附权利要求书内的前提基础，且不用于指示任何显著化学或电差异。
图中的各种实施例的特定定向仅出于说明性目的，且在一些应用中，实施例可相对于展示的定向旋转。本文提供的描述及以下权利要求书涉及在各种特征之间具有描述的关系的任何结构，无论所述结构是否处于图的特定定向中或是否相对于此定向旋转。
除非另外指定，附随说明的横截面图仅展示横截面的平面内的特征，且不展示横截面的平面后的材料，以便简化所述图。
当在上文结构被称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，其可直接在另一结构上，或也可存在中介结构。相比之下，当结构被称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。
结构(例如，层、材料等)可称为“垂直延伸”以指示所述结构通常从下部基底(例如，衬底)向上延伸。垂直延伸结构可基本上正交于所述基底的上表面延伸，或不正交于所述基底的上表面延伸。
一些实施例包含集成组合件，其在第一比较数字线与第二比较数字线之间具有铁电晶体管主体区域。载流子储层结构通过沿所述第一比较数字线的侧传递的延伸部与所述铁电晶体管主体区域耦合。
一些实施例包含具有在载流子储层结构之上的导电结构的集成组合件。所述导电结构的底部表面通过绝缘区域与所述载流子储层结构间隔。铁电晶体管在所述导电结构之上。所述铁电晶体管在所述导电结构之上具有底部源极/漏极区域且与所述导电结构电耦合，在所述底部源极/漏极区域之上具有主体区域，且在所述主体区域之上具有顶部源极/漏极区域。延伸部沿所述导电结构的侧从所述载流子储层结构向上延伸到所述主体区域的底部。延伸部经配置以将载流子从所述载流子储层结构提供到所述主体区域。
一些实施例包含具有载流子储层结构的集成组合件。第一比较数字线在所述载流子储层结构之上。所述第一比较数字线沿第一方向延伸。铁电晶体管主体区域在所述第一比较数字线之上。延伸部从所述载流子储层结构延伸到所述铁电晶体管主体区域。所述延伸部经配置以将载流子提供到所述铁电晶体管主体区域。第二比较数字线在所述铁电晶体管主体区域之上。所述第二比较数字线沿所述第一方向延伸。字线邻近所述铁电晶体管主体区域。所述字线通过包括铁电材料的中介区域与所述铁电晶体管主体区域间隔。所述字线沿与所述第一方向相交的第二方向延伸。所述铁电晶体管主体区域被包括在存储器阵列的存储器单元中。所述存储器单元中的每一者包括所述铁电晶体管主体区域中的一者。
一些实施例包含形成集成组合件的方法。堆叠经形成以按升序包括第一半导体材料、绝缘材料及第二半导体材料。所述第一半导体材料是p型掺杂或n型掺杂的。所述第二半导体材料是p型掺杂或n型掺杂中的另一者。所述绝缘材料及所述第二半导体材料经图案化成沿第一方向延伸的轨。所述轨通过间隙与彼此间隔。所述第一半导体材料的区域沿所述间隙的底部外围暴露。所述轨具有沿所述间隙的侧壁。第一绝缘间隔件沿所述轨的所述侧壁形成。半导体延伸部沿所述第一绝缘间隔件形成。所述半导体延伸部包括第三半导体材料且直接抵靠所述第一半导体材料的所述区域。所述半导体延伸部及所述第一绝缘间隔件使所述间隙变窄。第二绝缘间隔件形成于所述变窄的间隙内。平坦化表面经形成以延伸跨所述轨、所述第一绝缘间隔件、所述半导体延伸部及所述第二绝缘间隔件。第四半导体材料形成于所述平坦化表面之上且直接抵靠所述平坦化表面。狭缝经形成以延伸穿过所述第四半导体材料到所述第二绝缘间隔件。所述狭缝沿所述第一方向线性地延伸。绝缘面板形成于所述狭缝内。沟槽经形成以延伸穿过所述第四半导体材料及所述绝缘面板。所述沟槽沿与所述第一方向相交的第二方向延伸。所述沟槽将所述第四半导体材料图案化成晶体管主体区域。铁电材料沿所述晶体管主体区域的侧壁形成。字线沿所述铁电材料形成。所述字线沿所述第二方向延伸。

Claims (35)

1.一种集成组合件，其包括：
铁电晶体管主体区域，其在第一比较数字线与第二比较数字线之间；及
载流子储层结构，其通过沿所述第一比较数字线的侧传递的延伸部与所述铁电晶体管主体区域耦合。
2.根据权利要求1所述的集成组合件，其包括所述第一比较数字线的所述侧与所述延伸部之间的绝缘材料。
3.根据权利要求1所述的集成组合件，其中：
所述铁电晶体管主体区域包括第一半导体材料；
所述载流子储层结构包括第二半导体材料；
所述延伸部包括第三半导体材料；且
所述第一、第二及第三半导体材料是与彼此相同的组合物。
4.根据权利要求3所述的集成组合件，其中所述第一、第二及第三半导体材料基本上由硅组成。
5.根据权利要求1所述的集成组合件，其中：
所述铁电晶体管主体区域包括第一半导体材料；
所述载流子储层结构包括第二半导体材料；
所述延伸部包括第三半导体材料；且
所述第一、第二及第三半导体材料中的至少一者是与所述第一、第二及第三半导体材料中的至少另一者不同的组合物。
6.根据权利要求1所述的集成组合件，其中所述载流子储层结构是空穴储层。
7.根据权利要求6所述的集成组合件，其中所述载流子储层结构与负参考电压源耦合。
8.根据权利要求1所述的集成组合件，其中所述载流子储层结构是电子储层。
9.根据权利要求8所述的集成组合件，其中所述载流子储层结构与正参考电压源耦合。
10.一种集成组合件，其包括：
载流子储层结构之上的导电结构；所述导电结构的底部表面通过绝缘区域与所述载流子储层结构间隔；
所述导电结构之上的铁电晶体管；所述铁电晶体管具有在所述导电结构之上且与所述导电结构电耦合的底部源极/漏极区域，具有在所述底部源极/漏极区域之上的主体区域，且具有在所述主体区域之上的顶部源极/漏极区域；及
延伸部，其沿所述导电结构的侧从所述载流子储层结构向上延伸到所述主体区域的底部；所述延伸部经配置以将载流子从所述载流子储层结构提供到所述主体区域。
11.根据权利要求10所述的集成组合件，其中所述绝缘区域是第一绝缘区域，且进一步包括所述导电结构的所述侧与所述延伸部之间的第二绝缘区域。
12.根据权利要求11所述的集成组合件，其中所述第一及第二绝缘区域是与彼此相同的组合物。
13.根据权利要求11所述的集成组合件，其中所述第一及第二绝缘区域是与彼此不同的组合物。
14.根据权利要求10所述的集成组合件，其中所述顶部及底部源极/漏极区域是n型掺杂的，且其中所述载流子储层结构是p型掺杂的。
15.根据权利要求10所述的集成组合件，其中所述顶部及底部源极/漏极区域是p型掺杂的，且其中所述载流子储层结构是n型掺杂的。
16.一种集成组合件，其包括：
载流子储层结构；
所述载流子储层结构之上的第一比较数字线；所述第一比较数字线沿第一方向延伸；
所述第一比较数字线之上的铁电晶体管主体区域；
延伸部，其从所述载流子储层结构延伸到所述铁电晶体管主体区域；所述延伸部经配置以将载流子提供到所述铁电晶体管主体区域；
所述铁电晶体管主体区域之上的第二比较数字线；所述第二比较数字线沿所述第一方向延伸；
字线，其邻近所述铁电晶体管主体区域且通过包括铁电材料的中介区域与所述铁电晶体管主体区域间隔；所述字线沿与所述第一方向相交的第二方向延伸；且
所述铁电晶体管主体区域被包括在存储器阵列的存储器单元中；所述存储器单元中的每一者包括所述铁电晶体管主体区域中的一者。
17.根据权利要求16所述的集成组合件，其中所述载流子储层结构是空穴储层。
18.根据权利要求16所述的集成组合件，其中所述载流子储层结构是电子储层。
19.根据权利要求16所述的集成组合件，其中所述载流子储层结构包括用p型掺杂剂或n型掺杂剂掺杂到至少约1x1020原子/cm3的浓度的硅。
20.根据权利要求19所述的集成组合件，其中所述延伸部包括用所述p型掺杂剂或n型掺杂剂掺杂到至少约1x1017原子/cm3的浓度的硅。
21.根据权利要求16所述的集成组合件，其中所述延伸部通过绝缘材料与所述第一比较数字线间隔。
22.根据权利要求16所述的集成组合件，其中所述存储器单元是第一存储器板层的第一存储器单元；且进一步包括在多板层架构中相对于所述第一存储器板层堆叠的一或多个额外存储器板层。
23.根据权利要求22所述的集成组合件，其中所述第一存储器板层的所述铁电晶体管主体区域是第一铁电晶体管主体区域；且其中所述一或多个额外存储器板层中的至少一者包括包含第二铁电晶体管主体区域的第二存储器单元。
24.一种形成集成组合件的方法，其包括：
形成堆叠，其以升序包括第一半导体材料、绝缘材料及第二半导体材料；所述第一半导体材料是p型掺杂或n型掺杂的，且所述第二半导体材料是p型掺杂及n型掺杂中的另一者；
将所述绝缘材料及所述第二半导体材料图案化成沿第一方向延伸的轨；所述轨通过间隙与彼此间隔；所述第一半导体材料的区域沿所述间隙的底部外围暴露；所述轨具有沿所述间隙的侧壁；
沿所述轨的所述侧壁形成第一绝缘间隔件；
沿所述第一绝缘间隔件形成半导体延伸部；所述半导体延伸部包括第三半导体材料且直接抵靠所述第一半导体材料的所述区域；所述半导体延伸部及所述第一绝缘间隔件使所述间隙变窄；
在所述变窄的间隙内形成第二绝缘间隔件；
形成跨所述轨、所述第一绝缘件、所述半导体延伸部及所述第二绝缘间隔件延伸的平坦化表面；
在所述平坦化表面之上且直接抵靠所述平坦化表面形成第四半导体材料；
形成延伸穿过所述第四半导体材料到所述第二绝缘间隔件的狭缝；所述狭缝沿所述第一方向线性地延伸；
在所述狭缝内形成绝缘面板；
形成延伸穿过所述第四半导体材料及所述绝缘面板的沟槽；所述沟槽沿与所述第一方向相交的第二方向延伸；所述沟槽将所述第四半导体材料图案化成晶体管主体区域；
沿所述晶体管主体区域的侧壁形成铁电材料；及
沿所述铁电材料形成字线；所述字线沿所述第二方向延伸。
25.根据权利要求24所述的方法，其进一步包括在所述铁电材料与所述晶体管主体区域的所述侧壁之间形成栅极电介质材料。
26.根据权利要求24所述的方法，其中所述绝缘材料、所述第一绝缘间隔件、所述第二绝缘间隔件及所述绝缘面板全都是与彼此相同的组合物。
27.根据权利要求26所述的方法，其中所述绝缘材料、所述第一绝缘间隔件、所述第二绝缘间隔件及所述绝缘面板全都包括二氧化硅。
28.根据权利要求24所述的方法，其中所述绝缘材料、所述第一绝缘间隔件、所述第二绝缘间隔件及所述绝缘面板中的至少一者是与所述绝缘材料、所述第一绝缘间隔件、所述第二绝缘间隔件及所述绝缘面板中的另一者不同的组合物。
29.根据权利要求24所述的方法，其中所述第一、第二、第三及第四半导体材料是与彼此相同的组合物。
30.根据权利要求29所述的方法，其中所述第一、第二、第三及第四半导体材料包括硅。
31.根据权利要求24所述的方法，其中所述第一、第二、第三及第四半导体材料中的至少一者是与所述第一、第二、第三及第四半导体材料中的至少另一者不同的组合物。
32.根据权利要求24所述的方法，其中所述堆叠包含所述绝缘材料与所述第二半导体材料之间的含金属数字线材料；且其中所述轨包含所述含金属数字线材料。
33.根据权利要求32所述的方法，其中所述轨是第一轨；其中所述第一轨的所述含金属数字线材料是第一含金属数字线材料且配置为第一比较数字线；其中所述晶体管主体区域是铁电晶体管主体区域；其中所述第一轨内的所述第二半导体材料包括所述铁电晶体管的底部源极/漏极区域；且进一步包括：
形成所述铁电晶体管的顶部源极/漏极区域，其中所述顶部源极/漏极区域在所述晶体管主体区域之上；
在所述顶部源极/漏极区域之上形成第二含金属数字线材料；及
将所述第二含金属数字线材料图案化成沿所述第一方向延伸的第二轨；所述第二轨内的所述第二含金属数字线材料配置为第二比较数字线；所述第一比较数字线中的个别者与多个第一/第二比较数字线组中的所述第二比较数字线中的个别者成对。
34.根据权利要求33所述的方法，其中所述第一/第二比较数字线组中的每一者的所述比较第一及第二数字线延伸到感测放大器，所述感测放大器经配置以比较所述第一/第二比较数字线组内的所述第一及第二比较数字线的电性质。
35.根据权利要求33所述的方法，其中所述铁电晶体管被包括在存储器单元阵列的存储器单元中；且其中所述存储器单元中的每一者通过所述第一/第二比较数字线组中的一个组及所述字线中的一者唯一地寻址。
CN201910380635.1A 2018-05-08 2019-05-08 具有铁电晶体管的集成组合件及形成集成组合件的方法 Pending CN110459546A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/974,141 2018-05-08
US15/974,141 US10748931B2 (en) 2018-05-08 2018-05-08 Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs

Publications (1)

Publication Number Publication Date
CN110459546A true CN110459546A (zh) 2019-11-15

Family

ID=68464162

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910380635.1A Pending CN110459546A (zh) 2018-05-08 2019-05-08 具有铁电晶体管的集成组合件及形成集成组合件的方法

Country Status (2)

Country Link
US (2) US10748931B2 (zh)
CN (1) CN110459546A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113257294A (zh) * 2020-02-10 2021-08-13 美光科技公司 具有耦合到屏蔽件及/或板极的电压源的集成组合件

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10608011B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional NOR memory array architecture and methods for fabrication thereof
KR102457732B1 (ko) 2017-12-28 2022-10-21 선라이즈 메모리 코포레이션 초미세 피치를 갖는 3차원 nor 메모리 어레이: 장치 및 방법
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US11404107B2 (en) * 2018-03-29 2022-08-02 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
CN112567516A (zh) 2018-07-12 2021-03-26 日升存储公司 三维nor存储器阵列的制造方法
US11069696B2 (en) * 2018-07-12 2021-07-20 Sunrise Memory Corporation Device structure for a 3-dimensional NOR memory array and methods for improved erase operations applied thereto
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
US10790304B2 (en) 2018-07-26 2020-09-29 Micron Technology, Inc. Integrated assemblies comprising ferroelectric transistors and non-ferroelectric transistors
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
US10998338B2 (en) 2018-11-13 2021-05-04 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with heterostructure active regions
CN113169041B (zh) 2018-12-07 2024-04-09 日升存储公司 形成多层垂直nor型存储器串阵列的方法
JP7425069B2 (ja) 2019-01-30 2024-01-30 サンライズ メモリー コーポレイション 基板接合を用いた高帯域幅・大容量メモリ組み込み型電子デバイス
CN113424319A (zh) 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
WO2020181049A1 (en) 2019-03-06 2020-09-10 Micron Technology, Inc. Integrated assemblies having transistor body regions coupled to carrier-sink-structures; and methods of forming integrated assemblies
KR102697265B1 (ko) 2019-03-06 2024-08-22 마이크론 테크놀로지, 인크 디지트 라인들 사이에 차폐 라인들을 갖는 집적 어셈블리, 및 집적 어셈블리 형성 방법
CN109980014B (zh) * 2019-03-26 2023-04-18 湘潭大学 一种后栅极铁电栅场效应晶体管及其制备方法
US11715797B2 (en) 2019-08-27 2023-08-01 Micron Technology, Inc. Ferroelectric transistors and assemblies comprising ferroelectric transistors
JP2022545525A (ja) * 2019-08-28 2022-10-27 マイクロン テクノロジー，インク． ２トランジスタの垂直メモリセル及び共通プレートを有するメモリデバイス
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
WO2021159028A1 (en) 2020-02-07 2021-08-12 Sunrise Memory Corporation High capacity memory circuit with low effective latency
US11580038B2 (en) 2020-02-07 2023-02-14 Sunrise Memory Corporation Quasi-volatile system-level memory
US11561911B2 (en) 2020-02-24 2023-01-24 Sunrise Memory Corporation Channel controller for shared memory access
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11705496B2 (en) 2020-04-08 2023-07-18 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array
US11502179B2 (en) * 2020-08-24 2022-11-15 Micron Technology, Inc. Integrated assemblies containing ferroelectric transistors, and methods of forming integrated assemblies
US11937424B2 (en) 2020-08-31 2024-03-19 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array of nor memory strings and process for fabricating the same
JP7491815B2 (ja) * 2020-11-12 2024-05-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
US12010831B2 (en) * 2021-01-05 2024-06-11 Micron Technology, Inc. 3D DRAM with multiple memory tiers and vertically extending digit lines
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030030084A1 (en) * 2001-08-08 2003-02-13 Ted Moise Fabricating an embedded ferroelectric memory cell
CN1402337A (zh) * 2001-08-13 2003-03-12 夏普公司 铁电存储器晶体管的制造方法
WO2005010983A2 (de) * 2003-07-23 2005-02-03 Infineon Technologies Ag Speicherzelle und verfahren zur herstellung einer speichereinrichtung
KR20090052720A (ko) * 2007-11-21 2009-05-26 삼성전자주식회사 강유전체 메모리 장치 및 이의 제조 방법
US20150041873A1 (en) * 2013-08-12 2015-02-12 Micron Technology, Inc. Vertical Ferroelectric Field Effect Transistor Constructions, Constructions Comprising A Pair Of Vertical Ferroelectric Field Effect Transistors, Vertical Strings Of Ferroelectric Field Effect Transistors, And Vertical Strings Of Laterally Opposing Pairs Of Vertical Ferroelectric Field Effect Transistors
US20170309322A1 (en) * 2016-04-20 2017-10-26 Micron Technology, Inc. Memory Arrays, Ferroelectric Transistors, and Methods of Reading and Writing Relative to Memory Cells of Memory Arrays
CN109904229A (zh) * 2017-12-08 2019-06-18 萨摩亚商费洛储存科技股份有限公司 垂直式铁电薄膜储存晶体管和资料写入及读出方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3989414B2 (ja) * 2003-06-30 2007-10-10 沖電気工業株式会社 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法
JP4375560B2 (ja) * 2004-12-07 2009-12-02 セイコーエプソン株式会社 トランジスタ型強誘電体メモリの製造方法
US8102709B2 (en) * 2009-06-02 2012-01-24 Micron Technology, Inc. Transistor having peripheral channel
US8796751B2 (en) 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
US8878271B2 (en) 2013-03-01 2014-11-04 Micron Technology, Inc. Vertical access device and apparatuses having a body connection line, and related method of operating the same
JP5902111B2 (ja) 2013-03-06 2016-04-13 株式会社東芝 半導体記憶装置
JP5793525B2 (ja) 2013-03-08 2015-10-14 株式会社東芝 不揮発性半導体記憶装置
US9281044B2 (en) * 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9755041B2 (en) * 2014-04-30 2017-09-05 Purdue Research Foundation NEMS devices with series ferroelectric negative capacitor
US9293556B2 (en) 2014-07-29 2016-03-22 Globalfoundries Inc. Semiconductor structure including a ferroelectric transistor and method for the formation thereof
US9276092B1 (en) * 2014-10-16 2016-03-01 Micron Technology, Inc. Transistors and methods of forming transistors
US9876018B2 (en) 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
US9767880B1 (en) 2016-03-16 2017-09-19 Micron Technology, Inc. Ferroelectric memory cell apparatuses and methods of operating ferroelectric memory cells
EP3507831B1 (en) 2016-08-31 2021-03-03 Micron Technology, Inc. Memory arrays
CN110785843A (zh) 2017-08-31 2020-02-11 美光科技公司 具有带有两个晶体管及一个电容器的存储器单元且具有与参考电压耦合的晶体管的主体区的设备

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030030084A1 (en) * 2001-08-08 2003-02-13 Ted Moise Fabricating an embedded ferroelectric memory cell
CN1402337A (zh) * 2001-08-13 2003-03-12 夏普公司 铁电存储器晶体管的制造方法
WO2005010983A2 (de) * 2003-07-23 2005-02-03 Infineon Technologies Ag Speicherzelle und verfahren zur herstellung einer speichereinrichtung
KR20090052720A (ko) * 2007-11-21 2009-05-26 삼성전자주식회사 강유전체 메모리 장치 및 이의 제조 방법
US20150041873A1 (en) * 2013-08-12 2015-02-12 Micron Technology, Inc. Vertical Ferroelectric Field Effect Transistor Constructions, Constructions Comprising A Pair Of Vertical Ferroelectric Field Effect Transistors, Vertical Strings Of Ferroelectric Field Effect Transistors, And Vertical Strings Of Laterally Opposing Pairs Of Vertical Ferroelectric Field Effect Transistors
US20170309322A1 (en) * 2016-04-20 2017-10-26 Micron Technology, Inc. Memory Arrays, Ferroelectric Transistors, and Methods of Reading and Writing Relative to Memory Cells of Memory Arrays
CN109904229A (zh) * 2017-12-08 2019-06-18 萨摩亚商费洛储存科技股份有限公司 垂直式铁电薄膜储存晶体管和资料写入及读出方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王宏等: "基于有机场效应晶体管的非挥发性存储器研究进展", 《科学通报》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113257294A (zh) * 2020-02-10 2021-08-13 美光科技公司 具有耦合到屏蔽件及/或板极的电压源的集成组合件
CN113257294B (zh) * 2020-02-10 2024-01-09 美光科技公司 具有耦合到屏蔽件及/或板极的电压源的集成组合件

Also Published As

Publication number Publication date
US11469250B2 (en) 2022-10-11
US10748931B2 (en) 2020-08-18
US20200365606A1 (en) 2020-11-19
US20190348424A1 (en) 2019-11-14

Similar Documents

Publication Publication Date Title
CN110459546A (zh) 具有铁电晶体管的集成组合件及形成集成组合件的方法
US11955156B2 (en) Memory arrays, ferroelectric transistors, and methods of reading and writing relative to memory cells of memory arrays
US10784374B2 (en) Recessed transistors containing ferroelectric material
JP2024028367A (ja) 共有プレート線を有する高密度低電圧ｎｖ差動メモリビットセル
US11910597B2 (en) Integrated assemblies having transistor body regions coupled to carrier-sink-structures; and methods of forming integrated assemblies
CN109196654A (zh) 铁电装置及形成铁电装置的方法
US11641732B2 (en) Self-aligned etch back for vertical three dimensional (3D) memory
US9871044B2 (en) Enhanced charge storage materials, related semiconductor memory cells and semiconductor devices, and related systems and methods
US20220246618A1 (en) Support pillars for vertical three-dimensional (3d) memory
CN110770899B (zh) 包含具有GaP沟道材料的晶体管的存储器单元
CN113016077B (zh) 具有具异质结构有源区的铁电晶体管的集成组合件
CN112424935B (zh) 包括铁电晶体管和非铁电晶体管的集成式组合件
CN110476248A (zh) 半导体存储元件、半导体存储装置、半导体系统和控制方法
US11469230B2 (en) Vertically separated storage nodes and access devices for semiconductor devices
US20240206152A1 (en) Hybrid gate dielectric access device for vertical three-dimensional memory
CN117337045A (zh) 包括铁电层的半导体器件及其制造方法
CN116507117A (zh) 半导体器件及其形成方法、存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20191115