JP3989414B2 - 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 - Google Patents
強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを用いた強誘電体メモリは、データの高速書込みやランダムアクセスが可能である点から、新たな不揮発性メモリとして期待されている。
【０００３】
強誘電体メモリは、強誘電体膜を含む強誘電体キャパシタとトランジスタとを具えるセル構造を有し、電荷を蓄積記憶する強誘電体膜の自発分極による電界の反転、及びその保持機能を利用したメモリである（例えば、特許文献１及び特許文献２参照。）。
【０００４】
強誘電体メモリのセル構造には、主として、プレーナ型とスタック型とがある。
【０００５】
プレーナ型は、強誘電体キャパシタの下部電極膜がプレート線を兼ねており、上部電極膜が当該強誘電体キャパシタに並設されたトランジスタの拡散層と電気的に接続されている。
【０００６】
一方、スタック型は、トランジスタの上方に強誘電体キャパシタが積み上げられたセル構造である。すなわち、強誘電体キャパシタの上部電極膜がプレート線を兼ねている又はプレート線と電気的に接続されており、下部電極が当該下部電極の下側に設けられたトランジスタの拡散層と金属プラグを介して電気的に接続されている。そのため、スタック型はプレーナ型よりもセル面積を縮小でき、微細なデザインルールへの適用が可能である。
【０００７】
【特許文献１】
特開平５−６３２０３号公報
【特許文献２】
特開２００２−２８９８０２号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、微細なデザインルールを適用させたスタック型強誘電体メモリは、以下に説明する種々の問題の発生によって、これまで実用化は困難とされていた。
【０００９】
スタック型強誘電体メモリは、上述したように、金属プラグに強誘電体キャパシタが形成された構造である。
【００１０】
ところが、通常、強誘電体膜を成膜する場合には、強誘電体膜の結晶化を目的として、酸素雰囲気下での高温加熱処理を行わなくてはならない。
【００１１】
そのため、強誘電体膜形成用の膜の成膜を行う際に、下部電極膜の下側に形成されている絶縁層に酸素が拡散される。その結果、絶縁層中に埋設されているプラグが酸化されてしまい、下部電極膜と拡散領域との間の導通がとれない場合があった（問題１）。
【００１２】
そこで、強誘電体膜を成膜するに当たり、結晶化のための温度を、プラグ材料の酸化温度以下に設定して行う方法も提案されてはいるが、この場合には、強誘電体膜の結晶化が不十分となり、強誘電体キャパシタの信頼性が低下する。
【００１３】
そこで、プラグの酸化を抑制する方法として、スタック型の強誘電体キャパシタを加工するに当たり、プラグ上に、下部電極膜、強誘電体膜及び上部電極膜を順次成膜した後、これら膜に対するエッチングを一括して行う方法が提案されている。
【００１４】
この場合には、耐酸化性の下部電極膜が加工されていない状態で高温加熱処理を行うことができるので、プラグの耐酸化性は非常に高くなる。
【００１５】
しかしながら、エッチングによって加工された強誘電体膜の側端面に、ダメージ領域が形成される場合がある。このダメージ領域とは、エッチングの間に、エッチング加工面の強誘電体材料と反応ガスとの反応によって形成される結晶構造の乱れや組成変化、或いは、上部電極及び下部電極材料が反応ガスと反応することによって形成される中間反応物等を含む変成領域である。
【００１６】
その結果、こうしたダメージ領域の発生によって強誘電体キャパシタの正常動作が妨げられ、強誘電体キャパシタの信頼性が確保できない場合があった（問題２）。
【００１７】
そこで、この発明の目的は、これら問題１及び２を解消することにより、高い信頼性が確保される強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
そこで、この発明の強誘電体キャパシタの製造方法は、下記のような構成上の特徴を有する。
【００１９】
すなわち、下部電極膜形成工程、常誘電体膜形成工程、強誘電体膜形成工程、エッチング工程及び上部電極膜形成工程を含んでいる。
【００２０】
下部電極膜形成工程では、絶縁層に設けられた貫通孔内に形成された導電部の頂面上から、当該頂面の周囲の絶縁層上にわたって、下部電極膜を形成する。常誘電体膜形成工程では、下部電極膜上に、当該下部電極膜の表面の一部が露出されるように、常誘電体膜を形成する。強誘電体膜形成工程では、露出している下部電極膜上から、当該露出している下部電極膜の周囲の常誘電体膜上にわたって、強誘電体膜を形成する。エッチング工程では、強誘電体膜の表面において、下部電極膜と強誘電体膜との接触面と対向する領域上から、当該領域の周囲であってかつ常誘電体膜と対向する領域上までを覆うマスクを介して、強誘電体膜の表面側から、強誘電体膜、常誘電体膜及び下部電極膜に対してエッチングを行う。上部電極膜形成工程では、エッチングによって形成された強誘電体膜上に、上部電極膜を形成する。
【００２１】
この構成によれば、強誘電体キャパシタのうち実効的に機能する有効領域にある強誘電体キャパシタは、下部電極膜のうち常誘電体膜に覆われずに露出された部分と、上部電極膜のうちこの下部電極膜部分と強誘電体膜を挟んで対向、すなわち正対する部分（この領域を、対向領域もしくは正対領域とも称する。）と、これら下部電極膜と上部電極膜の対向領域との間に挟まれる強誘電体膜とで構成された部分となる。
【００２２】
その結果、強誘電体膜の側壁部分は、上述した強誘電体キャパシタの有効領域外に位置しているため、強誘電体膜の側壁に形成されているダメージ領域によって、強誘電体特性が劣化するのを抑制することができる（問題２解消）。
【００２３】
また、この発明では、酸素雰囲気下において強誘電体膜を形成する際に、半導体基板上の広い領域に、耐酸化性の高い下部電極膜を残存させておくことができる。その結果、強誘電体膜の形成時に、下部電極膜の下側のプラグが酸化されるのを抑制することができる（問題１解消）。
【００２４】
従って、従来よりも高信頼性な強誘電体キャパシタを実現することができる。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態及び関連技術につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、平面図には、図示の構成成分のレイアウト関係を明らかにするために、上に重なった部材や構造により視界から隠れた輪郭線を実線や破線で示しているが、場合によっては、隠れた輪郭線の表示を省略した平面図もある。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００２６】
＜第１の関連技術＞
図１は、この関連技術に係る強誘電体キャパシタ１０を具える半導体装置１００の要部を示す概略断面図であるとともに、図２に示す、この半導体装置１００のレイアウトを示す概略図のうち、強誘電体メモリセル（以下、単にメモリセルと称する場合もある。）５０を、一点鎖線で示すＡ−Ａ線に沿って切断して得られる切り口、すなわち断面を図中矢印方向から見た図である。
【００２７】
先ず、図１に示す、半導体装置１００の説明に先立ち、図２を参照してこの関連技術の半導体装置１００について説明する。
【００２８】
図２に示す半導体装置１００のレイアウト図に示すように、この関連技術の半導体装置１００である、スタック型構造を有するメモリセル５０は、一例として、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下、単にトランジスタと称する場合もある。）２０と強誘電体キャパシタ１０とを具えている。
【００２９】
図２に示すように、トランジスタ２０は、第１主電極としてのソース電極（或いは、ソース領域とも称する。）２４と、第２主電極としてのドレイン電極（或いは、ドレイン領域とも称する。）２６とを具えている。ソース電極２４及びドレイン電極２６は、アクティブ領域３０内に、ワード線である制御電極としてのゲート電極２２を挟むような位置に、一対の不純物拡散領域として形成されている。また、ソース電極２４は、キャパシタコンタクトである導電部としてのプラグ３４を介して強誘電体キャパシタ１０を構成する下部電極膜１０３と電気的に接続されている。ドレイン電極２６は、ビット線コンタクト３２を介してビット線５５と電気的に接続されている。
【００３０】
強誘電体キャパシタ１０は、下部電極膜１０３上に、強誘電体膜１０６及び上部電極膜１０８が順次に積層された構成であり（詳細は後述する。）、上部電極膜１０８上には、プレート線５７が形成されている。尚、この構成例では、ビット線５５が、ワード線２２及びプレート線５７の各々に直交して配設された構成であるが、これに限定されるものではない。よって、メモリセル５０のレイアウトに応じて、ビット線、ワード線及びプレート線を任意好適な位置に配設することができる。
【００３１】
続いて、図１を参照して、この関連技術の半導体装置１００について詳細に説明する。
【００３２】
図１に示すように、トランジスタ２０は、ゲート電極２２、ソース電極２４及びドレイン電極２６を具えている。ゲート電極２２は、半導体基板であるシリコン基板１２上にゲート絶縁膜（図示を省略してある。）を介して形成されている。ソース電極２４及びドレイン電極２６は、シリコン基板１２の表面領域の中の、ゲート電極２２を挟む位置に形成されている。尚、トランジスタ２０は、ｎチャネル型又はｐチャネル型のいずれかを任意好適に選択することができる。トランジスタ２０は、シリコン基板１２に形成され、かつ絶縁層としてのシリコン酸化（ＳｉＯ2）膜１３中に埋設されている。この絶縁層１３の表面は実質的に平坦化されている。
【００３３】
ソース電極２４は、シリコン酸化膜１３に形成されたプラグ３４を介して、後述する下部電極膜１０３と電気的に接続されている。このプラグ３４は、シリコン酸化膜１３に形成された貫通孔としてのコンタクトホール１４に、導電材料であるポリシリコン（Ｐｏｌｙ−Ｓｉ）やタングステン（Ｗ）を充填して形成されている。また、このシリコン酸化膜１３は、プラグ３４の基板とは反対側の端面（或いは、頂面とも称する。）ａを露出させているとともに、当該プラグ３４の端面ａと実質的に同一平面を形成している。
【００３４】
また、ドレイン電極２６は、同じく絶縁層１３中に埋設されているタングステンやタングステンシリサイド（ＷＳｉx）からなるビット線５５と、シリコン酸化膜１３に形成されたビット線コンタクト３２を介して電気的に接続されている。このビット線コンタクト３２は、シリコン酸化膜１３に形成されたコンタクトホール１４に、ポリシリコンやタングステンの導電材料を充填して形成されている。絶縁分離膜１９は、隣り合うトランジスタ同士を絶縁分離している。尚、ここでのトランジスタ２０の構造は従来公知であるので、その詳細な説明は省略する。
【００３５】
また、図１に示すように、この関連技術の強誘電体キャパシタ１０は、シリコン基板１２側から、下部電極膜１０３と、常誘電体膜１０４と、強誘電体膜１０６と、上部電極膜１０８とを順次に積層させて具えている。
【００３６】
具体的には、図１に示すように、この関連技術の下部電極膜１０３は、プラグ３４の頂面ａから当該頂面ａの周囲のシリコン酸化膜１３上にわたって設けられている。ここでの下部電極膜１０３は、プラグ３４との間の金属の相互拡散を防止するバリアメタル１０１と、その上に設けられている耐酸化性に優れた金属膜１０２とを具えている。この構成例では、バリアメタル１０１は窒化チタン（ＴｉＮ）膜で形成されており、金属膜はイリジウム（Ｉｒ）膜１０２で形成されている。尚、バリアメタル１０１と下部電極膜１０３との間に、両者間の密着性を向上させるための密着層として、酸化チタン（ＴｉＯ2）膜が設けられていても良い。また、後述する強誘電体膜１０６をタンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9）とする場合には、タンタル酸ストロンチウムビスマス膜との密着性を向上させるために、下部電極膜１０３の最上膜に、さらに、白金（Ｐｔ）膜が設けられた構成であっても良い。常誘電体膜１０４は、下部電極膜１０３上に、当該下部電極膜１０３の表面ｂの一部ｃが露出されるように設けられている。この構成例における常誘電体膜１０４は、下部電極膜１０３の表面ｂの周縁を所定幅の額縁状に覆うように設けられており、シリコン酸化膜（比誘電率：３．９〜４．９程度）で形成されている。この常誘電体膜１０４は、下部電極膜１０３と後述する上部電極膜１０８との間のスペーサとしてはもとより、常誘電体キャパシタンス（すなわち、容量）を与える役割を果たす（その詳細な説明は後述する）。尚、常誘電体膜１０４はシリコン酸化膜に限定されず、後述する強誘電体膜１０６の比誘電率（１００以上）に比べて充分小さな比誘電率である常誘電体膜を用いることができ、好ましくは、シリコン窒化膜（ＳｉＮ）（比誘電率：６〜９程度）等のように、比誘電率が１０未満の常誘電体膜を用いるのが良い。強誘電体膜１０６は、シリコン酸化膜１０４によって露出された下部電極膜１０３上から、当該露出している下部電極膜１０３の周囲のシリコン酸化膜１０４上にわたって設けられており、タンタル酸ストロンチウムビスマス膜で形成されている。上部電極膜１０８は、強誘電体膜１０６の表面ｄにおいて、下部電極膜１０３と強誘電体膜１０６との接触面ｃと対向する領域上から、強誘電体膜１０６の当該領域の周囲であってかつ常誘電体膜１０４と対向する領域上にわたって設けられていて、白金で形成されている。また、これら下部電極膜１０３、常誘電体膜１０４、強誘電体膜１０６及び上部電極膜１０８のそれぞれの側端面で構成される強誘電体キャパシタ１０の側壁面は、実質的に非凹凸面となっている。
【００３７】
また、図１に示すように、強誘電体キャパシタ１０は、絶縁層であるシリコン酸化膜１６中に、上部電極膜１０８の表面ｅの一部がコンタクトホール６２から露出されるように、埋設されている。そして、露出された上部電極膜１０８上には、白金からなるプレート線５７が設けられている。
【００３８】
続いて、図３〜図５を参照して、この半導体装置１００の製造方法につき説明する。
【００３９】
先ず、図３（Ａ）に示すように、トランジスタ形成工程として、シリコン基板１２に、任意好適な方法を用いて、隣合うトランジスタ同士を絶縁分離するための絶縁分離膜１９を形成する。この絶縁分離膜１９で囲まれたシリコン基板１２の領域に、トランジスタ２０を形成する。トランジスタ２０の形成は、任意好適な方法を用いて、シリコン基板１２中に、ゲート電極２２の形成位置を挟む位置に、シリコン基板の表面に接して一対の不純物拡散層であるソース電極２４及びドレイン電極２６を形成する。然る後、シリコン基板１２上のソース電極２４とドレイン電極２６との間の位置にゲート電極２２を形成する。さらに、任意好適な方法を用いて、ドレイン電極２６上にビット線コンタクト３２を形成した後、当該ビット線コンタクト３２と電気的に接続されるビット線５５をライン状にパターニング形成する。
【００４０】
続いて、絶縁層形成工程として、シリコン基板１２上に、トランジスタ２０、ビット線コンタクト３２及びビット線５５を覆うように、絶縁層を堆積させる。ここでは、絶縁層をシリコン酸化膜１３として、化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成する。その後、シリコン酸化膜１３の表面を化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化して、１２００ｎｍの膜厚に形成する。
【００４１】
続いて、導電部形成工程として、シリコン酸化膜１３に対してフォトリソグラフィ及びエッチングを順次行って、ソース電極２４に達するコンタクトホール１４を開口する。その後、コンタクトホール１４内にＣＶＤ法によってタングステンを埋め込んだ後、タングステンに対してシリコン酸化膜１３の表面と実質的に同一面位置となるまでＣＭＰを行い、頂面ａを有する導電部としてのプラグ３４を形成する。
【００４２】
続いて、下部電極膜形成工程として、プラグ３４の頂面ａ上から、該頂面ａの周囲のシリコン酸化膜１３上にわたって、下部電極膜１０３を形成する。
【００４３】
先ず、プラグ３４の頂面ａ上から、当該頂面ａの周囲のシリコン酸化膜１３上にわたって、窒化チタンによるバリアメタル１０１を形成する。バリアメタル１０１の形成は、先ず、スパッタ法でチタン（Ｔｉ）を膜厚１５ｎｍで形成した後、７５０℃で３０秒間の急速加熱アニール（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を窒素（Ｎ2）雰囲気中で行って形成する。その後、バリアメタル１０１上に、イリジウム膜１０２を直流スパッタ法を用いて膜厚１００ｎｍで形成する。こうして、バリアメタル１０１及びイリジウム膜１０２を具える、下部電極膜１０３を形成する。
【００４４】
続いて、常誘電体膜形成工程として、下部電極膜１０３上に、当該下部電極膜の表面の一部が露出されるように、常誘電体膜１０４を形成する。
【００４５】
そこで、図３（Ｂ）に示すように、先ず、下部電極膜１０３の表面ｂ上に、常誘電体膜として、オゾン（Ｏ3）−ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いたプラズマＣＶＤ法によって、シリコン酸化膜（Ｏ3−ＴＥＯＳ酸化膜とも称する。）１０４を膜厚１０ｎｍで形成する。ここでの常誘電体膜材料としては、強誘電体膜形成工程時の加熱処理における水（Ｈ2Ｏ）や水素（Ｈ2）等の脱離が少ないＴＥＯＳ系の常誘電体膜の方が、シラン系の常誘電体膜よりも好ましい。その後、シリコン酸化膜１０４に対して、フォトリソグラフィ及びエッチングを順次行って開口部６０を形成して、下部電極膜１０３表面ｂの周縁を所定幅で額縁状に覆うシリコン酸化膜１０４を形成する（図３（Ｃ））。このとき、シリコン酸化膜１０４の開口部６０から露出された下部電極膜１０３表面ｃの寸法（Ｘ方向及びＹ方向）を、強誘電体キャパシタの動作仕様等に基づいて、実際に強誘電体キャパシタとして機能させたい有効領域（説明後述）の寸法となるように設計する。
【００４６】
次に、強誘電体膜形成工程として、露出している下部電極膜１０３上から当該露出している下部電極膜１０３の周囲の常誘電体膜１０４上にわたって、強誘電体膜１０６を形成する。
【００４７】
そこで、先ず、露出している下部電極膜１０３上から、当該露出している下部電極膜１０３の周囲のシリコン酸化膜１０４上にわたって、スピンコート法を用いてタンタル酸ストロンチウムビスマス前駆体溶液を塗布する。この塗布液を１５０℃〜２６０℃の範囲内の温度で乾燥させた後、塗布液に対して７００℃で１分間のＲＴＡを酸素雰囲気中で行ってタンタル酸ストロンチウムビスマス膜とする。その後、この構成例では、塗布工程及びＲＴＡ工程を同様にして２回繰り返し行った後、７００℃で１時間のＲＴＡを酸素雰囲気中で行う。こうして、最終的な膜厚が１００ｎｍである、強誘電体膜としてのタンタル酸ストロンチウムビスマス膜１０６を形成する（図４（Ａ））。
【００４８】
次に、上部電極膜形成工程として、強誘電体膜１０６の表面ｄにおいて、下部電極膜１０３と強誘電体膜１０６との接触面ｃと対向する領域上から、当該領域の周囲であってかつ常誘電体膜１０４と対向する領域上にわたって、スパッタ法によって上部電極膜１０８として白金膜を１００ｎｍの膜厚に形成する（図４（Ｂ））。
【００４９】
次に、エッチング工程として、先ず、上部電極膜１０８の表面ｅ（図４（Ｂ）参照）において、下部電極膜１０３と強誘電体膜１０６との接触面ｃと対向する領域上から、当該領域の周囲であってかつ常誘電体膜１０４と対向する領域上までを覆うマスク（不図示）を形成する。その後、このマスクを介して、上部電極膜１０８の表面側から、上部電極膜１０８、強誘電体膜１０６、常誘電体膜１０４及び下部電極膜１０３に対してエッチングを一括して行う。具体的には、額縁状の常誘電体膜１０４が所定幅で残存するように、上部電極膜１０８、強誘電体膜１０６、常誘電体膜１０４及び下部電極膜１０３に対するエッチングを行い、ビット毎に個別に分離された所定形状の強誘電体キャパシタ１０を形成する（図４（Ｃ））。尚、ここでのキャパシタ寸法は、先述した強誘電体キャパシタとしての有効領域の寸法や、残存させるべき枠状の常誘電体膜の幅に基づいて設定する。また、エッチング後の常誘電体膜１０４の幅は、デザインルールやプロセスマージンによる設計基準等に応じて任意に設定可能であるが、例えば、０．０５〜０．２μｍの範囲内となるように設定するのが良い。一般的なデザインルール（ゲート長に相当）である０．１３〜０．５μｍに対して、当該デザインルールの４０％程度の値を常誘電体膜の幅として設定するのが好適なためである。また、ここでのエッチングは、１ステップで行うことが好ましいが、エッチング条件の制約等によっては複数ステップであっても良い。
【００５０】
強誘電体キャパシタ１０を形成した後、高密度プラズマＣＶＤ法によって、強誘電体キャパシタ１０を層間絶縁膜であるシリコン酸化膜で埋設する。その後、このシリコン酸化膜に対してＣＭＰ法を行って表面を平坦化させて、膜厚８００ｎｍのシリコン酸化膜１６を形成する（図５（Ａ））。
【００５１】
その後、シリコン酸化膜１６に対してフォトリソグラフィ及びエッチングを順次行って、上部電極膜１０８に達するコンタクトホール６２を開口する（図５（Ｂ））。その後、コンタクトホール６２から露出している上部電極膜１０８上に、白金膜からなるプレート線５７をライン状に形成する（図１参照）。尚、プレート線５７の形成後、上部電極膜１０８に対するダメージ回復のため、窒素雰囲気下において６５０℃で３０分のアニール処理を行うのが好ましい。また、プレート線５７は、上部電極膜１０８との密着性や電気抵抗等の電気的特性を考慮して、上部電極膜１０８と同じ材料で形成するのが好適である。
【００５２】
続いて、こうして得られた強誘電体キャパシタ１０につき、図６（Ａ）及び（Ｂ）を参照して詳細に説明する。図６（Ａ）は、強誘電体キャパシタ１０の主要部の概略断面図である。図６（Ｂ）は、図６（Ａ）に示す強誘電体キャパシタ１０を上方からレイアウトを示す概略図である。
【００５３】
図６に示すように、上述した製造方法によって得られた強誘電体キャパシタ１０のうち実効的に機能する有効領域３００には、下部電極膜１０３のうち強誘電体膜１０６と接触している部分１０３１と、上部電極膜１０８のうち当該領域１０３１と強誘電体膜１０６を挟んで対向すなわち正対する部分１０８１（対向領域或いは正対領域とも称する。）と、これら下部電極膜の部分１０３１と上部電極の部分１０８１との間に挟まれた強誘電体膜の部分１０６１（有効強誘電体膜とも称する。）とを具える強誘電体キャパシタ１１０が形成されている。
【００５４】
一方、強誘電体キャパシタ１０のうち、この強誘電体キャパシタ１１０を取り囲むスペーサ領域４００には、下部電極膜１０３のうち常誘電体膜１０４と接触している部分１０３２と、上部電極膜１０８のうち常誘電体膜１０４と正対する領域１０８２と、これら下部電極膜の領域１０３２と上部電極膜の領域１０８２との間に挟まれた、強誘電体膜１０６２及び常誘電体膜１０４とを具えるキャパシタ（直列キャパシタとも称する。）１２０が形成されている。
【００５５】
すなわち、この関連技術の強誘電体キャパシタ１０は、有効領域３００に形成された強誘電体キャパシタ１１０と、当該強誘電体キャパシタ１１０と並列に接続された、スペーサ領域４００に形成された強誘電体キャパシタ及び常誘電体キャパシタが直列接続されてなるキャパシタ１２０とが等価である。
【００５６】
いま、強誘電体キャパシタ１０の両端、すなわち下部電極膜１０３及び上部電極膜１０８に電圧Ｖを印加する。この構成例では、強誘電体膜１０６がタンタル酸ストロンチウムビスマス（比誘電率：２００程度）であり、常誘電体膜１０４がシリコン酸化膜（比誘電率：３．９〜４．９程度）である。
【００５７】
その結果、有効領域３００における強誘電体キャパシタには印加電圧がかかる一方で、スペーサ領域４００における強誘電体キャパシタにかかる電圧は、スペーサ領域４００の常誘電体キャパシタにかかる電圧の１／４０〜１／５０程度となる。すなわち、スペーサ領域４００は、実質的に常誘電体キャパシタであるとみなすことができる。尚、スペーサ領域４００の強誘電体キャパシタにかかる電圧が印加電圧の１／１０程度であれば、スペーサ領域４００を実質的に常誘電体キャパシタとみなすことができる。
【００５８】
したがって、スペーサ領域４００を非有効な強誘電体キャパシタ領域とみなすことができるので、強誘電体キャパシタ１０として実効的に機能する有効領域３００は、強誘電体キャパシタ１１０のみであることが判る。
【００５９】
上述した説明から明らかなように、この関連技術では、強誘電体膜の側壁にエッチング工程によって形成されるダメージ領域は、強誘電体キャパシタの非有効領域に存在している。
【００６０】
そのため、このダメージ領域によって、強誘電体キャパシタの強誘電体特性が劣化するのを抑制することができる（問題２解消）。
【００６１】
さらに、この関連技術では、強誘電体キャパシタを、下部電極膜、常誘電体膜、強誘電体膜及び上部電極膜に対して一括エッチングを行って形成する。
【００６２】
そのため、酸素雰囲気下において強誘電体膜を成膜する際に、耐酸化性の高い下部電極膜を、シリコン酸化膜上に充分な領域として残存させておくことができる。
【００６３】
よって、強誘電体膜の成膜時に、下部電極膜下の絶縁膜中に酸素が拡散されるのを抑制でき、よって、絶縁膜中に埋設されているプラグの酸化を回避することができる（問題１解消）。
【００６４】
従って、従来よりも高信頼性な強誘電体キャパシタを得ることができるので、よって、高信頼性な半導体装置を実現することができる。
【００６５】
＜第１の実施の形態＞
図７〜図９を参照して、この発明の第１の実施の形態につき説明する。
【００６６】
この実施の形態では、上部電極膜形成工程の前に、下部電極膜、常誘電体膜及び強誘電体膜に対してエッチング工程を行っている点、及び上部電極膜をプレート線として設けている点が、第１の関連技術との主な相違点である。尚、第１の関連技術で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する場合もある（以下の各実施の形態についても同様）。
【００６７】
図７は、この実施の形態における強誘電体キャパシタ１５を具える半導体装置１５０の主要部を示す概略断面図であるとともに、図８に示す、この半導体装置１５０の概略平面図のうち、強誘電体メモリセル７０を、一点鎖線Ｂ−Ｂ線に沿って切断して得られる切り口を図中矢印方向から見た図である。
【００６８】
図８に示すように、この実施の形態の半導体装置１５０が有するメモリセル７０は、第１の関連技術と同様に、トランジスタ２０と強誘電体キャパシタ１５とを具えている。さらに、この構成例では、強誘電体キャパシタ１５はサイドウォール１５９を具えているとともに、上部電極膜１５８がプレート線を兼ねた構造である。
【００６９】
図７に示すように、この実施の形態の強誘電体キャパシタ１５は、下部電極膜１５３（バリアメタル１５１及びイリジウム膜１５２）、常誘電体膜１５４、強誘電体膜１５６、サイドウォール１５９及び上部電極膜１５８を具えている。
【００７０】
この実施の形態では、下部電極膜１５３、常誘電体膜１５４及び強誘電体膜１５６の側端面上に、絶縁性のサイドウォール１５９がシリコン酸化膜によって形成されている。また、上部電極膜１５８は、強誘電体膜１５６上及びサイドウォール１５９上にわたって形成されており、プレート線５７を兼ねた構成である。
【００７１】
続いて、図９を参照して、この半導体装置１５０の製造方法につき説明する。
【００７２】
先ず、第１の関連技術で説明した方法と同様の方法で、トランジスタ形成工程〜強誘電体膜形成工程までを行う（図４（Ａ）参照）。
【００７３】
続いて、エッチング工程として、第１の関連技術と同様に、先ず、強誘電体膜１５６の表面において、下部電極膜１５３と強誘電体膜１５６との接触面ｃと対向する領域上から、当該領域の周囲であってかつ常誘電体膜１５４と対向する領域上までを覆うマスク（不図示）を形成する。その後、このマスクを介して、強誘電体膜１５６の表面側から、強誘電体膜１５６、常誘電体膜１５４及び下部電極膜１５３に対してエッチングを行って、額縁状の常誘電体膜１５４が所定幅で残存された積層体８５を得る（図９（Ａ））。
【００７４】
続いて、サイドウォール形成工程として、エッチングによって形成された強誘電体膜１５６、常誘電体膜１５４及び下部電極膜１５３の側端面上に、絶縁性のサイドウォールを形成する。
【００７５】
そこで、積層体８５及びシリコン酸化膜１３上に、ＣＶＤ法によってシリコン酸化膜を形成した後、全面エッチバックを行ってサイドウォール１５９を形成する（図９（Ｂ））。このサイドウォール１５９により、後の上部電極膜形成工程時において、上部電極膜形成用の導電膜と下部電極膜とのショート（短絡）を防止することができる。
【００７６】
続いて、上部電極膜形成工程として、強誘電体膜１５６上からサイドウォール１５９上にわたって、スパッタ法によって上部電極膜形成用の導電膜である白金膜を１００ｎｍの膜厚に形成する（図９（Ｃ））。その後、この白金膜に対して、フォトリソグラフィ及びエッチングを順次行って、プレート線を兼ねる上部電極膜１５８をライン状に形成する（図７参照）。
【００７７】
上述した説明から明らかように、この実施の形態では、第１の関連技術と同様に、問題１及び２を解消することができる。
【００７８】
さらに、この実施の形態によれば、上部電極膜がプレート線を兼ねた構造であるため、第１の関連技術のように上部電極膜とプレート線とを電気的に接続するためのコンタクトホール（図１参照）が不要である。そのため、コンタクトホール形成時のチャージアップダメージを回避でき、第１の関連技術よりも上部電極膜の劣化を抑制することができる。
【００７９】
＜第２の関連技術＞
図１０及び図１１を参照して、この発明の第２の関連技術につき説明する。
【００８０】
この関連技術では、常誘電体膜形成工程を行わない構成とした点が第１の実施の形態との主な相違点である。
【００８１】
図１０に示すように、この関連技術の半導体装置２５０が具える強誘電体キャパシタ２５は、下部電極膜２５３、強誘電体膜２５６、サイドウォール２５９及び上部電極膜２５８を具えている。
【００８２】
この関連技術では、下部電極膜２５３（バリアメタル２５１及びイリジウム膜２５２）及び強誘電体膜２５６の側端面上に、絶縁性のサイドウォール２５９がシリコン酸化膜によって形成されている。また、上部電極膜２５８は、強誘電体膜２５６上及びサイドウォール２５９上にわたって形成されており、プレート線５７を兼ねた構成である。
【００８３】
続いて、図１１を参照して、この半導体装置２５０の製造方法につき説明する。
【００８４】
先ず、第１の関連技術で説明した方法と同様の方法で、トランジスタ形成工程〜下部電極膜形成工程までを行う（図３（Ａ）参照）。
【００８５】
続いて、この関連技術では、強誘電体膜形成工程として、下部電極膜２５３上に、第１の関連技術で説明した方法と同様の方法で、膜厚１００ｎｍの強誘電体膜としてタンタル酸ストロンチウムビスマス膜２５６を形成する（図１１（Ａ））。
【００８６】
続いて、エッチング工程として、強誘電体膜２５６の表面ｄにおいて、プラグの頂面ａと対向する領域上を覆うマスク（不図示）を形成する。その後、このマスクを介して、強誘電体膜２５６の表面側から、強誘電体膜２５６及び下部電極膜２５３に対してエッチングを行う（図１１（Ｂ））。
【００８７】
続いて、サイドウォール形成工程として、第１の実施の形態で説明した方法と同様の方法で、エッチングによって形成された強誘電体膜２５６及び下部電極膜２５３の側端面上に、シリコン酸化膜からなるサイドウォール２５９を形成する（図１１（Ｃ））。
【００８８】
続いて、第１の実施の形態で説明した方法と同様の方法で、強誘電体膜２５６上からサイドウォール２５９上にわたって上部電極膜形成用の白金膜を形成した後、プレート線を兼ねる上部電極膜２５８をライン状に形成する（図１０参照）。
【００８９】
上述した説明から明らかなように、この関連技術においても、第１の関連技術と同様に、問題１を解消することができる。
【００９０】
さらに、この関連技術では、エッチング工程時に、強誘電体膜の側壁に、上部電極膜材料と反応ガスとが反応して形成される中間反応物によるダメージ領域が、形成されるのを回避することができる（問題２解消）。
【００９１】
以上、この発明の実施の形態及び関連技術における条件等は、上述の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせることで、この発明を適用させることができる。
【００９２】
例えば、下部電極膜材料、常誘電体膜材料、強誘電体膜材料及び上部電極膜材料は上述した材料のみに限定されず、目的や設計に応じて任意好適な材料を選択することができる。例えば、上部電極膜及び下部電極膜の材料としては、イリジウムや白金のほかに、ルテニウム（Ｒｕ）の耐酸化性金属や、酸化イリジウム（ＩｒＯ2）や酸化ルテニウム（ＲｕＯ2）等の導電性金属酸化物を任意好適に用いることができる。また、強誘電体膜の材料としては、タンタル酸ストロンチウムビスマスのほかに、比誘電率が１００以上の材料である、チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ3）、ランタン（Ｌａ）をドープしたチタン酸ジルコン酸鉛、ニオブ（Ｎｂ）をドープしたタンタル酸ストロンチウムビスマス、チタン酸ビスマスランタン（ＬａＢｉＴｉＯ3）等を任意好適に用いることができる。
【００９３】
また、上述した実施の形態及び関連技術では、強誘電体膜を具えたキャパシタ構造を例に挙げて説明したが、強誘電体膜の替わりに、比誘電率が１０程度以上の常誘電体膜（高誘電体とも称する。）をこの発明に適用することも可能である。高誘電体膜材料としては、例えば、酸化タリウム（Ｔａ2Ｏ5）、ジルコニア（ＺｒＯ2）等を用いることができる。
【００９４】
【発明の効果】
上述した説明から明らかなように、この発明によれば、強誘電体キャパシタが有する強誘電体膜の側壁は、強誘電体キャパシタが実効的に機能する有効領域外に存在しているため、強誘電体膜の側壁に形成されているダメージ領域によって、強誘電体特性が劣化するのを抑制することができる。
【００９５】
さらに、この発明によれば、酸素雰囲気下において強誘電体膜を形成する際に、半導体基板上の広い領域に、耐酸化性の高い下部電極膜を残存させておくことができる。その結果、強誘電体膜の形成時に、下部電極膜の下側のプラグが酸化されるのを抑制することができる。
【００９６】
従って、高信頼性な強誘電体キャパシタが得られ、よって、高信頼性な半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 この発明の第１の関連技術の半導体装置の主要部の概略断面図である。
【図２】 この発明の第１の関連技術の半導体装置の主要部のレイアウトを示す概略図である。
【図３】 （Ａ）から（Ｃ）は、この発明の第１の関連技術の半導体装置の製造工程図（その１）である。
【図４】 （Ａ）から（Ｃ）は、図３に続く、この発明の第１の関連技術の半導体装置の製造工程図（その２）である。
【図５】 （Ａ）及び（Ｂ）は、図４に続く、この発明の第１の関連技術の半導体装置の製造工程図（その３）である。
【図６】 （Ａ）及び（Ｂ）は、この発明の第１の関連技術の強誘電体キャパシタの説明に供する図である。
【図７】 この発明の第１の実施の形態の半導体装置の主要部の概略断面図である。
【図８】 この発明の第１の実施の形態の半導体装置の主要部のレイアウトを示す概略図である。
【図９】 （Ａ）から（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程図である。
【図１０】 この発明の第２の関連技術の半導体装置の主要部の概略断面図である。
【図１１】 （Ａ）から（Ｃ）は、この発明の第２の関連技術の半導体装置の製造工程図である。
【符号の説明】
１０、１５、２５：強誘電体キャパシタ
１２：シリコン基板（半導体基板）
１３、１６：シリコン酸化膜
１４：コンタクトホール（貫通孔）
１９：絶縁分離膜
２０：ＭＯＳ型電界効果トランジスタ（トランジスタ）
２２：ゲート電極（制御電極）
２４：ソース電極（第１主電極）
２６：ドレイン電極（第２主電極）
３０：アクティブ領域
３２：ビット線コンタクト
３４：プラグ（導電部）
５０、７０：強誘電体メモリセル
５５：ビット線
５７：プレート線
６０：開口部
６２：コンタクトホール
１００、１５０、２５０：半導体装置
１０１、１５１、２５１：バリアメタル
１０２、１５２、２５２：イリジウム膜
１０３、１５３、２５３：下部電極膜
１０４、１５４：シリコン酸化膜（常誘電体膜）
１０６、１５６、２５６：タンタル酸ストロンチウムビスマス膜（強誘電体膜）
１０８、１５８、２５８：白金膜（上部電極膜）
１１０：強誘電体キャパシタ
１２０：キャパシタ
１５９、２５９：サイドウォール
３００：有効領域
４００：スペーサ領域
１０３１：下部電極膜のうち常誘電体膜から露出している部分
１０３２：下部電極膜のうち常誘電体膜で覆われている部分
１０６１：強誘電体膜のうち下部電極膜１０３１と上部電極膜１０８１とに挟まれる部分
１０６２：強誘電体膜のうち下部電極膜１０３２と上部電極膜１０８２とに挟まれる部分
１０８１：上部電極膜のうち下部電極膜１０３１と対向する部分
１０８２：上部電極膜のうち下部電極膜１０３２と対向する部分
【発明の属する技術分野】
この発明は、強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを用いた強誘電体メモリは、データの高速書込みやランダムアクセスが可能である点から、新たな不揮発性メモリとして期待されている。
【０００３】
強誘電体メモリは、強誘電体膜を含む強誘電体キャパシタとトランジスタとを具えるセル構造を有し、電荷を蓄積記憶する強誘電体膜の自発分極による電界の反転、及びその保持機能を利用したメモリである（例えば、特許文献１及び特許文献２参照。）。
【０００４】
強誘電体メモリのセル構造には、主として、プレーナ型とスタック型とがある。
【０００５】
プレーナ型は、強誘電体キャパシタの下部電極膜がプレート線を兼ねており、上部電極膜が当該強誘電体キャパシタに並設されたトランジスタの拡散層と電気的に接続されている。
【０００６】
一方、スタック型は、トランジスタの上方に強誘電体キャパシタが積み上げられたセル構造である。すなわち、強誘電体キャパシタの上部電極膜がプレート線を兼ねている又はプレート線と電気的に接続されており、下部電極が当該下部電極の下側に設けられたトランジスタの拡散層と金属プラグを介して電気的に接続されている。そのため、スタック型はプレーナ型よりもセル面積を縮小でき、微細なデザインルールへの適用が可能である。
【０００７】
【特許文献１】
特開平５−６３２０３号公報
【特許文献２】
特開２００２−２８９８０２号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、微細なデザインルールを適用させたスタック型強誘電体メモリは、以下に説明する種々の問題の発生によって、これまで実用化は困難とされていた。
【０００９】
スタック型強誘電体メモリは、上述したように、金属プラグに強誘電体キャパシタが形成された構造である。
【００１０】
ところが、通常、強誘電体膜を成膜する場合には、強誘電体膜の結晶化を目的として、酸素雰囲気下での高温加熱処理を行わなくてはならない。
【００１１】
そのため、強誘電体膜形成用の膜の成膜を行う際に、下部電極膜の下側に形成されている絶縁層に酸素が拡散される。その結果、絶縁層中に埋設されているプラグが酸化されてしまい、下部電極膜と拡散領域との間の導通がとれない場合があった（問題１）。
【００１２】
そこで、強誘電体膜を成膜するに当たり、結晶化のための温度を、プラグ材料の酸化温度以下に設定して行う方法も提案されてはいるが、この場合には、強誘電体膜の結晶化が不十分となり、強誘電体キャパシタの信頼性が低下する。
【００１３】
そこで、プラグの酸化を抑制する方法として、スタック型の強誘電体キャパシタを加工するに当たり、プラグ上に、下部電極膜、強誘電体膜及び上部電極膜を順次成膜した後、これら膜に対するエッチングを一括して行う方法が提案されている。
【００１４】
この場合には、耐酸化性の下部電極膜が加工されていない状態で高温加熱処理を行うことができるので、プラグの耐酸化性は非常に高くなる。
【００１５】
しかしながら、エッチングによって加工された強誘電体膜の側端面に、ダメージ領域が形成される場合がある。このダメージ領域とは、エッチングの間に、エッチング加工面の強誘電体材料と反応ガスとの反応によって形成される結晶構造の乱れや組成変化、或いは、上部電極及び下部電極材料が反応ガスと反応することによって形成される中間反応物等を含む変成領域である。
【００１６】
その結果、こうしたダメージ領域の発生によって強誘電体キャパシタの正常動作が妨げられ、強誘電体キャパシタの信頼性が確保できない場合があった（問題２）。
【００１７】
そこで、この発明の目的は、これら問題１及び２を解消することにより、高い信頼性が確保される強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
そこで、この発明の強誘電体キャパシタの製造方法は、下記のような構成上の特徴を有する。
【００１９】
すなわち、下部電極膜形成工程、常誘電体膜形成工程、強誘電体膜形成工程、エッチング工程及び上部電極膜形成工程を含んでいる。
【００２０】
下部電極膜形成工程では、絶縁層に設けられた貫通孔内に形成された導電部の頂面上から、当該頂面の周囲の絶縁層上にわたって、下部電極膜を形成する。常誘電体膜形成工程では、下部電極膜上に、当該下部電極膜の表面の一部が露出されるように、常誘電体膜を形成する。強誘電体膜形成工程では、露出している下部電極膜上から、当該露出している下部電極膜の周囲の常誘電体膜上にわたって、強誘電体膜を形成する。エッチング工程では、強誘電体膜の表面において、下部電極膜と強誘電体膜との接触面と対向する領域上から、当該領域の周囲であってかつ常誘電体膜と対向する領域上までを覆うマスクを介して、強誘電体膜の表面側から、強誘電体膜、常誘電体膜及び下部電極膜に対してエッチングを行う。上部電極膜形成工程では、エッチングによって形成された強誘電体膜上に、上部電極膜を形成する。
【００２１】
この構成によれば、強誘電体キャパシタのうち実効的に機能する有効領域にある強誘電体キャパシタは、下部電極膜のうち常誘電体膜に覆われずに露出された部分と、上部電極膜のうちこの下部電極膜部分と強誘電体膜を挟んで対向、すなわち正対する部分（この領域を、対向領域もしくは正対領域とも称する。）と、これら下部電極膜と上部電極膜の対向領域との間に挟まれる強誘電体膜とで構成された部分となる。
【００２２】
その結果、強誘電体膜の側壁部分は、上述した強誘電体キャパシタの有効領域外に位置しているため、強誘電体膜の側壁に形成されているダメージ領域によって、強誘電体特性が劣化するのを抑制することができる（問題２解消）。
【００２３】
また、この発明では、酸素雰囲気下において強誘電体膜を形成する際に、半導体基板上の広い領域に、耐酸化性の高い下部電極膜を残存させておくことができる。その結果、強誘電体膜の形成時に、下部電極膜の下側のプラグが酸化されるのを抑制することができる（問題１解消）。
【００２４】
従って、従来よりも高信頼性な強誘電体キャパシタを実現することができる。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態及び関連技術につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、平面図には、図示の構成成分のレイアウト関係を明らかにするために、上に重なった部材や構造により視界から隠れた輪郭線を実線や破線で示しているが、場合によっては、隠れた輪郭線の表示を省略した平面図もある。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００２６】
＜第１の関連技術＞
図１は、この関連技術に係る強誘電体キャパシタ１０を具える半導体装置１００の要部を示す概略断面図であるとともに、図２に示す、この半導体装置１００のレイアウトを示す概略図のうち、強誘電体メモリセル（以下、単にメモリセルと称する場合もある。）５０を、一点鎖線で示すＡ−Ａ線に沿って切断して得られる切り口、すなわち断面を図中矢印方向から見た図である。
【００２７】
先ず、図１に示す、半導体装置１００の説明に先立ち、図２を参照してこの関連技術の半導体装置１００について説明する。
【００２８】
図２に示す半導体装置１００のレイアウト図に示すように、この関連技術の半導体装置１００である、スタック型構造を有するメモリセル５０は、一例として、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下、単にトランジスタと称する場合もある。）２０と強誘電体キャパシタ１０とを具えている。
【００２９】
図２に示すように、トランジスタ２０は、第１主電極としてのソース電極（或いは、ソース領域とも称する。）２４と、第２主電極としてのドレイン電極（或いは、ドレイン領域とも称する。）２６とを具えている。ソース電極２４及びドレイン電極２６は、アクティブ領域３０内に、ワード線である制御電極としてのゲート電極２２を挟むような位置に、一対の不純物拡散領域として形成されている。また、ソース電極２４は、キャパシタコンタクトである導電部としてのプラグ３４を介して強誘電体キャパシタ１０を構成する下部電極膜１０３と電気的に接続されている。ドレイン電極２６は、ビット線コンタクト３２を介してビット線５５と電気的に接続されている。
【００３０】
強誘電体キャパシタ１０は、下部電極膜１０３上に、強誘電体膜１０６及び上部電極膜１０８が順次に積層された構成であり（詳細は後述する。）、上部電極膜１０８上には、プレート線５７が形成されている。尚、この構成例では、ビット線５５が、ワード線２２及びプレート線５７の各々に直交して配設された構成であるが、これに限定されるものではない。よって、メモリセル５０のレイアウトに応じて、ビット線、ワード線及びプレート線を任意好適な位置に配設することができる。
【００３１】
続いて、図１を参照して、この関連技術の半導体装置１００について詳細に説明する。
【００３２】
図１に示すように、トランジスタ２０は、ゲート電極２２、ソース電極２４及びドレイン電極２６を具えている。ゲート電極２２は、半導体基板であるシリコン基板１２上にゲート絶縁膜（図示を省略してある。）を介して形成されている。ソース電極２４及びドレイン電極２６は、シリコン基板１２の表面領域の中の、ゲート電極２２を挟む位置に形成されている。尚、トランジスタ２０は、ｎチャネル型又はｐチャネル型のいずれかを任意好適に選択することができる。トランジスタ２０は、シリコン基板１２に形成され、かつ絶縁層としてのシリコン酸化（ＳｉＯ2）膜１３中に埋設されている。この絶縁層１３の表面は実質的に平坦化されている。
【００３３】
ソース電極２４は、シリコン酸化膜１３に形成されたプラグ３４を介して、後述する下部電極膜１０３と電気的に接続されている。このプラグ３４は、シリコン酸化膜１３に形成された貫通孔としてのコンタクトホール１４に、導電材料であるポリシリコン（Ｐｏｌｙ−Ｓｉ）やタングステン（Ｗ）を充填して形成されている。また、このシリコン酸化膜１３は、プラグ３４の基板とは反対側の端面（或いは、頂面とも称する。）ａを露出させているとともに、当該プラグ３４の端面ａと実質的に同一平面を形成している。
【００３４】
また、ドレイン電極２６は、同じく絶縁層１３中に埋設されているタングステンやタングステンシリサイド（ＷＳｉx）からなるビット線５５と、シリコン酸化膜１３に形成されたビット線コンタクト３２を介して電気的に接続されている。このビット線コンタクト３２は、シリコン酸化膜１３に形成されたコンタクトホール１４に、ポリシリコンやタングステンの導電材料を充填して形成されている。絶縁分離膜１９は、隣り合うトランジスタ同士を絶縁分離している。尚、ここでのトランジスタ２０の構造は従来公知であるので、その詳細な説明は省略する。
【００３５】
また、図１に示すように、この関連技術の強誘電体キャパシタ１０は、シリコン基板１２側から、下部電極膜１０３と、常誘電体膜１０４と、強誘電体膜１０６と、上部電極膜１０８とを順次に積層させて具えている。
【００３６】
具体的には、図１に示すように、この関連技術の下部電極膜１０３は、プラグ３４の頂面ａから当該頂面ａの周囲のシリコン酸化膜１３上にわたって設けられている。ここでの下部電極膜１０３は、プラグ３４との間の金属の相互拡散を防止するバリアメタル１０１と、その上に設けられている耐酸化性に優れた金属膜１０２とを具えている。この構成例では、バリアメタル１０１は窒化チタン（ＴｉＮ）膜で形成されており、金属膜はイリジウム（Ｉｒ）膜１０２で形成されている。尚、バリアメタル１０１と下部電極膜１０３との間に、両者間の密着性を向上させるための密着層として、酸化チタン（ＴｉＯ2）膜が設けられていても良い。また、後述する強誘電体膜１０６をタンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9）とする場合には、タンタル酸ストロンチウムビスマス膜との密着性を向上させるために、下部電極膜１０３の最上膜に、さらに、白金（Ｐｔ）膜が設けられた構成であっても良い。常誘電体膜１０４は、下部電極膜１０３上に、当該下部電極膜１０３の表面ｂの一部ｃが露出されるように設けられている。この構成例における常誘電体膜１０４は、下部電極膜１０３の表面ｂの周縁を所定幅の額縁状に覆うように設けられており、シリコン酸化膜（比誘電率：３．９〜４．９程度）で形成されている。この常誘電体膜１０４は、下部電極膜１０３と後述する上部電極膜１０８との間のスペーサとしてはもとより、常誘電体キャパシタンス（すなわち、容量）を与える役割を果たす（その詳細な説明は後述する）。尚、常誘電体膜１０４はシリコン酸化膜に限定されず、後述する強誘電体膜１０６の比誘電率（１００以上）に比べて充分小さな比誘電率である常誘電体膜を用いることができ、好ましくは、シリコン窒化膜（ＳｉＮ）（比誘電率：６〜９程度）等のように、比誘電率が１０未満の常誘電体膜を用いるのが良い。強誘電体膜１０６は、シリコン酸化膜１０４によって露出された下部電極膜１０３上から、当該露出している下部電極膜１０３の周囲のシリコン酸化膜１０４上にわたって設けられており、タンタル酸ストロンチウムビスマス膜で形成されている。上部電極膜１０８は、強誘電体膜１０６の表面ｄにおいて、下部電極膜１０３と強誘電体膜１０６との接触面ｃと対向する領域上から、強誘電体膜１０６の当該領域の周囲であってかつ常誘電体膜１０４と対向する領域上にわたって設けられていて、白金で形成されている。また、これら下部電極膜１０３、常誘電体膜１０４、強誘電体膜１０６及び上部電極膜１０８のそれぞれの側端面で構成される強誘電体キャパシタ１０の側壁面は、実質的に非凹凸面となっている。
【００３７】
また、図１に示すように、強誘電体キャパシタ１０は、絶縁層であるシリコン酸化膜１６中に、上部電極膜１０８の表面ｅの一部がコンタクトホール６２から露出されるように、埋設されている。そして、露出された上部電極膜１０８上には、白金からなるプレート線５７が設けられている。
【００３８】
続いて、図３〜図５を参照して、この半導体装置１００の製造方法につき説明する。
【００３９】
先ず、図３（Ａ）に示すように、トランジスタ形成工程として、シリコン基板１２に、任意好適な方法を用いて、隣合うトランジスタ同士を絶縁分離するための絶縁分離膜１９を形成する。この絶縁分離膜１９で囲まれたシリコン基板１２の領域に、トランジスタ２０を形成する。トランジスタ２０の形成は、任意好適な方法を用いて、シリコン基板１２中に、ゲート電極２２の形成位置を挟む位置に、シリコン基板の表面に接して一対の不純物拡散層であるソース電極２４及びドレイン電極２６を形成する。然る後、シリコン基板１２上のソース電極２４とドレイン電極２６との間の位置にゲート電極２２を形成する。さらに、任意好適な方法を用いて、ドレイン電極２６上にビット線コンタクト３２を形成した後、当該ビット線コンタクト３２と電気的に接続されるビット線５５をライン状にパターニング形成する。
【００４０】
続いて、絶縁層形成工程として、シリコン基板１２上に、トランジスタ２０、ビット線コンタクト３２及びビット線５５を覆うように、絶縁層を堆積させる。ここでは、絶縁層をシリコン酸化膜１３として、化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成する。その後、シリコン酸化膜１３の表面を化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化して、１２００ｎｍの膜厚に形成する。
【００４１】
続いて、導電部形成工程として、シリコン酸化膜１３に対してフォトリソグラフィ及びエッチングを順次行って、ソース電極２４に達するコンタクトホール１４を開口する。その後、コンタクトホール１４内にＣＶＤ法によってタングステンを埋め込んだ後、タングステンに対してシリコン酸化膜１３の表面と実質的に同一面位置となるまでＣＭＰを行い、頂面ａを有する導電部としてのプラグ３４を形成する。
【００４２】
続いて、下部電極膜形成工程として、プラグ３４の頂面ａ上から、該頂面ａの周囲のシリコン酸化膜１３上にわたって、下部電極膜１０３を形成する。
【００４３】
先ず、プラグ３４の頂面ａ上から、当該頂面ａの周囲のシリコン酸化膜１３上にわたって、窒化チタンによるバリアメタル１０１を形成する。バリアメタル１０１の形成は、先ず、スパッタ法でチタン（Ｔｉ）を膜厚１５ｎｍで形成した後、７５０℃で３０秒間の急速加熱アニール（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を窒素（Ｎ2）雰囲気中で行って形成する。その後、バリアメタル１０１上に、イリジウム膜１０２を直流スパッタ法を用いて膜厚１００ｎｍで形成する。こうして、バリアメタル１０１及びイリジウム膜１０２を具える、下部電極膜１０３を形成する。
【００４４】
続いて、常誘電体膜形成工程として、下部電極膜１０３上に、当該下部電極膜の表面の一部が露出されるように、常誘電体膜１０４を形成する。
【００４５】
そこで、図３（Ｂ）に示すように、先ず、下部電極膜１０３の表面ｂ上に、常誘電体膜として、オゾン（Ｏ3）−ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いたプラズマＣＶＤ法によって、シリコン酸化膜（Ｏ3−ＴＥＯＳ酸化膜とも称する。）１０４を膜厚１０ｎｍで形成する。ここでの常誘電体膜材料としては、強誘電体膜形成工程時の加熱処理における水（Ｈ2Ｏ）や水素（Ｈ2）等の脱離が少ないＴＥＯＳ系の常誘電体膜の方が、シラン系の常誘電体膜よりも好ましい。その後、シリコン酸化膜１０４に対して、フォトリソグラフィ及びエッチングを順次行って開口部６０を形成して、下部電極膜１０３表面ｂの周縁を所定幅で額縁状に覆うシリコン酸化膜１０４を形成する（図３（Ｃ））。このとき、シリコン酸化膜１０４の開口部６０から露出された下部電極膜１０３表面ｃの寸法（Ｘ方向及びＹ方向）を、強誘電体キャパシタの動作仕様等に基づいて、実際に強誘電体キャパシタとして機能させたい有効領域（説明後述）の寸法となるように設計する。
【００４６】
次に、強誘電体膜形成工程として、露出している下部電極膜１０３上から当該露出している下部電極膜１０３の周囲の常誘電体膜１０４上にわたって、強誘電体膜１０６を形成する。
【００４７】
そこで、先ず、露出している下部電極膜１０３上から、当該露出している下部電極膜１０３の周囲のシリコン酸化膜１０４上にわたって、スピンコート法を用いてタンタル酸ストロンチウムビスマス前駆体溶液を塗布する。この塗布液を１５０℃〜２６０℃の範囲内の温度で乾燥させた後、塗布液に対して７００℃で１分間のＲＴＡを酸素雰囲気中で行ってタンタル酸ストロンチウムビスマス膜とする。その後、この構成例では、塗布工程及びＲＴＡ工程を同様にして２回繰り返し行った後、７００℃で１時間のＲＴＡを酸素雰囲気中で行う。こうして、最終的な膜厚が１００ｎｍである、強誘電体膜としてのタンタル酸ストロンチウムビスマス膜１０６を形成する（図４（Ａ））。
【００４８】
次に、上部電極膜形成工程として、強誘電体膜１０６の表面ｄにおいて、下部電極膜１０３と強誘電体膜１０６との接触面ｃと対向する領域上から、当該領域の周囲であってかつ常誘電体膜１０４と対向する領域上にわたって、スパッタ法によって上部電極膜１０８として白金膜を１００ｎｍの膜厚に形成する（図４（Ｂ））。
【００４９】
次に、エッチング工程として、先ず、上部電極膜１０８の表面ｅ（図４（Ｂ）参照）において、下部電極膜１０３と強誘電体膜１０６との接触面ｃと対向する領域上から、当該領域の周囲であってかつ常誘電体膜１０４と対向する領域上までを覆うマスク（不図示）を形成する。その後、このマスクを介して、上部電極膜１０８の表面側から、上部電極膜１０８、強誘電体膜１０６、常誘電体膜１０４及び下部電極膜１０３に対してエッチングを一括して行う。具体的には、額縁状の常誘電体膜１０４が所定幅で残存するように、上部電極膜１０８、強誘電体膜１０６、常誘電体膜１０４及び下部電極膜１０３に対するエッチングを行い、ビット毎に個別に分離された所定形状の強誘電体キャパシタ１０を形成する（図４（Ｃ））。尚、ここでのキャパシタ寸法は、先述した強誘電体キャパシタとしての有効領域の寸法や、残存させるべき枠状の常誘電体膜の幅に基づいて設定する。また、エッチング後の常誘電体膜１０４の幅は、デザインルールやプロセスマージンによる設計基準等に応じて任意に設定可能であるが、例えば、０．０５〜０．２μｍの範囲内となるように設定するのが良い。一般的なデザインルール（ゲート長に相当）である０．１３〜０．５μｍに対して、当該デザインルールの４０％程度の値を常誘電体膜の幅として設定するのが好適なためである。また、ここでのエッチングは、１ステップで行うことが好ましいが、エッチング条件の制約等によっては複数ステップであっても良い。
【００５０】
強誘電体キャパシタ１０を形成した後、高密度プラズマＣＶＤ法によって、強誘電体キャパシタ１０を層間絶縁膜であるシリコン酸化膜で埋設する。その後、このシリコン酸化膜に対してＣＭＰ法を行って表面を平坦化させて、膜厚８００ｎｍのシリコン酸化膜１６を形成する（図５（Ａ））。
【００５１】
その後、シリコン酸化膜１６に対してフォトリソグラフィ及びエッチングを順次行って、上部電極膜１０８に達するコンタクトホール６２を開口する（図５（Ｂ））。その後、コンタクトホール６２から露出している上部電極膜１０８上に、白金膜からなるプレート線５７をライン状に形成する（図１参照）。尚、プレート線５７の形成後、上部電極膜１０８に対するダメージ回復のため、窒素雰囲気下において６５０℃で３０分のアニール処理を行うのが好ましい。また、プレート線５７は、上部電極膜１０８との密着性や電気抵抗等の電気的特性を考慮して、上部電極膜１０８と同じ材料で形成するのが好適である。
【００５２】
続いて、こうして得られた強誘電体キャパシタ１０につき、図６（Ａ）及び（Ｂ）を参照して詳細に説明する。図６（Ａ）は、強誘電体キャパシタ１０の主要部の概略断面図である。図６（Ｂ）は、図６（Ａ）に示す強誘電体キャパシタ１０を上方からレイアウトを示す概略図である。
【００５３】
図６に示すように、上述した製造方法によって得られた強誘電体キャパシタ１０のうち実効的に機能する有効領域３００には、下部電極膜１０３のうち強誘電体膜１０６と接触している部分１０３１と、上部電極膜１０８のうち当該領域１０３１と強誘電体膜１０６を挟んで対向すなわち正対する部分１０８１（対向領域或いは正対領域とも称する。）と、これら下部電極膜の部分１０３１と上部電極の部分１０８１との間に挟まれた強誘電体膜の部分１０６１（有効強誘電体膜とも称する。）とを具える強誘電体キャパシタ１１０が形成されている。
【００５４】
一方、強誘電体キャパシタ１０のうち、この強誘電体キャパシタ１１０を取り囲むスペーサ領域４００には、下部電極膜１０３のうち常誘電体膜１０４と接触している部分１０３２と、上部電極膜１０８のうち常誘電体膜１０４と正対する領域１０８２と、これら下部電極膜の領域１０３２と上部電極膜の領域１０８２との間に挟まれた、強誘電体膜１０６２及び常誘電体膜１０４とを具えるキャパシタ（直列キャパシタとも称する。）１２０が形成されている。
【００５５】
すなわち、この関連技術の強誘電体キャパシタ１０は、有効領域３００に形成された強誘電体キャパシタ１１０と、当該強誘電体キャパシタ１１０と並列に接続された、スペーサ領域４００に形成された強誘電体キャパシタ及び常誘電体キャパシタが直列接続されてなるキャパシタ１２０とが等価である。
【００５６】
いま、強誘電体キャパシタ１０の両端、すなわち下部電極膜１０３及び上部電極膜１０８に電圧Ｖを印加する。この構成例では、強誘電体膜１０６がタンタル酸ストロンチウムビスマス（比誘電率：２００程度）であり、常誘電体膜１０４がシリコン酸化膜（比誘電率：３．９〜４．９程度）である。
【００５７】
その結果、有効領域３００における強誘電体キャパシタには印加電圧がかかる一方で、スペーサ領域４００における強誘電体キャパシタにかかる電圧は、スペーサ領域４００の常誘電体キャパシタにかかる電圧の１／４０〜１／５０程度となる。すなわち、スペーサ領域４００は、実質的に常誘電体キャパシタであるとみなすことができる。尚、スペーサ領域４００の強誘電体キャパシタにかかる電圧が印加電圧の１／１０程度であれば、スペーサ領域４００を実質的に常誘電体キャパシタとみなすことができる。
【００５８】
したがって、スペーサ領域４００を非有効な強誘電体キャパシタ領域とみなすことができるので、強誘電体キャパシタ１０として実効的に機能する有効領域３００は、強誘電体キャパシタ１１０のみであることが判る。
【００５９】
上述した説明から明らかなように、この関連技術では、強誘電体膜の側壁にエッチング工程によって形成されるダメージ領域は、強誘電体キャパシタの非有効領域に存在している。
【００６０】
そのため、このダメージ領域によって、強誘電体キャパシタの強誘電体特性が劣化するのを抑制することができる（問題２解消）。
【００６１】
さらに、この関連技術では、強誘電体キャパシタを、下部電極膜、常誘電体膜、強誘電体膜及び上部電極膜に対して一括エッチングを行って形成する。
【００６２】
そのため、酸素雰囲気下において強誘電体膜を成膜する際に、耐酸化性の高い下部電極膜を、シリコン酸化膜上に充分な領域として残存させておくことができる。
【００６３】
よって、強誘電体膜の成膜時に、下部電極膜下の絶縁膜中に酸素が拡散されるのを抑制でき、よって、絶縁膜中に埋設されているプラグの酸化を回避することができる（問題１解消）。
【００６４】
従って、従来よりも高信頼性な強誘電体キャパシタを得ることができるので、よって、高信頼性な半導体装置を実現することができる。
【００６５】
＜第１の実施の形態＞
図７〜図９を参照して、この発明の第１の実施の形態につき説明する。
【００６６】
この実施の形態では、上部電極膜形成工程の前に、下部電極膜、常誘電体膜及び強誘電体膜に対してエッチング工程を行っている点、及び上部電極膜をプレート線として設けている点が、第１の関連技術との主な相違点である。尚、第１の関連技術で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する場合もある（以下の各実施の形態についても同様）。
【００６７】
図７は、この実施の形態における強誘電体キャパシタ１５を具える半導体装置１５０の主要部を示す概略断面図であるとともに、図８に示す、この半導体装置１５０の概略平面図のうち、強誘電体メモリセル７０を、一点鎖線Ｂ−Ｂ線に沿って切断して得られる切り口を図中矢印方向から見た図である。
【００６８】
図８に示すように、この実施の形態の半導体装置１５０が有するメモリセル７０は、第１の関連技術と同様に、トランジスタ２０と強誘電体キャパシタ１５とを具えている。さらに、この構成例では、強誘電体キャパシタ１５はサイドウォール１５９を具えているとともに、上部電極膜１５８がプレート線を兼ねた構造である。
【００６９】
図７に示すように、この実施の形態の強誘電体キャパシタ１５は、下部電極膜１５３（バリアメタル１５１及びイリジウム膜１５２）、常誘電体膜１５４、強誘電体膜１５６、サイドウォール１５９及び上部電極膜１５８を具えている。
【００７０】
この実施の形態では、下部電極膜１５３、常誘電体膜１５４及び強誘電体膜１５６の側端面上に、絶縁性のサイドウォール１５９がシリコン酸化膜によって形成されている。また、上部電極膜１５８は、強誘電体膜１５６上及びサイドウォール１５９上にわたって形成されており、プレート線５７を兼ねた構成である。
【００７１】
続いて、図９を参照して、この半導体装置１５０の製造方法につき説明する。
【００７２】
先ず、第１の関連技術で説明した方法と同様の方法で、トランジスタ形成工程〜強誘電体膜形成工程までを行う（図４（Ａ）参照）。
【００７３】
続いて、エッチング工程として、第１の関連技術と同様に、先ず、強誘電体膜１５６の表面において、下部電極膜１５３と強誘電体膜１５６との接触面ｃと対向する領域上から、当該領域の周囲であってかつ常誘電体膜１５４と対向する領域上までを覆うマスク（不図示）を形成する。その後、このマスクを介して、強誘電体膜１５６の表面側から、強誘電体膜１５６、常誘電体膜１５４及び下部電極膜１５３に対してエッチングを行って、額縁状の常誘電体膜１５４が所定幅で残存された積層体８５を得る（図９（Ａ））。
【００７４】
続いて、サイドウォール形成工程として、エッチングによって形成された強誘電体膜１５６、常誘電体膜１５４及び下部電極膜１５３の側端面上に、絶縁性のサイドウォールを形成する。
【００７５】
そこで、積層体８５及びシリコン酸化膜１３上に、ＣＶＤ法によってシリコン酸化膜を形成した後、全面エッチバックを行ってサイドウォール１５９を形成する（図９（Ｂ））。このサイドウォール１５９により、後の上部電極膜形成工程時において、上部電極膜形成用の導電膜と下部電極膜とのショート（短絡）を防止することができる。
【００７６】
続いて、上部電極膜形成工程として、強誘電体膜１５６上からサイドウォール１５９上にわたって、スパッタ法によって上部電極膜形成用の導電膜である白金膜を１００ｎｍの膜厚に形成する（図９（Ｃ））。その後、この白金膜に対して、フォトリソグラフィ及びエッチングを順次行って、プレート線を兼ねる上部電極膜１５８をライン状に形成する（図７参照）。
【００７７】
上述した説明から明らかように、この実施の形態では、第１の関連技術と同様に、問題１及び２を解消することができる。
【００７８】
さらに、この実施の形態によれば、上部電極膜がプレート線を兼ねた構造であるため、第１の関連技術のように上部電極膜とプレート線とを電気的に接続するためのコンタクトホール（図１参照）が不要である。そのため、コンタクトホール形成時のチャージアップダメージを回避でき、第１の関連技術よりも上部電極膜の劣化を抑制することができる。
【００７９】
＜第２の関連技術＞
図１０及び図１１を参照して、この発明の第２の関連技術につき説明する。
【００８０】
この関連技術では、常誘電体膜形成工程を行わない構成とした点が第１の実施の形態との主な相違点である。
【００８１】
図１０に示すように、この関連技術の半導体装置２５０が具える強誘電体キャパシタ２５は、下部電極膜２５３、強誘電体膜２５６、サイドウォール２５９及び上部電極膜２５８を具えている。
【００８２】
この関連技術では、下部電極膜２５３（バリアメタル２５１及びイリジウム膜２５２）及び強誘電体膜２５６の側端面上に、絶縁性のサイドウォール２５９がシリコン酸化膜によって形成されている。また、上部電極膜２５８は、強誘電体膜２５６上及びサイドウォール２５９上にわたって形成されており、プレート線５７を兼ねた構成である。
【００８３】
続いて、図１１を参照して、この半導体装置２５０の製造方法につき説明する。
【００８４】
先ず、第１の関連技術で説明した方法と同様の方法で、トランジスタ形成工程〜下部電極膜形成工程までを行う（図３（Ａ）参照）。
【００８５】
続いて、この関連技術では、強誘電体膜形成工程として、下部電極膜２５３上に、第１の関連技術で説明した方法と同様の方法で、膜厚１００ｎｍの強誘電体膜としてタンタル酸ストロンチウムビスマス膜２５６を形成する（図１１（Ａ））。
【００８６】
続いて、エッチング工程として、強誘電体膜２５６の表面ｄにおいて、プラグの頂面ａと対向する領域上を覆うマスク（不図示）を形成する。その後、このマスクを介して、強誘電体膜２５６の表面側から、強誘電体膜２５６及び下部電極膜２５３に対してエッチングを行う（図１１（Ｂ））。
【００８７】
続いて、サイドウォール形成工程として、第１の実施の形態で説明した方法と同様の方法で、エッチングによって形成された強誘電体膜２５６及び下部電極膜２５３の側端面上に、シリコン酸化膜からなるサイドウォール２５９を形成する（図１１（Ｃ））。
【００８８】
続いて、第１の実施の形態で説明した方法と同様の方法で、強誘電体膜２５６上からサイドウォール２５９上にわたって上部電極膜形成用の白金膜を形成した後、プレート線を兼ねる上部電極膜２５８をライン状に形成する（図１０参照）。
【００８９】
上述した説明から明らかなように、この関連技術においても、第１の関連技術と同様に、問題１を解消することができる。
【００９０】
さらに、この関連技術では、エッチング工程時に、強誘電体膜の側壁に、上部電極膜材料と反応ガスとが反応して形成される中間反応物によるダメージ領域が、形成されるのを回避することができる（問題２解消）。
【００９１】
以上、この発明の実施の形態及び関連技術における条件等は、上述の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせることで、この発明を適用させることができる。
【００９２】
例えば、下部電極膜材料、常誘電体膜材料、強誘電体膜材料及び上部電極膜材料は上述した材料のみに限定されず、目的や設計に応じて任意好適な材料を選択することができる。例えば、上部電極膜及び下部電極膜の材料としては、イリジウムや白金のほかに、ルテニウム（Ｒｕ）の耐酸化性金属や、酸化イリジウム（ＩｒＯ2）や酸化ルテニウム（ＲｕＯ2）等の導電性金属酸化物を任意好適に用いることができる。また、強誘電体膜の材料としては、タンタル酸ストロンチウムビスマスのほかに、比誘電率が１００以上の材料である、チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ3）、ランタン（Ｌａ）をドープしたチタン酸ジルコン酸鉛、ニオブ（Ｎｂ）をドープしたタンタル酸ストロンチウムビスマス、チタン酸ビスマスランタン（ＬａＢｉＴｉＯ3）等を任意好適に用いることができる。
【００９３】
また、上述した実施の形態及び関連技術では、強誘電体膜を具えたキャパシタ構造を例に挙げて説明したが、強誘電体膜の替わりに、比誘電率が１０程度以上の常誘電体膜（高誘電体とも称する。）をこの発明に適用することも可能である。高誘電体膜材料としては、例えば、酸化タリウム（Ｔａ2Ｏ5）、ジルコニア（ＺｒＯ2）等を用いることができる。
【００９４】
【発明の効果】
上述した説明から明らかなように、この発明によれば、強誘電体キャパシタが有する強誘電体膜の側壁は、強誘電体キャパシタが実効的に機能する有効領域外に存在しているため、強誘電体膜の側壁に形成されているダメージ領域によって、強誘電体特性が劣化するのを抑制することができる。
【００９５】
さらに、この発明によれば、酸素雰囲気下において強誘電体膜を形成する際に、半導体基板上の広い領域に、耐酸化性の高い下部電極膜を残存させておくことができる。その結果、強誘電体膜の形成時に、下部電極膜の下側のプラグが酸化されるのを抑制することができる。
【００９６】
従って、高信頼性な強誘電体キャパシタが得られ、よって、高信頼性な半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 この発明の第１の関連技術の半導体装置の主要部の概略断面図である。
【図２】 この発明の第１の関連技術の半導体装置の主要部のレイアウトを示す概略図である。
【図３】 （Ａ）から（Ｃ）は、この発明の第１の関連技術の半導体装置の製造工程図（その１）である。
【図４】 （Ａ）から（Ｃ）は、図３に続く、この発明の第１の関連技術の半導体装置の製造工程図（その２）である。
【図５】 （Ａ）及び（Ｂ）は、図４に続く、この発明の第１の関連技術の半導体装置の製造工程図（その３）である。
【図６】 （Ａ）及び（Ｂ）は、この発明の第１の関連技術の強誘電体キャパシタの説明に供する図である。
【図７】 この発明の第１の実施の形態の半導体装置の主要部の概略断面図である。
【図８】 この発明の第１の実施の形態の半導体装置の主要部のレイアウトを示す概略図である。
【図９】 （Ａ）から（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程図である。
【図１０】 この発明の第２の関連技術の半導体装置の主要部の概略断面図である。
【図１１】 （Ａ）から（Ｃ）は、この発明の第２の関連技術の半導体装置の製造工程図である。
【符号の説明】
１０、１５、２５：強誘電体キャパシタ
１２：シリコン基板（半導体基板）
１３、１６：シリコン酸化膜
１４：コンタクトホール（貫通孔）
１９：絶縁分離膜
２０：ＭＯＳ型電界効果トランジスタ（トランジスタ）
２２：ゲート電極（制御電極）
２４：ソース電極（第１主電極）
２６：ドレイン電極（第２主電極）
３０：アクティブ領域
３２：ビット線コンタクト
３４：プラグ（導電部）
５０、７０：強誘電体メモリセル
５５：ビット線
５７：プレート線
６０：開口部
６２：コンタクトホール
１００、１５０、２５０：半導体装置
１０１、１５１、２５１：バリアメタル
１０２、１５２、２５２：イリジウム膜
１０３、１５３、２５３：下部電極膜
１０４、１５４：シリコン酸化膜（常誘電体膜）
１０６、１５６、２５６：タンタル酸ストロンチウムビスマス膜（強誘電体膜）
１０８、１５８、２５８：白金膜（上部電極膜）
１１０：強誘電体キャパシタ
１２０：キャパシタ
１５９、２５９：サイドウォール
３００：有効領域
４００：スペーサ領域
１０３１：下部電極膜のうち常誘電体膜から露出している部分
１０３２：下部電極膜のうち常誘電体膜で覆われている部分
１０６１：強誘電体膜のうち下部電極膜１０３１と上部電極膜１０８１とに挟まれる部分
１０６２：強誘電体膜のうち下部電極膜１０３２と上部電極膜１０８２とに挟まれる部分
１０８１：上部電極膜のうち下部電極膜１０３１と対向する部分
１０８２：上部電極膜のうち下部電極膜１０３２と対向する部分
Claims (9)
- 絶縁層の貫通孔内に形成された導電部の頂面上から、該頂面の周囲の前記絶縁層上にわたって、下部電極膜を形成する下部電極膜形成工程と、
前記下部電極膜上に、前記下部電極膜の表面の一部が露出されるように、常誘電体膜を形成する常誘電体膜形成工程と、
露出している前記下部電極膜上から、該露出している下部電極膜の周囲の前記常誘電体膜上にわたって、強誘電体膜を形成する強誘電体膜形成工程と、
前記強誘電体膜の表面において、前記下部電極膜と前記強誘電体膜との接触面と対向する領域上から、該領域の周囲であってかつ前記常誘電体膜と対向する領域上までを覆うマスクを介して、前記強誘電体膜の表面側から、前記強誘電体膜、前記常誘電体膜及び前記下部電極膜に対してエッチングを行うエッチング工程と、
前記エッチングによって形成された前記強誘電体膜上に、上部電極膜を形成する上部電極膜形成工程と
を含むことを特徴とする強誘電体キャパシタの製造方法。 - 請求項１に記載の強誘電体キャパシタの製造方法において、前記常誘電体膜形成工程では、前記常誘電体膜を、前記下部電極膜の表面の周縁を所定幅で額縁状に覆うように形成することを特徴とする強誘電体キャパシタの製造方法。
- 請求項２に記載の強誘電体キャパシタの製造方法において、前記エッチング工程では、前記常誘電体膜の幅が、０．０５〜０．２μｍの範囲内で残存するように前記エッチングを行うことを特徴とする強誘電体キャパシタの製造方法。
- 請求項１に記載の強誘電体キャパシタの製造方法において、前記エッチング工程の後であって前記上部電極形成工程の前に、前記エッチングによって形成された側端面上に、絶縁性のサイドウォールを形成するサイドウォール形成工程を行い、
前記上部電極膜形成工程では、前記上部電極膜を、さらに前記サイドウォール上にわたって形成することを特徴とする強誘電体キャパシタの製造方法。 - 半導体基板上に設けられた制御電極と、前記半導体基板の表面領域であって、前記制御電極を挟む位置に形成された第１主電極及び第２主電極とをそれぞれ具えるトランジスタを形成するトランジスタ形成工程と、
前記半導体基板及び前記トランジスタを覆う絶縁層を形成する絶縁層形成工程と、
前記絶縁層に、前記第１主電極及び前記第２主電極のいずれか一方に達する貫通孔を形成した後、該貫通孔に導電部を形成する導電部形成工程と、
前記導電部の頂面上から、該頂面の周囲の前記絶縁層上にわたって、下部電極膜を形成する下部電極膜形成工程と、
前記下部電極膜上に、前記下部電極膜の表面の一部が露出されるように、常誘電体膜を形成する常誘電体膜形成工程と、
露出している前記下部電極膜上から、該露出している前記下部電極膜の周囲の前記常誘電体膜上にわたって、強誘電体膜を形成する強誘電体膜形成工程と、
前記強誘電体膜の表面において、前記下部電極膜と前記強誘電体膜との接触面と対向する領域上から、該領域の周囲であってかつ前記常誘電体膜と対向する領域上までを覆うマスクを介して、前記強誘電体膜の表面側から、前記強誘電体膜、前記常誘電体膜及び前記下部電極膜に対してエッチングを行うエッチング工程と、
前記エッチングによって形成された前記強誘電体膜上に、上部電極膜を形成する上部電極膜形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 絶縁層の貫通孔内に形成された導電部の頂面上から、該頂面の周囲の前記絶縁層上にわたって設けられた下部電極膜と、
前記下部電極膜上に、前記下部電極膜の表面の一部が露出されるように設けられた常誘電体膜と、
露出している前記下部電極膜上から、該露出している下部電極膜の周囲の前記常誘電体膜上にわたって設けられた強誘電体膜と、
前記強誘電体膜の表面において、前記下部電極膜と前記強誘電体膜との接触面と対向する領域上から、該領域の周囲であってかつ前記常誘電体膜と対向する領域上にわたって設けられた上部電極膜とを具える強誘電体キャパシタにおいて、
前記強誘電体膜、前記常誘電体膜及び前記下部電極膜の側端面上には絶縁性のサイドウォールが形成されており、前記上部電極膜は、さらに該サイドウォール上に形成されていることを特徴とする強誘電体キャパシタ。 - 請求項６に記載の強誘電体キャパシタにおいて、
前記常誘電体膜が、前記下部電極膜の表面の周縁を所定幅で額縁状に覆うように形成されていることを特徴とする強誘電体キャパシタ。 - 請求項７に記載の強誘電体キャパシタにおいて、前記常誘電体膜の幅が、０．０５〜０．２μｍの範囲内であることを特徴とする強誘電体キャパシタ。
- 半導体基板上に設けられた制御電極と、前記半導体基板の、該制御電極を挟む位置に形成された第１主電極及び第２主電極とを有するトランジスタと、
前記半導体基板及び前記トランジスタを覆う絶縁層と、
該絶縁層に設けられ、かつ前記第１主電極及び前記第２主電極のいずれか一方に達する貫通孔に導電材料が形成されてなる導電部と、
前記導電部の頂面上から、該頂面の周囲の前記絶縁層上にわたって設けられた下部電極膜と、
前記下部電極膜上に、前記下部電極膜の表面の一部が露出されるように設けられた常誘電体膜と、
露出している前記下部電極膜上から、該露出している下部電極膜の周囲の前記常誘電体膜上にわたって設けられた強誘電体膜と、
前記強誘電体膜の表面において、前記下部電極膜と前記強誘電体膜との接触面と対向する領域上から、該領域の周囲であってかつ前記常誘電体膜と対向する領域上にわたって設けられた上部電極膜とを具える半導体装置において、
前記強誘電体膜、前記常誘電体膜及び前記下部電極膜の側端面上には絶縁性のサイドウォールが形成されており、前記上部電極膜は、さらに該サイドウォール上に形成されていることを特徴とする半導体装置。
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