JP4573784B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 64
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000003990 capacitor Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 31
- 238000004544 sputter deposition Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 138
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- 229910000510 noble metal Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Description
本願発明は、半導体装置の製造方法に関するものであり、特に、半導体基板上に多層配線層が形成されて成る半導体装置の製造方法に関するものである。
従来、半導体基板上に形成された多層配線層において、各配線層間もしくは配線層と半導体基板表面の所定領域との間を電気的に接続する方法として、導電性の接続プラグを用いた次のような構成が知られている。
まず、半導体基板表面もしくは下層配線層等の下地層上に第１の絶縁層が形成され、この第１の絶縁層に第１の絶縁層を貫通し下地層と電気的に接続された導電性の接続プラグが形成される。さらに、この第１の絶縁層上に接続プラグを覆う第２の絶縁層が形成される。次に、接続プラグが配置された接続プラグ領域よりも大きい形状を備え、かつ、接続プラグ領域を包含する開口部が第２の絶縁層に設けられ、この開口部により接続プラグの表面が露出される。さらに、第２の絶縁層上および第２の絶縁層に設けられた開口部内に導電膜が堆積され、この導電膜がパターニングされて接続プラグと電気的に接続された配線層が第２の絶縁層上に形成される。
まず、半導体基板表面もしくは下層配線層等の下地層上に第１の絶縁層が形成され、この第１の絶縁層に第１の絶縁層を貫通し下地層と電気的に接続された導電性の接続プラグが形成される。さらに、この第１の絶縁層上に接続プラグを覆う第２の絶縁層が形成される。次に、接続プラグが配置された接続プラグ領域よりも大きい形状を備え、かつ、接続プラグ領域を包含する開口部が第２の絶縁層に設けられ、この開口部により接続プラグの表面が露出される。さらに、第２の絶縁層上および第２の絶縁層に設けられた開口部内に導電膜が堆積され、この導電膜がパターニングされて接続プラグと電気的に接続された配線層が第２の絶縁層上に形成される。
このような構成は、例えば、下記特許文献１の図４およびそれを説明する段落にて開示されている。
特許文献１では、下部導電層２０上に形成された第１層間絶縁層２２に、第１層間絶縁層２２を貫通し下部導電層２０と電気的に接続された導電体プラグ３０が形成され、第１層間絶縁層２２上に、導電体プラグ３０を覆うように第２層間絶縁層３４が形成される。次に、導電体プラグ３０が形成される導電体プラグ領域よりも大きい形状を備え、かつ、導電体プラグ領域を包含する補助コンタクトホール３６が第２層間絶縁層３４に設けられ、この補助コンタクトホール３６の底には導電体プラグ３０の表面が露出される。さらに、第２層間絶縁層３４上および補助コンタクトホール３６内に第２配線形成層５４が堆積され、この第２配線形成層５４がパターニングされて第２配線層３８が形成される。
特許文献１では、下部導電層２０上に形成された第１層間絶縁層２２に、第１層間絶縁層２２を貫通し下部導電層２０と電気的に接続された導電体プラグ３０が形成され、第１層間絶縁層２２上に、導電体プラグ３０を覆うように第２層間絶縁層３４が形成される。次に、導電体プラグ３０が形成される導電体プラグ領域よりも大きい形状を備え、かつ、導電体プラグ領域を包含する補助コンタクトホール３６が第２層間絶縁層３４に設けられ、この補助コンタクトホール３６の底には導電体プラグ３０の表面が露出される。さらに、第２層間絶縁層３４上および補助コンタクトホール３６内に第２配線形成層５４が堆積され、この第２配線形成層５４がパターニングされて第２配線層３８が形成される。
このような従来の構成によれば、下地層と、この下地層上に第１および第２の絶縁層等の積層絶縁層を介して形成された配線層とを、第１の絶縁層の厚みを有する接続プラグのみを用いて電気的に接続させることが可能となるので、工程を複雑にすることなく下地層と配線層との電気的な接続を実現することが可能となる。
つまり、下地層と、この下地層上に積層絶縁層を介して形成された配線層とを電気的に接続する構成としては、例えば、積層された絶縁層を全て貫通するような接続プラグを設けて、この接続プラグと下地層および配線層とを電気的に接続するような方法が挙げられるが、この方法では、接続プラグ用の孔を積層絶縁層の厚さと同じ深さで形成する必要があるため、孔のアスペクト比が大きくなってしまい、孔内に接続プラグ用の材料を容易に埋め込めない可能性があり、工程が複雑になってしまう可能性があった。また、積層絶縁層を構成する各絶縁層にそれぞれ接続プラグを設け、この各接続プラグを互いに電気的に接続する方法では、接続プラグを埋め込む工程が複数回必要となってしまい、工程時間が大幅に増大してしまう可能性があった。このような理由から、半導体基板上に形成された多層配線層において、各配線層間もしくは配線層と半導体基板表面の所定領域との間を電気的に接続する方法として、上述した従来の構成が適用される場合があった。
特開平７−９９１９４号公報
つまり、下地層と、この下地層上に積層絶縁層を介して形成された配線層とを電気的に接続する構成としては、例えば、積層された絶縁層を全て貫通するような接続プラグを設けて、この接続プラグと下地層および配線層とを電気的に接続するような方法が挙げられるが、この方法では、接続プラグ用の孔を積層絶縁層の厚さと同じ深さで形成する必要があるため、孔のアスペクト比が大きくなってしまい、孔内に接続プラグ用の材料を容易に埋め込めない可能性があり、工程が複雑になってしまう可能性があった。また、積層絶縁層を構成する各絶縁層にそれぞれ接続プラグを設け、この各接続プラグを互いに電気的に接続する方法では、接続プラグを埋め込む工程が複数回必要となってしまい、工程時間が大幅に増大してしまう可能性があった。このような理由から、半導体基板上に形成された多層配線層において、各配線層間もしくは配線層と半導体基板表面の所定領域との間を電気的に接続する方法として、上述した従来の構成が適用される場合があった。
しかしながら、上述した従来の構成では、第２の絶縁層に設けられる開口部が、接続プラグ領域よりも大きい形状を備え、かつ、接続プラグ領域を包含しているため、第２の絶縁層を例えばドライエッチング等により加工して開口部を設ける際、下層の第１絶縁層における接続プラグを包囲する領域がオーバーエッチングされてしまい、接続プラグの上部が第１の絶縁層から突出してしまう可能性があった。
このような場合、開口部内に堆積される導電膜は、突出した接続プラグの側面に好適に堆積されない可能性があり、開口部の内表面に導電膜が連続して形成されない可能性があった（以下、この状態をオープン不良と称す）。これにより、接続プラグと配線層を構成する導電膜との電気的接続信頼性が低減されてしまう可能性があった。特に、導電膜がスパッタリング法等により堆積された場合、スパッタリング法は段差被覆性が例えばＣＶＤ（Chemical Vapor Deposition）法に比べ良好ではないため、突出した接続プラグの側面への堆積がさらに難しくなってしまい、電気的接続信頼性の低減がより顕著になってしまう可能性があった。
上記課題を解決する為、本願発明の半導体装置の製造方法では、下地層上に形成された第１の絶縁層に、表面が前記第１の絶縁層から露出し且つ前記第１の絶縁層を貫通して前記下地層と電気的に接続された導電性の接続プラグを形成する工程と、前記接続プラグの前記表面上および前記第１の絶縁層上に第２の絶縁層を形成する工程と、前記第２の絶縁層に、前記接続プラグおよび前記第１の絶縁層を露出する開口部を設けるエッチング工程と、前記第２の絶縁層上および前記開口部内に導電膜を堆積する工程と、堆積された前記導電膜をパターニングして、前記接続プラグと電気的に接続された配線層を前記第２の絶縁層上に形成する工程とを有し、前記接続プラグの前記表面である接続プラグ領域は第１の長さ方向と第１の幅方向とから成る長尺形状を備え、前記開口部により露出する開口領域は第２の長さ方向と第２の幅方向とから成る長尺形状を備え、前記エッチング工程において、前記接続プラグ領域の前記第１の長さ方向と前記開口領域の前記第２の長さ方向とが所定の角度を成して交差するように、前記開口部は位置合せされる。
この構成によれば、接続プラグと、接続プラグ上の第２の絶縁層に設けられた開口部内に堆積される導電膜との電気的接続信頼性を向上させることが可能となる。
以下、本願発明の実施例について図面を参照して詳細に説明する。なお、全図面を通して同様の構成には同様の符号を付与する。
図１〜図１６は、本願発明の実施例１における半導体装置の製造方法を説明する工程図である。ここで、図１〜図７は断面図であり、図８〜１６は平面図である。
本願発明の実施例１における半導体装置の製造方法では、まず、図１に示されるように、下地層１００上に形成された第１の絶縁層２００に、表面が第１の絶縁層２００から露出し且つ第１の絶縁層２００を貫通して下地層１００と電気的に接続された導電性の接続プラグ３００を形成する。
本願発明の実施例１における半導体装置の製造方法では、まず、図１に示されるように、下地層１００上に形成された第１の絶縁層２００に、表面が第１の絶縁層２００から露出し且つ第１の絶縁層２００を貫通して下地層１００と電気的に接続された導電性の接続プラグ３００を形成する。
下地層１００は、例えば、シリコン（Ｓｉ）等を材料とする半導体基板の表面部分に形成された不純物拡散層、もしくは、半導体基板上に形成された多層配線層の一部を構成する下層配線層等である。
本実施例では、第１の絶縁層２００はシリコン酸化膜（ＳｉＯ２）により構成され、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって形成される。
本実施例では、第１の絶縁層２００はシリコン酸化膜（ＳｉＯ２）により構成され、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって形成される。
接続プラグ３００は、第１の絶縁層２００にフォトリソグラフィー法を用いたエッチングによりコンタクトホールを形成し、さらに、コンタクトホールが形成された第１の絶縁層２００上に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を材料とする金属層を順次スパッタリング法やＣＶＤ法等により堆積させ、この堆積された金属層をＣＭＰ（Chemical Mechanical Polishing）法等により研磨することにより形成される。
本実施例では、図８、図９の平面図に示すように、第１の絶縁層２００から露出した接続プラグ３００の表面、すなわち、接続プラグ３００が配置される接続プラグ領域３００´は、第１の長さ方向aと第１の幅方向bとから成る長尺形状を備える。例えば、接続プラグ領域３００´の形状は、図８に示されるような長方形や、図９に示されるような楕円である。長方形の場合は、長辺方向が第１の長さ方向aに相当し、短辺方向が第１の幅方向bに相当する。楕円の場合は、長軸方向が第１の長さ方向aに相当し、短軸方向が第１の幅方向bに相当する。
次に、図２に示されるように、第１の絶縁層２００上および接続プラグ領域３００´上に第２の絶縁層４００を形成する。
第２の絶縁層４００はシリコン酸化膜（ＳｉＯ２）により構成され、例えば、ＣＶＤ法によって形成される。
第２の絶縁層４００はシリコン酸化膜（ＳｉＯ２）により構成され、例えば、ＣＶＤ法によって形成される。
次に、図３、図４、図１０、および、図１１に示されるように、エッチングにより第２の絶縁層４００に、接続プラグ領域３００´の一部および第１の絶縁層２００の一部を露出する開口部４１０を設ける。
図３は、図１０および図１１に示される平面図の点線Ｘ−Ｘ´に対応する断面図であり、図４は、図１０および図１１に示される平面図の点線Ｙ−Ｙ´に対応する断面図である。
ここで、図３では、開口部４１０を設ける際のエッチングにより、接続プラグ３００を包囲する第１の絶縁層２００がオーバーエッチングされ、接続プラグ３００の上部が第１の絶縁層２００から突出した状態が示されている。
開口部４１０は、第２の絶縁層４００にフォトリソグラフィー法を用いたドライエッチングを行うことにより形成される。
ここで、図３では、開口部４１０を設ける際のエッチングにより、接続プラグ３００を包囲する第１の絶縁層２００がオーバーエッチングされ、接続プラグ３００の上部が第１の絶縁層２００から突出した状態が示されている。
開口部４１０は、第２の絶縁層４００にフォトリソグラフィー法を用いたドライエッチングを行うことにより形成される。
本実施例では、図１０および図１１に示されるように、開口部４１０により露出する開口領域４１０´は第２の長さ方向a´と第２の幅方向ｂ´とから成る長尺形状を備える。例えば、開口領域４１０´の形状は、図１０に示されるような長方形や、図１１に示されるような楕円である。長方形の場合は、長辺方向が第２の長さ方向a´に相当し、短辺方向が第２の幅方向b´に相当する。楕円の場合は、長軸方向が第２の長さ方向a´に相当し、短軸方向が幅方向b´に相当する。なお、本実施例では、開口領域４１０´の形状を接続プラグ領域３００´の形状と対応させている。
そして、接続プラグ領域３００´と開口領域４１０´とは、第１の長さ方向aと第２の長さ方向a´とが所定の角度θを成すように交差して配置される。
つまり、開口部４１０を設ける際のエッチング工程において、接続プラグ領域３００´の第１の長さ方向aと開口領域４１０´の第２の長さ方向a´とが所定の角度θを成して交差するように、開口部４１０は位置合せされる。
つまり、開口部４１０を設ける際のエッチング工程において、接続プラグ領域３００´の第１の長さ方向aと開口領域４１０´の第２の長さ方向a´とが所定の角度θを成して交差するように、開口部４１０は位置合せされる。
さらに詳細に説明すると、接続プラグ領域３００´と開口領域４１０´とは、接続プラグ領域３００´の第１の長さ方向aにおける両縁部３０１が開口領域４１０´から突出し、且つ、開口領域４１０´の第２の長さ方向a´における両縁部４１１が接続プラグ領域３００´から突出するようにして互いに配置されている。
すなわち、開口領域４１０´の第２の長さ方向a´における断面では、図３に示されるように、接続プラグ領域３００´を含有するように開口領域４１０´が配置され、開口領域４１０´の第２の幅方向b´における断面では、図４に示されるように、開口領域４１０´は、接続プラグ領域３００´内に収まるようにして配置されている。
すなわち、開口領域４１０´の第２の長さ方向a´における断面では、図３に示されるように、接続プラグ領域３００´を含有するように開口領域４１０´が配置され、開口領域４１０´の第２の幅方向b´における断面では、図４に示されるように、開口領域４１０´は、接続プラグ領域３００´内に収まるようにして配置されている。
なお、本実施例では、第１の長さ方向aと第２の長さ方向a´とが成す角度θは９０度である。
次に、図５、図６、および、図１２に示されるように、第２の絶縁層４００上および開口部４１０内に導電膜５００を堆積させ、この導電膜５００をパターニングすることにより、接続プラグ３００と電気的に接続された配線層５１０を第２の絶縁層４００上に形成する。
図５は、図１２に示される平面図の点線Ｘ−Ｘ´における断面図であり、図６は、図１２に示される平面図の点線Ｙ−Ｙ´における断面図である。
本実施例では、導電膜５００の材料は、窒化チタン（ＴｉＮ）、もしくは、窒化アルミチタン（ＴｉＡｌＮ）等であり、スパッタリング法により堆積される。導電膜５００は第２の絶縁層４００上および開口部４１０の内面上に一定の膜厚で形成される。すなわち、導電膜５００の一部は開口部４１０内に窪んだ状態で形成される。
導電膜５００をパターニングして形成された配線層５１０は、接続プラグ領域３００´および開口領域４１０´を覆うように配置されている。
導電膜５００をパターニングして形成された配線層５１０は、接続プラグ領域３００´および開口領域４１０´を覆うように配置されている。
次に、図７に示すように、第２の絶縁層４００上および開口部４１０内に、配線層５１０を覆うようにして第３の絶縁層６００を形成する。
第３の絶縁層６００は、シリコン酸化膜（ＳｉＯ２）により構成され、例えば、ＣＶＤ法によって形成される。ここで、第３の絶縁層６００は、開口部４１０内を埋め込むようにして形成されている。
第３の絶縁層６００は、シリコン酸化膜（ＳｉＯ２）により構成され、例えば、ＣＶＤ法によって形成される。ここで、第３の絶縁層６００は、開口部４１０内を埋め込むようにして形成されている。
このように、本願発明では、第２の絶縁層４００に開口部４１０を設けるエッチング工程において、接続プラグ領域３００´の第１の長さ方向aと開口領域４１０´の第２の長さ方向a´とが所定の角度θを成して交差するように、開口部４１０が位置合せされるため、接続プラグ３００と第２の絶縁層４００の開口部４１０内に堆積される導電膜５００との電気的接続信頼性は向上される。
つまり、この構成によれば、開口領域４１０´の第２の幅方向b´においては、図６に示されるように、開口部４１０の内側面と接続プラグ３００の上面とが連続している為、この箇所において導電膜５００を開口部４１０の内表面に連続して堆積させることが可能となる。すなわち、仮に、開口部４１０を設ける際のエッチングにより接続プラグ３００を包囲する第１の絶縁層２００がオーバーエッチングされて接続プラグ３００の上部が第１の絶縁層２００から突出してしまい、開口部４１０の内表面に堆積される導電膜５００の一部、例えば開口領域４１０の第２の長さ方向a´において図２６の点線の円で示すようなオープン不良が発生したとしても、開口領域４１０´の第２の幅方向ｂ´においては導電膜５００を連続して堆積させることが可能となるので、接続プラグ３００と導電膜５００との電気的な接続を維持することが可能となる。つまり、接続プラグ３００と導電膜５００との電気的接続信頼性を向上させることが可能となる。
特に、導電膜５００がスパッタリング法により堆積される場合、スパッタリング法は段差被覆性が、例えばＣＶＤ法に比べ良好ではないため、本願発明を適用することにより、より顕著な効果を奏することが可能となる。
さらに、この構成によれば、接続プラグ３００もしくは開口部４１０を設ける際の位置合せにズレが生じた場合においても、接続プラグ３００と開口部４１０内に堆積される導電膜５００との接触面積を維持することが可能となり、接続プラグ３００と導電膜５００との電気的接続信頼性を向上させることが可能となる。
つまり、例えば、図１３の平面図に示すように、開口領域４１０´の第２の長さ方向a´に位置ズレが生じた場合には、開口領域４１０´の第２の長さ方向a´において接続プラグ領域３００´から突出した両縁部４１１が位置合せ余裕として作用することにより、接続プラグ領域３００´における開口部４１０により露出される面積Ｓを維持することが可能なる。さらに、図１４の平面図に示すように、開口領域４１０´の第２の幅方向b´に位置ズレが生じた場合には、接続プラグ領域３００´の第１の長さ方向aにおいて開口領域４１０´から突出した両縁部３０１が位置合せ余裕として作用することにより、接続プラグ領域３００´における開口部４１０により露出される面積Ｓを維持することが可能なる。これにより、開口部４１０内に堆積される導電膜５００と接続プラグ３００との接触面積を維持することが可能となり、接続プラグ３００と導電膜５００との電気的接続信頼性を向上させることが可能となる。
つまり、例えば、図１３の平面図に示すように、開口領域４１０´の第２の長さ方向a´に位置ズレが生じた場合には、開口領域４１０´の第２の長さ方向a´において接続プラグ領域３００´から突出した両縁部４１１が位置合せ余裕として作用することにより、接続プラグ領域３００´における開口部４１０により露出される面積Ｓを維持することが可能なる。さらに、図１４の平面図に示すように、開口領域４１０´の第２の幅方向b´に位置ズレが生じた場合には、接続プラグ領域３００´の第１の長さ方向aにおいて開口領域４１０´から突出した両縁部３０１が位置合せ余裕として作用することにより、接続プラグ領域３００´における開口部４１０により露出される面積Ｓを維持することが可能なる。これにより、開口部４１０内に堆積される導電膜５００と接続プラグ３００との接触面積を維持することが可能となり、接続プラグ３００と導電膜５００との電気的接続信頼性を向上させることが可能となる。
ここで、本実施例では、例えば、開口領域４１０´の第２の長さ方向a´における位置ズレが、開口領域４１０´の第２の幅方向b´における位置ズレよりも大きいことが予め想定可能な場合には、図１５に示すように、接続プラグ領域３００´の長さＬ１は開口領域４１０´の長さＬ２よりも短く設定される。さらに、開口領域４１０´の第２の幅方向ｂ´における位置ズレが、開口領域４１０´の第２の長さ方向a´における位置ズレよりも大きいことが予め想定可能な場合には、図１６に示すように、開口領域４１０´の長さＬ２は接続プラグ領域３００´の長さＬ１よりも短く設定される。つまり、予想される位置ズレ方向に基づいて、接続プラグ領域３００´の長さＬ１と開口領域４１０´の長さＬ２とを異なる長さで設定することにより、接続プラグ領域３００´もしくは開口領域４１０´における位置ズレに寄与しない余分な領域を削減することが可能となり、面積を小さくすることが可能となる。
次に、本願発明の実施例２における半導体装置の製造方法について説明する。
実施例２は、実施例１の発明を、接続プラグと、下部電極と上部電極とが強誘電体膜を介して積層されたキャパシタの上部電極と電気的に接続された配線層との接続構造に適用したものである。
実施例２は、実施例１の発明を、接続プラグと、下部電極と上部電極とが強誘電体膜を介して積層されたキャパシタの上部電極と電気的に接続された配線層との接続構造に適用したものである。
図１７〜図２５は、本願発明の実施例２における半導体装置の製造方法を説明する工程図である。図１７〜図２４は断面図であり、図２５は平面図である。
本願発明の実施例２における半導体装置の製造方法では、まず、図１７に示されるように、半導体基板１１０上に形成された第１の絶縁層２００に、第１の絶縁層２００を貫通し且つ半導体基板１１０の表面と電気的に接続された導電性の接続プラグ３００が形成される。
半導体基板１１０は、例えば、シリコン（Ｓｉ）等を材料とする基板で、その表面に素子分離領域１１１により分離された複数の不純物拡散層１１２を備える。接続プラグ３００はこの不純物拡散層１１２の１つに電気的に接続されている。
半導体基板１１０は、例えば、シリコン（Ｓｉ）等を材料とする基板で、その表面に素子分離領域１１１により分離された複数の不純物拡散層１１２を備える。接続プラグ３００はこの不純物拡散層１１２の１つに電気的に接続されている。
次に、図１８に示されるように、第１の絶縁層２００上に、接続プラグ３００を覆うように第２の絶縁層４００´を形成する。
第２の絶縁層４００´はシリコン酸化膜（ＳｉＯ２）により構成され、例えば、ＣＶＤ法によって形成される。
第２の絶縁層４００´はシリコン酸化膜（ＳｉＯ２）により構成され、例えば、ＣＶＤ法によって形成される。
次に、図１９に示されるように、第１の絶縁層２００および第２の絶縁層４００´に、第１の絶縁層２００および第２の絶縁層４００´を貫通するキャパシタ用接続プラグ７００を形成する。
キャパシタ用接続プラグ７００は、半導体基板１１０の表面に形成された不純物拡散層１１２と電気的に接続されている。
キャパシタ用接続プラグ７００は、第１の絶縁層２００および第２の絶縁層４００´にフォトリソグラフィー法を用いたエッチングによりコンタクトホールを形成し、さらに、コンタクトホール内および第２の絶縁層４００´上に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を材料とする金属層を順次スパッタリング法やＣＶＤ法等に堆積させ、この堆積された金属層をＣＭＰ（Chemical Mechanical Polishing）法等により研磨することにより形成される。
キャパシタ用接続プラグ７００は、半導体基板１１０の表面に形成された不純物拡散層１１２と電気的に接続されている。
キャパシタ用接続プラグ７００は、第１の絶縁層２００および第２の絶縁層４００´にフォトリソグラフィー法を用いたエッチングによりコンタクトホールを形成し、さらに、コンタクトホール内および第２の絶縁層４００´上に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を材料とする金属層を順次スパッタリング法やＣＶＤ法等に堆積させ、この堆積された金属層をＣＭＰ（Chemical Mechanical Polishing）法等により研磨することにより形成される。
次に、図２０に示されるように、下部電極８１０と強誘電体膜８２０と上部電極８３０とが順次積層されたキャパシタ８００を第２の絶縁層４００´上に形成する。
下部電極８１０は、例えば、イリジウム（Ｉｒ）若しくは酸化イリジウム（ＩｒＯ２）等の貴金属を材料とし、スパッタリング法等により、キャパシタ用接続プラグ７００を覆うように第２の絶縁層４００´上に形成される。
強誘電体膜８２０は、金属酸化物誘電体を材料とし、スパッタリング法、スピンコート法、もしくはＭＯ−ＣＶＤ法（Metal Organic CVD）等により、下部電極８１０上に形成される。
上部電極８３０は、白金（Pt）もしくはイリジウム（Ir）等の貴金属を材料とし、スパッタリング法等により、強誘電体膜８２０上に形成される。
さらに、この順次積層された下部電極８１０、強誘電体膜８２０、および、上部電極８３０をエッチング加工することにより、キャパシタ８００が形成される。
下部電極８１０は、例えば、イリジウム（Ｉｒ）若しくは酸化イリジウム（ＩｒＯ２）等の貴金属を材料とし、スパッタリング法等により、キャパシタ用接続プラグ７００を覆うように第２の絶縁層４００´上に形成される。
強誘電体膜８２０は、金属酸化物誘電体を材料とし、スパッタリング法、スピンコート法、もしくはＭＯ−ＣＶＤ法（Metal Organic CVD）等により、下部電極８１０上に形成される。
上部電極８３０は、白金（Pt）もしくはイリジウム（Ir）等の貴金属を材料とし、スパッタリング法等により、強誘電体膜８２０上に形成される。
さらに、この順次積層された下部電極８１０、強誘電体膜８２０、および、上部電極８３０をエッチング加工することにより、キャパシタ８００が形成される。
次に、図２１に示されるように、第２の絶縁層４００´上に、キャパシタ８００を覆うように第２の絶縁膜４００を形成する。
さらに、図２２に示されるように、エッチングにより、第２の絶縁膜４００に、上部電極８３０の表面の一部を露出するキャパシタ用開口部４２０と、接続プラグ３００が配置される接続プラグ領域３００´を露出する開口部４１０とを設ける。
開口部４１０および開口部４２０は、第２の絶縁膜４００にフォトリソグラフィー法を用いたドライエッチングを行うことにより形成される。
ここで、接続プラグ領域３００´と、開口部４１０により露出する開口領域４１０´とは、実施例１と同様の形状および配置関係を有している。なお、図２５はこの工程の一例を示す平面図である。
開口部４１０および開口部４２０は、第２の絶縁膜４００にフォトリソグラフィー法を用いたドライエッチングを行うことにより形成される。
ここで、接続プラグ領域３００´と、開口部４１０により露出する開口領域４１０´とは、実施例１と同様の形状および配置関係を有している。なお、図２５はこの工程の一例を示す平面図である。
次に、図２３に示されるように、第２の絶縁膜４００上、開口部４１０内、および、キャパシタ用開口部４２０内に、導電膜５００を一括して堆積させ、この導電膜５００をパターニングすることにより、接続プラグ３００とキャパシタ８００の上部電極８３０とを電気的に接続させる配線層５１０を第２の絶縁層４００上に形成する。
本実施例では、導電膜５００の材料は、窒化チタン（ＴｉＮ）、もしくは、窒化アルミチタン（ＴｉＡｌＮ）等であり、スパッタリング法により堆積される。
本実施例では、導電膜５００の材料は、窒化チタン（ＴｉＮ）、もしくは、窒化アルミチタン（ＴｉＡｌＮ）等であり、スパッタリング法により堆積される。
次に、図２４に示されるように、第２の絶縁層４００上と、開口部４１０およびキャパシタ用開口部４２０内に、配線層５１０を覆うようにして第３の絶縁層６００が形成される。
このように、本実施例の半導体装置の製造方法では、実施例１の接続プラグ３００と配線層５１０との接続構造を、接続プラグ３００と、下部電極８１０と上部電極８３０とが強誘電体膜８２０を介して積層されたキャパシタ８００の上部電極８３０と電気的に接続された配線層５１０との接続構造に適用したことにより、本願発明の効果をより顕著に得ることが可能となる。
このように、本実施例の半導体装置の製造方法では、実施例１の接続プラグ３００と配線層５１０との接続構造を、接続プラグ３００と、下部電極８１０と上部電極８３０とが強誘電体膜８２０を介して積層されたキャパシタ８００の上部電極８３０と電気的に接続された配線層５１０との接続構造に適用したことにより、本願発明の効果をより顕著に得ることが可能となる。
つまり、キャパシタ８００の上部電極８３０の表面を露出するようなキャパシタ用開口部４２０内に、導電膜５００を堆積しようとした場合、導電膜をＣＶＤ法により堆積しようとすると、還元性雰囲気が発生する可能性があり、これにより、キャパシタ８００の電気的特性が劣化しまう可能性がある。このため、導電膜５００はスパッタリング法を用いて堆積させることが望ましい。しかしながら、スパッタリング法は、実施例１中にて説明したように、段差被覆性がＣＶＤ法に比べて良好ではない為、接続プラグ３００と導電膜５００との接続構造に、従来の構造を用いる場合は、電気的接続信頼性が十分に得られない可能性があった。本願発明では、導電膜５００をスパッタリング法により堆積させても、接続プラグ３００と導電膜５００との電気的接続信頼性を維持することが可能となる。すなわち、本願発明では、キャパシタ８００の電気的特性を維持しつつ接続プラグ３００と導電膜５００との電気的接続信頼性を向上させることが可能となる。
１００ 下地層
１１０ 半導体基板
２００ 第１の絶縁層
２００´ 層間絶縁層
３００ 接続プラグ
３００´ 接続プラグ領域
４００ 第２の絶縁層
４００´ 第２の絶縁層
４１０ 開口部
４１０´ 開口領域
４２０ キャパシタ用開口部
５００ 導電膜
５１０ 配線層
６００ 第３の絶縁層
７００ キャパシタ用接続プラグ
８００ キャパシタ
８１０ 下部電極
８２０ 強誘電体膜
８３０ 上部電極
１１０ 半導体基板
２００ 第１の絶縁層
２００´ 層間絶縁層
３００ 接続プラグ
３００´ 接続プラグ領域
４００ 第２の絶縁層
４００´ 第２の絶縁層
４１０ 開口部
４１０´ 開口領域
４２０ キャパシタ用開口部
５００ 導電膜
５１０ 配線層
６００ 第３の絶縁層
７００ キャパシタ用接続プラグ
８００ キャパシタ
８１０ 下部電極
８２０ 強誘電体膜
８３０ 上部電極
Claims (16)
- 下地層上に形成された第１の絶縁層に、表面が前記第１の絶縁層から露出し且つ前記第１の絶縁層を貫通して前記下地層と電気的に接続された導電性の接続プラグを形成する工程と、
前記接続プラグの前記表面上および前記第１の絶縁層上に第２の絶縁層を形成する工程と、
前記第２の絶縁層に、前記接続プラグおよび前記第１の絶縁層を露出する開口部を設けるエッチング工程と、
前記第２の絶縁層上および前記開口部内に導電膜を堆積する工程と、
堆積された前記導電膜をパターニングして、前記接続プラグと電気的に接続された配線層を前記第２の絶縁層上に形成する工程と、
前記第２の絶縁層上および前記開口部内に、前記配線層を覆うように第３の絶縁層を形成する工程とを有し、
前記接続プラグの前記表面である接続プラグ領域は第１の長さ方向と第１の幅方向とから成る長尺形状を備え、前記開口部により露出する開口領域は第２の長さ方向と第２の幅方向とから成る長尺形状を備え、かつ、前記接続プラグ領域と前記開口領域とは、前記接続プラグ領域の前記第１の長さ方向における両縁部が前記開口領域から突出し、前記開口領域の前記第２の長さ方向における両縁部が前記接続プラグ領域から突出するようにして互いに配置されており、
前記エッチング工程において、前記接続プラグ領域の前記第１の長さ方向と前記開口領域の前記第２の長さ方向とが９０度の角度を成して交差するように、前記開口部は位置合せされることを特徴とする半導体装置の製造方法。 - 前記接続プラグ領域および前記開口領域の形状は長方形であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記接続プラグ領域および前記開口領域の形状は楕円であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２の絶縁層上および前記開口部内に堆積される前記導電膜は、スパッタリング法により堆積されることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
- 前記導電膜の材料は、窒化チタンであることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
- 前記導電膜の材料は、窒化アルミチタンであることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
- 前記接続プラグ領域の前記第１の長さ方向における長さと、前記開口領域の前記第２の長さ方向における長さとは、異なることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
- 前記配線層は、下部電極と上部電極とが強誘電体膜を介して積層されて成るキャパシタの前記上部電極と電気的に接続された配線層であり、
前記第２の絶縁層は、前記上部電極の表面の一部を露出するように前記キャパシタを覆い、
前記導電膜は、前記キャパシタの露出した前記上部電極の前記表面上に堆積されることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置の製造方法。 - 前記エッチング工程において、前記第１の絶縁層がオーバーエッチングされ、前記接続プラグの一部が前記第１の絶縁層から突出されることを特徴とする請求項１〜８のいずれか１つに記載の半導体装置の製造方法。
- 表面に不純物拡散層を備える半導体基板上に、下部電極と上部電極とが強誘電体膜を介して積層されて成るキャパシタと、前記不純物拡散層と電気的に接続された接続プラグとを形成する工程と、
前記キャパシタ、および、前記接続プラグが配置される接続プラグ領域を覆うように、前記半導体基板上に絶縁層を形成する工程と、
前記絶縁層に、前記接続プラグ領域を露出する開口部と、前記キャパシタの前記上部電極の表面の一部を露出するキャパシタ用開口部とを設けるエッチング工程と、
前記絶縁層上と前記開口部内と前記キャパシタ用開口部内とに、導電膜を堆積する工程と、
堆積された前記導電膜をパターニングして、前記接続プラグと前記キャパシタの前記上部電極とを電気的に接続する配線層を、前記絶縁層上に形成する工程と、
前記絶縁層上と前記開口部内と前記キャパシタ用開口部内とに、前記配線層を覆うように絶縁膜を形成する工程とを有し、
前記接続プラグ領域は第１の長さ方向と第１の幅方向とから成る長尺形状を備え、前記開口部により露出する開口領域は第２の長さ方向と第２の幅方向とから成る長尺形状を備え、かつ、前記接続プラグ領域と前記開口領域とは、前記接続プラグ領域の前記第１の長さ方向における両縁部が前記開口領域から突出し、前記開口領域の前記第２の長さ方向における両縁部が前記接続プラグ領域から突出するようにして互いに配置されており、
前記エッチング工程において、前記接続プラグ領域の前記第１の長さ方向と前記開口領域の前記第２の長さ方向とが９０度の角度を成して交差するように、前記開口部は位置合せされることを特徴とする半導体装置の製造方法。 - 前記接続プラグ領域および前記開口領域の形状は長方形であることを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記接続プラグ領域および前記開口領域の形状は楕円であることを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記絶縁層上と前記開口部内と前記キャパシタ用開口部内とに堆積される前記導電膜は、スパッタリング法により堆積されることを特徴とする請求項１０〜１２のいずれか１つに記載の半導体装置の製造方法。
- 前記導電膜の材料は、窒化チタンであることを特徴とする請求項１０〜１３のいずれか１つに記載の半導体装置の製造方法。
- 前記導電膜の材料は、窒化アルミチタンであることを特徴とする請求項１０〜１３のいずれか１つに記載の半導体装置の製造方法。
- 前記接続プラグ領域の前記第１の長さ方向における長さと、前記開口領域の前記第２の長さ方向における長さとは、異なることを特徴とする請求項１０〜１５のいずれか１つに記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006063073A JP4573784B2 (ja) | 2006-03-08 | 2006-03-08 | 半導体装置の製造方法 |
| KR1020070005393A KR20070092099A (ko) | 2006-03-08 | 2007-01-17 | 반도체 장치의 제조 방법 |
| CN2007100024218A CN101034681B (zh) | 2006-03-08 | 2007-01-17 | 半导体器件的制造方法 |
| US11/657,641 US20070212866A1 (en) | 2006-03-08 | 2007-01-25 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006063073A JP4573784B2 (ja) | 2006-03-08 | 2006-03-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007242883A JP2007242883A (ja) | 2007-09-20 |
| JP4573784B2 true JP4573784B2 (ja) | 2010-11-04 |
Family
ID=38479483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006063073A Expired - Fee Related JP4573784B2 (ja) | 2006-03-08 | 2006-03-08 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US20070212866A1 (ja) |
| JP (1) | JP4573784B2 (ja) |
| KR (1) | KR20070092099A (ja) |
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Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102760688B (zh) * | 2011-04-28 | 2014-12-24 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构及其形成方法、半导体器件 |
| US9786602B2 (en) * | 2015-08-21 | 2017-10-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnection structure and methods of fabrication the same |
| WO2020039574A1 (ja) * | 2018-08-24 | 2020-02-27 | キオクシア株式会社 | 半導体装置およびその製造方法 |
| US11832443B2 (en) * | 2021-08-19 | 2023-11-28 | Micron Technology, Inc. | Apparatuses including contacts in a peripheral region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296534A (ja) * | 2003-03-25 | 2004-10-21 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、強誘電体メモリ、及び電子機器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137456A (ja) * | 1986-11-29 | 1988-06-09 | Nec Corp | 半導体集積回路の製造方法 |
| EP0510604A3 (en) * | 1991-04-23 | 2001-05-09 | Canon Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JPH10341002A (ja) * | 1997-06-06 | 1998-12-22 | Oki Electric Ind Co Ltd | 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法 |
| JPH11354637A (ja) * | 1998-06-11 | 1999-12-24 | Oki Electric Ind Co Ltd | 配線の接続構造及び配線の接続部の形成方法 |
| US6211069B1 (en) * | 1999-05-17 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Dual damascene process flow for a deep sub-micron technology |
| JP2001196547A (ja) * | 2000-01-12 | 2001-07-19 | Fujitsu Ltd | 半導体装置 |
| US6794238B2 (en) * | 2001-11-07 | 2004-09-21 | Micron Technology, Inc. | Process for forming metallized contacts to periphery transistors |
| CN1499625A (zh) * | 2002-11-04 | 2004-05-26 | 矽统科技股份有限公司 | 铜双镶嵌内连线的焊垫及其制造方法 |
| US6867447B2 (en) * | 2003-05-20 | 2005-03-15 | Texas Instruments Incorporated | Ferroelectric memory cell and methods for fabricating the same |
| JP3989414B2 (ja) * | 2003-06-30 | 2007-10-10 | 沖電気工業株式会社 | 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 |
-
2006
- 2006-03-08 JP JP2006063073A patent/JP4573784B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-17 CN CN2007100024218A patent/CN101034681B/zh not_active Expired - Fee Related
- 2007-01-17 KR KR1020070005393A patent/KR20070092099A/ko not_active Application Discontinuation
- 2007-01-25 US US11/657,641 patent/US20070212866A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296534A (ja) * | 2003-03-25 | 2004-10-21 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、強誘電体メモリ、及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101034681A (zh) | 2007-09-12 |
| CN101034681B (zh) | 2012-04-04 |
| KR20070092099A (ko) | 2007-09-12 |
| US20070212866A1 (en) | 2007-09-13 |
| JP2007242883A (ja) | 2007-09-20 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081201 |
|
| A711 | Notification of change in applicant |
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| A131 | Notification of reasons for refusal |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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