CN101034681B - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN101034681B
CN101034681B CN2007100024218A CN200710002421A CN101034681B CN 101034681 B CN101034681 B CN 101034681B CN 2007100024218 A CN2007100024218 A CN 2007100024218A CN 200710002421 A CN200710002421 A CN 200710002421A CN 101034681 B CN101034681 B CN 101034681B
Authority
CN
China
Prior art keywords
mentioned
attachment plug
semiconductor device
insulating barrier
manufacturing approach
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2007100024218A
Other languages
English (en)
Other versions
CN101034681A (zh
Inventor
猪股大介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN101034681A publication Critical patent/CN101034681A/zh
Application granted granted Critical
Publication of CN101034681B publication Critical patent/CN101034681B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Abstract

本发明提供一种半导体器件的制造方法。在以往构造中，在设置于连接插塞上的绝缘层的开口部内淀积导电膜时，导电膜有可能在连接插塞的表面和开口部的内表面上不能连续形成，可能导致连接插塞与导电膜的电连接可靠性降低。在本发明中，配置有连接插塞的连接插塞区域具有由第1长度方向和第1宽度方向形成的长尺形状，从设置于连接插塞上的绝缘层的开口部露出的开口区域具有由第2长度方向和第2宽度方向形成的长尺形状，在设置开口部时的蚀刻工序中，配置成：连接插塞区域的第1长度方向与开口区域的第2长度方向形成规定角度地交叉。由此，可提高连接插塞与淀积在开口部内的导电膜的电连接可靠性。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造方法，特别涉及在半导体衬底上形成多层布线层而形成的半导体器件的制造方法。 
背景技术
以往，作为在形成在半导体衬底上的多层布线层中使各个布线层之间或布线层与半导体衬底表面的规定区域之间电连接的方法，已知有使用导电性连接插塞(plug)的如下这样的方法。 
首先，在半导体衬底表面、或下层布线层等的基底层上形成第1绝缘层，在该第1绝缘层上形成贯穿第1绝缘层地与基底层电连接的导电性连接插塞。进而，在该第1绝缘层上形成覆盖连接插塞的第2绝缘层。然后，在第2绝缘层上设置开口部，该开口部具有比配置有连接插塞的连接插塞区域更大的形状，且包含连接插塞区域，连接插塞的表面因该开口部而露出。进而，在第2绝缘层上和设置于第2绝缘层的开口部内淀积导电膜，通过将该导电膜图形化，在第2绝缘层上形成与连接插塞电连接的布线层。 
这样的构造，例如被公开在下述专利文献1的图4以及说明该图的段落中。 
在专利文献1中，在形成在下部导电层20上的第1层间绝缘层22上，形成贯穿第1层间绝缘层22、并与下部导电层20电连接的导电体插塞30，在第1层间绝缘层22上覆盖导电体插塞30地形成第2层间绝缘层34。然后，在第2层间绝缘层34上设置辅助接触孔36，该辅助接触孔36具有比形成有导电体插塞30的导电体插塞区域大的形状，并且包含导电体插塞区域，在该辅助接触孔36的底部露出导电体插塞30的表面。进而，在第2层间绝缘层34上和辅助接触孔36内淀积第2布线形成层54，通过将该第2布线形成层54图形化而形成第2布线层38。 
根据这样的以往构造，由于能够只使用具有第1绝缘层的厚度的连接插塞来使基底层与隔着第1和第2绝缘层等叠层绝缘层而形成在该基底层上的布线层电连接，所以无须复杂的工序，即可实现基底层与布线层的电连接。 
即，作为使基底层与隔着叠层绝缘层形成在该基底层上的布线层电连接的构造，例如有设置完全贯穿所层叠的绝缘层的连接插塞，使该连接插塞与基底层以及布线层电连接的方法，但是，该方法由于需要形成深度与叠层绝缘层的厚度相同的连接插塞用孔，所以使得孔的纵横比增加，有可能不容易将连接插塞用材料填入孔内，并可能会使工序复杂化。另外，关于在构成叠层绝缘层的各个绝缘层分别设置连接插塞，并使这些连接插塞相互电连接的方法，需要进行多次填入连接插塞的工序，可能会大幅增加工序时间。基于这样的理由，作为在形成在半导体衬底上的多层布线层中，使各布线层之间、或布线层与半导体衬底表面的规定区域之间电连接的方法，有时采用上述以往的构造。 
[专利文献1]日本特开平7-99194号公报 
但是，在上述以往的构造中，由于设置于第2绝缘层的开口部具有比连接插塞区域大的形状，并且包含连接插塞区域，所以在通过例如干式蚀刻等加工第2绝缘层来设置开口部时，下层的第1绝缘层的包围连接插塞的区域可能会被过蚀刻，使连接插塞的上部从第1绝缘层突出出来。 
在这样的情况下，淀积在开口部内的导电膜可能不能良好地淀积在突出的连接插塞的侧面，导电膜可能不能连续地形成在开口部的内表面(以下，把该状态称为开路不良)。由此，有可能降低连接插塞与构成布线层的导电膜的电连接可靠性。尤其是在导电膜是在采用溅射法等淀积而成的情况下，由于溅射法的台阶覆盖性比例如CVD(ChemicalVapor Deposition)法差，所以，有可能使得对突出的连接插塞的侧面的淀积更为困难，从而使得电连接可靠性的降低更加显著。 
发明内容
为了解决上述课题，本发明的半导体器件的制造方法包括：在形成 在基底层上的第1绝缘层上，形成表面从上述第1绝缘层露出、且贯穿上述第1绝缘层地与上述基底层电连接的导电性连接插塞的工序；在上述连接插塞的上述表面上和上述第1绝缘层上，形成第2绝缘层的工序；在上述第2绝缘层上，设置露出上述连接插塞和上述第1绝缘层的开口部的蚀刻工序；在上述第2绝缘层上和上述开口部内淀积导电膜的工序；和将所淀积的上述导电膜图形化，而在上述第2绝缘层上形成与上述连接插塞电连接的布线层的工序；上述连接插塞的作为上述表面的连接插塞区域，具有由第1长度方向和第1宽度方向形成的长尺形状，从上述开口部露出的开口区域具有由第2长度方向和第2宽度方向形成的长尺形状，上述连接插塞区域和上述开口区域被互相配出成，上述连接插塞区域的第1长度方向的两边缘部从上述开口区域中突出出来，并且上述开口区域的第2长度方向的两边缘部从上述连接插塞区域中突出出来在上述蚀刻工序中，对上述开口部进行对位，使得上述连接插塞区域的上述第1长度方向与上述开口区域的上述第2长度方向形成规定角度地交叉。 
根据该构造，可提高连接插塞与淀积在设置于连接插塞上的第2绝缘层的开口部内的导电膜的电连接可靠性。 
附图说明
图1是说明本发明实施例1的半导体器件的制造方法的剖视图。 
图2是说明本发明实施例1的半导体器件的制造方法的剖视图。 
图3是说明本发明实施例1的半导体器件的制造方法的剖视图。 
图4是说明本发明实施例1的半导体器件的制造方法的剖视图。 
图5是说明本发明实施例1的半导体器件的制造方法的剖视图。 
图6是说明本发明实施例1的半导体器件的制造方法的剖视图。 
图7是说明本发明实施例1的半导体器件的制造方法的剖视图。 
图8是说明本发明实施例1的半导体器件的制造方法的俯视图。 
图9是说明本发明实施例1的半导体器件的制造方法的俯视图。 
图10是说明本发明实施例1的半导体器件的制造方法的俯视图。 
图11是说明本发明实施例1的半导体器件的制造方法的俯视图。 
图12是说明本发明实施例1的半导体器件的制造方法的俯视图。 
图13是说明本发明实施例1的半导体器件的制造方法的俯视图。 
图14是说明本发明实施例1的半导体器件的制造方法的俯视图。 
图15是说明本发明实施例1的半导体器件的制造方法的俯视图。 
图16是说明本发明实施例1的半导体器件的制造方法的俯视图。 
图17是说明本发明实施例2的半导体器件的制造方法的剖视图。 
图18是说明本发明实施例2的半导体器件的制造方法的剖视图。 
图19是说明本发明实施例2的半导体器件的制造方法的剖视图。 
图20是说明本发明实施例2的半导体器件的制造方法的剖视图。 
图21是说明本发明实施例2的半导体器件的制造方法的剖视图。 
图22是说明本发明实施例2的半导体器件的制造方法的剖视图。 
图23是说明本发明实施例2的半导体器件的制造方法的剖视图。 
图24是说明本发明实施例2的半导体器件的制造方法的剖视图。 
图25是说明本发明实施例2的半导体器件的制造方法的俯视图。 
图26是在本发明的实施例1的说明中说明开路不良状态的剖视图。 
图中：100-基底层；110-半导体衬底；200-第1绝缘层；200’-层间绝缘层；300-连接插塞；300’-连接插塞区域；400-第2绝缘层；400’-第2绝缘层；410-开口部；410’-开口区域；420-电容用开口部；500-导电膜；510-布线层；600-第3绝缘层；700-电容用连接插塞；800-电容；810-下部电极；820-强电介质膜；830-上部电极。 
具体实施方式
下面，参照附图对本发明的实施例进行详细说明，另外，在所有的附图中，对同样的结构标记相同的符号。 
[实施例1] 
图1～图16是说明本发明的实施例1的半导体器件的制造方法的工序图。其中，图1～图7是剖视图，图8～图16是俯视图。 
在本发明的实施例1的半导体器件的制造方法中，首先，如图1所示那样，在形成在基底层100上的第1绝缘层200中，形成表面从第1绝缘层200露出、并且贯穿第1绝缘层200地与基底层100电连接的导电性连接插塞300。 
基底层100是例如形成在采用硅(Si)等材料的半导体衬底的表面部分的杂质扩散层、或形成在半导体衬底上的构成多层布线层的一部分的下层布线层等。 
在本实施例中，第1绝缘层200由硅氧化膜(SiO2)构成，例如采用CVD(Chemical Vapor Deposition)法形成。 
连接插塞300是通过在第1绝缘层200上利用使用了光刻法的蚀刻形成接触孔，进而，在形成了接触孔的第1绝缘层200上，采用溅射法或CVD法等依次淀积以钛(Ti)、氮化钛(TiN)、钨(W)为材料的金属层，然后采用CMP(Chemical Mechanical Polishing)法等对该淀积的金属层进行研磨而形成的。 
在本实施例中，如图8、图9的俯视图所示，从第1绝缘层200露出的连接插塞300的表面，即，配置有连接插塞300的连接插塞区域300’具有由第1长度方向a和第1宽度方向b形成的长尺形状。例如，连接插塞区域300’的形状是图8所示的长方形、或图9所示的椭圆形。在长方形的情况下，长边方向相当于第1长度方向a，短边方向相当于第1宽度方向b。在椭圆形的情况下，长轴方向相当于第1长度方向a，短轴方向相当于第1宽度方向b。 
然后，如图2所示，在第1绝缘层200上和连接插塞区域300’上形 成第2绝缘层400。 
第2绝缘层400由硅氧化膜(SiO2)构成，例如采用CVD法形成。 
然后，如图3、图4、图10以及图11所示，通过蚀刻，在第2绝缘层400上设置使连接插塞区域300’的一部分和第1绝缘层200的一部分露出的开口部410。 
图3是与图10和图11所示的俯视图的虚线X-X’对应的剖视图，图4是与图10和图11所示的俯视图的虚线Y-Y’对应的剖视图。 
其中，图3表示通过设置开口部410时的蚀刻，对包围连接插塞300的第1绝缘层200进行过蚀刻，使得连接插塞300的上部从第1绝缘层200突出来的状态。 
开口部410是通过对第2绝缘层400进行使用了光刻法的干式蚀刻而形成的。 
在本实施例中，如图10和图11所示，从开口部410露出的开口区域410’具有由第2长度方向a’和第2宽度方向b’构成的长尺形状。 
例如，开口区域410’的形状是如图10所示的长方形状或如图11所示的椭圆形状。在长方形的情况下，长边方向相当于第2长度方向a’，短边方向相当于第2宽度方向b’。在椭圆形的情况下，长轴方向相当于第2长度方向a’，短轴方向相当于第2宽度方向b’。另外，在本实施例中，使开口区域410’的形状与连接插塞区域300’的形状相对应。 
然后，将连接插塞区域300’和开口区域410’配置成使第1长度方向a与第2长度方向a’形成规定角度θ地交叉。 
即，在设置开口部410时的蚀刻工序中，对开口部410进行对位，使得连接插塞区域300’的第1长度方向a与开口区域410’的第2长度方向a’形成规定角度θ地交叉。 
以下进一步详细说明。连接插塞区域300’和开口区域410’被相互配置成：连接插塞区域300’的第1长度方向a的两边缘部301从开口区域410’突出出来，并且开口区域410’的第2长度方向a’的两边缘部411从 连接插塞区域300’突出出来。 
即，在开口区域410’的第2长度方向a’的截面上，如图3所示，开口区域410’被配置成包含连接插塞区域300’；在开口区域410’的第2宽度方向b’的截面上，如图4所示，开口区域410’被配置成收纳在连接插塞区域300’内。 
另外，在本实施例中，由第1长度方向a和第2长度方向a’形成的角度θ是90度。 
然后，如图5、图6、和图12所示，在第2绝缘层400上和开口部410内淀积导电膜500，通过将该导电膜500图形化，在第2绝缘层400上形成与连接插塞300电连接的布线层510。 
图5是图12所示的俯视图中的虚线X-X’处的剖视图，图6是图12所示的俯视图中的虚线Y-Y’处的剖视图。 
在本实施例中，导电膜500的材料是氮化钛(TiN)、或氮化铝钛(TiAlN)等，采用溅射法淀积。导电膜500以一定的厚度形成在第2绝缘层400上和开口部410的内面上。即，导电膜500的一部分形成为凹陷在开口部410内的状态。 
将导电膜500图形化而形成的布线层510配置成覆盖连接插塞区域300’以及开口区域410’。 
然后，如图7所示，在第2绝缘层400上和开口部410内，覆盖布线层510地形成第3绝缘层600。 
第3绝缘层600由硅氧化膜(SiO2)构成，例如采用CVD法形成。这里，第3绝缘层600形成得填入开口部410内。 
这样，在本发明中，由于在第2绝缘层400上设置开口部410的蚀刻工序中，对开口部410进行对位，使得连接插塞区域300’的第1长度方向a与开口区域410’的第2长度方向a’形成规定的角度θ地交叉，所以提高了连接插塞300与淀积在第2绝缘层400的开口部410内的导电膜500的电连接可靠性。 
即，根据该构造，在开口区域410’的第2宽度方向b’上，如图6所示，开口部410的内侧面与连接插塞300的上表面连接，所以在该部位能够将导电膜500连续地淀积在开口部410的内表面上。即，即便是利用设置开口部410时的蚀刻，对包围连接插塞300的第1绝缘层200进行过蚀刻，造成连接插塞300的上部从第1绝缘层200突出出来，使淀积在开口部410的内表面上的导电膜500的一部分、例如在开口区域410的第2长度方向a’上产生了如图26的虚线圆所示的开路不良，也能够在开口区域410’的第2宽度方向b’上连续地淀积导电膜500，因此，可维持连接插塞300与导电膜500的电连接。即，可提高连接插塞300与导电膜500的电连接可靠性。 
尤其是在采用溅射法淀积导电膜500的情况下，由于溅射法的台阶覆盖性比例如CVD法差，所以通过使用本发明，可取得更显著的效果。 
另外，根据该构造，即使在设置连接插塞300或开口部410时的对位中产生偏移，也能够维持连接插塞300与淀积在开口部410内的导电膜500的接触面积，从而可提高连接插塞300与导电膜500的电连接可靠性。 
即，例如，如图13的俯视图所示，在开口区域410’的第2长度方向a’上产生了位置偏移的情况下，由于在开口区域410’的第2长度方向a’上从连接插塞区域300’突出出来的两边缘部411起到对位余量的作用，因此可维持连接插塞区域300’的从开口部410露出的面积S。并且，如图14的俯视图所示，在开口区域410’的第2宽度方向b’上产生了位置偏移的情况下，由于在连接插塞区域300’的第1长度方向a上从开口区域410’突出的两边缘部301起到对位余量的作用，因此可维持连接插塞区域300’的从开口部410露出的面积S。由此，可维持淀积在开口部410内的导电膜500与连接插塞300的接触面积，从而可提高连接插塞300与导电膜500的电连接可靠性。 
这里，在本实施例中，例如，在可预测开口区域410’的第2长度方向a’上的位置偏移比开口区域410’的第2宽度方向b’上的位置偏移大的情况下，如图15所示，将连接插塞区域300’的长度L1设定成比开口区域410’的长度L2短。另外，在可预测开口区域410’的第2宽度方向 b’上的位置偏移比开口区域410’的第2长度方向a’上的位置偏移大的情况下，如图16所示，可将开口区域410’的长度L2设定成比连接插塞区域300’的长度L1短。即，根据预测的位置偏移方向，将连接插塞区域300’的长度L1和开口区域410’的长度L2设定为不同的长度，由此，可削减对连接插塞区域300’或开口区域410’的位置偏移不产生作用的多余的区域，从而可缩小面积。 
[实施例2] 
下面对本发明的实施例2的半导体器件的制造方法进行说明。 
实施例2是把实施例1的发明应用于连接插塞和布线层的连接构造的实施例，该布线层与隔着强电介质膜层叠下部电极和上部电极而形成的电容的上部电极电连接。 
图17～图25是说明本发明的实施例2的半导体器件的制造方法的工序图。图17～图24是剖视图，图25是俯视图。 
在本发明的实施例2的半导体器件的制造方法中，首先，如图17所示，在形成在半导体衬底110上的第1绝缘层200上，形成贯穿第1绝缘层200并且与半导体衬底110的表面电连接的导电性连接插塞300。 
半导体衬底110例如是采用硅(Si)等材料构成的衬底，其表面具有利用元件隔离区域111所隔离的多个杂质扩散层112。连接插塞300与该杂质扩散层112中的一个电连接。 
然后，如图18所示，在第1绝缘层200上形成第2绝缘层400’，使得覆盖连接插塞300。 
第2绝缘层400’由硅氧化膜(SiO2)构成，例如采用CVD法形成。 
然后，如图19所示，在第1绝缘层200和第2绝缘层400’上形成贯穿第1绝缘层200和第2绝缘层400’的电容用连接插塞700。 
电容用连接插塞700与形成在半导体衬底110表面的杂质扩散层112电连接。 
电容用连接插塞700是通过利用使用了光刻法的蚀刻在第1绝缘层200和第2绝缘层400’上形成接触孔，进而采用溅射法或CVD法等在接触孔内和第2绝缘层400’上依次淀积以钛(Ti)、氮化钛(TiN)、钨(W)为材料的金属层，然后，采用CMP(Chemical MechanicalPolishing)法等对该淀积的金属层进行研磨而形成的。 
然后，如图20所示，在第2绝缘层400’上，形成依次层叠了下部电极810、强电介质膜820和上部电极830的电容800。 
下部电极810是例如以铱(Ir)或氧化铱(IrO2)等贵金属为材料，采用溅射法等形成在第2绝缘层400’上，使得覆盖电容用连接插塞700的。 
强电介质膜820是以金属氧化物电介质为材料，采用溅射法、旋涂法、或MO-CVD法(Metal Organic CVD)等，形成在下部电极810上的。 
上部电极830是以白金(Pt)或铱(Ir)等贵金属为材料，采用溅射法等形成在强电介质膜820上的。 
另外，通过对按照该顺序层叠的下部电极810、强电介质膜820、和上部电极830进行蚀刻加工，形成电容800。 
然后，如图21所示，在第2绝缘层400’上覆盖电容800地形成第2绝缘膜400。 
进而，如图22所示，通过蚀刻，在第2绝缘膜400上形成使上部电极830的表面的一部分露出的电容用开口部420、和使配置了连接插塞300的连接插塞区域300’露出的开口部410。 
开口部410和开口部420是通过对第2绝缘膜400进行使用了光刻法的干式蚀刻而形成的。 
在此，连接插塞区域300’和从开口部410露出的开口区域410’具有与实施例1同样的形状和配置关系。另外，图25是表示该工序的一例的俯视图。 
然后，如图23所示，在第2绝缘膜400上、开口部410内、和电容用开口部420内一并淀积导电膜500，通过将该导电膜500图形化，在第2绝缘层400上，形成使连接插塞300与电容800的上部电极830电连接的布线层510。 
在本实施例中，导电膜500的材料是氮化钛(TiN)、或氮化铝钛(TiAlN)等，采用溅射法淀积。 
然后，如图24所示，在第2绝缘层400上、开口部410和电容用开口部420内覆盖布线层510地形成第3绝缘层600。 
这样，在本实施例的半导体器件的制造方法中，通过把实施例1的连接插塞300与布线层510的连接构造，应用于连接插塞300和布线层510的连接构造中，可使本发明的效果更加显著，其中，布线层510与隔着强电介质膜820层叠了下部电极810和上部电极830的电容800的上部电极830电连接。 
即，当要在露出电容800的上部电极830的表面的电容用开口部420内淀积导电膜500时，如果要采用CVD法来淀积导电膜，则可能产生还原性气氛，由此，可能导致电容800的电特性劣化。因此，希望采用溅射法淀积导电膜500。但是，溅射法如在实施例1中所说明的那样，由于其台阶覆盖性比CVD法差，所以在连接插塞300与导电膜500的连接构造中，如果使用以往的构造，则存在着不能获得充分的电连接可靠性的可能性。而对于本发明而言，即使采用溅射法来淀积导电膜500，也能够维持连接插塞300与导电膜500的电连接可靠性。即，本发明能够在维持电容800的电特性的同时，提高连接插塞300与导电膜500的电连接可靠性。 

Claims (33)

1.一种半导体器件的制造方法，其特征在于，包括：
在形成在基底层上的第1绝缘层上，形成表面从上述第1绝缘层露出、且贯穿上述第1绝缘层地与上述基底层电连接的导电性连接插塞的工序；
在上述连接插塞的上述表面上和上述第1绝缘层上，形成第2绝缘层的工序；
在上述第2绝缘层上，设置露出上述连接插塞和上述第1绝缘层的开口部的蚀刻工序；
在上述第2绝缘层上和上述开口部内淀积导电膜的工序；和
将所淀积的上述导电膜图形化而在上述第2绝缘层上形成与上述连接插塞电连接的布线层的工序；
上述连接插塞的作为上述表面的连接插塞区域，具有由第1长度方向和第1宽度方向形成的长尺形状，从上述开口部露出的开口区域具有由第2长度方向和第2宽度方向形成的长尺形状，
上述连接插塞区域和上述开口区域被互相配置成，上述连接插塞区域的第1长度方向的两边缘部从上述开口区域中突出出来，并且上述开口区域的第2长度方向的两边缘部从上述连接插塞区域中突出出来，
在上述蚀刻工序中，对上述开口部进行对位，使得上述连接插塞区域的上述第1长度方向与上述开口区域的上述第2长度方向形成规定角度地交叉。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，上述连接插塞区域和上述开口区域相互配置成：上述连接插塞区域的上述第1长度方向上的两边缘部从上述开口区域突出出来，并且上述开口区域的上述第2长度方向上的两边缘部从上述连接插塞区域突出出来。
3.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，上述连接插塞区域和上述开口区域的形状是长方形。
4.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，上述连接插塞区域和上述开口区域的形状是椭圆形。
5.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，上述第1长度方向与上述第2长度方向所成的上述角度为90度。
6.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，淀积在上述第2绝缘层上和上述开口部内的上述导电膜是采用溅射法淀积的。
7.根据权利要求5所述的半导体器件的制造方法，其特征在于，淀积在上述第2绝缘层上和上述开口部内的上述导电膜是采用溅射法淀积的。
8.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，上述导电膜的材料是氮化钛。
9.根据权利要求6所述的半导体器件的制造方法，其特征在于，上述导电膜的材料是氮化钛。
10.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，上述导电膜的材料是氮化铝钛。
11.根据权利要求6所述的半导体器件的制造方法，其特征在于，上述导电膜的材料是氮化铝钛。
12.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，具有在上述第2绝缘层上和上述开口部内覆盖上述布线层地形成第3绝缘层的工序。
13.根据权利要求10所述的半导体器件的制造方法，其特征在于，具有在上述第2绝缘层上和上述开口部内覆盖上述布线层地形成第3绝缘层的工序。
14.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，上述连接插塞区域的上述第1长度方向上的长度与上述开口区域的上述第2长度方向上的长度不同。
15.根据权利要求12所述的半导体器件的制造方法，其特征在于，上述连接插塞区域的上述第1长度方向上的长度与上述开口区域的上述第2长度方向上的长度不同。
16.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，上述布线层是与隔着强电介质膜层叠下部电极和上部电极而形成的电容的上述上部电极电连接的布线层，
上述第2绝缘层覆盖上述电容，并露出上述上部电极的表面的一部分，
上述导电膜淀积在上述电容的所露出的上述上部电极的上述表面上。
17.根据权利要求14所述的半导体器件的制造方法，其特征在于，上述布线层是与隔着强电介质膜层叠下部电极和上部电极而形成的电容的上述上部电极电连接的布线层，
上述第2绝缘层覆盖上述电容，并露出上述上部电极的表面的一部分，
上述导电膜淀积在上述电容的所露出的上述上部电极的上述表面上。
18.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，在上述蚀刻工序中，对上述第1绝缘层进行过蚀刻，使上述连接插塞的一部分从上述第1绝缘层突出出来。
19.根据权利要求16所述的半导体器件的制造方法，其特征在于，在上述蚀刻工序中，对上述第1绝缘层进行过蚀刻，使上述连接插塞的一部分从上述第1绝缘层突出出来。
20.一种半导体器件的制造方法，其特征在于，包括：
在表面具有杂质扩散层的半导体衬底上形成与隔着强电介质膜层叠下部电极和上部电极而构成的电容、和与上述杂质扩散层电连接的连接插塞的工序；
在上述半导体衬底上形成绝缘层，使得覆盖上述电容和配置有上述连接插塞的连接插塞区域的工序；
在上述绝缘层上设置露出上述连接插塞区域的连接插塞区域露出用开口部、和露出上述电容的上述上部电极的表面的一部分的电容用开口部的蚀刻工序；
在上述绝缘层上、上述连接插塞区域露出用开口部内和上述电容用开口部内淀积导电膜的工序；和
将所淀积的上述导电膜图形化，而在上述绝缘层上形成使上述连接插塞与上述电容的上述上部电极电连接的布线层的工序；
上述连接插塞区域具有由第1长度方向和第1宽度方向形成的长尺形状，从上述连接插塞区域露出用开口部露出的开口区域具有由第2长度方向和第2宽度方向形成的长尺形状，上述连接插塞区域和上述开口区域被互相配置成，上述连接插塞区域的第1长度方向的两边缘部从上述开口区域中突出出来，并且上述开口区域的第2长度方向的两边缘部从上述连接插塞区域中突出出来，
在上述蚀刻工序中，对上述连接插塞区域露出用开口部进行对位，使得上述连接插塞区域的上述第1长度方向与上述开口区域的上述第2长度方向形成规定角度地交叉。
21.根据权利要求20所述的半导体器件的制造方法，其特征在于，上述连接插塞区域和上述开口区域相互配置成：上述连接插塞区域的上述第1长度方向上的两边缘部从上述开口区域突出出来，并且上述开口区域的上述第2长度方向上的两边缘部从上述连接插塞区域突出出来。
22.根据权利要求20或21所述的半导体器件的制造方法，其特征在于，上述连接插塞区域和上述开口区域的形状是长方形。
23.根据权利要求20或21所述的半导体器件的制造方法，其特征在于，上述连接插塞区域和上述开口区域的形状是椭圆形。
24.根据权利要求20或21中的任意一项所述的半导体器件的制造方法，其特征在于，上述第1长度方向与上述第2长度方向所成的上述角度为90度。
25.根据权利要求23所述的半导体器件的制造方法，其特征在于，上述第1长度方向与上述第2长度方向所成的上述角度为90度。
26.根据权利要求20或21所述的半导体器件的制造方法，其特征在于，淀积在上述绝缘层上、上述连接插塞区域露出用开口部内和上述电容用开口部内的上述导电膜，是采用溅射法淀积的。
27.根据权利要求24所述的半导体器件的制造方法，其特征在于，淀积在上述绝缘层上、上述连接插塞区域露出用开口部内和上述电容用开口部内的上述导电膜，是采用溅射法淀积的。
28.根据权利要求20或21所述的半导体器件的制造方法，其特征在于，上述导电膜的材料是氮化钛。
29.根据权利要求26所述的半导体器件的制造方法，其特征在于，上述导电膜的材料是氮化钛。
30.根据权利要求20或21所述的半导体器件的制造方法，其特征在于，上述导电膜的材料是氮化铝钛。
31.根据权利要求26所述的半导体器件的制造方法，其特征在于，上述导电膜的材料是氮化铝钛。
32.根据权利要求20或21所述的半导体器件的制造方法，其特征在于，上述连接插塞区域的上述第1长度方向上的长度与上述开口区域的上述第2长度方向上的长度不同。
33.根据权利要求30所述的半导体器件的制造方法，其特征在于，上述连接插塞区域的上述第1长度方向上的长度与上述开口区域的上述第2长度方向上的长度不同。
CN2007100024218A 2006-03-08 2007-01-17 半导体器件的制造方法 Expired - Fee Related CN101034681B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006-063073 2006-03-08
JP2006063073 2006-03-08
JP2006063073A JP4573784B2 (ja) 2006-03-08 2006-03-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN101034681A CN101034681A (zh) 2007-09-12
CN101034681B true CN101034681B (zh) 2012-04-04

Family

ID=38479483

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007100024218A Expired - Fee Related CN101034681B (zh) 2006-03-08 2007-01-17 半导体器件的制造方法

Country Status (4)

Country Link
US (1) US20070212866A1 (zh)
JP (1) JP4573784B2 (zh)
KR (1) KR20070092099A (zh)
CN (1) CN101034681B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760688B (zh) * 2011-04-28 2014-12-24 中芯国际集成电路制造(上海)有限公司 双镶嵌结构及其形成方法、半导体器件
US9786602B2 (en) * 2015-08-21 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure and methods of fabrication the same
WO2020039574A1 (ja) * 2018-08-24 2020-02-27 キオクシア株式会社 半導体装置およびその製造方法
US11832443B2 (en) * 2021-08-19 2023-11-28 Micron Technology, Inc. Apparatuses including contacts in a peripheral region

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211069B1 (en) * 1999-05-17 2001-04-03 Taiwan Semiconductor Manufacturing Company Dual damascene process flow for a deep sub-micron technology
US6392265B2 (en) * 2000-01-12 2002-05-21 Fujitsu Limited Semiconductor device
CN1499625A (zh) * 2002-11-04 2004-05-26 矽统科技股份有限公司 铜双镶嵌内连线的焊垫及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63137456A (ja) * 1986-11-29 1988-06-09 Nec Corp 半導体集積回路の製造方法
EP0510604A3 (en) * 1991-04-23 2001-05-09 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JPH10341002A (ja) * 1997-06-06 1998-12-22 Oki Electric Ind Co Ltd 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
US6794238B2 (en) * 2001-11-07 2004-09-21 Micron Technology, Inc. Process for forming metallized contacts to periphery transistors
JP2004296534A (ja) * 2003-03-25 2004-10-21 Seiko Epson Corp 半導体装置、半導体装置の製造方法、強誘電体メモリ、及び電子機器
US6867447B2 (en) * 2003-05-20 2005-03-15 Texas Instruments Incorporated Ferroelectric memory cell and methods for fabricating the same
JP3989414B2 (ja) * 2003-06-30 2007-10-10 沖電気工業株式会社 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211069B1 (en) * 1999-05-17 2001-04-03 Taiwan Semiconductor Manufacturing Company Dual damascene process flow for a deep sub-micron technology
US6392265B2 (en) * 2000-01-12 2002-05-21 Fujitsu Limited Semiconductor device
CN1499625A (zh) * 2002-11-04 2004-05-26 矽统科技股份有限公司 铜双镶嵌内连线的焊垫及其制造方法

Also Published As

Publication number Publication date
JP4573784B2 (ja) 2010-11-04
KR20070092099A (ko) 2007-09-12
CN101034681A (zh) 2007-09-12
US20070212866A1 (en) 2007-09-13
JP2007242883A (ja) 2007-09-20

Similar Documents

Publication Publication Date Title
KR100400031B1 (ko) 반도체 소자의 콘택 플러그 및 그 형성 방법
US6876028B1 (en) Metal-insulator-metal capacitor and method of fabrication
US6174735B1 (en) Method of manufacturing ferroelectric memory device useful for preventing hydrogen line degradation
US20020079581A1 (en) Electrical contact for high dielectric constant capacitors and method for fabricating the same
US6521929B2 (en) Semiconductor device having ferroelectric memory cells and method of manufacturing the same
JPH1174473A (ja) 高集積記憶素子およびその製造方法
TW201340295A (zh) 半導體元件及其製造方法
KR101565797B1 (ko) 콘택 플러그를 포함하는 반도체 장치
CN101034681B (zh) 半导体器件的制造方法
US20040195601A1 (en) Semiconductor memory device having ferroelectric capacitor and method of manufacturing the same
US20050013090A1 (en) Capacitor and method for producing a capacitor
US6806529B1 (en) Memory cell with a capacitive structure as a control gate and method of forming the memory cell
KR20060135494A (ko) 반도체장치 및 그 제조방법
US7615814B2 (en) Ferroelectric device having a contact for taking the potential of a metal film and a plurality of capacitors positioned periodically
US6737284B2 (en) Contact structure for semiconductor devices and corresponding manufacturing process
KR100294755B1 (ko) 반도체장치및그제조방법
US5801410A (en) Ferroelectric capacitors including extended electrodes
KR100649313B1 (ko) 반도체 소자의 이중 금속배선 및 그 제조 방법
EP0968529B1 (en) Semiconductor device and method of manufacturing such a device
JP2000349247A (ja) 半導体装置及びその製造方法
US20050185486A9 (en) Ferroelectric memory devices including protection adhesion layers and methods of forming the same
WO2005024950A1 (ja) 半導体装置及びその製造方法
JP2004273920A (ja) 半導体装置
JP4829678B2 (ja) 強誘電体メモリ及びその製造方法
KR19990041029A (ko) 고집적 기억 소자 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120404

Termination date: 20130117