JPH10341002A - 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法 - Google Patents
強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法Info
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- JPH10341002A JPH10341002A JP9149273A JP14927397A JPH10341002A JP H10341002 A JPH10341002 A JP H10341002A JP 9149273 A JP9149273 A JP 9149273A JP 14927397 A JP14927397 A JP 14927397A JP H10341002 A JPH10341002 A JP H10341002A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 67
- 239000004065 semiconductor Substances 0.000 title claims description 77
- 238000000034 method Methods 0.000 title claims description 57
- 238000003860 storage Methods 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000010410 layer Substances 0.000 claims description 490
- 239000011229 interlayer Substances 0.000 claims description 68
- 239000000463 material Substances 0.000 claims description 61
- 229910044991 metal oxide Inorganic materials 0.000 claims description 57
- 150000004706 metal oxides Chemical class 0.000 claims description 57
- 238000007493 shaping process Methods 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 230000010287 polarization Effects 0.000 claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 17
- 230000007547 defect Effects 0.000 claims description 13
- 230000002269 spontaneous effect Effects 0.000 claims description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 11
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 10
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 10
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 9
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 8
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 8
- 229910018921 CoO 3 Inorganic materials 0.000 claims description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 6
- 229910004121 SrRuO Inorganic materials 0.000 claims description 6
- 229910052741 iridium Inorganic materials 0.000 claims description 6
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 6
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 6
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 4
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 4
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 229910004200 TaSiN Inorganic materials 0.000 claims description 3
- 229910008599 TiW Inorganic materials 0.000 claims description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 3
- 229910052746 lanthanum Inorganic materials 0.000 claims description 3
- 229910052745 lead Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910004166 TaN Inorganic materials 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052758 niobium Inorganic materials 0.000 claims description 2
- 229910052718 tin Inorganic materials 0.000 claims description 2
- 229910052720 vanadium Inorganic materials 0.000 claims description 2
- 229910010038 TiAl Inorganic materials 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 abstract description 31
- 238000009413 insulation Methods 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 292
- 239000007789 gas Substances 0.000 description 33
- 238000005755 formation reaction Methods 0.000 description 23
- 229910004298 SiO 2 Inorganic materials 0.000 description 21
- 239000003990 capacitor Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 239000000470 constituent Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 238000007667 floating Methods 0.000 description 8
- 238000012546 transfer Methods 0.000 description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910001936 tantalum oxide Inorganic materials 0.000 description 5
- 238000003949 trap density measurement Methods 0.000 description 5
- 230000002542 deteriorative effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910000457 iridium oxide Inorganic materials 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 238000005546 reactive sputtering Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 241001077660 Molo Species 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000313 electron-beam-induced deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- -1 for example Chemical compound 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000003980 solgel method Methods 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
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- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
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Abstract
(57)【要約】
【課題】 熱処理による不具合が生じない強誘電体トラ
ンジスタおよびその製造方法の実現。 【解決手段】 強誘電体トランジスタは、下地２５の上
にゲート部２２を設けている。ゲート部２２は、下地２
５の上にゲート電極１０、強誘電体膜１２およびゲート
絶縁膜１４をこの順序で積層して有している。ゲート絶
縁膜１４の上にチャネル層２０を具えている。チャネル
層２０の上に第１および第２主電極１６および１８の各
々を互いに離間させて具えている。チャネル層２０は動
作時にチャネルとして使用される。つまり、強誘電体膜
１２の自発分極を利用してこのチャネルのキャリア濃度
が制御される。
ンジスタおよびその製造方法の実現。 【解決手段】 強誘電体トランジスタは、下地２５の上
にゲート部２２を設けている。ゲート部２２は、下地２
５の上にゲート電極１０、強誘電体膜１２およびゲート
絶縁膜１４をこの順序で積層して有している。ゲート絶
縁膜１４の上にチャネル層２０を具えている。チャネル
層２０の上に第１および第２主電極１６および１８の各
々を互いに離間させて具えている。チャネル層２０は動
作時にチャネルとして使用される。つまり、強誘電体膜
１２の自発分極を利用してこのチャネルのキャリア濃度
が制御される。
Description
【０００１】
【発明の属する技術分野】この発明は、集積回路の高密
度化および高速化に好適な強誘電体トランジスタおよび
その製造方法に関する。
度化および高速化に好適な強誘電体トランジスタおよび
その製造方法に関する。
【０００２】
【従来の技術】強誘電体を用いた不揮発性の半導体記憶
素子（以下、強誘電体トランジスタと称する。）の研究
および開発が盛んに行われている。従来、例えばＭＦＳ
ＦＥＴという素子が提案されている。このＦＥＴ（電界
効果トランジスタ）は、半導体、強誘電体および金属が
順次に積層したＭＦＳ（Metal/Ferroelectric/Semicond
uctor ）構造を有している。この素子は、構造が単純で
あって微細化が図りやすい。また、データの読出しを高
速かつ非破壊で行える。しかしながら、このＭＦＳＦＥ
Ｔは、製造時において、強誘電体および半導体間の界面
の制御が困難である。つまり、高品質な界面が得られな
いという欠点がある。このため、実現化に至っていな
い。
素子（以下、強誘電体トランジスタと称する。）の研究
および開発が盛んに行われている。従来、例えばＭＦＳ
ＦＥＴという素子が提案されている。このＦＥＴ（電界
効果トランジスタ）は、半導体、強誘電体および金属が
順次に積層したＭＦＳ（Metal/Ferroelectric/Semicond
uctor ）構造を有している。この素子は、構造が単純で
あって微細化が図りやすい。また、データの読出しを高
速かつ非破壊で行える。しかしながら、このＭＦＳＦＥ
Ｔは、製造時において、強誘電体および半導体間の界面
の制御が困難である。つまり、高品質な界面が得られな
いという欠点がある。このため、実現化に至っていな
い。
【０００３】また、従来より、ＦＣＧ（Ferroelectric-
Capasitor and transistor-Gate connection）素子が提
案されている（文献１「１９９６ Ｓｙｍｐｏｓｉｕｍ
ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，ｐｐ．
５６−５７，１９９６年」）。ＦＣＧ素子では、強誘電
体キャパシタとＭＯＳ（Metal/Oxide/Semiconductor ）
ＦＥＴとの各々を下地上の別々の位置に設ける。そし
て、強誘電体キャパシタとＭＯＳＦＥＴのゲート電極と
をローカル配線により接続している。よって、この素子
では、半導体の上に強誘電体を形成しないので、上述し
た界面の品質の問題がない。また、強誘電体キャパシタ
の電気容量とゲート容量との比を、強誘電体膜やゲート
絶縁膜のサイズを変えることにより比較的自由に設定で
きる。従って、強誘電体の分極を反転させるための電圧
を、強誘電体キャパシタに対して印加しやすい。しかし
ながら、ＦＣＧ素子は、ＭＦＳＦＥＴのように構造が単
純ではないので、微細化が難しい。
Capasitor and transistor-Gate connection）素子が提
案されている（文献１「１９９６ Ｓｙｍｐｏｓｉｕｍ
ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，ｐｐ．
５６−５７，１９９６年」）。ＦＣＧ素子では、強誘電
体キャパシタとＭＯＳ（Metal/Oxide/Semiconductor ）
ＦＥＴとの各々を下地上の別々の位置に設ける。そし
て、強誘電体キャパシタとＭＯＳＦＥＴのゲート電極と
をローカル配線により接続している。よって、この素子
では、半導体の上に強誘電体を形成しないので、上述し
た界面の品質の問題がない。また、強誘電体キャパシタ
の電気容量とゲート容量との比を、強誘電体膜やゲート
絶縁膜のサイズを変えることにより比較的自由に設定で
きる。従って、強誘電体の分極を反転させるための電圧
を、強誘電体キャパシタに対して印加しやすい。しかし
ながら、ＦＣＧ素子は、ＭＦＳＦＥＴのように構造が単
純ではないので、微細化が難しい。
【０００４】
【発明が解決しようとする課題】上述したように、ＭＦ
ＳＦＥＴでは、製造時における強誘電体および半導体間
の界面の制御が困難である。一方、ＦＣＧ素子では、微
細化が難しいといった欠点がある。そこで、従来より、
ＭＦＭＩＳＦＥＴが提案されている。このＭＦＭＩＳＦ
ＥＴでは、強誘電体膜の上下を金属膜で挟んだＭＦＭ
（Metal/Ferroelectric/Metal ）構造を、ＭＯＳＦＥＴ
のゲート電極上に重ねている。つまり、この素子のゲー
ト部は、ＭＦＭＩＳ（Metal/Ferroelectric/Metal/Insu
lator/Semiconductor ）構造となっている。この構成に
よれば、強誘電体膜を金属膜上に形成するので、良好な
界面が得られる。しかも、微細化に適している。一方、
このＭＦＭＩＳＦＥＴには以下のような問題がある。
ＳＦＥＴでは、製造時における強誘電体および半導体間
の界面の制御が困難である。一方、ＦＣＧ素子では、微
細化が難しいといった欠点がある。そこで、従来より、
ＭＦＭＩＳＦＥＴが提案されている。このＭＦＭＩＳＦ
ＥＴでは、強誘電体膜の上下を金属膜で挟んだＭＦＭ
（Metal/Ferroelectric/Metal ）構造を、ＭＯＳＦＥＴ
のゲート電極上に重ねている。つまり、この素子のゲー
ト部は、ＭＦＭＩＳ（Metal/Ferroelectric/Metal/Insu
lator/Semiconductor ）構造となっている。この構成に
よれば、強誘電体膜を金属膜上に形成するので、良好な
界面が得られる。しかも、微細化に適している。一方、
このＭＦＭＩＳＦＥＴには以下のような問題がある。
【０００５】（１）強誘電体膜を形成するときに、８０
０℃程度の高温度で熱処理を行う必要がある。このた
め、強誘電体の構成元素の外方拡散が生じてしまい、そ
のためチャネル領域を汚染してしまうので、ＭＯＳＦＥ
Ｔの特性が劣化してしまう。
０℃程度の高温度で熱処理を行う必要がある。このた
め、強誘電体の構成元素の外方拡散が生じてしまい、そ
のためチャネル領域を汚染してしまうので、ＭＯＳＦＥ
Ｔの特性が劣化してしまう。
【０００６】（２）ＭＦＭＩＳＦＥＴの上方には配線層
が形成される。従って、配線層と下層導電体との電気的
絶縁を図るために、ＭＦＭＩＳＦＥＴの上に層間絶縁膜
を設ける必要がある。このため、層間絶縁膜の熱歪みに
より、強誘電体膜に比較的大きな応力が発生してしま
う。よって、強誘電体特性が劣化してしまう。あるい
は、また、熱処理によっても強誘電体膜に応力（熱応
力）が発生してしまうことがあるので、強誘電体膜の形
成後は、なるべく熱処理回数が少ない方が好ましい。
が形成される。従って、配線層と下層導電体との電気的
絶縁を図るために、ＭＦＭＩＳＦＥＴの上に層間絶縁膜
を設ける必要がある。このため、層間絶縁膜の熱歪みに
より、強誘電体膜に比較的大きな応力が発生してしま
う。よって、強誘電体特性が劣化してしまう。あるい
は、また、熱処理によっても強誘電体膜に応力（熱応
力）が発生してしまうことがあるので、強誘電体膜の形
成後は、なるべく熱処理回数が少ない方が好ましい。
【０００７】（３）ＭＯＳＦＥＴに生じたダメージ（例
えばイオン注入により生じる結晶欠陥など）を回復させ
るために、水素ガス中で熱処理を施す必要がある。この
とき、強誘電体膜が還元されてしまうことがあり、強誘
電体特性が劣化してしまう。
えばイオン注入により生じる結晶欠陥など）を回復させ
るために、水素ガス中で熱処理を施す必要がある。この
とき、強誘電体膜が還元されてしまうことがあり、強誘
電体特性が劣化してしまう。
【０００８】このように、上記（１）〜（３）のいずれ
の問題にも熱処理が関与している。従って、従来より、
熱処理によって特性が劣化しない強誘電体トランジスタ
の構造およびその製造方法の実現が望まれていた。
の問題にも熱処理が関与している。従って、従来より、
熱処理によって特性が劣化しない強誘電体トランジスタ
の構造およびその製造方法の実現が望まれていた。
【０００９】
【課題を解決するための手段】そこで、この発明の強誘
電体トランジスタによれば、ゲート電極、強誘電体膜、
ゲート絶縁膜、第１主電極および第２主電極を具えてお
り、前記強誘電体膜の自発分極を利用してチャネルのキ
ャリア濃度を制御する強誘電体トランジスタにおいて、
下地の上に前記ゲート電極、前記強誘電体膜および前記
ゲート絶縁膜をこの順序で積層して有するゲート部を具
え、前記ゲート絶縁膜の上にチャネル層を具えており、
このチャネル層の上に前記第１および第２主電極の各々
を互いに離間させて具えていて、前記チャネル層が前記
チャネルとして使用されることを特徴とする。
電体トランジスタによれば、ゲート電極、強誘電体膜、
ゲート絶縁膜、第１主電極および第２主電極を具えてお
り、前記強誘電体膜の自発分極を利用してチャネルのキ
ャリア濃度を制御する強誘電体トランジスタにおいて、
下地の上に前記ゲート電極、前記強誘電体膜および前記
ゲート絶縁膜をこの順序で積層して有するゲート部を具
え、前記ゲート絶縁膜の上にチャネル層を具えており、
このチャネル層の上に前記第１および第２主電極の各々
を互いに離間させて具えていて、前記チャネル層が前記
チャネルとして使用されることを特徴とする。
【００１０】上述した強誘電体トランジスタのゲート部
およびチャネル層は、通常の強誘電体トランジスタ例え
ばＭＦＩＳＦＥＴにおけるＭＦＩＳ構造に相当してい
る。しかし、従来のＭＦＩＳ構造が、半導体基板、ゲー
ト絶縁膜、強誘電体膜およびゲート電極をこの順に下地
の上に積層するのに対して、この発明の構造では、ゲー
ト電極、強誘電体膜、ゲート絶縁膜およびチャネル層
（上述の半導体基板に相当する。）を順次に積層する。
そして、このチャネル層の上に第１および第２主電極を
具えている。
およびチャネル層は、通常の強誘電体トランジスタ例え
ばＭＦＩＳＦＥＴにおけるＭＦＩＳ構造に相当してい
る。しかし、従来のＭＦＩＳ構造が、半導体基板、ゲー
ト絶縁膜、強誘電体膜およびゲート電極をこの順に下地
の上に積層するのに対して、この発明の構造では、ゲー
ト電極、強誘電体膜、ゲート絶縁膜およびチャネル層
（上述の半導体基板に相当する。）を順次に積層する。
そして、このチャネル層の上に第１および第２主電極を
具えている。
【００１１】従って、この発明の素子構造であると、 チャネル層よりも先に強誘電体膜を形成するので、熱
処理によって強誘電体の構成元素がチャネル層へ向けて
外方拡散することがない。従って、ＭＯＳＦＥＴの特性
が劣化するのを抑制できる。
処理によって強誘電体の構成元素がチャネル層へ向けて
外方拡散することがない。従って、ＭＯＳＦＥＴの特性
が劣化するのを抑制できる。
【００１２】また、データの書込みおよび消去は、第
１および第２主電極のいずれかとゲート電極との間に電
圧を印加して行う。これにより、強誘電体膜の自発分極
の向きが制御される。そして、データの読出しは、第１
および第２主電極間に電圧を印加して行う。このとき、
強誘電体膜の自発分極の向きに応じて、チャネルに流れ
る電流の大きさが異なるので、その違いをデータとして
検出する。つまり、上述したように、強誘電体膜の自発
分極を利用してチャネル層に形成されるチャネルのキャ
リア濃度を制御している。
１および第２主電極のいずれかとゲート電極との間に電
圧を印加して行う。これにより、強誘電体膜の自発分極
の向きが制御される。そして、データの読出しは、第１
および第２主電極間に電圧を印加して行う。このとき、
強誘電体膜の自発分極の向きに応じて、チャネルに流れ
る電流の大きさが異なるので、その違いをデータとして
検出する。つまり、上述したように、強誘電体膜の自発
分極を利用してチャネル層に形成されるチャネルのキャ
リア濃度を制御している。
【００１３】このように、この発明の素子は３つの電極
端子でもって動作させることができる。すなわち、従来
のように基板電位を制御する必要がない（いわゆる基板
バイアスやバックゲートのこと。）。従って、従来に比
べて配線が簡略化されるとともに素子の制御が容易にな
る。
端子でもって動作させることができる。すなわち、従来
のように基板電位を制御する必要がない（いわゆる基板
バイアスやバックゲートのこと。）。従って、従来に比
べて配線が簡略化されるとともに素子の制御が容易にな
る。
【００１４】また、この発明の素子は、ゲート電極、
強誘電体膜、ゲート絶縁膜およびチャネル層が順次に積
層した単純構造である。従って、微細化が図りやすい。
強誘電体膜、ゲート絶縁膜およびチャネル層が順次に積
層した単純構造である。従って、微細化が図りやすい。
【００１５】以上により本構造では、熱処理による強誘
電体の構成元素の拡散を防止でき、配線の簡略化および
素子制御の容易化が図れ、微細化に適している。従っ
て、この発明の素子は、集積回路の高密度化および高速
化など、回路の高性能化に非常に有効である。
電体の構成元素の拡散を防止でき、配線の簡略化および
素子制御の容易化が図れ、微細化に適している。従っ
て、この発明の素子は、集積回路の高密度化および高速
化など、回路の高性能化に非常に有効である。
【００１６】尚、この発明の素子は、絶縁層の上に形成
されるのが好ましい。また、第１および第２主電極は、
チャネル層の上に導電体層を成膜して形成してもよい
し、あるいは、チャネル層に不純物を注入することによ
って形成してもよい。
されるのが好ましい。また、第１および第２主電極は、
チャネル層の上に導電体層を成膜して形成してもよい
し、あるいは、チャネル層に不純物を注入することによ
って形成してもよい。
【００１７】この発明の実施に当り、好ましくは、前記
チャネル層をアモルファスシリコンまたはポリシリコン
で形成してあるのが良い。これらは、プラズマＣＶＤ
（Chemical Vapor Deposition ）、スパッタ、電子ビー
ム蒸着（Electron Beam Deposition）などの比較的低温
な処理によって形成することができる。また、所要に応
じて適当な導電性を与えることもできる。これらアモル
ファスシリコンおよびポリシリコンは、薄膜ＦＥＴのチ
ャネル層として用いられている（例えば文献２「Ｊ．Ａ
ｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．７６，Ｎｏ．５，ｐ３１
９４，１９９４年９月」および文献３「Extended Abstr
acts of the 1991 International Conference on Solid
State Devices and Materials,Yokohama,1991,pp.174-
176 」）。
チャネル層をアモルファスシリコンまたはポリシリコン
で形成してあるのが良い。これらは、プラズマＣＶＤ
（Chemical Vapor Deposition ）、スパッタ、電子ビー
ム蒸着（Electron Beam Deposition）などの比較的低温
な処理によって形成することができる。また、所要に応
じて適当な導電性を与えることもできる。これらアモル
ファスシリコンおよびポリシリコンは、薄膜ＦＥＴのチ
ャネル層として用いられている（例えば文献２「Ｊ．Ａ
ｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．７６，Ｎｏ．５，ｐ３１
９４，１９９４年９月」および文献３「Extended Abstr
acts of the 1991 International Conference on Solid
State Devices and Materials,Yokohama,1991,pp.174-
176 」）。
【００１８】さらに、この発明の実施に当り、好ましく
は、前記ゲート絶縁膜を酸化タンタル（Ｔａ2 Ｏ5 ）、
酸化ジルコニウム（ＺｒＯ2 ）、酸化ハフニウム（Ｈｆ
Ｏ2）、窒化シリコン（Ｓｉ3 Ｎ4 ）、酸化セリウム
（ＣｅＯ2 ）およびバリウムストロンチウムチタネイト
（Ｂａx Ｓｒ1-x ＴｉＯ3 ）（ｘは正の整数）の中から
選ばれたいずれか１つの材料、あるいは、これらから任
意に選択した複数の材料の組合せで構成してあるのが良
い。これら材料は、いずれも、通常のゲート絶縁膜とし
て用いられる酸化シリコン（ＳｉＯ2 ）に比べて比誘電
率が大きい。従って、強誘電体膜に印加される電圧を従
来に比べて高めることが可能である。
は、前記ゲート絶縁膜を酸化タンタル（Ｔａ2 Ｏ5 ）、
酸化ジルコニウム（ＺｒＯ2 ）、酸化ハフニウム（Ｈｆ
Ｏ2）、窒化シリコン（Ｓｉ3 Ｎ4 ）、酸化セリウム
（ＣｅＯ2 ）およびバリウムストロンチウムチタネイト
（Ｂａx Ｓｒ1-x ＴｉＯ3 ）（ｘは正の整数）の中から
選ばれたいずれか１つの材料、あるいは、これらから任
意に選択した複数の材料の組合せで構成してあるのが良
い。これら材料は、いずれも、通常のゲート絶縁膜とし
て用いられる酸化シリコン（ＳｉＯ2 ）に比べて比誘電
率が大きい。従って、強誘電体膜に印加される電圧を従
来に比べて高めることが可能である。
【００１９】あるいは、また、前記強誘電体膜をＳｒＢ
ｉ2 Ｔａ2 Ｏ9 、ＰｂＺｒＴｉＯ3、Ｂａx Ｓｒ1-x Ｔ
ｉＯ3 （ｘは正の整数）、Ｐｂ5 Ｇｅ3 Ｏ11、Ｂｉ4 Ｔ
ｉ3Ｏ12および（Ｐｂ，Ｌａ）ＴｉＯ3 の中から選ばれ
たいずれか１つの材料で形成してあるのが良い。これら
強誘電体は、例えばゾルゲル法によって成膜することが
できる。
ｉ2 Ｔａ2 Ｏ9 、ＰｂＺｒＴｉＯ3、Ｂａx Ｓｒ1-x Ｔ
ｉＯ3 （ｘは正の整数）、Ｐｂ5 Ｇｅ3 Ｏ11、Ｂｉ4 Ｔ
ｉ3Ｏ12および（Ｐｂ，Ｌａ）ＴｉＯ3 の中から選ばれ
たいずれか１つの材料で形成してあるのが良い。これら
強誘電体は、例えばゾルゲル法によって成膜することが
できる。
【００２０】さらに、この発明の好適な実施例によれ
ば、前記第１および第２主電極をポリシリコンまたはア
モルファスシリコンで形成することができる。
ば、前記第１および第２主電極をポリシリコンまたはア
モルファスシリコンで形成することができる。
【００２１】また、この発明の実施に当り、好ましく
は、前記ゲート電極をＷ、Ｔａ、Ｍｏ、ＴｉＮ、Ｎｂ、
Ｖ、ＴａＮ、ＴａＳｉＮ、ＴｉＷ、ＴｉＷＮおよびＴｉ
ＡｌＮの中から選ばれたいずれか１つの材料で形成して
あるのが良い。これらは、いずれも比較的融点が高い材
料なので、熱処理による影響を受けにくい。
は、前記ゲート電極をＷ、Ｔａ、Ｍｏ、ＴｉＮ、Ｎｂ、
Ｖ、ＴａＮ、ＴａＳｉＮ、ＴｉＷ、ＴｉＷＮおよびＴｉ
ＡｌＮの中から選ばれたいずれか１つの材料で形成して
あるのが良い。これらは、いずれも比較的融点が高い材
料なので、熱処理による影響を受けにくい。
【００２２】この発明の実施に当り、前記下地は、基板
および層間絶縁膜をこの順序で積層して有しており、該
層間絶縁膜の上に前記ゲート電極を設けてあるのが好適
である。
および層間絶縁膜をこの順序で積層して有しており、該
層間絶縁膜の上に前記ゲート電極を設けてあるのが好適
である。
【００２３】また、この発明の実施に当り、前記ゲート
部は、前記強誘電体膜と前記ゲート電極との間に下側導
電層を有しているのが好適である。この下側導電層は、
主として、強誘電体膜を形成する際の下地として活用さ
れる。従って、その材料は強誘電体膜に応じて適当に選
択するのが好ましい。
部は、前記強誘電体膜と前記ゲート電極との間に下側導
電層を有しているのが好適である。この下側導電層は、
主として、強誘電体膜を形成する際の下地として活用さ
れる。従って、その材料は強誘電体膜に応じて適当に選
択するのが好ましい。
【００２４】従って、例えば、前記下側導電層を酸化イ
リジウム（ＩｒＯ2 ）、イリジウム（Ｉｒ）、ルテニウ
ム（Ｒｕ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ
2 ）、ＳｒＲｕＯ3 、Ｌａ1-x Ｓｒx ＣｏＯ3 （ｘは正
の整数）およびＳｒＭｏＯ3 の中から選ばれたいずれか
１つの材料、あるいは、これらから任意に選択した複数
の材料の組合せで構成してあるのが良い。
リジウム（ＩｒＯ2 ）、イリジウム（Ｉｒ）、ルテニウ
ム（Ｒｕ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ
2 ）、ＳｒＲｕＯ3 、Ｌａ1-x Ｓｒx ＣｏＯ3 （ｘは正
の整数）およびＳｒＭｏＯ3 の中から選ばれたいずれか
１つの材料、あるいは、これらから任意に選択した複数
の材料の組合せで構成してあるのが良い。
【００２５】さらに、この発明の好適な構成例によれ
ば、前記ゲート部は、前記ゲート絶縁膜と前記強誘電体
膜との間に上側導電層を有している。この上側導電層
は、主として熱処理による強誘電体膜の劣化を防ぐため
のものである。従って、その材料は強誘電体膜に応じて
適当に選択するのが好ましい。
ば、前記ゲート部は、前記ゲート絶縁膜と前記強誘電体
膜との間に上側導電層を有している。この上側導電層
は、主として熱処理による強誘電体膜の劣化を防ぐため
のものである。従って、その材料は強誘電体膜に応じて
適当に選択するのが好ましい。
【００２６】従って、例えば、前記上側導電層を酸化イ
リジウム（ＩｒＯ2 ）、イリジウム（Ｉｒ）、ルテニウ
ム（Ｒｕ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ
2 ）、ＳｒＲｕＯ3 、Ｌａ1-x Ｓｒx ＣｏＯ3 （ｘは正
の整数）およびＳｒＭｏＯ3 の中から選ばれたいずれか
１つの材料、あるいは、これらから任意に選択した複数
の材料の組合せで構成してあるのが良い。
リジウム（ＩｒＯ2 ）、イリジウム（Ｉｒ）、ルテニウ
ム（Ｒｕ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ
2 ）、ＳｒＲｕＯ3 、Ｌａ1-x Ｓｒx ＣｏＯ3 （ｘは正
の整数）およびＳｒＭｏＯ3 の中から選ばれたいずれか
１つの材料、あるいは、これらから任意に選択した複数
の材料の組合せで構成してあるのが良い。
【００２７】そして、この場合、前記第１主電極が前記
チャネル層に接触する部分の面積と、前記第２主電極が
前記チャネル層に接触する部分の面積とを違えてあるの
が良い。つまり、本構造では、第１または第２主電極が
チャネル層に接触する部分の面積を、それぞれ適切に設
定することができる。
チャネル層に接触する部分の面積と、前記第２主電極が
前記チャネル層に接触する部分の面積とを違えてあるの
が良い。つまり、本構造では、第１または第２主電極が
チャネル層に接触する部分の面積を、それぞれ適切に設
定することができる。
【００２８】上述したように、本構造では、データの書
込みおよび消去は、例えば第１主電極とゲート電極との
間に信号電圧を印加して行う。このとき、第２主電極は
開放にする。このように、ゲート絶縁膜に対しては、第
１主電極とチャネル層との接触部分を積層方向（ゲート
電極、強誘電体膜、ゲート絶縁膜およびチャネル層が積
層する方向）に投影した領域だけに、信号電圧が印加さ
れる。従って、信号電圧が印加されるゲート絶縁膜の領
域は、第１主電極およびチャネル層の接触部分の面積に
応じて変化する。
込みおよび消去は、例えば第１主電極とゲート電極との
間に信号電圧を印加して行う。このとき、第２主電極は
開放にする。このように、ゲート絶縁膜に対しては、第
１主電極とチャネル層との接触部分を積層方向（ゲート
電極、強誘電体膜、ゲート絶縁膜およびチャネル層が積
層する方向）に投影した領域だけに、信号電圧が印加さ
れる。従って、信号電圧が印加されるゲート絶縁膜の領
域は、第１主電極およびチャネル層の接触部分の面積に
応じて変化する。
【００２９】一方、ゲート絶縁膜と強誘電体膜との間に
は上側導電層が設けられているので、これら上側導電層
および強誘電体膜の接触部分を積層方向に投影した強誘
電体膜の領域に信号電圧が印加される。従って、信号電
圧が印加される強誘電体膜の領域は、第１主電極および
チャネル層の接触部分の面積に依存しない。
は上側導電層が設けられているので、これら上側導電層
および強誘電体膜の接触部分を積層方向に投影した強誘
電体膜の領域に信号電圧が印加される。従って、信号電
圧が印加される強誘電体膜の領域は、第１主電極および
チャネル層の接触部分の面積に依存しない。
【００３０】以上の説明から明らかなように、本構造で
は、第１主電極およびチャネル層の接触部分の面積を適
当に設定することで、ゲート絶縁膜の電気容量を実効的
に調節することができる。従って、強誘電体膜に対して
印加される信号電圧を適切な大きさにすることができ
る。
は、第１主電極およびチャネル層の接触部分の面積を適
当に設定することで、ゲート絶縁膜の電気容量を実効的
に調節することができる。従って、強誘電体膜に対して
印加される信号電圧を適切な大きさにすることができ
る。
【００３１】また、この発明の好適な構成例によれば、
前記ゲート部は、前記チャネル層と前記ゲート絶縁膜と
の間に酸化金属層を有している。そして、この酸化金属
層は、前記チャネル層に比べて酸化物の生成自由エネル
ギが小さい材料を用いて形成してある。
前記ゲート部は、前記チャネル層と前記ゲート絶縁膜と
の間に酸化金属層を有している。そして、この酸化金属
層は、前記チャネル層に比べて酸化物の生成自由エネル
ギが小さい材料を用いて形成してある。
【００３２】例えば、チャネル層をシリコン（Ｓｉ）層
とするとき、前記酸化金属層を酸化ジルコニウム（Ｚｒ
Ｏ2 ）、酸化チタン（ＴｉＯ2 ）、酸化ハフニウム（Ｈ
ｆＯ2 ）および酸化アルミニウム（Ａｌ2 Ｏ3 ）の中か
ら選ばれたいずれか１つの材料、あるいは、これらから
任意に選択した複数の材料の組合せで構成してあるのが
良い。
とするとき、前記酸化金属層を酸化ジルコニウム（Ｚｒ
Ｏ2 ）、酸化チタン（ＴｉＯ2 ）、酸化ハフニウム（Ｈ
ｆＯ2 ）および酸化アルミニウム（Ａｌ2 Ｏ3 ）の中か
ら選ばれたいずれか１つの材料、あるいは、これらから
任意に選択した複数の材料の組合せで構成してあるのが
良い。
【００３３】通常、ゲート絶縁膜としては酸化物が用い
られる。例えば、上述したように、ゲート絶縁膜として
酸化タンタル（Ｔａ2 Ｏ5 ）を用いることができる。そ
して、この酸化タンタル膜の上にチャネル層を形成す
る。このチャネル層の形成は、比較的高い温度条件で行
われる。例えば、チャネル層としてポリシリコン層を用
いるときには、６００℃程度の温度で成膜が行われる。
このため、ＳｉによりＴａ2 Ｏ5 が還元されて、ＳｉＯ
2 が形成されてしまう。従って、ゲート絶縁膜の誘電率
が低下してしまうので、強誘電体膜に印加される電圧が
小さくなってしまう。
られる。例えば、上述したように、ゲート絶縁膜として
酸化タンタル（Ｔａ2 Ｏ5 ）を用いることができる。そ
して、この酸化タンタル膜の上にチャネル層を形成す
る。このチャネル層の形成は、比較的高い温度条件で行
われる。例えば、チャネル層としてポリシリコン層を用
いるときには、６００℃程度の温度で成膜が行われる。
このため、ＳｉによりＴａ2 Ｏ5 が還元されて、ＳｉＯ
2 が形成されてしまう。従って、ゲート絶縁膜の誘電率
が低下してしまうので、強誘電体膜に印加される電圧が
小さくなってしまう。
【００３４】本構造では、酸化金属層例えばＺｒＯ2 層
をゲート絶縁膜の上に形成し、このＺｒＯ2 層の上にチ
ャネル層を形成する。酸化物の生成自由エネルギは、Ｓ
ｉが−１７０ｋｃａｌ／ｇ・ｍｏｌＯ2 （６００℃）で
あるのに対し、ＺｒＯ2 が−２２０ｋｃａｌ／ｇ・ｍｏ
ｌＯ2 （６００℃）である。従って、酸化物の生成自由
エネルギはＺｒＯ2 の方がＳｉより大きいので、ＺｒＯ
2 はＳｉで還元されない材料である。このように、ゲー
ト絶縁膜の上を酸化金属層で覆うことで、ゲート絶縁膜
がＳｉで還元されないようにできる。
をゲート絶縁膜の上に形成し、このＺｒＯ2 層の上にチ
ャネル層を形成する。酸化物の生成自由エネルギは、Ｓ
ｉが−１７０ｋｃａｌ／ｇ・ｍｏｌＯ2 （６００℃）で
あるのに対し、ＺｒＯ2 が−２２０ｋｃａｌ／ｇ・ｍｏ
ｌＯ2 （６００℃）である。従って、酸化物の生成自由
エネルギはＺｒＯ2 の方がＳｉより大きいので、ＺｒＯ
2 はＳｉで還元されない材料である。このように、ゲー
ト絶縁膜の上を酸化金属層で覆うことで、ゲート絶縁膜
がＳｉで還元されないようにできる。
【００３５】次に、この発明の半導体記憶装置によれ
ば、強誘電体トランジスタと、前記基板に２つの主電極
領域を設けて形成した選択トランジスタとを具えてい
て、前記ゲート電極に接続される第１配線と、前記第１
および第２主電極にそれぞれ所要に応じて接続される第
２配線とを前記層間絶縁膜中に作り込んである。このよ
うに、この発明の強誘電体トランジスタを記憶素子とし
て半導体記憶装置を構成することができる。選択トラン
ジスタは通常のＭＯＳＦＥＴで構成される。このように
構成してあるので、動作時に選択トランジスタによって
複数の記憶素子の中から特定の記憶素子が選択される。
そして、選択した記憶素子に対して、データの書込み、
消去または読出しが行われる。
ば、強誘電体トランジスタと、前記基板に２つの主電極
領域を設けて形成した選択トランジスタとを具えてい
て、前記ゲート電極に接続される第１配線と、前記第１
および第２主電極にそれぞれ所要に応じて接続される第
２配線とを前記層間絶縁膜中に作り込んである。このよ
うに、この発明の強誘電体トランジスタを記憶素子とし
て半導体記憶装置を構成することができる。選択トラン
ジスタは通常のＭＯＳＦＥＴで構成される。このように
構成してあるので、動作時に選択トランジスタによって
複数の記憶素子の中から特定の記憶素子が選択される。
そして、選択した記憶素子に対して、データの書込み、
消去または読出しが行われる。
【００３６】そして、前記層間絶縁膜に設けた第１スル
ーホールを経て前記第１配線の一部を前記層間絶縁膜の
上面に導出してあり、前記層間絶縁膜に設けた第２スル
ーホールを経て前記第２配線の一部を前記層間絶縁膜の
上面に導出してあり、前記第１配線に前記ゲート電極が
接触するように、前記ゲート部を前記層間絶縁膜の上に
設けてある。例えば、第１配線はワード線である。第１
配線には、強誘電体トランジスタのゲート電極が接続さ
れる。また、例えば第２配線はビット線である。この第
２配線は、強誘電体トランジスタの第１または第２主電
極などに所要に応じて接続される。
ーホールを経て前記第１配線の一部を前記層間絶縁膜の
上面に導出してあり、前記層間絶縁膜に設けた第２スル
ーホールを経て前記第２配線の一部を前記層間絶縁膜の
上面に導出してあり、前記第１配線に前記ゲート電極が
接触するように、前記ゲート部を前記層間絶縁膜の上に
設けてある。例えば、第１配線はワード線である。第１
配線には、強誘電体トランジスタのゲート電極が接続さ
れる。また、例えば第２配線はビット線である。この第
２配線は、強誘電体トランジスタの第１または第２主電
極などに所要に応じて接続される。
【００３７】また、この発明の実施に当り、前記ゲート
部および前記チャネル層のそれぞれの側面に接触する上
側絶縁膜を前記層間絶縁膜の上に設けることができる。
そして、前記第１および第２主電極を前記上側絶縁膜の
上に延在させ、所要に応じて、この上側絶縁膜に設けた
第３スルーホールを経て前記第２スルーホールから導出
されている前記第２配線に接続させてある。この上側絶
縁膜の高さは、チャネル層の上面の高さと同じにしてお
くのが好ましい。しかし、少なくとも、チャネル層の側
部と接触する高さにしておけばよい。
部および前記チャネル層のそれぞれの側面に接触する上
側絶縁膜を前記層間絶縁膜の上に設けることができる。
そして、前記第１および第２主電極を前記上側絶縁膜の
上に延在させ、所要に応じて、この上側絶縁膜に設けた
第３スルーホールを経て前記第２スルーホールから導出
されている前記第２配線に接続させてある。この上側絶
縁膜の高さは、チャネル層の上面の高さと同じにしてお
くのが好ましい。しかし、少なくとも、チャネル層の側
部と接触する高さにしておけばよい。
【００３８】尚、この発明の実施に当り、前記選択トラ
ンジスタの一方の主電極領域に前記第１および第２主電
極のいずれか一方が接続されているのが好適である。
ンジスタの一方の主電極領域に前記第１および第２主電
極のいずれか一方が接続されているのが好適である。
【００３９】また、この発明の半導体記憶装置によれ
ば、複数の記憶素子を具えていて、ワード線およびビッ
ト線に信号を印加することにより所定の前記記憶素子に
対してデータの書込み、消去または読出しを行う不揮発
性メモリであって、前記記憶素子として請求項１記載の
強誘電体トランジスタを具えることを特徴とする。
ば、複数の記憶素子を具えていて、ワード線およびビッ
ト線に信号を印加することにより所定の前記記憶素子に
対してデータの書込み、消去または読出しを行う不揮発
性メモリであって、前記記憶素子として請求項１記載の
強誘電体トランジスタを具えることを特徴とする。
【００４０】上述した強誘電体トランジスタは、熱処理
による強誘電体の構成元素の拡散を防止でき、配線の簡
略化および素子制御の容易化が図れ、微細化に適してい
る。従って、この強誘電体トランジスタを用いた半導体
記憶装置は、記憶容量の大規模化、装置の小型化および
高性能化などに対して有効である。
による強誘電体の構成元素の拡散を防止でき、配線の簡
略化および素子制御の容易化が図れ、微細化に適してい
る。従って、この強誘電体トランジスタを用いた半導体
記憶装置は、記憶容量の大規模化、装置の小型化および
高性能化などに対して有効である。
【００４１】この発明の実施に当り、適当な個数の前記
強誘電体トランジスタで１つのブロックを形成し、複数
のこれらブロックの各々にそれぞれ割り当てられた選択
トランジスタを具えるようにする。そして、それぞれの
前記ブロックごとに、前記強誘電体トランジスタのゲー
ト電極を所定の前記ワード線に接続し、前記強誘電体ト
ランジスタの第１主電極を所定の前記ビット線に接続
し、前記強誘電体トランジスタの第２主電極を前記選択
トランジスタの第１主電極に接続し、前記選択トランジ
スタの第２主電極を接地してあるのが好適である。
強誘電体トランジスタで１つのブロックを形成し、複数
のこれらブロックの各々にそれぞれ割り当てられた選択
トランジスタを具えるようにする。そして、それぞれの
前記ブロックごとに、前記強誘電体トランジスタのゲー
ト電極を所定の前記ワード線に接続し、前記強誘電体ト
ランジスタの第１主電極を所定の前記ビット線に接続
し、前記強誘電体トランジスタの第２主電極を前記選択
トランジスタの第１主電極に接続し、前記選択トランジ
スタの第２主電極を接地してあるのが好適である。
【００４２】このように構成してあるので、選択トラン
ジスタが低抵抗状態（オン状態または選択状態ともい
う。）のときには、その選択トランジスタに接続されて
いる強誘電体トランジスタの第２主電極が接地される。
このとき、ビット線はフローティングの状態にしてお
く。そして、ワード線に書込み電圧あるいは消去電圧な
どの信号電圧を加えると、各強誘電体トランジスタに２
値データ「１」または「０」を設定することができる。
ジスタが低抵抗状態（オン状態または選択状態ともい
う。）のときには、その選択トランジスタに接続されて
いる強誘電体トランジスタの第２主電極が接地される。
このとき、ビット線はフローティングの状態にしてお
く。そして、ワード線に書込み電圧あるいは消去電圧な
どの信号電圧を加えると、各強誘電体トランジスタに２
値データ「１」または「０」を設定することができる。
【００４３】また、このとき、選択トランジスタが高抵
抗状態（オフ状態または非選択状態ともいう。）の場合
には、その選択トランジスタに接続された強誘電体トラ
ンジスタの第２主電極はフローティングの状態である。
従って、ワード線に信号電圧を印加しても、強誘電体ト
ランジスタの自発分極の向きは反転しない。
抗状態（オフ状態または非選択状態ともいう。）の場合
には、その選択トランジスタに接続された強誘電体トラ
ンジスタの第２主電極はフローティングの状態である。
従って、ワード線に信号電圧を印加しても、強誘電体ト
ランジスタの自発分極の向きは反転しない。
【００４４】さらに、選択トランジスタが低抵抗状態の
ときにワード線を接地して、ビット線に読出し電圧を印
加する。このとき、強誘電体トランジスタに書込まれて
いるデータに応じて、第１および第２主電極間に電流が
流れる。よって、データの読出しが行える。
ときにワード線を接地して、ビット線に読出し電圧を印
加する。このとき、強誘電体トランジスタに書込まれて
いるデータに応じて、第１および第２主電極間に電流が
流れる。よって、データの読出しが行える。
【００４５】以上説明したように、選択トランジスタの
スイッチング状態を制御することで任意のブロックが選
択される。そして、ワード線の指定によって、そのブロ
ックに属する任意の強誘電体トランジスタを指定して、
データの書込みおよび消去を行うことができる。尚、こ
のような強誘電体トランジスタの指定を行うためには、
１つの前記ブロックに含まれているすべての前記強誘電
体トランジスタは、その前記第１主電極を共通の１本の
前記ビット線に接続させてあるのが良い。
スイッチング状態を制御することで任意のブロックが選
択される。そして、ワード線の指定によって、そのブロ
ックに属する任意の強誘電体トランジスタを指定して、
データの書込みおよび消去を行うことができる。尚、こ
のような強誘電体トランジスタの指定を行うためには、
１つの前記ブロックに含まれているすべての前記強誘電
体トランジスタは、その前記第１主電極を共通の１本の
前記ビット線に接続させてあるのが良い。
【００４６】次に、この発明の強誘電体トランジスタの
取扱い方法によれば、強誘電体トランジスタを動作させ
るに当り、前記第１主電極を開放にして、前記第２主電
極および前記ゲート電極間に書込み電圧を印加すること
により、前記強誘電体膜にデータを書込むことを特徴と
する。
取扱い方法によれば、強誘電体トランジスタを動作させ
るに当り、前記第１主電極を開放にして、前記第２主電
極および前記ゲート電極間に書込み電圧を印加すること
により、前記強誘電体膜にデータを書込むことを特徴と
する。
【００４７】あるいは、また、強誘電体トランジスタを
動作させるに当り、前記第１主電極を開放にして、前記
第２主電極および前記ゲート電極間に消去電圧を印加す
ることにより、前記強誘電体膜に保持されているデータ
を消去する。
動作させるに当り、前記第１主電極を開放にして、前記
第２主電極および前記ゲート電極間に消去電圧を印加す
ることにより、前記強誘電体膜に保持されているデータ
を消去する。
【００４８】さらに、強誘電体トランジスタを動作させ
るに当り、前記ゲート電極を接地して、前記第１および
第２主電極間に読出し電圧を印加することにより、前記
強誘電体膜に保持されているデータを読出す。
るに当り、前記ゲート電極を接地して、前記第１および
第２主電極間に読出し電圧を印加することにより、前記
強誘電体膜に保持されているデータを読出す。
【００４９】このように、上述した強誘電体トランジス
タは、３つの電極端子を用いてデータの書込み、データ
の消去およびデータの読出しを行うことができる。この
ため、従来のように、基板電位を制御する必要がない。
従って、従来に比べて配線が簡略化されるとともに素子
の制御が容易になる。
タは、３つの電極端子を用いてデータの書込み、データ
の消去およびデータの読出しを行うことができる。この
ため、従来のように、基板電位を制御する必要がない。
従って、従来に比べて配線が簡略化されるとともに素子
の制御が容易になる。
【００５０】次に、この発明の強誘電体トランジスタの
製造方法によれば、下地の上にゲート電極、強誘電体膜
およびゲート絶縁膜をこの順序で積層して有するゲート
部を具え、前記ゲート絶縁膜の上にチャネル層を具えて
おり、このチャネル層の上に第１および第２主電極を具
える強誘電体トランジスタを作成するに当り、前記下地
の上に第１導電層を形成する第１工程と、前記第１導電
層の上に強誘電体層を形成する第２工程と、前記強誘電
体層の上に第１絶縁層を形成する第３工程と、前記第１
絶縁層の上に半導体層を形成する第４工程と、前記半導
体層を整形してゲート領域に前記チャネル層を形成する
第５工程と、前記第１絶縁層を整形して前記ゲート絶縁
膜を形成する第６工程と、前記強誘電体層を整形して前
記強誘電体膜を形成する第７工程と、前記第１導電層を
整形して前記ゲート電極を形成する第８工程と、前記チ
ャネル層の上に前記第１および第２主電極を形成する第
９工程とを含むことを特徴とする。
製造方法によれば、下地の上にゲート電極、強誘電体膜
およびゲート絶縁膜をこの順序で積層して有するゲート
部を具え、前記ゲート絶縁膜の上にチャネル層を具えて
おり、このチャネル層の上に第１および第２主電極を具
える強誘電体トランジスタを作成するに当り、前記下地
の上に第１導電層を形成する第１工程と、前記第１導電
層の上に強誘電体層を形成する第２工程と、前記強誘電
体層の上に第１絶縁層を形成する第３工程と、前記第１
絶縁層の上に半導体層を形成する第４工程と、前記半導
体層を整形してゲート領域に前記チャネル層を形成する
第５工程と、前記第１絶縁層を整形して前記ゲート絶縁
膜を形成する第６工程と、前記強誘電体層を整形して前
記強誘電体膜を形成する第７工程と、前記第１導電層を
整形して前記ゲート電極を形成する第８工程と、前記チ
ャネル層の上に前記第１および第２主電極を形成する第
９工程とを含むことを特徴とする。
【００５１】この方法によれば、下地の上に第１導電
層、強誘電体層、第１絶縁層および半導体層を順次に積
層させた積層構造を形成する。その後、この積層構造の
上層から順次に整形を行う。この整形作業は、通常のエ
ッチング技術を用いて行える。この整形作業にあって
は、先ず、半導体層のパターニングを行う。この結果、
ゲート領域に半導体層のパタンがチャネル層として残存
する。そして、このチャネル層の下層を整形するに当っ
ては、好ましくは、チャネル層のパタンを下層に転写す
るように行うと良い。このようにして、ゲート電極、強
誘電体膜、ゲート絶縁膜の積層構造からなるゲート部と
チャネル層とが形成される。そして、チャネル層の上に
第１および第２主電極となる導電層を形成する。
層、強誘電体層、第１絶縁層および半導体層を順次に積
層させた積層構造を形成する。その後、この積層構造の
上層から順次に整形を行う。この整形作業は、通常のエ
ッチング技術を用いて行える。この整形作業にあって
は、先ず、半導体層のパターニングを行う。この結果、
ゲート領域に半導体層のパタンがチャネル層として残存
する。そして、このチャネル層の下層を整形するに当っ
ては、好ましくは、チャネル層のパタンを下層に転写す
るように行うと良い。このようにして、ゲート電極、強
誘電体膜、ゲート絶縁膜の積層構造からなるゲート部と
チャネル層とが形成される。そして、チャネル層の上に
第１および第２主電極となる導電層を形成する。
【００５２】従って、半導体層よりも先に強誘電体層を
形成するので、従来のように、熱処理で強誘電体の構成
元素が半導体層へ向けて外方拡散することがない。よっ
て、従来に発生していたＭＯＳＦＥＴの特性の劣化を回
避することができる。
形成するので、従来のように、熱処理で強誘電体の構成
元素が半導体層へ向けて外方拡散することがない。よっ
て、従来に発生していたＭＯＳＦＥＴの特性の劣化を回
避することができる。
【００５３】また、この方法の実施に当たり、前記第１
工程の前に、基板の上に層間絶縁膜を積層して前記下地
を形成する工程を含むようにするのが良い。
工程の前に、基板の上に層間絶縁膜を積層して前記下地
を形成する工程を含むようにするのが良い。
【００５４】また、この発明の強誘電体トランジスタの
製造方法において、好ましくは、前記第１工程の前に、
前記基板に選択トランジスタを形成する工程と、前記選
択トランジスタを形成した基板の上に、前記ゲート電極
に接続される第１配線と、前記第１および第２主電極に
それぞれ所要に応じて接続される第２配線とを作り込ん
だ前記層間絶縁膜を形成する工程と、前記層間絶縁膜の
所定の位置に第１および第２スルーホールを形成する工
程と、前記第１および第２スルーホールに導電体プラグ
を埋め込む工程とを含むのが良い。そして、前記第５工
程では、前記ゲート領域を前記第１スルーホールの上方
の領域として画成するのが良い。
製造方法において、好ましくは、前記第１工程の前に、
前記基板に選択トランジスタを形成する工程と、前記選
択トランジスタを形成した基板の上に、前記ゲート電極
に接続される第１配線と、前記第１および第２主電極に
それぞれ所要に応じて接続される第２配線とを作り込ん
だ前記層間絶縁膜を形成する工程と、前記層間絶縁膜の
所定の位置に第１および第２スルーホールを形成する工
程と、前記第１および第２スルーホールに導電体プラグ
を埋め込む工程とを含むのが良い。そして、前記第５工
程では、前記ゲート領域を前記第１スルーホールの上方
の領域として画成するのが良い。
【００５５】この方法によれば、通常のＬＳＩ形成プロ
セスに従い、基板に選択トランジスタを形成する。そし
て、選択トランジスタやその他所要の素子を作り込んだ
基板の上に層間絶縁膜を堆積させる。この層間絶縁膜を
堆積させる際に、上述した第１および第２配線などの導
電層を形成しておく。続いて、エッチング技術などを用
いて層間絶縁膜の所定の位置に第１および第２スルーホ
ールを形成する。また、第１および第２スルーホール内
に導電体物質を埋め込んで、導電体プラグを形成する。
尚、導電体プラグの上面の高さが層間絶縁膜の上面の高
さに等しくなるようにしておくのが好適である。
セスに従い、基板に選択トランジスタを形成する。そし
て、選択トランジスタやその他所要の素子を作り込んだ
基板の上に層間絶縁膜を堆積させる。この層間絶縁膜を
堆積させる際に、上述した第１および第２配線などの導
電層を形成しておく。続いて、エッチング技術などを用
いて層間絶縁膜の所定の位置に第１および第２スルーホ
ールを形成する。また、第１および第２スルーホール内
に導電体物質を埋め込んで、導電体プラグを形成する。
尚、導電体プラグの上面の高さが層間絶縁膜の上面の高
さに等しくなるようにしておくのが好適である。
【００５６】以上説明したようにして形成した層間絶縁
膜の上に、上述した第１〜第９工程に従って強誘電体ト
ランジスタを形成する。ところで、上述したように、第
５工程では、ゲート領域を第１スルーホールの上方の領
域として画成する。このようにすると、第１スルーホー
ルに形成した導電体プラグがゲート電極に接触するよう
にできる。すなわち、第１配線がゲート電極に接続され
る。この第１配線は、例えばワード線として利用され
る。また、第１導電層のパターニングと同時に、第１配
線や第２配線などの配線間の絶縁を図ることができる。
このように、この発明の方法は、上述した強誘電体トラ
ンジスタを用いた集積回路を形成するのに好適である。
膜の上に、上述した第１〜第９工程に従って強誘電体ト
ランジスタを形成する。ところで、上述したように、第
５工程では、ゲート領域を第１スルーホールの上方の領
域として画成する。このようにすると、第１スルーホー
ルに形成した導電体プラグがゲート電極に接触するよう
にできる。すなわち、第１配線がゲート電極に接続され
る。この第１配線は、例えばワード線として利用され
る。また、第１導電層のパターニングと同時に、第１配
線や第２配線などの配線間の絶縁を図ることができる。
このように、この発明の方法は、上述した強誘電体トラ
ンジスタを用いた集積回路を形成するのに好適である。
【００５７】また、前記第８工程の後に続けて、前記ゲ
ート部および前記チャネル層の側面に接触する上側絶縁
膜を前記層間絶縁膜の上に形成する工程を含むのが良
い。このように上側絶縁膜を形成すると、第１および第
２主電極を下層の導電層から分離させることができる。
尚、上側絶縁膜とチャネル層とが接触するところでは、
各層の上面の高さを等しく形成するのが好ましい。この
ようにすると、チャネル層の上縁が上側絶縁膜の上面と
連続になるので、第１および第２主電極を上側絶縁膜の
上面に延在させやすい。従って、配線が容易になる。
ート部および前記チャネル層の側面に接触する上側絶縁
膜を前記層間絶縁膜の上に形成する工程を含むのが良
い。このように上側絶縁膜を形成すると、第１および第
２主電極を下層の導電層から分離させることができる。
尚、上側絶縁膜とチャネル層とが接触するところでは、
各層の上面の高さを等しく形成するのが好ましい。この
ようにすると、チャネル層の上縁が上側絶縁膜の上面と
連続になるので、第１および第２主電極を上側絶縁膜の
上面に延在させやすい。従って、配線が容易になる。
【００５８】上述の上側絶縁膜は、次のように形成する
のが好適である。すなわち、前記第８工程と前記第９工
程との間に、前記ゲート部および前記チャネル層の側面
および上面を覆う第２絶縁層を前記層間絶縁膜の上に形
成する工程と、前記第２絶縁層を前記チャネル層の上面
が露出するまで研磨して前記上側絶縁膜を形成する工程
とを含むのが良い。
のが好適である。すなわち、前記第８工程と前記第９工
程との間に、前記ゲート部および前記チャネル層の側面
および上面を覆う第２絶縁層を前記層間絶縁膜の上に形
成する工程と、前記第２絶縁層を前記チャネル層の上面
が露出するまで研磨して前記上側絶縁膜を形成する工程
とを含むのが良い。
【００５９】さらに、前記上側絶縁膜の前記第２スルー
ホールを含む領域に第３スルーホールを形成する工程を
含むのが良い。このような第３スルーホールを形成する
と、この第３スルーホール内に第１または第２主電極の
延在部分が埋め込まれるように形成できる。従って、第
１および第２主電極と層間絶縁膜中に形成した第２配線
とを、第３スルーホールおよび第２スルーホールを経て
接続させることができる。
ホールを含む領域に第３スルーホールを形成する工程を
含むのが良い。このような第３スルーホールを形成する
と、この第３スルーホール内に第１または第２主電極の
延在部分が埋め込まれるように形成できる。従って、第
１および第２主電極と層間絶縁膜中に形成した第２配線
とを、第３スルーホールおよび第２スルーホールを経て
接続させることができる。
【００６０】この発明の強誘電体トランジスタの製造方
法において、好ましくは、前記第３工程と前記第４工程
との間に、前記第１絶縁層の欠陥の除去を図る工程を含
むのが良い。例えば、第１絶縁層の材料を酸化タンタル
（Ｔａ2 Ｏ5 ）としたときには、この酸化タンタル層の
成膜後、酸素中で５００℃の温度で熱処理を行うとよ
い。このような処理を施すと、酸化タンタル内の欠陥を
減少させることができ、従って、電荷トラップ密度を減
少させることができる。
法において、好ましくは、前記第３工程と前記第４工程
との間に、前記第１絶縁層の欠陥の除去を図る工程を含
むのが良い。例えば、第１絶縁層の材料を酸化タンタル
（Ｔａ2 Ｏ5 ）としたときには、この酸化タンタル層の
成膜後、酸素中で５００℃の温度で熱処理を行うとよ
い。このような処理を施すと、酸化タンタル内の欠陥を
減少させることができ、従って、電荷トラップ密度を減
少させることができる。
【００６１】また、この発明の強誘電体トランジスタの
製造方法において、好ましくは、前記第１工程と前記第
２工程との間に、前記第１導電層の上に第２導電層を形
成する工程を含み、前記第７工程と前記第８工程との間
に、前記第２導電層を整形して下側導電層を形成する工
程を含むのが良い。こうすると、第２導電層を、強誘電
体層を形成する際の下地として活用できる。従って、第
２導電層としては、強誘電体層の形成工程（結晶化工程
を含む。）が最適に行われるような基材を用いるのが好
ましい。
製造方法において、好ましくは、前記第１工程と前記第
２工程との間に、前記第１導電層の上に第２導電層を形
成する工程を含み、前記第７工程と前記第８工程との間
に、前記第２導電層を整形して下側導電層を形成する工
程を含むのが良い。こうすると、第２導電層を、強誘電
体層を形成する際の下地として活用できる。従って、第
２導電層としては、強誘電体層の形成工程（結晶化工程
を含む。）が最適に行われるような基材を用いるのが好
ましい。
【００６２】また、この発明の強誘電体トランジスタの
製造方法において、好ましくは、前記第２工程と前記第
３工程との間に、前記強誘電体層の上に第３導電層を形
成する工程を含み、前記第６工程と前記第７工程との間
に、前記第３導電層を整形して上側導電層を形成する工
程を含むのが良い。このように第３導電層（上側導電
層）を形成しておくと、熱処理を行う際に強誘電体層が
劣化するのを防ぐことができる。
製造方法において、好ましくは、前記第２工程と前記第
３工程との間に、前記強誘電体層の上に第３導電層を形
成する工程を含み、前記第６工程と前記第７工程との間
に、前記第３導電層を整形して上側導電層を形成する工
程を含むのが良い。このように第３導電層（上側導電
層）を形成しておくと、熱処理を行う際に強誘電体層が
劣化するのを防ぐことができる。
【００６３】あるいは、また、この発明の強誘電体トラ
ンジスタの製造方法において、好ましくは、前記第３工
程と前記第４工程との間に、前記半導体層に比べて酸化
物の生成自由エネルギが小さい酸化金属層を前記第１絶
縁層の上に成膜する工程を含み、前記第５工程と前記第
６工程との間に、前記酸化金属層を整形する工程を含む
のが良い。このような酸化金属層を形成しておくと、半
導体層に比べて酸化物の生成自由エネルギが小さいの
で、第１絶縁層が半導体層の構成元素で還元されないよ
うにできる。
ンジスタの製造方法において、好ましくは、前記第３工
程と前記第４工程との間に、前記半導体層に比べて酸化
物の生成自由エネルギが小さい酸化金属層を前記第１絶
縁層の上に成膜する工程を含み、前記第５工程と前記第
６工程との間に、前記酸化金属層を整形する工程を含む
のが良い。このような酸化金属層を形成しておくと、半
導体層に比べて酸化物の生成自由エネルギが小さいの
で、第１絶縁層が半導体層の構成元素で還元されないよ
うにできる。
【００６４】さらに、前記酸化金属層の成膜後、この酸
化金属層の欠陥の除去を図る工程を含むのが好適であ
る。このようにすると、酸化金属層ばかりでなく、第１
絶縁層の欠陥をも減少させることができ、従って、これ
らの層の電荷トラップ密度を低減させることができる。
化金属層の欠陥の除去を図る工程を含むのが好適であ
る。このようにすると、酸化金属層ばかりでなく、第１
絶縁層の欠陥をも減少させることができ、従って、これ
らの層の電荷トラップ密度を低減させることができる。
【００６５】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に、各構成成分の形状、寸法および配置関係
を概略的に示してあるに過ぎない。また、以下に説明す
る実施の形態は、単なる好適例に過ぎないため、この発
明はこれら実施の形態にのみ限定されるものではない。
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に、各構成成分の形状、寸法および配置関係
を概略的に示してあるに過ぎない。また、以下に説明す
る実施の形態は、単なる好適例に過ぎないため、この発
明はこれら実施の形態にのみ限定されるものではない。
【００６６】（Ｉ）強誘電体トランジスタ構造の説明 先ず、図１〜図８を参照して、この発明の強誘電体トラ
ンジスタ構造の構成例を説明する。尚、以下の説明にお
いて、特に数値的条件については説明を省略する場合が
あるが、これら数値的条件は、製造方法の説明を参照さ
れたい。
ンジスタ構造の構成例を説明する。尚、以下の説明にお
いて、特に数値的条件については説明を省略する場合が
あるが、これら数値的条件は、製造方法の説明を参照さ
れたい。
【００６７】［第１構造の実施の形態］図１は、第１構
造例の半導体記憶装置の要部斜視図であり、主として、
強誘電体トランジスタの第１構造を示す図である。図２
は、この第１構造例を、電極１６および１８を設けてあ
る側からみたときの要部平面図である。図３は、図２の
Ｉ−Ｉ線断面を示す切り口の図である。但し、図３では
層間絶縁膜５４、Ａｌ配線５６および表面保護層５８を
示してあるが、図１および図２ではこれらを省略してい
る。
造例の半導体記憶装置の要部斜視図であり、主として、
強誘電体トランジスタの第１構造を示す図である。図２
は、この第１構造例を、電極１６および１８を設けてあ
る側からみたときの要部平面図である。図３は、図２の
Ｉ−Ｉ線断面を示す切り口の図である。但し、図３では
層間絶縁膜５４、Ａｌ配線５６および表面保護層５８を
示してあるが、図１および図２ではこれらを省略してい
る。
【００６８】この第１構造例の強誘電体トランジスタ
は、ゲート電極１０、強誘電体膜１２、ゲート絶縁膜１
４、第１主電極１６および第２主電極１８を少なくとも
具えており、強誘電体膜１２の自発分極を利用してチャ
ネルのキャリア濃度を制御する素子である。そして、こ
の強誘電体トランジスタは、下地２５の上にゲート電極
１０、強誘電体膜１２およびゲート絶縁膜１４をこの順
序で積層して有するゲート部２２を具えている。また、
上述のゲート絶縁膜１４の上にチャネル層２０を具えて
いる。さらに、このチャネル層２０の上に第１および第
２主電極１６および１８の各々を互いに離間させて具え
ている。そして、この構成例では、チャネル層２０が上
述したチャネルとして使用される。
は、ゲート電極１０、強誘電体膜１２、ゲート絶縁膜１
４、第１主電極１６および第２主電極１８を少なくとも
具えており、強誘電体膜１２の自発分極を利用してチャ
ネルのキャリア濃度を制御する素子である。そして、こ
の強誘電体トランジスタは、下地２５の上にゲート電極
１０、強誘電体膜１２およびゲート絶縁膜１４をこの順
序で積層して有するゲート部２２を具えている。また、
上述のゲート絶縁膜１４の上にチャネル層２０を具えて
いる。さらに、このチャネル層２０の上に第１および第
２主電極１６および１８の各々を互いに離間させて具え
ている。そして、この構成例では、チャネル層２０が上
述したチャネルとして使用される。
【００６９】尚、この強誘電体トランジスタでは、下地
２５は、基板２６および層間絶縁２８をこの順序で積層
して有しており、この層間絶縁膜２８の上にゲート電極
１０を設けてある。
２５は、基板２６および層間絶縁２８をこの順序で積層
して有しており、この層間絶縁膜２８の上にゲート電極
１０を設けてある。
【００７０】また、この強誘電体トランジスタでは、ゲ
ート部２２は、強誘電体膜１２とゲート電極１０との間
に下側導電層２４を有している。
ート部２２は、強誘電体膜１２とゲート電極１０との間
に下側導電層２４を有している。
【００７１】第１および第２主電極１６および１８は、
図２に示すように、チャネル層２０の上面と上側絶縁膜
５０の上面とにわたり設けてある。この実施の形態で
は、チャネル層２０の長手方向と、第１および第２主電
極１６および１８の長手方向とが直交するようにしてあ
る。そして、これら第１および第２主電極１６および１
８を、チャネル層２０の長手方向におけるいずれかの側
に、それぞれ位置させて設けてある。このように構成し
てあるので、これら第１および第２主電極１６および１
８間のチャネル層２０の領域が動作時にチャネルとして
使用される。
図２に示すように、チャネル層２０の上面と上側絶縁膜
５０の上面とにわたり設けてある。この実施の形態で
は、チャネル層２０の長手方向と、第１および第２主電
極１６および１８の長手方向とが直交するようにしてあ
る。そして、これら第１および第２主電極１６および１
８を、チャネル層２０の長手方向におけるいずれかの側
に、それぞれ位置させて設けてある。このように構成し
てあるので、これら第１および第２主電極１６および１
８間のチャネル層２０の領域が動作時にチャネルとして
使用される。
【００７２】尚、この実施の形態では、第１および第２
主電極１６および１８をポリシリコンで形成している。
あるいは、アモルファスシリコンで形成してもよい。
尚、チャネル層２０と第１および第２主電極１６および
１８との間には、所要の導電型の不純物拡散層を形成し
て、オーミックコンタクトを図るのが好適である。
主電極１６および１８をポリシリコンで形成している。
あるいは、アモルファスシリコンで形成してもよい。
尚、チャネル層２０と第１および第２主電極１６および
１８との間には、所要の導電型の不純物拡散層を形成し
て、オーミックコンタクトを図るのが好適である。
【００７３】また、この実施の形態では、ゲート部２２
を構成する各層とチャネル層２０との、チャネル長方向
およびチャネル幅方向のサイズをそれぞれ揃えてある。
そして、各層の平面形状を矩形形状としてある。これら
各層を、図１および図３に示す断面形状が矩形形状とな
るように、ゲート部２２およびチャネル層２０を重ねて
ある。
を構成する各層とチャネル層２０との、チャネル長方向
およびチャネル幅方向のサイズをそれぞれ揃えてある。
そして、各層の平面形状を矩形形状としてある。これら
各層を、図１および図３に示す断面形状が矩形形状とな
るように、ゲート部２２およびチャネル層２０を重ねて
ある。
【００７４】上述した強誘電体トランジスタの構成は、
基板２６の上に設けた層間絶縁膜２８の上に形成されて
いる（図３に示す破線４０）。基板２６は、適当な導電
性が得られていればよく、従って、シリコン基板、化合
物半導体基板、その他の設計に応じて適切な材質で形成
すればよい。この実施の形態では、基板２６を、ｐ-型
の導電性を有するシリコン（以下、ｐ- 型Ｓｉと称す
る。）を用いて形成してある。また、層間絶縁膜２８
は、例えばＰＳＧ（Phospho-Silicate-Glass）、ＢＰＳ
Ｇ（ボロンを含むＰＳＧ）あるいはＳｉＯ2 などで形成
することができる。
基板２６の上に設けた層間絶縁膜２８の上に形成されて
いる（図３に示す破線４０）。基板２６は、適当な導電
性が得られていればよく、従って、シリコン基板、化合
物半導体基板、その他の設計に応じて適切な材質で形成
すればよい。この実施の形態では、基板２６を、ｐ-型
の導電性を有するシリコン（以下、ｐ- 型Ｓｉと称す
る。）を用いて形成してある。また、層間絶縁膜２８
は、例えばＰＳＧ（Phospho-Silicate-Glass）、ＢＰＳ
Ｇ（ボロンを含むＰＳＧ）あるいはＳｉＯ2 などで形成
することができる。
【００７５】この実施の形態では、基板２６に選択トラ
ンジスタ３０を形成してある（図３に示す破線部分３
０）。この選択トランジスタ３０は、フィールド酸化膜
３２によって画成された基板２６の上面領域（アクティ
ブ領域となる。）に、主電極領域としての、ソース電極
領域３４およびドレイン電極領域３６を具えている。こ
れらソース電極領域３４およびドレイン電極領域３６
は、ｐ- 型Ｓｉ基板の所定の領域に、ｎまたはｐ導電型
を決定する適当な不純物例えばリン（Ｐ）またはボロン
（Ｂ）を注入することにより形成する。この実施の形態
では、これら主電極領域をｎ+ 型のＳｉ層としている。
そして、これら主電極領域を、基板２６の上側であっ
て、選択トランジスタ３０の、チャネル長方向における
いずれかの側に、それぞれ位置させて設けてある。さら
に、これら主電極領域間のチャネル領域上に絶縁膜を介
在させてゲート電極３８を設けて、選択トランジスタ３
０を構成している。
ンジスタ３０を形成してある（図３に示す破線部分３
０）。この選択トランジスタ３０は、フィールド酸化膜
３２によって画成された基板２６の上面領域（アクティ
ブ領域となる。）に、主電極領域としての、ソース電極
領域３４およびドレイン電極領域３６を具えている。こ
れらソース電極領域３４およびドレイン電極領域３６
は、ｐ- 型Ｓｉ基板の所定の領域に、ｎまたはｐ導電型
を決定する適当な不純物例えばリン（Ｐ）またはボロン
（Ｂ）を注入することにより形成する。この実施の形態
では、これら主電極領域をｎ+ 型のＳｉ層としている。
そして、これら主電極領域を、基板２６の上側であっ
て、選択トランジスタ３０の、チャネル長方向における
いずれかの側に、それぞれ位置させて設けてある。さら
に、これら主電極領域間のチャネル領域上に絶縁膜を介
在させてゲート電極３８を設けて、選択トランジスタ３
０を構成している。
【００７６】そして、上述した選択トランジスタ３０を
形成してある基板２６の上に、層間絶縁膜２８を堆積さ
せている。この層間絶縁膜２８中には、所要に応じて配
線が作り込まれる。この実施の形態では、層間絶縁膜２
８中に、第１配線４２および第２配線４４を形成してあ
る。この第１配線４２の一部は、層間絶縁膜２８に設け
た第１スルーホール４６を経て層間絶縁膜２８の上面に
導出されている。そして、この第１配線４２は、強誘電
体トランジスタ４０のゲート電極１０に接続される。ま
た、第２配線４４の一部は、層間絶縁膜２８に設けた第
２スルーホール４８を経て層間絶縁膜２８の上面に導出
されている。この第２配線４４は、強誘電体トランジス
タ４０の第１主電極１６に接続される。尚、この実施の
形態では、第１および第２配線４２および４４をそれぞ
れタングステン（Ｗ）で形成してある。
形成してある基板２６の上に、層間絶縁膜２８を堆積さ
せている。この層間絶縁膜２８中には、所要に応じて配
線が作り込まれる。この実施の形態では、層間絶縁膜２
８中に、第１配線４２および第２配線４４を形成してあ
る。この第１配線４２の一部は、層間絶縁膜２８に設け
た第１スルーホール４６を経て層間絶縁膜２８の上面に
導出されている。そして、この第１配線４２は、強誘電
体トランジスタ４０のゲート電極１０に接続される。ま
た、第２配線４４の一部は、層間絶縁膜２８に設けた第
２スルーホール４８を経て層間絶縁膜２８の上面に導出
されている。この第２配線４４は、強誘電体トランジス
タ４０の第１主電極１６に接続される。尚、この実施の
形態では、第１および第２配線４２および４４をそれぞ
れタングステン（Ｗ）で形成してある。
【００７７】また、第１および第２配線４２および４４
の一部が導出される層間絶縁膜２８の上面が実質的に平
坦となるように形成している。そして、第１配線４２に
強誘電体トランジスタ４０のゲート電極１０が接触する
ように、上述したゲート部２２を層間絶縁膜２８の上に
設けている。この構成例では、このゲート部２２が選択
トランジスタ３０のアクティブ領域上方に位置するよう
に設けている。
の一部が導出される層間絶縁膜２８の上面が実質的に平
坦となるように形成している。そして、第１配線４２に
強誘電体トランジスタ４０のゲート電極１０が接触する
ように、上述したゲート部２２を層間絶縁膜２８の上に
設けている。この構成例では、このゲート部２２が選択
トランジスタ３０のアクティブ領域上方に位置するよう
に設けている。
【００７８】以上説明したように、本構造では、強誘電
体キャパシタ部分（強誘電体膜１２）とＭＯＳＦＥＴ部
分（ゲート電極１０、ゲート絶縁膜１４およびチャネル
層２０）とを、層間絶縁膜２８上の同じ位置に配設する
ことができる。よって、構造が単純であり、装置の微細
化に適している。
体キャパシタ部分（強誘電体膜１２）とＭＯＳＦＥＴ部
分（ゲート電極１０、ゲート絶縁膜１４およびチャネル
層２０）とを、層間絶縁膜２８上の同じ位置に配設する
ことができる。よって、構造が単純であり、装置の微細
化に適している。
【００７９】また、通常のＳＯＩと同様、デバイスに寄
生する容量例えば配線の寄生容量を小さくすることがで
きる。従って、素子動作の高速化が図れる。
生する容量例えば配線の寄生容量を小さくすることがで
きる。従って、素子動作の高速化が図れる。
【００８０】ここで、ゲート部２２を構成する各層の材
質について説明する。先ず、チャネル層２０はポリシリ
コンで形成している。他にも、チャネル層２０としてア
モルファスシリコンを用いることができる。
質について説明する。先ず、チャネル層２０はポリシリ
コンで形成している。他にも、チャネル層２０としてア
モルファスシリコンを用いることができる。
【００８１】また、ゲート絶縁膜１４は酸化タンタル
（Ｔａ2 Ｏ5 ）で形成している。酸化タンタルの他に
も、例えば、酸化ジルコニウム（ＺｒＯ2 ）、酸化ハフ
ニウム（ＨｆＯ2 ）、窒化シリコン（Ｓｉ3 Ｎ4 ）、酸
化セリウム（ＣｅＯ2 ）およびバリウムストロンチウム
チタネイト（Ｂａx Ｓｒ1-x ＴｉＯ3 ）（Ｘは正の整
数）の中から選んだ１つの材料を用いることができる。
あるいは、酸化タンタルを含めたこれら材料から任意に
選択した複数の材料の組合せで形成することができる。
（Ｔａ2 Ｏ5 ）で形成している。酸化タンタルの他に
も、例えば、酸化ジルコニウム（ＺｒＯ2 ）、酸化ハフ
ニウム（ＨｆＯ2 ）、窒化シリコン（Ｓｉ3 Ｎ4 ）、酸
化セリウム（ＣｅＯ2 ）およびバリウムストロンチウム
チタネイト（Ｂａx Ｓｒ1-x ＴｉＯ3 ）（Ｘは正の整
数）の中から選んだ１つの材料を用いることができる。
あるいは、酸化タンタルを含めたこれら材料から任意に
選択した複数の材料の組合せで形成することができる。
【００８２】また、強誘電体膜１２をＳｒＢｉ2 Ｔａ2
Ｏ9 で形成してある。しかし、あるいは、ＰｂＺｒＴｉ
Ｏ3 、Ｂａx Ｓｒ1-x ＴｉＯ3 （ｘは正の整数）、Ｐｂ
5 Ｇｅ3 Ｏ11、Ｂｉ4 Ｔｉ3 Ｏ12および（Ｐｂ，Ｌａ）
ＴｉＯ3 を用いてもよい。
Ｏ9 で形成してある。しかし、あるいは、ＰｂＺｒＴｉ
Ｏ3 、Ｂａx Ｓｒ1-x ＴｉＯ3 （ｘは正の整数）、Ｐｂ
5 Ｇｅ3 Ｏ11、Ｂｉ4 Ｔｉ3 Ｏ12および（Ｐｂ，Ｌａ）
ＴｉＯ3 を用いてもよい。
【００８３】また、下側導電層２４を酸化イリジウム
（ＩｒＯ2 ）で形成してある。酸化イリジウムの他に、
イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、白金（Ｐ
ｔ）、酸化ルテニウム（ＲｕＯ2 ）、ＳｒＲｕＯ3 、Ｌ
ａ1-x Ｓｒx ＣｏＯ3 （ｘは正の整数）およびＳｒＭｏ
Ｏ3 の中から選んだ１つの材料を用いることができる。
あるいは、酸化イリジウムを含めたこれら材料から任意
に選択した複数の材料の組合せで形成することができ
る。
（ＩｒＯ2 ）で形成してある。酸化イリジウムの他に、
イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、白金（Ｐ
ｔ）、酸化ルテニウム（ＲｕＯ2 ）、ＳｒＲｕＯ3 、Ｌ
ａ1-x Ｓｒx ＣｏＯ3 （ｘは正の整数）およびＳｒＭｏ
Ｏ3 の中から選んだ１つの材料を用いることができる。
あるいは、酸化イリジウムを含めたこれら材料から任意
に選択した複数の材料の組合せで形成することができ
る。
【００８４】また、ゲート電極１０としては、タングス
テン（Ｗ）を用いている。その他にも、Ｔａ、Ｍｏ、Ｔ
ｉＮ、Ｎｂ、Ｖ、ＴａＮ、ＴａＳｉＮ、ＴｉＷ、ＴｉＷ
ＮおよびＴｉＡｌＮの中から選んだいずれか１つの材料
で形成してもよい。
テン（Ｗ）を用いている。その他にも、Ｔａ、Ｍｏ、Ｔ
ｉＮ、Ｎｂ、Ｖ、ＴａＮ、ＴａＳｉＮ、ＴｉＷ、ＴｉＷ
ＮおよびＴｉＡｌＮの中から選んだいずれか１つの材料
で形成してもよい。
【００８５】次に、その他の詳細な構成につき説明す
る。この構造例では、上側絶縁膜５０を、ゲート部２２
およびチャネル層２０の側面に接触するように、層間絶
縁膜２８の上に設けてある。この上側絶縁膜５０として
酸化シリコン（ＳｉＯ2 ）膜を用いている。この上側絶
縁膜５０は、少なくともゲート部２２と接触する部分
は、チャネル層２０の適当な高さまで設けてあればよい
が、好ましくは、この上側絶縁膜５０を、チャネル層２
０の上端縁近傍までの高さにわたり設けるのがよい。こ
の実施の形態では、チャネル層２０と接触している上側
絶縁膜５０の上端は、チャネル層２０の上端縁と同じ位
置にあり、しかも、チャネル層２０の上端縁と平行にな
っている。また、上側絶縁膜５０のチャネル層２０との
接触部分近傍以外の領域では、この接触部分よりも膜厚
が薄くなっている。
る。この構造例では、上側絶縁膜５０を、ゲート部２２
およびチャネル層２０の側面に接触するように、層間絶
縁膜２８の上に設けてある。この上側絶縁膜５０として
酸化シリコン（ＳｉＯ2 ）膜を用いている。この上側絶
縁膜５０は、少なくともゲート部２２と接触する部分
は、チャネル層２０の適当な高さまで設けてあればよい
が、好ましくは、この上側絶縁膜５０を、チャネル層２
０の上端縁近傍までの高さにわたり設けるのがよい。こ
の実施の形態では、チャネル層２０と接触している上側
絶縁膜５０の上端は、チャネル層２０の上端縁と同じ位
置にあり、しかも、チャネル層２０の上端縁と平行にな
っている。また、上側絶縁膜５０のチャネル層２０との
接触部分近傍以外の領域では、この接触部分よりも膜厚
が薄くなっている。
【００８６】また、第１および第２主電極１６および１
８を上側絶縁膜５０の上に延在させてある。上述したよ
うに、チャネル層２０の上面と上側絶縁膜５０とが滑ら
かに連なるので、チャネル層２０の上端縁で発生が危惧
される断線などのおそれがなくなる。そして、第１主電
極１６は、この上側絶縁膜５０に設けた第３スルーホー
ル５２を経て第２スルーホール４８から導出されている
第２配線４４に接続されている。この第３スルーホール
５２は、第２スルーホール４８を含む上側絶縁膜５０の
領域に形成してある。つまり、第２スルーホール４８の
ホール延長上に、ちょうど第３スルーホール５２が位置
するようになっている。そして、この第３スルーホール
５２内に、第１主電極１６の一部が埋め込まれるように
する。第３スルーホール５２のアスペクト比は適切に設
計しておく。このように、選択トランジスタ３０の一方
の主電極領域、ここではドレイン電極領域３６に、強誘
電体トランジスタ４０の第１主電極１６が接続されてい
る。
８を上側絶縁膜５０の上に延在させてある。上述したよ
うに、チャネル層２０の上面と上側絶縁膜５０とが滑ら
かに連なるので、チャネル層２０の上端縁で発生が危惧
される断線などのおそれがなくなる。そして、第１主電
極１６は、この上側絶縁膜５０に設けた第３スルーホー
ル５２を経て第２スルーホール４８から導出されている
第２配線４４に接続されている。この第３スルーホール
５２は、第２スルーホール４８を含む上側絶縁膜５０の
領域に形成してある。つまり、第２スルーホール４８の
ホール延長上に、ちょうど第３スルーホール５２が位置
するようになっている。そして、この第３スルーホール
５２内に、第１主電極１６の一部が埋め込まれるように
する。第３スルーホール５２のアスペクト比は適切に設
計しておく。このように、選択トランジスタ３０の一方
の主電極領域、ここではドレイン電極領域３６に、強誘
電体トランジスタ４０の第１主電極１６が接続されてい
る。
【００８７】上述したように、上側絶縁膜５０は、強誘
電体トランジスタ４０の保護層としての役割もあるが、
第１および第２主電極１６および１８を下層の導電層か
ら分離させる役割も果たしている。
電体トランジスタ４０の保護層としての役割もあるが、
第１および第２主電極１６および１８を下層の導電層か
ら分離させる役割も果たしている。
【００８８】また、第１および第２主電極１６および１
８を形成した上に、さらに、層間絶縁膜５４を成膜する
（図３）。そして、この層間絶縁膜５４の上にアルミニ
ウム（Ａｌ）配線５６を形成して所要の配線を行い、こ
の上に表面保護層５８を形成する。層間絶縁膜５４や表
面保護層５８としては、ＰＳＧ、ＢＰＳＧあるいはＳｉ
Ｏ2 などを用いることができる。
８を形成した上に、さらに、層間絶縁膜５４を成膜する
（図３）。そして、この層間絶縁膜５４の上にアルミニ
ウム（Ａｌ）配線５６を形成して所要の配線を行い、こ
の上に表面保護層５８を形成する。層間絶縁膜５４や表
面保護層５８としては、ＰＳＧ、ＢＰＳＧあるいはＳｉ
Ｏ2 などを用いることができる。
【００８９】尚、図において第２主電極１８の接続先を
示していないが、例えば、層間絶縁膜５４に設けたスル
ーホールを介して、所要のＡｌ配線５６に接続されるよ
うにしてもよい。
示していないが、例えば、層間絶縁膜５４に設けたスル
ーホールを介して、所要のＡｌ配線５６に接続されるよ
うにしてもよい。
【００９０】以下、第２〜第４構造の実施の形態につき
順次説明するが、これら構造例は、基本的には第１構造
の実施の形態と同じである。従って、第１構造との相違
点を中心として説明してゆくので、特に言及しない事項
は第１構造例を参照されたい。また、構成成分の形状な
どが第１構造例の場合と変わる場合もあるが、以下の説
明においては、同一名称の構成成分には第１構造例で用
いた番号と同一番号を付して説明する。
順次説明するが、これら構造例は、基本的には第１構造
の実施の形態と同じである。従って、第１構造との相違
点を中心として説明してゆくので、特に言及しない事項
は第１構造例を参照されたい。また、構成成分の形状な
どが第１構造例の場合と変わる場合もあるが、以下の説
明においては、同一名称の構成成分には第１構造例で用
いた番号と同一番号を付して説明する。
【００９１】［第２構造の実施の形態］強誘電体トラン
ジスタの第２構造例につき、図４、図５および図６を参
照して説明する。図４は、第２構造例の半導体記憶装置
の要部斜視図であり、主として、強誘電体トランジスタ
の第２構造を示す図である。図５は、この第２構造例
を、電極１６および１８を設けてある側からみたときの
要部平面図である。図６は、図５のＩ−Ｉ線断面を示す
切り口の図である。但し、図６では層間絶縁膜５４、Ａ
ｌ配線５６および表面保護層５８を示してあるが、図４
および図５ではこれらを省略している。
ジスタの第２構造例につき、図４、図５および図６を参
照して説明する。図４は、第２構造例の半導体記憶装置
の要部斜視図であり、主として、強誘電体トランジスタ
の第２構造を示す図である。図５は、この第２構造例
を、電極１６および１８を設けてある側からみたときの
要部平面図である。図６は、図５のＩ−Ｉ線断面を示す
切り口の図である。但し、図６では層間絶縁膜５４、Ａ
ｌ配線５６および表面保護層５８を示してあるが、図４
および図５ではこれらを省略している。
【００９２】この実施の形態の構造では、特にゲート部
２２がゲート絶縁膜１４と強誘電体膜１２との間に上側
導電層６０を有している点が第１構造例の場合と異な
る。この実施の形態では、上側導電層６０を酸化イリジ
ウム（ＩｒＯ2 ）で形成しているが、酸化イリジウムの
他にも、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、白
金（Ｐｔ）、酸化ルテニウム（ＲｕＯ2 ）、ＳｒＲｕＯ
3 、Ｌａ1-x Ｓｒx ＣｏＯ3 （ｘは正の整数）およびＳ
ｒＭｏＯ3 の中から選んだいずれか１つの材料で形成し
てもよい。あるいは、酸化イリジウムを含めたこれら材
料から任意に選択した複数の材料の組合せで構成しても
よい。この構造例では、上側導電層６０の、チャネル長
方向およびチャネル幅方向のサイズを、ゲート部２２を
構成する他の層と同じにしてある。
２２がゲート絶縁膜１４と強誘電体膜１２との間に上側
導電層６０を有している点が第１構造例の場合と異な
る。この実施の形態では、上側導電層６０を酸化イリジ
ウム（ＩｒＯ2 ）で形成しているが、酸化イリジウムの
他にも、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、白
金（Ｐｔ）、酸化ルテニウム（ＲｕＯ2 ）、ＳｒＲｕＯ
3 、Ｌａ1-x Ｓｒx ＣｏＯ3 （ｘは正の整数）およびＳ
ｒＭｏＯ3 の中から選んだいずれか１つの材料で形成し
てもよい。あるいは、酸化イリジウムを含めたこれら材
料から任意に選択した複数の材料の組合せで構成しても
よい。この構造例では、上側導電層６０の、チャネル長
方向およびチャネル幅方向のサイズを、ゲート部２２を
構成する他の層と同じにしてある。
【００９３】また、この構造例では、第１主電極１６が
チャネル層２０に接触する部分の面積（記号Ｓ１で表
す。）と、第２主電極１８がチャネル層２０に接触する
部分の面積（記号Ｓ２で表す。）とを違えてある。図５
に示す通り、チャネル層２０のチャネル長方向の長さを
記号Ｌで表すことにすると、第１主電極１６のチャネル
長方向の長さは０．１Ｌであり、第２主電極１８のチャ
ネル長方向の長さは０．７Ｌである。従って、この構造
例では、上述した面積Ｓ１およびＳ２の比が、Ｓ１：Ｓ
２＝１：７となっている。
チャネル層２０に接触する部分の面積（記号Ｓ１で表
す。）と、第２主電極１８がチャネル層２０に接触する
部分の面積（記号Ｓ２で表す。）とを違えてある。図５
に示す通り、チャネル層２０のチャネル長方向の長さを
記号Ｌで表すことにすると、第１主電極１６のチャネル
長方向の長さは０．１Ｌであり、第２主電極１８のチャ
ネル長方向の長さは０．７Ｌである。従って、この構造
例では、上述した面積Ｓ１およびＳ２の比が、Ｓ１：Ｓ
２＝１：７となっている。
【００９４】［第３構造の実施の形態］強誘電体トラン
ジスタの第３構造例につき図７を参照して説明する。図
７は、図２のＩ−Ｉ線断面に相当する切り口を示す図で
ある。
ジスタの第３構造例につき図７を参照して説明する。図
７は、図２のＩ−Ｉ線断面に相当する切り口を示す図で
ある。
【００９５】この実施の形態では、ゲート部２２がチャ
ネル層２０とゲート絶縁膜１４との間に酸化金属層６２
を有していて、チャネル層２０がこの酸化金属層６２の
上に設けられている点が第１構造例と異なる。この酸化
金属層６２を、チャネル層２０に比べて酸化物の生成自
由エネルギが小さい材料を用いて形成してある。この構
造例では、酸化金属層６２を酸化ジルコニウム（ＺｒＯ
2 ）で形成しているが、酸化ジルコニウムの他にも、酸
化チタン（ＴｉＯ2 ）、酸化ハフニウム（ＨｆＯ2 ）お
よび酸化アルミニウム（Ａｌ2 Ｏ3 ）の中から選んだい
ずれか１つの材料で形成してもよい。あるいは、酸化ジ
ルコニウムを含めたこれら材料から任意に選択した複数
の材料の組合せで構成してもよい。
ネル層２０とゲート絶縁膜１４との間に酸化金属層６２
を有していて、チャネル層２０がこの酸化金属層６２の
上に設けられている点が第１構造例と異なる。この酸化
金属層６２を、チャネル層２０に比べて酸化物の生成自
由エネルギが小さい材料を用いて形成してある。この構
造例では、酸化金属層６２を酸化ジルコニウム（ＺｒＯ
2 ）で形成しているが、酸化ジルコニウムの他にも、酸
化チタン（ＴｉＯ2 ）、酸化ハフニウム（ＨｆＯ2 ）お
よび酸化アルミニウム（Ａｌ2 Ｏ3 ）の中から選んだい
ずれか１つの材料で形成してもよい。あるいは、酸化ジ
ルコニウムを含めたこれら材料から任意に選択した複数
の材料の組合せで構成してもよい。
【００９６】ここで、各材料の生成自由エネルギにつき
言及しておく。先ず、チャネル層２０の構成元素である
Ｓｉの生成自由エネルギは、温度が６００℃の環境にお
いては−１７０ｋｃａｌ／ｇ・ｍｏｌＯ2 である。ま
た、この実施の形態で用いるＺｒＯ2 の生成自由エネル
ギは−２２０ｋｃａｌ／ｇ・ｍｏｌＯ2 （６００℃）で
ある。さらに、ＴｉＯ2 の生成自由エネルギは−１９０
ｋｃａｌ／ｇ・ｍｏｌＯ2 （６００℃）、ＨｆＯ2 の生
成自由エネルギは−２３０ｋｃａｌ／ｇ・ｍｏｌＯ2
（６００℃）、およびＡｌ2 Ｏ3 の生成自由エネルギは
−２２０ｋｃａｌ／ｇ・ｍｏｌＯ2 （６００℃）であ
る。
言及しておく。先ず、チャネル層２０の構成元素である
Ｓｉの生成自由エネルギは、温度が６００℃の環境にお
いては−１７０ｋｃａｌ／ｇ・ｍｏｌＯ2 である。ま
た、この実施の形態で用いるＺｒＯ2 の生成自由エネル
ギは−２２０ｋｃａｌ／ｇ・ｍｏｌＯ2 （６００℃）で
ある。さらに、ＴｉＯ2 の生成自由エネルギは−１９０
ｋｃａｌ／ｇ・ｍｏｌＯ2 （６００℃）、ＨｆＯ2 の生
成自由エネルギは−２３０ｋｃａｌ／ｇ・ｍｏｌＯ2
（６００℃）、およびＡｌ2 Ｏ3 の生成自由エネルギは
−２２０ｋｃａｌ／ｇ・ｍｏｌＯ2 （６００℃）であ
る。
【００９７】尚、この構造例では、酸化金属層６２の、
チャネル長方向およびチャネル幅方向のサイズを、ゲー
ト部２２を構成する他の層と同じにしてある。
チャネル長方向およびチャネル幅方向のサイズを、ゲー
ト部２２を構成する他の層と同じにしてある。
【００９８】［第４構造の実施の形態］強誘電体トラン
ジスタの第４構造例につき図８を参照して説明する。図
８は、図５のＩ−Ｉ線断面に相当する切り口を示す図で
ある。
ジスタの第４構造例につき図８を参照して説明する。図
８は、図５のＩ−Ｉ線断面に相当する切り口を示す図で
ある。
【００９９】この第４構造例の特色は、第２構造例の場
合と同様に、ゲート部２２がゲート絶縁膜１４と強誘電
体膜１２との間に上側導電層６０を有していること、お
よび、第３構造例の場合と同様に、ゲート部２２がチャ
ネル層２０とゲート絶縁膜１４との間に酸化金属層６２
を有していることにある。そして、第３構造例の場合と
同様に、この酸化金属層６２を、チャネル層２０に比べ
て酸化物の生成自由エネルギが小さい材料を用いて形成
してある。
合と同様に、ゲート部２２がゲート絶縁膜１４と強誘電
体膜１２との間に上側導電層６０を有していること、お
よび、第３構造例の場合と同様に、ゲート部２２がチャ
ネル層２０とゲート絶縁膜１４との間に酸化金属層６２
を有していることにある。そして、第３構造例の場合と
同様に、この酸化金属層６２を、チャネル層２０に比べ
て酸化物の生成自由エネルギが小さい材料を用いて形成
してある。
【０１００】尚、上側導電層６０のサイズや材料などは
第２構造例と同様にしてあればよい。また、酸化金属層
６２のサイズや材料などについても、第３構造例と同様
に構成すればよい。
第２構造例と同様にしてあればよい。また、酸化金属層
６２のサイズや材料などについても、第３構造例と同様
に構成すればよい。
【０１０１】この発明の強誘電体トランジスタは上述し
た第１〜第４構造例にのみ限定されるものではない。例
えば、第１主電極１６および第２主電極１８は、チャネ
ル層２０に不純物を注入することによって形成してもよ
い。また、第１主電極１６を選択トランジスタ３０の主
電極領域に接続させるのではなく、上側に設けられたＡ
ｌ配線５６に接続させるようにしてもよい。
た第１〜第４構造例にのみ限定されるものではない。例
えば、第１主電極１６および第２主電極１８は、チャネ
ル層２０に不純物を注入することによって形成してもよ
い。また、第１主電極１６を選択トランジスタ３０の主
電極領域に接続させるのではなく、上側に設けられたＡ
ｌ配線５６に接続させるようにしてもよい。
【０１０２】［半導体記憶装置の実施の形態］次に、上
述した第１〜第４構造の強誘電体トランジスタを記憶素
子として用いた半導体記憶装置につき図９〜図１３を参
照して説明する。先ず、強誘電体トランジスタの特性お
よび動作につき説明する。
述した第１〜第４構造の強誘電体トランジスタを記憶素
子として用いた半導体記憶装置につき図９〜図１３を参
照して説明する。先ず、強誘電体トランジスタの特性お
よび動作につき説明する。
【０１０３】＜強誘電体膜の特性＞図９は、上述した第
１〜第４構造で用いた強誘電体膜１２のヒステリシス特
性を示すグラフである。これら構造例では、強誘電体膜
１２としてＳｒＢｉ2 Ｔａ2 Ｏ9 を用いていることは既
に述べた。図９に示すグラフの横軸には、強誘電体膜に
印加した電界を（ｋＶ／ｃｍ）単位で示してあり、−２
００（ｋＶ／ｃｍ）から２００（ｋＶ／ｃｍ）までの範
囲を２０（ｋＶ／ｃｍ）ごとに目盛って示してある。ま
た、図９に示すグラフの縦軸には、強誘電体膜に形成さ
れた分極を（μＣ／ｃｍ2 ）単位で示しあり、−２０
（μＣ／ｃｍ2 ）から２０（μＣ／ｃｍ2 ）までの範囲
を１０（μＣ／ｃｍ2 ）ごとに目盛って示してある。
尚、測定は、米国ラディアントテクノロジス社製のＲＴ
６０００Ｓ（商品名）を用いて行った。
１〜第４構造で用いた強誘電体膜１２のヒステリシス特
性を示すグラフである。これら構造例では、強誘電体膜
１２としてＳｒＢｉ2 Ｔａ2 Ｏ9 を用いていることは既
に述べた。図９に示すグラフの横軸には、強誘電体膜に
印加した電界を（ｋＶ／ｃｍ）単位で示してあり、−２
００（ｋＶ／ｃｍ）から２００（ｋＶ／ｃｍ）までの範
囲を２０（ｋＶ／ｃｍ）ごとに目盛って示してある。ま
た、図９に示すグラフの縦軸には、強誘電体膜に形成さ
れた分極を（μＣ／ｃｍ2 ）単位で示しあり、−２０
（μＣ／ｃｍ2 ）から２０（μＣ／ｃｍ2 ）までの範囲
を１０（μＣ／ｃｍ2 ）ごとに目盛って示してある。
尚、測定は、米国ラディアントテクノロジス社製のＲＴ
６０００Ｓ（商品名）を用いて行った。
【０１０４】図９に示す測定結果より、強誘電体膜１２
の強誘電体特性は、抗電界が４０（ｋＶ／ｃｍ）、残留
分極が１２（μＣ／ｃｍ2 ）である。また、比誘電率が
２００と求められる。尚、強誘電体膜１２の膜厚は０．
４μｍである。
の強誘電体特性は、抗電界が４０（ｋＶ／ｃｍ）、残留
分極が１２（μＣ／ｃｍ2 ）である。また、比誘電率が
２００と求められる。尚、強誘電体膜１２の膜厚は０．
４μｍである。
【０１０５】また、この実施の形態では、ゲート絶縁膜
１４としてＴａ2 Ｏ5 を用いており、このＴａ2 Ｏ5 の
比誘電率は２５、膜厚は０．０５μｍである。
１４としてＴａ2 Ｏ5 を用いており、このＴａ2 Ｏ5 の
比誘電率は２５、膜厚は０．０５μｍである。
【０１０６】＜第１構造の動作＞次に、第１構造例の動
作につき説明する。図１０は、第１構造例の動作の説明
に供する図であり、図２に示すＪ−Ｊ線の位置で切った
ゲート部２２の切り口の断面を示している。図１０で
は、強誘電体膜１２の表層部に正電荷が誘起されている
様子をプラス記号「＋」で示してあり、また、同じく負
電荷が誘起されている様子をマイナス記号「−」で示し
てある。さらに、図中には、各電極間の電気的な接続関
係を示してある。
作につき説明する。図１０は、第１構造例の動作の説明
に供する図であり、図２に示すＪ−Ｊ線の位置で切った
ゲート部２２の切り口の断面を示している。図１０で
は、強誘電体膜１２の表層部に正電荷が誘起されている
様子をプラス記号「＋」で示してあり、また、同じく負
電荷が誘起されている様子をマイナス記号「−」で示し
てある。さらに、図中には、各電極間の電気的な接続関
係を示してある。
【０１０７】この構造例では、強誘電体膜１２の、第２
主電極１８とゲート電極１０とに挟まれた領域、つま
り、第２主電極１８をゲート部２２の積層方向に投影し
た領域についてだけ、自発分極の向きが制御される。従
って、チャネル層２０のキャリア濃度の制御は、自発分
極の非垂直方向成分（非積層方向成分）により行われ
る。
主電極１８とゲート電極１０とに挟まれた領域、つま
り、第２主電極１８をゲート部２２の積層方向に投影し
た領域についてだけ、自発分極の向きが制御される。従
って、チャネル層２０のキャリア濃度の制御は、自発分
極の非垂直方向成分（非積層方向成分）により行われ
る。
【０１０８】ここで、強誘電体膜１２の、第２主電極１
８とゲート電極１０とに挟まれた領域の電気容量をＣｓ
と置く。また、ゲート絶縁膜１４の、第２主電極１８と
ゲート電極１０とに挟まれた領域の電気容量をＣｈｓと
置く。この構造例では、キャパシタＣｓおよびＣｈｓの
電極面積（キャパシタ面積）が互いに等しい。
８とゲート電極１０とに挟まれた領域の電気容量をＣｓ
と置く。また、ゲート絶縁膜１４の、第２主電極１８と
ゲート電極１０とに挟まれた領域の電気容量をＣｈｓと
置く。この構造例では、キャパシタＣｓおよびＣｈｓの
電極面積（キャパシタ面積）が互いに等しい。
【０１０９】図１０（Ａ）は、強誘電体膜１２に２値デ
ータの論理値「１」を書込むときの様子を示している。
この構造例では、第１主電極１６を開放にして、第２主
電極１８およびゲート電極１０間に書込み電圧８Ｖ（ボ
ルト）を印加することにより、強誘電体膜１２にデータ
を書込む。すなわち、第２主電極１８には０Ｖの電圧を
印加し、ゲート電極１０には−８Ｖの電圧を印加する。
ータの論理値「１」を書込むときの様子を示している。
この構造例では、第１主電極１６を開放にして、第２主
電極１８およびゲート電極１０間に書込み電圧８Ｖ（ボ
ルト）を印加することにより、強誘電体膜１２にデータ
を書込む。すなわち、第２主電極１８には０Ｖの電圧を
印加し、ゲート電極１０には−８Ｖの電圧を印加する。
【０１１０】このとき、強誘電体膜１２にかかる電圧Ｖ
ｇ（Ｖ単位）は、次式（１）で表される。
ｇ（Ｖ単位）は、次式（１）で表される。
【０１１１】 Ｖｇ＝−８×Ｃｈｓ／（Ｃｓ＋Ｃｈｓ） ＝−８／（１＋Ｃｓ／Ｃｈｓ） ・・・（１） この実施の形態では、上述した膜厚や比誘電率の値を用
いると、Ｃｓ／Ｃｈｓ＝（２００／０．４）／（２５／
０．０５）＝１である。従って、（１）式よりＶｇ＝−
４（Ｖ）と求められ、すなわち強誘電体膜１２に対して
印加される電界強度は−１００（ｋＶ／ｃｍ）となる。
よって、図９に示すヒステリシス特性から明らかなよう
に、強誘電体膜１２の分極を反転させることが十分に可
能である。
いると、Ｃｓ／Ｃｈｓ＝（２００／０．４）／（２５／
０．０５）＝１である。従って、（１）式よりＶｇ＝−
４（Ｖ）と求められ、すなわち強誘電体膜１２に対して
印加される電界強度は−１００（ｋＶ／ｃｍ）となる。
よって、図９に示すヒステリシス特性から明らかなよう
に、強誘電体膜１２の分極を反転させることが十分に可
能である。
【０１１２】次に、図１０（Ｂ）は、強誘電体膜１２に
２値データの論理値「０」を書込むときの様子を示して
いる。つまり、強誘電体膜１２に保持されていたデータ
「１」を消去するときの様子を示している。この構造例
では、第１主電極１６を開放にして、第２主電極１８お
よびゲート電極１０間に消去電圧−８Ｖを印加すること
により、強誘電体膜１２に保持されているデータを消去
する。すなわち、第２主電極１８には０Ｖの電圧を印加
し、ゲート電極１０には８Ｖの電圧を印加する。
２値データの論理値「０」を書込むときの様子を示して
いる。つまり、強誘電体膜１２に保持されていたデータ
「１」を消去するときの様子を示している。この構造例
では、第１主電極１６を開放にして、第２主電極１８お
よびゲート電極１０間に消去電圧−８Ｖを印加すること
により、強誘電体膜１２に保持されているデータを消去
する。すなわち、第２主電極１８には０Ｖの電圧を印加
し、ゲート電極１０には８Ｖの電圧を印加する。
【０１１３】このとき、強誘電体膜１２にかかる電圧Ｖ
ｇ（Ｖ単位）は、次式（２）で表される。
ｇ（Ｖ単位）は、次式（２）で表される。
【０１１４】 Ｖｇ＝８×Ｃｈｓ／（Ｃｓ＋Ｃｈｓ） ＝８／（１＋Ｃｓ／Ｃｈｓ） ・・・（２） 従って、書込みのときと同様にＣｓ／Ｃｈｓ＝１である
から、（２）式よりＶｇ＝４（Ｖ）と求められる。すな
わち、この消去時に強誘電体膜１２に印加される電界強
度は１００（ｋＶ／ｃｍ）である。よって、図９に示す
ヒステリシス特性から明らかなように、強誘電体膜１２
の分極を反転させることが十分に可能である。
から、（２）式よりＶｇ＝４（Ｖ）と求められる。すな
わち、この消去時に強誘電体膜１２に印加される電界強
度は１００（ｋＶ／ｃｍ）である。よって、図９に示す
ヒステリシス特性から明らかなように、強誘電体膜１２
の分極を反転させることが十分に可能である。
【０１１５】また、図１０（Ｃ）は、強誘電体膜１２に
保持されているデータを読出すときの様子を示してい
る。この構造例では、ゲート電極１０を接地して、第１
および第２主電極１６および１８間に読出し電圧１Ｖを
印加することにより、強誘電体膜１２に保持されている
データを読出す。すなわち、ゲート電極１０と第２主電
極１８とにそれぞれ０Ｖの電圧を印加して、第１主電極
１６に１Ｖの電圧を印加する。
保持されているデータを読出すときの様子を示してい
る。この構造例では、ゲート電極１０を接地して、第１
および第２主電極１６および１８間に読出し電圧１Ｖを
印加することにより、強誘電体膜１２に保持されている
データを読出す。すなわち、ゲート電極１０と第２主電
極１８とにそれぞれ０Ｖの電圧を印加して、第１主電極
１６に１Ｖの電圧を印加する。
【０１１６】データの読出しは、チャネル層２０を介し
て第１および第２主電極１６および１８間に流れるドレ
イン電流Ｉｄを検出することにより行われる。図１１
は、ドレイン電流Ｉｄと、ゲート電極１０に印加される
ゲート電圧Ｖｇとの関係を示すグラフである。図１１に
示すグラフの横軸にはゲート電圧Ｖｇを任意単位で取っ
て示してあり、縦軸にはドレイン電流Ｉｄを任意単位で
取って示してある。そして、同一グラフ中に、データ
「１」を読出すときのＩｄ−Ｖｇ曲線ａとデータ「０」
を読出すときのＩｄ−Ｖｇ曲線ｂとを対比ができるよう
に示してある。
て第１および第２主電極１６および１８間に流れるドレ
イン電流Ｉｄを検出することにより行われる。図１１
は、ドレイン電流Ｉｄと、ゲート電極１０に印加される
ゲート電圧Ｖｇとの関係を示すグラフである。図１１に
示すグラフの横軸にはゲート電圧Ｖｇを任意単位で取っ
て示してあり、縦軸にはドレイン電流Ｉｄを任意単位で
取って示してある。そして、同一グラフ中に、データ
「１」を読出すときのＩｄ−Ｖｇ曲線ａとデータ「０」
を読出すときのＩｄ−Ｖｇ曲線ｂとを対比ができるよう
に示してある。
【０１１７】先ず、上述した書込み動作の結果、強誘電
体トランジスタにデータ「１」が保持されているときに
は、しきい値電圧Ｖｔは０Ｖより小さくなっている。従
って、ノーマリオンの動作状態となっているから、ゲー
ト電圧Ｖｇが０Ｖであってもドレイン電流Ｉｄが流れ
る。
体トランジスタにデータ「１」が保持されているときに
は、しきい値電圧Ｖｔは０Ｖより小さくなっている。従
って、ノーマリオンの動作状態となっているから、ゲー
ト電圧Ｖｇが０Ｖであってもドレイン電流Ｉｄが流れ
る。
【０１１８】また、上述した消去動作の結果、強誘電体
トランジスタにデータ「０」が保持されているときに
は、しきい値電圧Ｖｔは０Ｖより大きくなっている。従
って、ゲート電圧が０Ｖのときにはドレイン電流Ｉｄが
流れない。
トランジスタにデータ「０」が保持されているときに
は、しきい値電圧Ｖｔは０Ｖより大きくなっている。従
って、ゲート電圧が０Ｖのときにはドレイン電流Ｉｄが
流れない。
【０１１９】このように、ドレイン電流Ｉｄの値を検出
することによって、強誘電体トランジスタに保持されて
いるデータ値を判別することができる。
することによって、強誘電体トランジスタに保持されて
いるデータ値を判別することができる。
【０１２０】尚、上述した第３構造では、ゲート絶縁膜
１４とチャネル層２０との間に酸化金属層６２を設けて
あるが、これはゲート絶縁膜１４が２層構造となってい
ると考えればよく、あるいは、膜厚を適当に設定してお
けば動作に影響しない。従って、第３構造は、上述した
第１構造の動作と同様に行える。
１４とチャネル層２０との間に酸化金属層６２を設けて
あるが、これはゲート絶縁膜１４が２層構造となってい
ると考えればよく、あるいは、膜厚を適当に設定してお
けば動作に影響しない。従って、第３構造は、上述した
第１構造の動作と同様に行える。
【０１２１】＜第２構造の動作＞次に、第２構造例の動
作につき説明する。図１２は、第２構造例の動作の説明
に供する図であり、図５に示すＪ−Ｊ線の位置で切った
ゲート部２２の切り口の断面を示している。図１２で
は、強誘電体膜１２の表層部に正電荷が誘起されている
様子をプラス記号「＋」で示してあり、また、同じく負
電荷が誘起されている様子をマイナス記号「−」で示し
てある。さらに、図中には、各電極間の電気的な接続関
係を示してある。
作につき説明する。図１２は、第２構造例の動作の説明
に供する図であり、図５に示すＪ−Ｊ線の位置で切った
ゲート部２２の切り口の断面を示している。図１２で
は、強誘電体膜１２の表層部に正電荷が誘起されている
様子をプラス記号「＋」で示してあり、また、同じく負
電荷が誘起されている様子をマイナス記号「−」で示し
てある。さらに、図中には、各電極間の電気的な接続関
係を示してある。
【０１２２】この構造例では、導電体である上側導電層
６０が、ゲート絶縁膜１４と強誘電体膜１２との間に挿
入されている。従って、第１構造と異なり、強誘電体膜
１２の全領域にわたる自発分極を制御できる。従って、
チャネル層２０のキャリア濃度の制御は、自発分極の垂
直方向成分（積層方向成分）により行われる。
６０が、ゲート絶縁膜１４と強誘電体膜１２との間に挿
入されている。従って、第１構造と異なり、強誘電体膜
１２の全領域にわたる自発分極を制御できる。従って、
チャネル層２０のキャリア濃度の制御は、自発分極の垂
直方向成分（積層方向成分）により行われる。
【０１２３】また、上述したように、この構造例では、
第１主電極１６がチャネル層２０に接触する部分の面積
Ｓ１と、第２主電極１８がチャネル層２０に接触する部
分の面積Ｓ２とが、Ｓ１：Ｓ２＝１：７となるように設
計してある。
第１主電極１６がチャネル層２０に接触する部分の面積
Ｓ１と、第２主電極１８がチャネル層２０に接触する部
分の面積Ｓ２とが、Ｓ１：Ｓ２＝１：７となるように設
計してある。
【０１２４】ここで、強誘電体膜１２の電気容量をＣｆ
と置く。また、ゲート絶縁膜１４の、第２主電極１８と
ゲート電極１０とに挟まれた領域の電気容量をＣｈと置
く。この構造例では、キャパシタＣｆおよびＣｈの電極
面積（キャパシタ面積）の比が１０：７となっている。
この比を記号η（＝１０／７）と置く。
と置く。また、ゲート絶縁膜１４の、第２主電極１８と
ゲート電極１０とに挟まれた領域の電気容量をＣｈと置
く。この構造例では、キャパシタＣｆおよびＣｈの電極
面積（キャパシタ面積）の比が１０：７となっている。
この比を記号η（＝１０／７）と置く。
【０１２５】図１２（Ａ）は、強誘電体膜１２に２値デ
ータの論理値「１」を書込むときの様子を示している。
この構造例では、第１主電極１６を開放にして、第２主
電極１８およびゲート電極１０間に書込み電圧１０Ｖ
（ボルト）を印加することにより、強誘電体膜１２にデ
ータを書込む。すなわち、第２主電極１８には０Ｖの電
圧を印加し、ゲート電極１０には−１０Ｖの電圧を印加
する。
ータの論理値「１」を書込むときの様子を示している。
この構造例では、第１主電極１６を開放にして、第２主
電極１８およびゲート電極１０間に書込み電圧１０Ｖ
（ボルト）を印加することにより、強誘電体膜１２にデ
ータを書込む。すなわち、第２主電極１８には０Ｖの電
圧を印加し、ゲート電極１０には−１０Ｖの電圧を印加
する。
【０１２６】このとき、強誘電体膜１２にかかる電圧Ｖ
ｇ（Ｖ単位）は、次式（３）で表される。
ｇ（Ｖ単位）は、次式（３）で表される。
【０１２７】 Ｖｇ＝−１０×Ｃｈ／（Ｃｆ＋Ｃｈ） ＝−８／（１＋Ｃｆ／Ｃｈ） ・・・（３） この実施の形態では、上述した膜厚や比誘電率の値を用
いると、Ｃｆ／Ｃｈ＝η×（２００／０．４）／（２５
／０．０５）＝１．４３である。従って、（３）式より
Ｖｇ＝−４．１（Ｖ）と求められ、すなわち強誘電体膜
１２に対して印加される電界強度は−１０３（ｋＶ／ｃ
ｍ）となる。よって、図９に示すヒステリシス特性から
明らかなように、強誘電体膜１２の分極を反転させるこ
とが十分に可能である。
いると、Ｃｆ／Ｃｈ＝η×（２００／０．４）／（２５
／０．０５）＝１．４３である。従って、（３）式より
Ｖｇ＝−４．１（Ｖ）と求められ、すなわち強誘電体膜
１２に対して印加される電界強度は−１０３（ｋＶ／ｃ
ｍ）となる。よって、図９に示すヒステリシス特性から
明らかなように、強誘電体膜１２の分極を反転させるこ
とが十分に可能である。
【０１２８】また、この構造例では、キャパシタ面積比
ηの値によって、データの書込み時に強誘電体膜１２に
かかる電圧Ｖｇを適当に設定することができるという利
点がある。
ηの値によって、データの書込み時に強誘電体膜１２に
かかる電圧Ｖｇを適当に設定することができるという利
点がある。
【０１２９】次に、図１２（Ｂ）は、強誘電体膜１２に
２値データの論理値「０」を書込むときの様子を示して
いる。つまり、強誘電体膜１２に保持されていたデータ
「１」を消去するときの様子を示している。この構造例
では、第１主電極１６を開放にして、第２主電極１８お
よびゲート電極１０間に消去電圧−１０Ｖを印加するこ
とにより、強誘電体膜１２に保持されているデータを消
去する。すなわち、第２主電極１８には０Ｖの電圧を印
加し、ゲート電極１０には１０Ｖの電圧を印加する。
２値データの論理値「０」を書込むときの様子を示して
いる。つまり、強誘電体膜１２に保持されていたデータ
「１」を消去するときの様子を示している。この構造例
では、第１主電極１６を開放にして、第２主電極１８お
よびゲート電極１０間に消去電圧−１０Ｖを印加するこ
とにより、強誘電体膜１２に保持されているデータを消
去する。すなわち、第２主電極１８には０Ｖの電圧を印
加し、ゲート電極１０には１０Ｖの電圧を印加する。
【０１３０】このとき、強誘電体膜１２にかかる電圧Ｖ
ｇ（Ｖ単位）は、次式（４）で表される。
ｇ（Ｖ単位）は、次式（４）で表される。
【０１３１】 Ｖｇ＝１０×Ｃｈ／（Ｃｆ＋Ｃｈ） ＝１０／（１＋Ｃｆ／Ｃｈ） ・・・（４） 従って、書込みのときと同様に、Ｃｆ／Ｃｈ＝η＝１．
４３であるから、（４）式よりＶｇ＝４．１（Ｖ）と求
められる。すなわち、この消去時に強誘電体膜１２に印
加される電界強度は１０３（ｋＶ／ｃｍ）である。よっ
て、図９に示すヒステリシス特性から明らかなように、
強誘電体膜１２の分極を反転させることが十分可能であ
る。
４３であるから、（４）式よりＶｇ＝４．１（Ｖ）と求
められる。すなわち、この消去時に強誘電体膜１２に印
加される電界強度は１０３（ｋＶ／ｃｍ）である。よっ
て、図９に示すヒステリシス特性から明らかなように、
強誘電体膜１２の分極を反転させることが十分可能であ
る。
【０１３２】このように、この構造例では、キャパシタ
面積比ηの値によって、データの消去時に強誘電体膜１
２にかかる電圧Ｖｇを適当に設定することができる。
面積比ηの値によって、データの消去時に強誘電体膜１
２にかかる電圧Ｖｇを適当に設定することができる。
【０１３３】また、図１２（Ｃ）は、強誘電体膜１２に
保持されているデータを読出すときの様子を示してい
る。この構造例では、ゲート電極１０を接地して、第１
および第２主電極１６および１８間に読出し電圧１Ｖを
印加することにより、強誘電体膜１２に保持されている
データを読出す。従って、この構造例の読出し動作は、
第１構造の場合と同様に行えばよいから説明を省略す
る。
保持されているデータを読出すときの様子を示してい
る。この構造例では、ゲート電極１０を接地して、第１
および第２主電極１６および１８間に読出し電圧１Ｖを
印加することにより、強誘電体膜１２に保持されている
データを読出す。従って、この構造例の読出し動作は、
第１構造の場合と同様に行えばよいから説明を省略す
る。
【０１３４】尚、上述した第４構造では、ゲート絶縁膜
１４とチャネル層２０との間に酸化金属層６２を設けて
あるが、これはゲート絶縁膜１４が２層構造となってい
ると考えればよく、あるいは、膜厚を適当に設定してお
けば動作に影響しない。従って、第４構造は、上述した
第２構造の動作と同様に行える。
１４とチャネル層２０との間に酸化金属層６２を設けて
あるが、これはゲート絶縁膜１４が２層構造となってい
ると考えればよく、あるいは、膜厚を適当に設定してお
けば動作に影響しない。従って、第４構造は、上述した
第２構造の動作と同様に行える。
【０１３５】＜半導体記憶装置の構成および動作＞次
に、上述した第１〜第４構造例の強誘電体トランジスタ
を記憶素子として用いた半導体記憶装置につき説明す
る。上述したように、第１〜第４構造例の強誘電体トラ
ンジスタでは、基本的にはこれらすべてを同じ方法で取
り扱うことができる。従って、第１〜第４構造のいずれ
かを用いれば、以下に説明する半導体記憶装置を構成す
ることができる。
に、上述した第１〜第４構造例の強誘電体トランジスタ
を記憶素子として用いた半導体記憶装置につき説明す
る。上述したように、第１〜第４構造例の強誘電体トラ
ンジスタでは、基本的にはこれらすべてを同じ方法で取
り扱うことができる。従って、第１〜第４構造のいずれ
かを用いれば、以下に説明する半導体記憶装置を構成す
ることができる。
【０１３６】図１３は、この構造例の半導体記憶装置の
要部構成を示す回路図である。この構造例の半導体記憶
装置は、複数の記憶素子を具えていて、ワード線および
ビット線に信号を印加することにより所定の記憶素子に
対してデータの書込み、消去または読出しを行う不揮発
性メモリである。そして、記憶素子として上述した第１
〜第４構造例のいずれかの強誘電体トランジスタを具え
ている。
要部構成を示す回路図である。この構造例の半導体記憶
装置は、複数の記憶素子を具えていて、ワード線および
ビット線に信号を印加することにより所定の記憶素子に
対してデータの書込み、消去または読出しを行う不揮発
性メモリである。そして、記憶素子として上述した第１
〜第４構造例のいずれかの強誘電体トランジスタを具え
ている。
【０１３７】この構造例では、適当な個数の強誘電体ト
ランジスタで１つのブロックを形成し、複数のこれらブ
ロックの各々にそれぞれ選択トランジスタ３０を割り当
てている（つまり、図１〜図８を参照して説明した第１
〜第４構造例では、この選択トランジスタ３０を含む半
導体記憶装置の領域について、その構造の説明をしてい
ると理解されたい。）。図１３には、複数あるブロック
のうちの１つのブロック６４を示してある。このブロッ
ク６４は、他のブロックと同様に、ｎ個（ｎは自然数）
の記憶素子すなわち強誘電体トランジスタＦＴ１〜ＦＴ
ｎを含んでいる。但し、図１３では、第１番目の強誘電
体トランジスタＦＴ１と第ｎ番目の強誘電体トランジス
タＦＴｎとだけを示してあり、他は省略してある。この
ように、各ブロックでは、ｎビットのデータをそれぞれ
扱うことができる。
ランジスタで１つのブロックを形成し、複数のこれらブ
ロックの各々にそれぞれ選択トランジスタ３０を割り当
てている（つまり、図１〜図８を参照して説明した第１
〜第４構造例では、この選択トランジスタ３０を含む半
導体記憶装置の領域について、その構造の説明をしてい
ると理解されたい。）。図１３には、複数あるブロック
のうちの１つのブロック６４を示してある。このブロッ
ク６４は、他のブロックと同様に、ｎ個（ｎは自然数）
の記憶素子すなわち強誘電体トランジスタＦＴ１〜ＦＴ
ｎを含んでいる。但し、図１３では、第１番目の強誘電
体トランジスタＦＴ１と第ｎ番目の強誘電体トランジス
タＦＴｎとだけを示してあり、他は省略してある。この
ように、各ブロックでは、ｎビットのデータをそれぞれ
扱うことができる。
【０１３８】次に、ブロック６４周辺の接続関係につき
説明する。この構造例は、記憶素子数に相当する数のワ
ード線ＷＬ１〜ＷＬｎと、１本のビット線ＢＬとを具え
ている。そして、強誘電体トランジスタのゲート電極を
所定のワード線に接続してある。図１３に示す構造例で
は、強誘電体トランジスタＦＴ１のゲート電極Ｇがワー
ド線ＷＬ１に接続されており、強誘電体トランジスタＦ
Ｔｎのゲート電極Ｇがワード線ＷＬｎに接続されてい
る。
説明する。この構造例は、記憶素子数に相当する数のワ
ード線ＷＬ１〜ＷＬｎと、１本のビット線ＢＬとを具え
ている。そして、強誘電体トランジスタのゲート電極を
所定のワード線に接続してある。図１３に示す構造例で
は、強誘電体トランジスタＦＴ１のゲート電極Ｇがワー
ド線ＷＬ１に接続されており、強誘電体トランジスタＦ
Ｔｎのゲート電極Ｇがワード線ＷＬｎに接続されてい
る。
【０１３９】また、強誘電体トランジスタの第１主電極
を所定のビット線に接続してある。図１３に示す構造例
では、強誘電体トランジスタＦＴ１およびＦＴｎの第１
主電極すなわちドレイン電極Ｄが、それぞれビット線Ｂ
Ｌに接続されている。このように、この構造例において
は、１つのブロックに含まれているすべての強誘電体ト
ランジスタは、その第１主電極（ドレイン電極）を共通
の１本のビット線に接続させている。従って、この構造
例では、ｎビットの強誘電体トランジスタに対して同時
に書込みおよび消去を行える。
を所定のビット線に接続してある。図１３に示す構造例
では、強誘電体トランジスタＦＴ１およびＦＴｎの第１
主電極すなわちドレイン電極Ｄが、それぞれビット線Ｂ
Ｌに接続されている。このように、この構造例において
は、１つのブロックに含まれているすべての強誘電体ト
ランジスタは、その第１主電極（ドレイン電極）を共通
の１本のビット線に接続させている。従って、この構造
例では、ｎビットの強誘電体トランジスタに対して同時
に書込みおよび消去を行える。
【０１４０】また、強誘電体トランジスタの第２主電極
を、各々のブロックに割り当てられた選択トランジスタ
３０の第１主電極に接続してある。図１３に示す構造例
では、強誘電体トランジスタＦＴ１およびＦＴｎの第２
主電極すなわちソース電極Ｓが、それぞれ選択トランジ
スタ３０の第１主電極すなわちドレイン電極Ｄに接続さ
れている。
を、各々のブロックに割り当てられた選択トランジスタ
３０の第１主電極に接続してある。図１３に示す構造例
では、強誘電体トランジスタＦＴ１およびＦＴｎの第２
主電極すなわちソース電極Ｓが、それぞれ選択トランジ
スタ３０の第１主電極すなわちドレイン電極Ｄに接続さ
れている。
【０１４１】さらに、選択トランジスタ３０の第２主電
極すなわちソース電極Ｓを接地してある。また、選択ト
ランジスタ３０のゲート電極Ｇにはブロック選択線が接
続されているが図示を省略してある。
極すなわちソース電極Ｓを接地してある。また、選択ト
ランジスタ３０のゲート電極Ｇにはブロック選択線が接
続されているが図示を省略してある。
【０１４２】以上説明したように、各記憶素子は３端子
素子であるため、制御は、３種類の信号線すなわちワー
ド線、ビット線およびブロック選択線を用いて行われ
る。以下、半導体記憶装置の使用方法につき説明する。
素子であるため、制御は、３種類の信号線すなわちワー
ド線、ビット線およびブロック選択線を用いて行われ
る。以下、半導体記憶装置の使用方法につき説明する。
【０１４３】先ず、書込みを行おうとするブロック６４
の制御に与る選択トランジスタ３０に対しては、ブロッ
ク選択線を介して信号を印加して、その選択トランジス
タ３０をオン状態にする。この結果、このブロック６４
に属する強誘電体トランジスタＦＴ１〜ＦＴｎのソース
電極Ｓが接地される。そして、所望のワード線ＷＬ１〜
ＷＬｎに書込み電圧を印加することにより、そのワード
線に接続されている強誘電体トランジスタにデータ
「１」を書込む。尚、この書込み時において、ビット線
ＢＬはフローティングの状態にしておく。
の制御に与る選択トランジスタ３０に対しては、ブロッ
ク選択線を介して信号を印加して、その選択トランジス
タ３０をオン状態にする。この結果、このブロック６４
に属する強誘電体トランジスタＦＴ１〜ＦＴｎのソース
電極Ｓが接地される。そして、所望のワード線ＷＬ１〜
ＷＬｎに書込み電圧を印加することにより、そのワード
線に接続されている強誘電体トランジスタにデータ
「１」を書込む。尚、この書込み時において、ビット線
ＢＬはフローティングの状態にしておく。
【０１４４】また、選択しないブロックに対しては、こ
れら非選択ブロックの制御に与る選択トランジスタをオ
フ状態にしておく。従って、これら非選択ブロックに属
する強誘電体トランジスタのソース電極はフローティン
グとなる。また、ビット線ＢＬはフローティングとなっ
ているので、これら非選択ブロックに属する強誘電体ト
ランジスタのドレイン電極もフローティングとなってい
る。従って、これら強誘電体トランジスタのゲート電極
に書込み電圧を印加しても、強誘電体トランジスタの自
発分極は反転しない。
れら非選択ブロックの制御に与る選択トランジスタをオ
フ状態にしておく。従って、これら非選択ブロックに属
する強誘電体トランジスタのソース電極はフローティン
グとなる。また、ビット線ＢＬはフローティングとなっ
ているので、これら非選択ブロックに属する強誘電体ト
ランジスタのドレイン電極もフローティングとなってい
る。従って、これら強誘電体トランジスタのゲート電極
に書込み電圧を印加しても、強誘電体トランジスタの自
発分極は反転しない。
【０１４５】また、消去を行うに当っては、ブロック選
択線に信号を印加することにより、所望のブロック６４
の制御に与る選択トランジスタ３０をオン状態にする。
従って、このブロック６４に属する強誘電体トランジス
タＦＴ１〜ＦＴｎのソース電極Ｓが接地される。そし
て、所望のワード線ＷＬ１〜ＷＬｎに消去電圧を印加す
ることにより、所望の強誘電体トランジスタに対してデ
ータ「０」を書込む。この消去時においては、ビット線
ＢＬをフローティングにしておく。
択線に信号を印加することにより、所望のブロック６４
の制御に与る選択トランジスタ３０をオン状態にする。
従って、このブロック６４に属する強誘電体トランジス
タＦＴ１〜ＦＴｎのソース電極Ｓが接地される。そし
て、所望のワード線ＷＬ１〜ＷＬｎに消去電圧を印加す
ることにより、所望の強誘電体トランジスタに対してデ
ータ「０」を書込む。この消去時においては、ビット線
ＢＬをフローティングにしておく。
【０１４６】また、上述した書込み時と同様、消去時に
は、非選択ブロックに属する強誘電体トランジスタのソ
ース電極およびドレイン電極は共にフローティングとな
る。従って、これら強誘電体トランジスタのゲート電極
に消去電圧を印加しても、強誘電体トランジスタの自発
分極は反転しない。
は、非選択ブロックに属する強誘電体トランジスタのソ
ース電極およびドレイン電極は共にフローティングとな
る。従って、これら強誘電体トランジスタのゲート電極
に消去電圧を印加しても、強誘電体トランジスタの自発
分極は反転しない。
【０１４７】さらに、読出しを行うには、読出し対象の
強誘電体トランジスタが属するブロック６４を選択す
る。つまり、そのブロック６４の制御に与る選択トラン
ジスタ３０をオン状態にする。この結果、選択したブロ
ック６４に属するすべての強誘電体トランジスタＦＴ１
〜ＦＴｎのソース電極Ｓが接地される。また、ワード線
ＷＬ１〜ＷＬｎを接地することにより、このブロック６
４に属する全強誘電体トランジスタのゲート電極Ｇを接
地させる。そして、このブロック６４に属する強誘電体
トランジスタのドレイン電極Ｄすなわちビット線ＢＬに
読出し電圧を印加して、ドレイン電流の値を読取る。
強誘電体トランジスタが属するブロック６４を選択す
る。つまり、そのブロック６４の制御に与る選択トラン
ジスタ３０をオン状態にする。この結果、選択したブロ
ック６４に属するすべての強誘電体トランジスタＦＴ１
〜ＦＴｎのソース電極Ｓが接地される。また、ワード線
ＷＬ１〜ＷＬｎを接地することにより、このブロック６
４に属する全強誘電体トランジスタのゲート電極Ｇを接
地させる。そして、このブロック６４に属する強誘電体
トランジスタのドレイン電極Ｄすなわちビット線ＢＬに
読出し電圧を印加して、ドレイン電流の値を読取る。
【０１４８】但し、読出しの場合は、半導体記憶装置に
含まれるすべての選択トランジスタをオン状態にしてお
いてもよい。読出しの場合、ゲート電極およびドレイン
電極間に例えば１Ｖの読出し電圧が印加されるが、この
電圧では強誘電体の分極が反転しないからである。
含まれるすべての選択トランジスタをオン状態にしてお
いてもよい。読出しの場合、ゲート電極およびドレイン
電極間に例えば１Ｖの読出し電圧が印加されるが、この
電圧では強誘電体の分極が反転しないからである。
【０１４９】例えば、第１および第３構造において、強
誘電体膜１２の、第２主電極１８とゲート電極１０とに
挟まれた領域の電気容量をＣｓと置き、ゲート絶縁膜１
４の、第１主電極（ドレイン電極）１６とゲート電極１
０とに挟まれた領域の電気容量をＣｈｄと置く。このと
き、強誘電体膜１２にかかる電圧Ｖｇは、次式（５）で
表すことができる。
誘電体膜１２の、第２主電極１８とゲート電極１０とに
挟まれた領域の電気容量をＣｓと置き、ゲート絶縁膜１
４の、第１主電極（ドレイン電極）１６とゲート電極１
０とに挟まれた領域の電気容量をＣｈｄと置く。このと
き、強誘電体膜１２にかかる電圧Ｖｇは、次式（５）で
表すことができる。
【０１５０】 Ｖｇ＝−１／（１＋Ｃｓ／Ｃｈｄ） ・・・（５） 従って、Ｃｓ／Ｃｈｄ＝１であるからＶｇ＝−０．５
（Ｖ）となる。よって、このとき強誘電体膜１２にかか
る電界強度は１２．５（ｋＶ／ｃｍ）であり、図９に示
されるヒステリシス特性から明らかなように分極は反転
しない。このように、不揮発性の記憶が行える。
（Ｖ）となる。よって、このとき強誘電体膜１２にかか
る電界強度は１２．５（ｋＶ／ｃｍ）であり、図９に示
されるヒステリシス特性から明らかなように分極は反転
しない。このように、不揮発性の記憶が行える。
【０１５１】また、第２および第４構造においては、強
誘電体膜１２の電気容量をＣｆと置き、ゲート絶縁膜１
４の、第１主電極１６とゲート電極１０とに挟まれた領
域の電気容量をＣｄと置く。この構造例では、キャパシ
タＣｆおよびＣｄの電極面積（キャパシタ面積）の比が
１０：１となっている。この比を記号ν（＝１０）と置
く。このとき、強誘電体膜１２にかかる電圧Ｖｇは、次
式（６）で表すことができる。
誘電体膜１２の電気容量をＣｆと置き、ゲート絶縁膜１
４の、第１主電極１６とゲート電極１０とに挟まれた領
域の電気容量をＣｄと置く。この構造例では、キャパシ
タＣｆおよびＣｄの電極面積（キャパシタ面積）の比が
１０：１となっている。この比を記号ν（＝１０）と置
く。このとき、強誘電体膜１２にかかる電圧Ｖｇは、次
式（６）で表すことができる。
【０１５２】 Ｖｇ＝−１／（１＋Ｃｆ／Ｃｄ） ・・・（６） 従って、Ｃｆ／Ｃｄ＝ν×（２００／０．４）／（２５
／０．０５）＝１０であるからＶｇ＝−０．０９（Ｖ）
となる。よって、このときの強誘電体膜１２にかかる電
界強度は−２．２５（ｋＶ／ｃｍ）であり、図９に示さ
れるヒステリシス特性から明らかなように分極は反転し
ない。このように、不揮発性の記憶が行える。
／０．０５）＝１０であるからＶｇ＝−０．０９（Ｖ）
となる。よって、このときの強誘電体膜１２にかかる電
界強度は−２．２５（ｋＶ／ｃｍ）であり、図９に示さ
れるヒステリシス特性から明らかなように分極は反転し
ない。このように、不揮発性の記憶が行える。
【０１５３】（II）強誘電体トランジスタの製造方法の
説明 以下、上述した第１〜第４構造例の強誘電体トランジス
タを製造する方法につき説明する。尚、最初に第１構造
例の製法の実施の形態につき説明し、その後で、第２、
第３および第４構造の製法の実施の形態を説明するが、
第１構造の製法の実施の形態との相違点につき主として
説明する。また、参照する各図において、形状や作成工
程が異なっても、共通する機能を有する構成成分につい
ては、同一番号を付して示してある。
説明 以下、上述した第１〜第４構造例の強誘電体トランジス
タを製造する方法につき説明する。尚、最初に第１構造
例の製法の実施の形態につき説明し、その後で、第２、
第３および第４構造の製法の実施の形態を説明するが、
第１構造の製法の実施の形態との相違点につき主として
説明する。また、参照する各図において、形状や作成工
程が異なっても、共通する機能を有する構成成分につい
ては、同一番号を付して示してある。
【０１５４】［第１構造の製法の実施の形態］第１構造
の製法につき、図１４〜図１６を参照して説明する。こ
こで、各図は、図２のＩ−Ｉ線上の断面に対応する切り
口の図である。
の製法につき、図１４〜図１６を参照して説明する。こ
こで、各図は、図２のＩ−Ｉ線上の断面に対応する切り
口の図である。
【０１５５】先ず、基板２６に通常のＬＳＩ技術を用い
てＭＯＳＦＥＴを形成しておく。つまり、基板２６とし
てのｐ- 型Ｓｉ基板の表面に上述した選択トランジスタ
３０を形成する。そして、選択トランジスタ３０を形成
した基板２６の上に、適当な方法で適当な膜厚の層間絶
縁膜２８を堆積させる。このとき、タングステン（Ｗ）
を用いて、下層配線としての第１および第２配線４２お
よび４４を作り込んでおく。上述したように、この第１
配線４２はゲート電極１０に接続させるための配線であ
る。また、第２配線４４は、第１主電極１６に接続させ
るための配線である。このようにして、基板２６および
層間絶縁膜２８からなる下地２５を形成する。
てＭＯＳＦＥＴを形成しておく。つまり、基板２６とし
てのｐ- 型Ｓｉ基板の表面に上述した選択トランジスタ
３０を形成する。そして、選択トランジスタ３０を形成
した基板２６の上に、適当な方法で適当な膜厚の層間絶
縁膜２８を堆積させる。このとき、タングステン（Ｗ）
を用いて、下層配線としての第１および第２配線４２お
よび４４を作り込んでおく。上述したように、この第１
配線４２はゲート電極１０に接続させるための配線であ
る。また、第２配線４４は、第１主電極１６に接続させ
るための配線である。このようにして、基板２６および
層間絶縁膜２８からなる下地２５を形成する。
【０１５６】さらに、層間絶縁膜２８の所定の位置に第
１および第２スルーホール４６および４８を形成してお
く。そして、第１および第２スルーホール４６および４
８にＷによる縦方向配線を導電体プラグとして埋め込ん
でおく（この実施の形態では、これら導電体プラグの各
々を第１および第２配線４２および４４に含めてい
る。）。この縦方向配線により、上層部および下層部の
回路間の接続が行われる。図１４（Ａ）に示すように、
各スルーホール４６および４８に埋め込んだ導電体プラ
グの上面の高さが、層間絶縁膜２８の上面の高さと一致
するように形成するのが好ましい。
１および第２スルーホール４６および４８を形成してお
く。そして、第１および第２スルーホール４６および４
８にＷによる縦方向配線を導電体プラグとして埋め込ん
でおく（この実施の形態では、これら導電体プラグの各
々を第１および第２配線４２および４４に含めてい
る。）。この縦方向配線により、上層部および下層部の
回路間の接続が行われる。図１４（Ａ）に示すように、
各スルーホール４６および４８に埋め込んだ導電体プラ
グの上面の高さが、層間絶縁膜２８の上面の高さと一致
するように形成するのが好ましい。
【０１５７】また、Ｓｉ基板上のＭＯＳＦＥＴ（選択ト
ランジスタ３０）のダメージ回復のために、水素中で熱
処理を施しておく。この熱処理を強誘電体トランジスタ
の形成前に施しておくことで、強誘電体特性が劣化する
ことを防ぐことができる。
ランジスタ３０）のダメージ回復のために、水素中で熱
処理を施しておく。この熱処理を強誘電体トランジスタ
の形成前に施しておくことで、強誘電体特性が劣化する
ことを防ぐことができる。
【０１５８】次に、層間絶縁膜２８の上に、第１導電層
６６、第２導電層６８、強誘電体層７０、第１絶縁層７
２および半導体層７４を順次に積層する工程につき、図
１４（Ａ）を参照して説明する。
６６、第２導電層６８、強誘電体層７０、第１絶縁層７
２および半導体層７４を順次に積層する工程につき、図
１４（Ａ）を参照して説明する。
【０１５９】先ず、第１工程において、層間絶縁膜２８
の上に第１導電層６６を形成する。このため、層間絶縁
膜２８の上面に、スパッタ法によって０．１μｍの均一
の膜厚のＷ層を第１導電層６６として成膜する。このＷ
層は、ゲート抵抗を低減させる働きをする。
の上に第１導電層６６を形成する。このため、層間絶縁
膜２８の上面に、スパッタ法によって０．１μｍの均一
の膜厚のＷ層を第１導電層６６として成膜する。このＷ
層は、ゲート抵抗を低減させる働きをする。
【０１６０】また、第１導電層６６の上に第２導電層６
８を形成する。このため、第１導電層６６の上面に、ス
パッタ法によって０．１μｍの膜厚のＩｒＯ2 層を第２
導電層６８として成膜する。このＩｒＯ2 層は、強誘電
体層を成膜するための下地として使用される。
８を形成する。このため、第１導電層６６の上面に、ス
パッタ法によって０．１μｍの膜厚のＩｒＯ2 層を第２
導電層６８として成膜する。このＩｒＯ2 層は、強誘電
体層を成膜するための下地として使用される。
【０１６１】次に、第２工程において、第１導電層６６
の上に、つまり第２導電層６８の上に強誘電体層７０を
形成する。ここでは、第２導電層６８の上面に、ゾルゲ
ル法によって０．４μｍの膜厚のＳｒＢｉ2 Ｔａ2 Ｏ9
層を強誘電体層７０として成膜する。このため、第２導
電層６８の上面に、強誘電体材料を含んだ原料溶液をス
ピンコートする。続いて、４５０℃の温度の熱処理を施
して有機成分の除去を行い、８００℃の温度で本焼成を
行って結晶化させる。
の上に、つまり第２導電層６８の上に強誘電体層７０を
形成する。ここでは、第２導電層６８の上面に、ゾルゲ
ル法によって０．４μｍの膜厚のＳｒＢｉ2 Ｔａ2 Ｏ9
層を強誘電体層７０として成膜する。このため、第２導
電層６８の上面に、強誘電体材料を含んだ原料溶液をス
ピンコートする。続いて、４５０℃の温度の熱処理を施
して有機成分の除去を行い、８００℃の温度で本焼成を
行って結晶化させる。
【０１６２】次に、第３工程において、強誘電体層７０
の上に第１絶縁層７２を形成する。このため、強誘電体
層７０の上面に、０．０５μｍの膜厚のＴａ2 Ｏ5 層を
第１絶縁層７２として成膜する。ここでは、このＴａ2
Ｏ5 層を、Ｔａターゲットを用いて、ＡｒガスおよびＯ
2 ガスの混合ガスによる反応性スパッタによって成膜を
行う。
の上に第１絶縁層７２を形成する。このため、強誘電体
層７０の上面に、０．０５μｍの膜厚のＴａ2 Ｏ5 層を
第１絶縁層７２として成膜する。ここでは、このＴａ2
Ｏ5 層を、Ｔａターゲットを用いて、ＡｒガスおよびＯ
2 ガスの混合ガスによる反応性スパッタによって成膜を
行う。
【０１６３】この第１絶縁層７２はゲート絶縁膜として
機能させるため、高誘電体材料で形成しておくのが好ま
しい。この実施の形態で用いたＴａ2 Ｏ5 層は比誘電率
（ε）が２５であって、すなわち高誘電体材料である。
他にも、この第１絶縁層７２としては、例えば、ＺｒＯ
2 （ε＝２２）、ＨｆＯ2 （ε＝２２）、Ｓｉ3 Ｎ
4（ε＝７）などを用いて膜形成してもよいし、例え
ば、これら材料を適当に組み合わせた混合材料でもって
形成してもよい。このように、通常多用されるＳｉＯ2
（ε＝４）よりも比誘電率の高い材料を用いてゲート絶
縁膜を形成している。従って、本構造では、既存の素子
の場合と比べて大きな電圧が強誘電体膜に印加されるよ
うにできる。
機能させるため、高誘電体材料で形成しておくのが好ま
しい。この実施の形態で用いたＴａ2 Ｏ5 層は比誘電率
（ε）が２５であって、すなわち高誘電体材料である。
他にも、この第１絶縁層７２としては、例えば、ＺｒＯ
2 （ε＝２２）、ＨｆＯ2 （ε＝２２）、Ｓｉ3 Ｎ
4（ε＝７）などを用いて膜形成してもよいし、例え
ば、これら材料を適当に組み合わせた混合材料でもって
形成してもよい。このように、通常多用されるＳｉＯ2
（ε＝４）よりも比誘電率の高い材料を用いてゲート絶
縁膜を形成している。従って、本構造では、既存の素子
の場合と比べて大きな電圧が強誘電体膜に印加されるよ
うにできる。
【０１６４】尚、第１絶縁層７２を形成した後、第１絶
縁層７２の欠陥の除去を図る工程を行う。ここでは、酸
素中で５００℃の温度の熱処理を施して、成膜したＴａ
2 Ｏ5 層内の欠陥を少なくさせる。これによって、電荷
トラップ密度を減少させることができる。
縁層７２の欠陥の除去を図る工程を行う。ここでは、酸
素中で５００℃の温度の熱処理を施して、成膜したＴａ
2 Ｏ5 層内の欠陥を少なくさせる。これによって、電荷
トラップ密度を減少させることができる。
【０１６５】次に、第４工程において、第１絶縁層７２
の上に半導体層７４を形成する。ここでは、第１絶縁層
７２の上面に、半導体層７４としてのポリＳｉ層を形成
する。このため、このポリＳｉ層を、基板温度を６００
℃にした状態で、ＳｉＨ4 ガスおよびＨ2 ガスの混合ガ
スを原料ガスに用いたプラズマＣＶＤによって成膜す
る。これによって、膜厚が０．４μｍのポリＳｉ層が形
成される。
の上に半導体層７４を形成する。ここでは、第１絶縁層
７２の上面に、半導体層７４としてのポリＳｉ層を形成
する。このため、このポリＳｉ層を、基板温度を６００
℃にした状態で、ＳｉＨ4 ガスおよびＨ2 ガスの混合ガ
スを原料ガスに用いたプラズマＣＶＤによって成膜す
る。これによって、膜厚が０．４μｍのポリＳｉ層が形
成される。
【０１６６】半導体層７４まで積層した後、ゲート部の
パターニングを行うためのＳｉＯ2マスク７６を半導体
層７４の上面に形成する。ＳｉＯ2 膜は、基板温度を３
５０℃にして、ＳｉＨ4 ガスおよびＮ2 Ｏガスの混合ガ
スを原料ガスに用いたプラズマＣＶＤによって成膜する
ことができる。このＳｉＯ2 膜の膜厚は、適当な膜厚例
えば０．８μｍにしてある。そして、通常のフォトリソ
グラフィ工程およびドライエッチング工程によって、Ｓ
ｉＯ2 マスク７６を形成する。この実施の形態では、こ
のＳｉＯ2 マスク７６を、第１スルーホール４６の上方
の領域に位置するように設ける。
パターニングを行うためのＳｉＯ2マスク７６を半導体
層７４の上面に形成する。ＳｉＯ2 膜は、基板温度を３
５０℃にして、ＳｉＨ4 ガスおよびＮ2 Ｏガスの混合ガ
スを原料ガスに用いたプラズマＣＶＤによって成膜する
ことができる。このＳｉＯ2 膜の膜厚は、適当な膜厚例
えば０．８μｍにしてある。そして、通常のフォトリソ
グラフィ工程およびドライエッチング工程によって、Ｓ
ｉＯ2 マスク７６を形成する。この実施の形態では、こ
のＳｉＯ2 マスク７６を、第１スルーホール４６の上方
の領域に位置するように設ける。
【０１６７】次に、ＳｉＯ2 マスク７６のパタンを、積
層した半導体層７４、第１絶縁層７２、強誘電体層７
０、第２導電層６８および第１導電層６６に対して、順
次に転写してゆく工程につき、図１４（Ｂ）を参照して
説明する。
層した半導体層７４、第１絶縁層７２、強誘電体層７
０、第２導電層６８および第１導電層６６に対して、順
次に転写してゆく工程につき、図１４（Ｂ）を参照して
説明する。
【０１６８】この実施の形態では、この転写作業を、Ｓ
ｉＯ2 マスク７６を用いたドライエッチングにより、一
括して行う。つまり、半導体層７４を整形してゲート領
域にチャネル層２０を形成する第５工程と、第１絶縁層
７２を整形してゲート絶縁膜１４を形成する第６工程
と、強誘電体層７０を整形して強誘電体膜１２を形成す
る第７工程と、第１導電層６６を整形してゲート電極１
０を形成する第８工程とを一括して行う。尚、上述した
第７工程と第８工程との間には、第２絶縁層６８を整形
して下側導電層２４を形成する工程が、この転写作業に
含まれている。この転写作業のためのドライエッチング
は、Ｃｌ2 ガスおよびＡｒガスの混合ガスを用いて、１
３．５６ＭＨｚの高周波電力によりプラズマを発生させ
て行っている。
ｉＯ2 マスク７６を用いたドライエッチングにより、一
括して行う。つまり、半導体層７４を整形してゲート領
域にチャネル層２０を形成する第５工程と、第１絶縁層
７２を整形してゲート絶縁膜１４を形成する第６工程
と、強誘電体層７０を整形して強誘電体膜１２を形成す
る第７工程と、第１導電層６６を整形してゲート電極１
０を形成する第８工程とを一括して行う。尚、上述した
第７工程と第８工程との間には、第２絶縁層６８を整形
して下側導電層２４を形成する工程が、この転写作業に
含まれている。この転写作業のためのドライエッチング
は、Ｃｌ2 ガスおよびＡｒガスの混合ガスを用いて、１
３．５６ＭＨｚの高周波電力によりプラズマを発生させ
て行っている。
【０１６９】上述した第５工程では、ＳｉＯ2 マスク７
６が第１スルーホール４６の上方の位置に設けられてい
るので、ゲート領域が第１スルーホール４６の上方の領
域として画成される。つまり、チャネル層２０が第１ス
ルーホール４６の上方の領域に形成される。また、上述
したように、ＳｉＯ2 マスク７６のパタンが順次に下層
に転写されるので、以上説明した工程によって、ゲート
電極１０、下側導電層２４、強誘電体膜１２およびゲー
ト絶縁膜１４からなるゲート部２２とチャネル層２０と
が上述したゲート領域に形成される。
６が第１スルーホール４６の上方の位置に設けられてい
るので、ゲート領域が第１スルーホール４６の上方の領
域として画成される。つまり、チャネル層２０が第１ス
ルーホール４６の上方の領域に形成される。また、上述
したように、ＳｉＯ2 マスク７６のパタンが順次に下層
に転写されるので、以上説明した工程によって、ゲート
電極１０、下側導電層２４、強誘電体膜１２およびゲー
ト絶縁膜１４からなるゲート部２２とチャネル層２０と
が上述したゲート領域に形成される。
【０１７０】また、第１スルーホール４６内には導電体
プラグが埋め込まれており、この導電体プラグが第１配
線４２に接続されている。従って、上述した工程によっ
て、自動的に第１配線４２に接続されたゲート電極１０
が形成される。しかも、このゲート部２２のパターニン
グによって、ゲート領域以外の余分な第１導電層６６部
分が除去され、層間絶縁膜２８の上面が露出する。従っ
て、ゲート電極１０と第２配線４４とが分離されるので
好適である。
プラグが埋め込まれており、この導電体プラグが第１配
線４２に接続されている。従って、上述した工程によっ
て、自動的に第１配線４２に接続されたゲート電極１０
が形成される。しかも、このゲート部２２のパターニン
グによって、ゲート領域以外の余分な第１導電層６６部
分が除去され、層間絶縁膜２８の上面が露出する。従っ
て、ゲート電極１０と第２配線４４とが分離されるので
好適である。
【０１７１】次に、第８工程に続けて、ゲート部２２お
よびチャネル層２０の側面に接触する上側絶縁膜５０を
層間絶縁膜２８の上に形成する工程につき、図１５
（Ａ）および図１５（Ｂ）を参照して説明する。
よびチャネル層２０の側面に接触する上側絶縁膜５０を
層間絶縁膜２８の上に形成する工程につき、図１５
（Ａ）および図１５（Ｂ）を参照して説明する。
【０１７２】先ず、ゲート部２２およびチャネル層２０
の側面および上面を覆う第２絶縁層７８を層間絶縁膜２
８の上に形成する。このため、プラズマＣＶＤ法によっ
て、残存したＳｉＯ2 マスク７６を含めたウエハ全面に
第２絶縁層７８としてのＳｉＯ2 層を形成する。このプ
ラズマＣＶＤは、基板温度を３５０℃にした状態で、原
料ガスとしてＳｉＨ4 ガスおよびＮ2 Ｏガスの混合ガス
を用いて行う。この結果、膜厚が０．４μｍのＳｉＯ2
層が形成される（図１５（Ａ））。
の側面および上面を覆う第２絶縁層７８を層間絶縁膜２
８の上に形成する。このため、プラズマＣＶＤ法によっ
て、残存したＳｉＯ2 マスク７６を含めたウエハ全面に
第２絶縁層７８としてのＳｉＯ2 層を形成する。このプ
ラズマＣＶＤは、基板温度を３５０℃にした状態で、原
料ガスとしてＳｉＨ4 ガスおよびＮ2 Ｏガスの混合ガス
を用いて行う。この結果、膜厚が０．４μｍのＳｉＯ2
層が形成される（図１５（Ａ））。
【０１７３】次に、第２絶縁層７８をチャネル層２０の
上面が露出するまで研磨して上側絶縁膜５０を形成す
る。第２絶縁層７８の研磨は、化学的機械研磨（Chemic
al Mechanical Polishing ：ＣＭＰ）法によって行っ
た。この研磨により、第２絶縁層７８は整形されて上側
絶縁膜５０となる。この研磨はチャネル層２０の上面が
露出するまで行われるので、チャネル層２０と接触する
部分の上側絶縁膜５０の高さがチャネル層２０の上面と
一致するようにできる。
上面が露出するまで研磨して上側絶縁膜５０を形成す
る。第２絶縁層７８の研磨は、化学的機械研磨（Chemic
al Mechanical Polishing ：ＣＭＰ）法によって行っ
た。この研磨により、第２絶縁層７８は整形されて上側
絶縁膜５０となる。この研磨はチャネル層２０の上面が
露出するまで行われるので、チャネル層２０と接触する
部分の上側絶縁膜５０の高さがチャネル層２０の上面と
一致するようにできる。
【０１７４】次に、上側絶縁膜５０の第２スルーホール
４８を含む領域に第３スルーホール５２を形成する（図
１６（Ａ））。このため、上側絶縁膜５０の上面にレジ
スト８０を成膜して、このレジスト８０をフォトリソグ
ラフィによって加工する。そして、レジスト８０をマス
クとして用いたドライエッチングによって上側絶縁膜５
０の加工を行うことにより、第３スルーホール５２を形
成する。第３スルーホール５２からは、第２スルーホー
ル４８に埋め込んだ導電体プラグ（第２配線４４）の一
部が上側絶縁膜５０の上面に導出されるように加工を施
す。また、レジスト８０は除去しておく。
４８を含む領域に第３スルーホール５２を形成する（図
１６（Ａ））。このため、上側絶縁膜５０の上面にレジ
スト８０を成膜して、このレジスト８０をフォトリソグ
ラフィによって加工する。そして、レジスト８０をマス
クとして用いたドライエッチングによって上側絶縁膜５
０の加工を行うことにより、第３スルーホール５２を形
成する。第３スルーホール５２からは、第２スルーホー
ル４８に埋め込んだ導電体プラグ（第２配線４４）の一
部が上側絶縁膜５０の上面に導出されるように加工を施
す。また、レジスト８０は除去しておく。
【０１７５】次に、第９工程において、チャネル層２０
の上に第１および第２主電極１６および１８を形成す
る。このため、第３スルーホール５２を形成した上側絶
縁膜５０の上にポリＳｉ層８２を成膜する（図１６
（Ｂ））。このポリＳｉ層８２は、基板温度を５００℃
として、原料ガスとしてＳｉＨ4 ガス、ＰＨ3 ガスおよ
びＨ2 ガスの混合ガスを用いたプラズマＣＶＤによって
成膜する。この製造例では、ポリＳｉ層８２の膜厚を
０．４μｍとした。
の上に第１および第２主電極１６および１８を形成す
る。このため、第３スルーホール５２を形成した上側絶
縁膜５０の上にポリＳｉ層８２を成膜する（図１６
（Ｂ））。このポリＳｉ層８２は、基板温度を５００℃
として、原料ガスとしてＳｉＨ4 ガス、ＰＨ3 ガスおよ
びＨ2 ガスの混合ガスを用いたプラズマＣＶＤによって
成膜する。この製造例では、ポリＳｉ層８２の膜厚を
０．４μｍとした。
【０１７６】そして、通常のレジスト成膜、フォトリソ
グラフィおよびドライエッチングの手順に従ってポリＳ
ｉ層８２の加工を行う。これによって、第１主電極１６
および第２主電極１８が形成される（図１および図
３）。
グラフィおよびドライエッチングの手順に従ってポリＳ
ｉ層８２の加工を行う。これによって、第１主電極１６
および第２主電極１８が形成される（図１および図
３）。
【０１７７】第１および第２主電極１６および１８の形
成後の工程は、既存のＬＳＩの作成フローと同様に行
う。先ず、第１および第２主電極１６および１８が形成
された上側絶縁膜５０の上に層間絶縁膜５４を形成する
（図３）。そして、層間絶縁膜５４の所定の位置にスル
ーホールを形成してからＡｌ合金膜などを堆積させる。
このＡｌ合金膜を加工することによりＡｌ配線５６を形
成する（図３）。最後に、ウエハ上面を表面保護層５８
で覆って保護する（図３）。
成後の工程は、既存のＬＳＩの作成フローと同様に行
う。先ず、第１および第２主電極１６および１８が形成
された上側絶縁膜５０の上に層間絶縁膜５４を形成する
（図３）。そして、層間絶縁膜５４の所定の位置にスル
ーホールを形成してからＡｌ合金膜などを堆積させる。
このＡｌ合金膜を加工することによりＡｌ配線５６を形
成する（図３）。最後に、ウエハ上面を表面保護層５８
で覆って保護する（図３）。
【０１７８】以上説明した製法によれば、強誘電体層７
０を形成した後は６００℃より大きな温度で熱処理を施
す工程が無い。このように、第１構造の強誘電体トラン
ジスタを低温プロセスによって形成することができるの
で、強誘電体膜１２の熱履歴を少なくすることができ
る。従って、熱処理によって強誘電体膜１２に生じる応
力などの問題を回避できることから、強誘電体特性（分
極反転特性）が劣化しない。また、低温処理であるた
め、強誘電体膜１２の構成元素の外方拡散が生じること
もない。従って、Ｓｉ基板上に形成した選択トランジス
タ３０などの特性が劣化しない。
０を形成した後は６００℃より大きな温度で熱処理を施
す工程が無い。このように、第１構造の強誘電体トラン
ジスタを低温プロセスによって形成することができるの
で、強誘電体膜１２の熱履歴を少なくすることができ
る。従って、熱処理によって強誘電体膜１２に生じる応
力などの問題を回避できることから、強誘電体特性（分
極反転特性）が劣化しない。また、低温処理であるた
め、強誘電体膜１２の構成元素の外方拡散が生じること
もない。従って、Ｓｉ基板上に形成した選択トランジス
タ３０などの特性が劣化しない。
【０１７９】尚、第４工程において、第１絶縁層７２の
上にアモルファスＳｉ層を半導体層７４として成膜する
ときは、基板温度を３００℃として、原料ガスとしてＳ
ｉＨ4 ガスおよびＨ2 ガスの混合ガスを用いたプラズマ
ＣＶＤによって形成できる。従って、この場合には、さ
らに低温度のプロセスによって形成が可能である。よっ
て、強誘電体特性が劣化しない。さらに、通常はアモル
ファスＳｉおよびＴａ2 Ｏ5 の界面にはＳｉＯ2 が形成
されやすいが、この製法によれば、低温プロセスで形成
が行えるので、チャネル層２０およびゲート絶縁膜１４
間にＳｉＯ2 が形成されない。従って、高誘電率が維持
できる。
上にアモルファスＳｉ層を半導体層７４として成膜する
ときは、基板温度を３００℃として、原料ガスとしてＳ
ｉＨ4 ガスおよびＨ2 ガスの混合ガスを用いたプラズマ
ＣＶＤによって形成できる。従って、この場合には、さ
らに低温度のプロセスによって形成が可能である。よっ
て、強誘電体特性が劣化しない。さらに、通常はアモル
ファスＳｉおよびＴａ2 Ｏ5 の界面にはＳｉＯ2 が形成
されやすいが、この製法によれば、低温プロセスで形成
が行えるので、チャネル層２０およびゲート絶縁膜１４
間にＳｉＯ2 が形成されない。従って、高誘電率が維持
できる。
【０１８０】［第２構造の製法の実施の形態］次に、第
２構造の製法につき、図１７を参照して説明する。ここ
で、各図は、図５のＩ−Ｉ線上の断面に対応する切り口
の図である。
２構造の製法につき、図１７を参照して説明する。ここ
で、各図は、図５のＩ−Ｉ線上の断面に対応する切り口
の図である。
【０１８１】この方法は、既に説明した第１構造の製造
方法（以下、単に第１製法と略称する。）とは、新たに
２つの工程が追加される点が異なるだけであり、他の工
程は実質的に同一であるので、この追加される工程につ
き主として説明する。
方法（以下、単に第１製法と略称する。）とは、新たに
２つの工程が追加される点が異なるだけであり、他の工
程は実質的に同一であるので、この追加される工程につ
き主として説明する。
【０１８２】この実施の形態では、上述した第２および
第３工程間において、強誘電体層７０の上に第３導電層
８４を形成する（図１７（Ａ））。このため、強誘電体
層７０を成膜した後に、この強誘電体層７０の上面にス
パッタ法によって０．１μｍの膜厚のＩｒＯ2 層を第３
導電層８４として成膜する。このＩｒＯ2 層は、この素
子形成プロセスで行われる熱処理によって強誘電体層７
０が劣化してしまうのを防ぐ働きをする。
第３工程間において、強誘電体層７０の上に第３導電層
８４を形成する（図１７（Ａ））。このため、強誘電体
層７０を成膜した後に、この強誘電体層７０の上面にス
パッタ法によって０．１μｍの膜厚のＩｒＯ2 層を第３
導電層８４として成膜する。このＩｒＯ2 層は、この素
子形成プロセスで行われる熱処理によって強誘電体層７
０が劣化してしまうのを防ぐ働きをする。
【０１８３】また、第３工程においては、この第３導電
層８４の上に第１絶縁層７２を形成する。
層８４の上に第１絶縁層７２を形成する。
【０１８４】さらに、第６および第７工程間において、
第３導電層８４を整形して上側導電層６０を形成する
（図１７（Ｂ））。この整形は、上述した転写作業によ
って、他の層とともに一括して行われる。この結果、上
側導電層６０を含んだゲート部２２が形成される。
第３導電層８４を整形して上側導電層６０を形成する
（図１７（Ｂ））。この整形は、上述した転写作業によ
って、他の層とともに一括して行われる。この結果、上
側導電層６０を含んだゲート部２２が形成される。
【０１８５】［第３構造の製法の実施の形態］次に、第
３構造の製法につき、図１８を参照して説明する。ここ
で、各図は、図２のＩ−Ｉ線上の断面に対応する切り口
の図である。
３構造の製法につき、図１８を参照して説明する。ここ
で、各図は、図２のＩ−Ｉ線上の断面に対応する切り口
の図である。
【０１８６】この方法は、既に説明した第１製法とは、
新たに２つの工程が追加される点が異なるだけであり、
他の工程は実質的に同一であるので、この追加される工
程につき主として説明する。
新たに２つの工程が追加される点が異なるだけであり、
他の工程は実質的に同一であるので、この追加される工
程につき主として説明する。
【０１８７】この実施の形態では、上述した第３および
第４工程間に、半導体層７４に比べて酸化物の生成自由
エネルギが小さい酸化金属層８６を第１絶縁層７２の上
に成膜する（図１８（Ａ））。この酸化金属層８６とし
てのＺｒＯ2 層を、Ｚｒターゲットを用いて、Ａｒガス
およびＯ2 ガスの混合ガスによる反応性スパッタにより
成膜する。この実施の形態では、このＺｒＯ2 層が０．
０１μｍの均一の膜厚となるように形成した。
第４工程間に、半導体層７４に比べて酸化物の生成自由
エネルギが小さい酸化金属層８６を第１絶縁層７２の上
に成膜する（図１８（Ａ））。この酸化金属層８６とし
てのＺｒＯ2 層を、Ｚｒターゲットを用いて、Ａｒガス
およびＯ2 ガスの混合ガスによる反応性スパッタにより
成膜する。この実施の形態では、このＺｒＯ2 層が０．
０１μｍの均一の膜厚となるように形成した。
【０１８８】次に、第４工程においては、この酸化金属
層８６の上に半導体層７４としてのポリＳｉ層を形成す
る。上述したように、このポリＳｉ層の成膜は６００℃
程度の高温度環境の下で行われる。このため、従来は第
１絶縁層７２として形成したＴａ2 Ｏ5 層がＳｉによっ
て還元されてしまいチャネル層２０にＳｉＯ2 が形成さ
れることが危惧されていた。これに対して、この製法に
よれば、第１絶縁層７２の上側を酸化金属層８６で覆っ
ておくため、Ｓｉによって第１絶縁層７２が還元されて
しまうことがない。また、酸化金属層８６は、半導体層
７４に比べて酸化物の生成自由エネルギが小さいので、
Ｓｉによって酸化金属層８６が還元されてしまうことも
ない。従って、チャネル層２０にＳｉＯ2 が形成されな
いようにできるので、ゲート部２２全体の誘電率が低下
してしまうのを防ぐことができる。
層８６の上に半導体層７４としてのポリＳｉ層を形成す
る。上述したように、このポリＳｉ層の成膜は６００℃
程度の高温度環境の下で行われる。このため、従来は第
１絶縁層７２として形成したＴａ2 Ｏ5 層がＳｉによっ
て還元されてしまいチャネル層２０にＳｉＯ2 が形成さ
れることが危惧されていた。これに対して、この製法に
よれば、第１絶縁層７２の上側を酸化金属層８６で覆っ
ておくため、Ｓｉによって第１絶縁層７２が還元されて
しまうことがない。また、酸化金属層８６は、半導体層
７４に比べて酸化物の生成自由エネルギが小さいので、
Ｓｉによって酸化金属層８６が還元されてしまうことも
ない。従って、チャネル層２０にＳｉＯ2 が形成されな
いようにできるので、ゲート部２２全体の誘電率が低下
してしまうのを防ぐことができる。
【０１８９】尚、酸化金属層８６の成膜後、この酸化金
属層８６の欠陥の除去を図る。このため、酸素中で５０
０℃の温度の熱処理を行う。この熱処理により、ＺｒＯ
2 層だけでなくＴａ2 Ｏ5 層の欠陥の除去も図ることが
可能である。この結果、ＺｒＯ2 層およびＴａ2 Ｏ5 層
における電荷トラップ密度を減少させることができる。
属層８６の欠陥の除去を図る。このため、酸素中で５０
０℃の温度の熱処理を行う。この熱処理により、ＺｒＯ
2 層だけでなくＴａ2 Ｏ5 層の欠陥の除去も図ることが
可能である。この結果、ＺｒＯ2 層およびＴａ2 Ｏ5 層
における電荷トラップ密度を減少させることができる。
【０１９０】さらに、上述した第５および第６工程間に
おいて、酸化金属層８６を整形する。この整形は、上述
した転写作業によって、他の層とともに一括して行われ
る。この結果、酸化金属層６２が形成される（図１８
（Ｂ））。
おいて、酸化金属層８６を整形する。この整形は、上述
した転写作業によって、他の層とともに一括して行われ
る。この結果、酸化金属層６２が形成される（図１８
（Ｂ））。
【０１９１】以上説明したように、この方法によれば、
第１製法でのメリットに加え、第１絶縁層７２の還元を
防ぐことができるという効果を奏する。このため、強誘
電体特性の劣化を防ぐことができる。
第１製法でのメリットに加え、第１絶縁層７２の還元を
防ぐことができるという効果を奏する。このため、強誘
電体特性の劣化を防ぐことができる。
【０１９２】尚、半導体層７４としてアモルファスＳｉ
を用いた場合にも、酸化金属層８６を例えばＺｒＯ2 層
として形成しておけば、第１絶縁層７２の還元を防ぐこ
とができる。
を用いた場合にも、酸化金属層８６を例えばＺｒＯ2 層
として形成しておけば、第１絶縁層７２の還元を防ぐこ
とができる。
【０１９３】また、この第３構造の場合には、ＺｒＯ2
層を高誘電体層として用いることができるので、ゲート
絶縁膜１４としてのＴａ2 Ｏ5 層を設けなくてもよい。
層を高誘電体層として用いることができるので、ゲート
絶縁膜１４としてのＴａ2 Ｏ5 層を設けなくてもよい。
【０１９４】［第４構造の製法の実施の形態］次に、第
４構造の製法につき、図１９を参照して説明する。ここ
で、各図は、図５のＩ−Ｉ線上の断面に対応する切り口
の図である。
４構造の製法につき、図１９を参照して説明する。ここ
で、各図は、図５のＩ−Ｉ線上の断面に対応する切り口
の図である。
【０１９５】この方法は、既に説明した第１製法とは、
新たに４つの工程が追加される点が異なるだけであり、
他の工程は実質的に同一であるので、この追加される工
程につき主として説明する。
新たに４つの工程が追加される点が異なるだけであり、
他の工程は実質的に同一であるので、この追加される工
程につき主として説明する。
【０１９６】この実施の形態では、上述した第２および
第３工程間において、強誘電体層７０の上に第３導電層
８４を形成する（図１９（Ａ））。このため、強誘電体
層７０を成膜した後に、この強誘電体層７０の上面に、
スパッタ法によって０．１μｍの膜厚のＩｒＯ2 層を第
３導電層８４として成膜する。このＩｒＯ2 層は、この
素子形成プロセスで行われる熱処理によって強誘電体層
７０が劣化してしまうのを防ぐ働きをする。
第３工程間において、強誘電体層７０の上に第３導電層
８４を形成する（図１９（Ａ））。このため、強誘電体
層７０を成膜した後に、この強誘電体層７０の上面に、
スパッタ法によって０．１μｍの膜厚のＩｒＯ2 層を第
３導電層８４として成膜する。このＩｒＯ2 層は、この
素子形成プロセスで行われる熱処理によって強誘電体層
７０が劣化してしまうのを防ぐ働きをする。
【０１９７】また、第３工程においては、この第３導電
層８４の上に第１絶縁層７２を形成する。
層８４の上に第１絶縁層７２を形成する。
【０１９８】また、この実施の形態では、上述した第３
および第４工程間に、半導体層７４に比べて酸化物の生
成自由エネルギが小さい酸化金属層８６を第１絶縁層７
２の上に成膜する（図１９（Ａ））。この酸化金属層８
６としてのＺｒＯ2 層を、Ｚｒターゲットを用いて、Ａ
ｒガスおよびＯ2 ガスの混合ガスによる反応性スパッタ
により成膜する。この実施の形態では、このＺｒＯ2 層
が０．０１μｍの均一の膜厚となるように形成した。
および第４工程間に、半導体層７４に比べて酸化物の生
成自由エネルギが小さい酸化金属層８６を第１絶縁層７
２の上に成膜する（図１９（Ａ））。この酸化金属層８
６としてのＺｒＯ2 層を、Ｚｒターゲットを用いて、Ａ
ｒガスおよびＯ2 ガスの混合ガスによる反応性スパッタ
により成膜する。この実施の形態では、このＺｒＯ2 層
が０．０１μｍの均一の膜厚となるように形成した。
【０１９９】次に、第４工程においては、この酸化金属
層８６の上に半導体層７４としてのポリＳｉ層を形成す
る。従って、この製法によれば、第１絶縁層７２の上側
を酸化金属層８６で覆っておくため、Ｓｉによって第１
絶縁層７２が還元されてしまうことがない。また、酸化
金属層８６は、半導体層７４に比べて酸化物の生成自由
エネルギが小さいので、Ｓｉによって酸化金属層８６が
還元されてしまうこともない。従って、ＳｉＯ2 が形成
されないので、ゲート部２２全体の誘電率が低下してし
まうことがない。
層８６の上に半導体層７４としてのポリＳｉ層を形成す
る。従って、この製法によれば、第１絶縁層７２の上側
を酸化金属層８６で覆っておくため、Ｓｉによって第１
絶縁層７２が還元されてしまうことがない。また、酸化
金属層８６は、半導体層７４に比べて酸化物の生成自由
エネルギが小さいので、Ｓｉによって酸化金属層８６が
還元されてしまうこともない。従って、ＳｉＯ2 が形成
されないので、ゲート部２２全体の誘電率が低下してし
まうことがない。
【０２００】尚、酸化金属層８６の成膜後、この酸化金
属層８６の欠陥の除去を図る。このため、酸素中で５０
０℃の温度の熱処理を行う。この熱処理により、ＺｒＯ
2 層だけでなくＴａ2 Ｏ5 層の欠陥の除去も図ることが
可能である。この結果、ＺｒＯ2 層およびＴａ2 Ｏ5 層
における電荷トラップ密度を減少させることができる。
属層８６の欠陥の除去を図る。このため、酸素中で５０
０℃の温度の熱処理を行う。この熱処理により、ＺｒＯ
2 層だけでなくＴａ2 Ｏ5 層の欠陥の除去も図ることが
可能である。この結果、ＺｒＯ2 層およびＴａ2 Ｏ5 層
における電荷トラップ密度を減少させることができる。
【０２０１】さらに、上述した第５および第６工程間に
おいて、酸化金属層８６を整形する。この整形は、上述
した転写作業によって、他の層とともに一括して行われ
る。この結果、酸化金属層６２が形成される（図１９
（Ｂ））。
おいて、酸化金属層８６を整形する。この整形は、上述
した転写作業によって、他の層とともに一括して行われ
る。この結果、酸化金属層６２が形成される（図１９
（Ｂ））。
【０２０２】さらに、第６および第７工程間において、
第３導電層８４を整形して上側導電層６０を形成する
（図１９（Ｂ））。この整形は、上述した転写作業によ
って、他の層とともに一括して行われる。この結果、上
側導電層６０を含んだゲート部２２が形成される。
第３導電層８４を整形して上側導電層６０を形成する
（図１９（Ｂ））。この整形は、上述した転写作業によ
って、他の層とともに一括して行われる。この結果、上
側導電層６０を含んだゲート部２２が形成される。
【０２０３】以上説明したように、この方法によれば、
第１製法でのメリットに加え、第１絶縁層７２の還元を
防ぐことができるという効果を奏する。このため、強誘
電体特性の劣化を防ぐことができる。
第１製法でのメリットに加え、第１絶縁層７２の還元を
防ぐことができるという効果を奏する。このため、強誘
電体特性の劣化を防ぐことができる。
【０２０４】尚、半導体層７４としてアモルファスＳｉ
を用いた場合にも、酸化金属層８６を例えばＺｒＯ2 層
として形成しておけば、第１絶縁層７２の還元を防ぐこ
とができる。
を用いた場合にも、酸化金属層８６を例えばＺｒＯ2 層
として形成しておけば、第１絶縁層７２の還元を防ぐこ
とができる。
【０２０５】また、この第４構造の場合には、ＺｒＯ2
層を高誘電体層として用いることができるので、ゲート
絶縁膜１４としてのＴａ2 Ｏ5 層を設けなくてもよい。
層を高誘電体層として用いることができるので、ゲート
絶縁膜１４としてのＴａ2 Ｏ5 層を設けなくてもよい。
【０２０６】
【発明の効果】上述した説明からも明らかなように、こ
の発明の強誘電体トランジスタによれば、ゲート電極、
強誘電体膜およびゲート絶縁膜をこの順序で積層して有
するゲート部を具え、ゲート絶縁膜の上にチャネル層を
具えており、チャネル層の上に第１および第２主電極を
具えていて、チャネル層がチャネルとして使用される。
本構造では、熱処理による強誘電体の構成元素の拡散を
防止でき、配線の簡略化および素子制御の容易化が図
れ、微細化に適している。従って、この発明の素子は、
集積回路の高密度化および高速化など、回路の高性能化
に非常に有効である。
の発明の強誘電体トランジスタによれば、ゲート電極、
強誘電体膜およびゲート絶縁膜をこの順序で積層して有
するゲート部を具え、ゲート絶縁膜の上にチャネル層を
具えており、チャネル層の上に第１および第２主電極を
具えていて、チャネル層がチャネルとして使用される。
本構造では、熱処理による強誘電体の構成元素の拡散を
防止でき、配線の簡略化および素子制御の容易化が図
れ、微細化に適している。従って、この発明の素子は、
集積回路の高密度化および高速化など、回路の高性能化
に非常に有効である。
【０２０７】また、この発明によれば、ゲート絶縁膜を
酸化タンタル（Ｔａ2 Ｏ5 ）、酸化ジルコニウム（Ｚｒ
Ｏ2 ）、酸化ハフニウム（ＨｆＯ2 ）、窒化シリコン
（Ｓｉ3 Ｎ4 ）、酸化セリウム（ＣｅＯ2 ）およびバリ
ウムストロンチウムチタネイト（Ｂａx Ｓｒ1-x ＴｉＯ
3 ）（ｘは正の整数）の中から選ばれたいずれか１つの
材料、あるいは、これらから任意に選択した複数の材料
の組合せで構成してある。これら材料は、いずれも、通
常のゲート絶縁膜として用いられる酸化シリコン（Ｓｉ
Ｏ2 ）に比べて比誘電率が大きい。従って、強誘電体膜
に印加される電圧を従来に比べて高めることが可能であ
る。
酸化タンタル（Ｔａ2 Ｏ5 ）、酸化ジルコニウム（Ｚｒ
Ｏ2 ）、酸化ハフニウム（ＨｆＯ2 ）、窒化シリコン
（Ｓｉ3 Ｎ4 ）、酸化セリウム（ＣｅＯ2 ）およびバリ
ウムストロンチウムチタネイト（Ｂａx Ｓｒ1-x ＴｉＯ
3 ）（ｘは正の整数）の中から選ばれたいずれか１つの
材料、あるいは、これらから任意に選択した複数の材料
の組合せで構成してある。これら材料は、いずれも、通
常のゲート絶縁膜として用いられる酸化シリコン（Ｓｉ
Ｏ2 ）に比べて比誘電率が大きい。従って、強誘電体膜
に印加される電圧を従来に比べて高めることが可能であ
る。
【０２０８】この発明によれば、ゲート部は、ゲート絶
縁膜と強誘電体膜との間に上側導電層を有している。こ
の上側導電層により、熱処理によって強誘電体膜が劣化
するのを防ぐことができる。
縁膜と強誘電体膜との間に上側導電層を有している。こ
の上側導電層により、熱処理によって強誘電体膜が劣化
するのを防ぐことができる。
【０２０９】また、この発明によれば、第１主電極がチ
ャネル層に接触する部分の面積と、第２主電極がチャネ
ル層に接触する部分の面積とを違えてある。このよう
に、第１主電極およびチャネル層の接触部分の面積を適
当に設定することで、ゲート絶縁膜の電気容量を実効的
に調節することができる。従って、強誘電体膜に対して
印加される信号電圧を適切な大きさにすることができ
る。
ャネル層に接触する部分の面積と、第２主電極がチャネ
ル層に接触する部分の面積とを違えてある。このよう
に、第１主電極およびチャネル層の接触部分の面積を適
当に設定することで、ゲート絶縁膜の電気容量を実効的
に調節することができる。従って、強誘電体膜に対して
印加される信号電圧を適切な大きさにすることができ
る。
【０２１０】また、この発明によれば、ゲート部は、チ
ャネル層とゲート絶縁膜との間に酸化金属層を有してい
る。そして、この酸化金属層を、チャネル層に比べて酸
化物の生成自由エネルギが小さい材料を用いて形成して
ある。このように、ゲート絶縁膜の上を酸化金属層で覆
うことで、ゲート絶縁膜がＳｉで還元されないようにで
きる。
ャネル層とゲート絶縁膜との間に酸化金属層を有してい
る。そして、この酸化金属層を、チャネル層に比べて酸
化物の生成自由エネルギが小さい材料を用いて形成して
ある。このように、ゲート絶縁膜の上を酸化金属層で覆
うことで、ゲート絶縁膜がＳｉで還元されないようにで
きる。
【０２１１】次に、この発明の半導体記憶装置によれ
ば、記憶素子として上述した発明の強誘電体トランジス
タを具える。従って、この強誘電体トランジスタを用い
た半導体記憶装置は、記憶容量の大規模化、装置の小型
化および高性能化などに対して有効である。
ば、記憶素子として上述した発明の強誘電体トランジス
タを具える。従って、この強誘電体トランジスタを用い
た半導体記憶装置は、記憶容量の大規模化、装置の小型
化および高性能化などに対して有効である。
【０２１２】また、この発明によれば、適当な個数の強
誘電体トランジスタで１つのブロックを形成し、複数の
これらブロックの各々にそれぞれ選択トランジスタを割
り当てる。そして、それぞれのブロックごとに、強誘電
体トランジスタのゲート電極を所定のワード線に接続
し、強誘電体トランジスタの第１主電極を所定のビット
線に接続し、強誘電体トランジスタの第２主電極を割り
当てた選択トランジスタの第１主電極に接続し、選択ト
ランジスタの第２主電極を接地してある。従って、選択
トランジスタのスイッチング状態を制御することで任意
のブロックを選択することができる。そして、ワード線
の指定によって、そのブロックに属する任意の強誘電体
トランジスタを指定して、データの書込みおよび消去を
行うことができる。
誘電体トランジスタで１つのブロックを形成し、複数の
これらブロックの各々にそれぞれ選択トランジスタを割
り当てる。そして、それぞれのブロックごとに、強誘電
体トランジスタのゲート電極を所定のワード線に接続
し、強誘電体トランジスタの第１主電極を所定のビット
線に接続し、強誘電体トランジスタの第２主電極を割り
当てた選択トランジスタの第１主電極に接続し、選択ト
ランジスタの第２主電極を接地してある。従って、選択
トランジスタのスイッチング状態を制御することで任意
のブロックを選択することができる。そして、ワード線
の指定によって、そのブロックに属する任意の強誘電体
トランジスタを指定して、データの書込みおよび消去を
行うことができる。
【０２１３】次に、この発明の強誘電体トランジスタの
取扱い方法によれば、上述の強誘電体トランジスタを動
作させるに当り、第１主電極を開放にして、第２主電極
およびゲート電極間に書込み電圧を印加することによ
り、強誘電体膜にデータを書込む。
取扱い方法によれば、上述の強誘電体トランジスタを動
作させるに当り、第１主電極を開放にして、第２主電極
およびゲート電極間に書込み電圧を印加することによ
り、強誘電体膜にデータを書込む。
【０２１４】あるいは、また、上述の強誘電体トランジ
スタを動作させるに当り、第１主電極を開放にして、第
２主電極およびゲート電極間に消去電圧を印加すること
により、強誘電体膜に保持されているデータを消去す
る。
スタを動作させるに当り、第１主電極を開放にして、第
２主電極およびゲート電極間に消去電圧を印加すること
により、強誘電体膜に保持されているデータを消去す
る。
【０２１５】さらに、上述の強誘電体トランジスタを動
作させるに当り、ゲート電極を接地して、第１および第
２主電極間に読出し電圧を印加することにより、強誘電
体膜に保持されているデータを読出す。
作させるに当り、ゲート電極を接地して、第１および第
２主電極間に読出し電圧を印加することにより、強誘電
体膜に保持されているデータを読出す。
【０２１６】このように、上述した強誘電体トランジス
タは、３つの電極端子を用いてデータの書込み、データ
の消去およびデータの読出しを行うことができる。この
ため、従来のように、基板電位を制御する必要がない。
従って、従来に比べて配線が簡略化されるとともに素子
の制御が容易になる。
タは、３つの電極端子を用いてデータの書込み、データ
の消去およびデータの読出しを行うことができる。この
ため、従来のように、基板電位を制御する必要がない。
従って、従来に比べて配線が簡略化されるとともに素子
の制御が容易になる。
【０２１７】次に、この発明の強誘電体トランジスタの
製造方法によれば、下地の上に第１導電層、強誘電体
層、第１絶縁層および半導体層を順次に積層させた積層
構造を形成する。その後、この積層構造の上層から順次
に整形を行う。この結果、ゲート電極、強誘電体膜およ
びゲート絶縁膜を含むゲート部とチャネル層とが形成さ
れる。そして、チャネル層の上に第１および第２主電極
となる導電層を形成する。従って、半導体層よりも先に
強誘電体層を形成するので、従来のように、熱処理で強
誘電体の構成元素が半導体層へ向けて外方拡散すること
がない。よって、従来に発生していたＭＯＳＦＥＴの特
性の劣化を、回避することができる。
製造方法によれば、下地の上に第１導電層、強誘電体
層、第１絶縁層および半導体層を順次に積層させた積層
構造を形成する。その後、この積層構造の上層から順次
に整形を行う。この結果、ゲート電極、強誘電体膜およ
びゲート絶縁膜を含むゲート部とチャネル層とが形成さ
れる。そして、チャネル層の上に第１および第２主電極
となる導電層を形成する。従って、半導体層よりも先に
強誘電体層を形成するので、従来のように、熱処理で強
誘電体の構成元素が半導体層へ向けて外方拡散すること
がない。よって、従来に発生していたＭＯＳＦＥＴの特
性の劣化を、回避することができる。
【０２１８】また、この発明の強誘電体トランジスタの
製造方法によれば、第２工程と第３工程との間に、強誘
電体層の上に第３導電層を形成する工程を含み、第６工
程と第７工程との間に、第３導電層を整形して上側導電
層を形成する工程を含む。このように第３導電層（上側
導電層）を形成しておくと、熱処理を行う際に強誘電体
層が劣化するのを防ぐことができる。
製造方法によれば、第２工程と第３工程との間に、強誘
電体層の上に第３導電層を形成する工程を含み、第６工
程と第７工程との間に、第３導電層を整形して上側導電
層を形成する工程を含む。このように第３導電層（上側
導電層）を形成しておくと、熱処理を行う際に強誘電体
層が劣化するのを防ぐことができる。
【０２１９】また、この発明の強誘電体トランジスタの
製造方法によれば、第３工程と第４工程との間に、半導
体層に比べて酸化物の生成自由エネルギが小さい酸化金
属層を第１絶縁層の上に成膜する工程を含み、第５工程
と第６工程との間に、酸化金属層を整形する工程を含
む。このような酸化金属層を形成しておくと、半導体層
に比べて酸化物の生成自由エネルギが小さいので、第１
絶縁層が半導体層の構成元素で還元されないようにでき
る。
製造方法によれば、第３工程と第４工程との間に、半導
体層に比べて酸化物の生成自由エネルギが小さい酸化金
属層を第１絶縁層の上に成膜する工程を含み、第５工程
と第６工程との間に、酸化金属層を整形する工程を含
む。このような酸化金属層を形成しておくと、半導体層
に比べて酸化物の生成自由エネルギが小さいので、第１
絶縁層が半導体層の構成元素で還元されないようにでき
る。
【図１】強誘電体トランジスタの第１構造を示す斜視図
である。
である。
【図２】強誘電体トランジスタの第１構造を示す要部平
面図である。
面図である。
【図３】強誘電体トランジスタの第１構造を示す断面図
である。
である。
【図４】強誘電体トランジスタの第２構造を示す斜視図
である。
である。
【図５】強誘電体トランジスタの第２構造を示す要部平
面図である。
面図である。
【図６】強誘電体トランジスタの第２構造を示す断面図
である。
である。
【図７】強誘電体トランジスタの第３構造を示す断面図
である。
である。
【図８】強誘電体トランジスタの第４構造を示す断面図
である。
である。
【図９】ＳｒＢｉ2 Ｔａ2 Ｏ9 のヒステリシス特性を示
す図である。
す図である。
【図１０】第１構造の動作説明に供する図である。
【図１１】ＩｄとＶｇとの関係を示す図である。
【図１２】第２構造の動作説明に供する図である。
【図１３】半導体記憶装置の構造を示す図である。
【図１４】第１構造の製法の工程図である。
【図１５】図１４に続く、第１構造の製法の工程図であ
る。
る。
【図１６】図１５に続く、第１構造の製法の工程図であ
る。
る。
【図１７】第２構造の製法の工程図である。
【図１８】第３構造の製法の工程図である。
【図１９】第４構造の製法の工程図である。
１０：ゲート電極 １２：強誘電体膜 １４：ゲート絶縁膜 １６：第１主電極 １８：第２主電極 ２０：チャネル層 ２２：ゲート部 ２４：下側導電層 ２５：下地 ２６：基板 ２８：層間絶縁膜 ３０：選択トランジスタ ３２：フィールド酸化膜 ３４：ソース電極領域 ３６：ドレイン電極領域 ３８：ゲート電極 ４０：強誘電体トランジスタ ４２：第１配線 ４４：第２配線 ４６：第１スルーホール ４８：第２スルーホール ５０：上側絶縁膜 ５２：第３スルーホール ５４：層間絶縁膜 ５６：Ａｌ配線 ５８：表面保護層 ６０：上側導電層 ６２：酸化金属層 ６４：ブロック ６６：第１導電層 ６８：第２導電層 ７０：強誘電体層 ７２：第１絶縁層 ７４：半導体層 ７６：ＳｉＯ2 マスク ７８：第２絶縁層 ８０：レジスト ８２：ポリＳｉ層 ８４：第３導電層 ８６：酸化金属層
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (34)
- 【請求項１】 ゲート電極、強誘電体膜、ゲート絶縁
膜、第１主電極および第２主電極を具えており、前記強
誘電体膜の自発分極を利用してチャネルのキャリア濃度
を制御する強誘電体トランジスタにおいて、 下地の上に前記ゲート電極、前記強誘電体膜および前記
ゲート絶縁膜をこの順序で積層して有するゲート部を具
え、 前記ゲート絶縁膜の上にチャネル層を具えており、 該チャネル層の上に前記第１および第２主電極の各々を
互いに離間させて具えていて、 前記チャネル層が前記チャネルとして使用されることを
特徴とする強誘電体トランジスタ。 - 【請求項２】 請求項１に記載の強誘電体トランジスタ
において、 前記下地は、基板および層間絶縁膜をこの順序で積層し
て有しており、該層間絶縁膜の上に前記ゲート電極を設
けてあることを特徴とする強誘電体トランジスタ。 - 【請求項３】 請求項１に記載の強誘電体トランジスタ
において、 前記ゲート部は、前記強誘電体膜と前記ゲート電極との
間に下側導電層を有していることを特徴とする強誘電体
トランジスタ。 - 【請求項４】 請求項１に記載の強誘電体トランジスタ
において、 前記ゲート部は、前記ゲート絶縁膜と前記強誘電体膜と
の間に上側導電層を有していることを特徴とする強誘電
体トランジスタ。 - 【請求項５】 請求項４に記載の強誘電体トランジスタ
において、 前記第１主電極が前記チャネル層に接触する部分の面積
と、前記第２主電極が前記チャネル層に接触する部分の
面積とを違えてあることを特徴とする強誘電体トランジ
スタ。 - 【請求項６】 請求項１または請求項４に記載の強誘電
体トランジスタにおいて、 前記ゲート部は、前記チャネル層と前記ゲート絶縁膜と
の間に酸化金属層を有しており、 該酸化金属層は、前記チャネル層に比べて酸化物の生成
自由エネルギが小さい材料を用いて形成してあることを
特徴とする強誘電体トランジスタ。 - 【請求項７】 請求項１に記載の強誘電体トランジスタ
において、 前記チャネル層をアモルファスシリコンまたはポリシリ
コンで形成してあることを特徴とする強誘電体トランジ
スタ。 - 【請求項８】 請求項１に記載の強誘電体トランジスタ
において、 前記ゲート絶縁膜を酸化タンタル（Ｔａ2 Ｏ5 ）、酸化
ジルコニウム（ＺｒＯ2 ）、酸化ハフニウム（ＨｆＯ
2 ）、窒化シリコン（Ｓｉ3 Ｎ4 ）、酸化セリウム（Ｃ
ｅＯ2 ）およびバリウムストロンチウムチタネイト（Ｂ
ａx Ｓｒ1-x ＴｉＯ3 ）（ｘは正の整数）の中から選ば
れたいずれか１つの材料、あるいは、これらから任意に
選択した複数の材料の組合せで構成してあることを特徴
とする強誘電体トランジスタ。 - 【請求項９】 請求項１に記載の強誘電体トランジスタ
において、 前記強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 、ＰｂＺｒＴｉ
Ｏ3 、Ｂａx Ｓｒ1-xＴｉＯ3 （ｘは正の整数）、Ｐｂ5
Ｇｅ3 Ｏ11、Ｂｉ4 Ｔｉ3 Ｏ12および（Ｐｂ，Ｌａ）
ＴｉＯ3 の中から選ばれたいずれか１つの材料で形成し
てあることを特徴とする強誘電体トランジスタ。 - 【請求項１０】 請求項１に記載の強誘電体トランジス
タにおいて、 前記第１および第２主電極をポリシリコンまたはアモル
ファスシリコンで形成してあることを特徴とする強誘電
体トランジスタ。 - 【請求項１１】 請求項１に記載の強誘電体トランジス
タにおいて、 前記ゲート電極をＷ、Ｔａ、Ｍｏ、ＴｉＮ、Ｎｂ、Ｖ、
ＴａＮ、ＴａＳｉＮ、ＴｉＷ、ＴｉＷＮおよびＴｉＡｌ
Ｎの中から選ばれたいずれか１つの材料で形成してある
ことを特徴とする強誘電体トランジスタ。 - 【請求項１２】 請求項３に記載の強誘電体トランジス
タにおいて、 前記下側導電層を酸化イリジウム（ＩｒＯ2 ）、イリジ
ウム（Ｉｒ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、酸
化ルテニウム（ＲｕＯ2 ）、ＳｒＲｕＯ3 、Ｌａ1-x Ｓ
ｒx ＣｏＯ3 （ｘは正の整数）およびＳｒＭｏＯ3 の中
から選ばれたいずれか１つの材料、あるいは、これらか
ら任意に選択した複数の材料の組合せで構成してあるこ
とを特徴とする強誘電体トランジスタ。 - 【請求項１３】 請求項４に記載の強誘電体トランジス
タにおいて、 前記上側導電層を酸化イリジウム（ＩｒＯ2 ）、イリジ
ウム（Ｉｒ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、酸
化ルテニウム（ＲｕＯ2 ）、ＳｒＲｕＯ3 、Ｌａ1-x Ｓ
ｒx ＣｏＯ3 （ｘは正の整数）およびＳｒＭｏＯ3 の中
から選ばれたいずれか１つの材料、あるいは、これらか
ら任意に選択した複数の材料の組合せで構成してあるこ
とを特徴とする強誘電体トランジスタ。 - 【請求項１４】 請求項６に記載の強誘電体トランジス
タにおいて、 前記酸化金属層を酸化ジルコニウム（ＺｒＯ2 ）、酸化
チタン（ＴｉＯ2 ）、酸化ハフニウム（ＨｆＯ2 ）およ
び酸化アルミニウム（Ａｌ2 Ｏ3 ）の中から選ばれたい
ずれか１つの材料、あるいは、これらから任意に選択し
た複数の材料の組合せで構成してあることを特徴とする
強誘電体トランジスタ。 - 【請求項１５】 請求項２に記載の強誘電体トランジス
タと、前記基板に２つの主電極領域を設けて形成した選
択トランジスタとを具えていて、 前記ゲート電極に接続される第１配線と、前記第１およ
び第２主電極にそれぞれ所要に応じて接続される第２配
線とを前記層間絶縁膜中に作り込んであり、 前記層間絶縁膜に設けた第１スルーホールを経て前記第
１配線の一部を前記層間絶縁膜の上面に導出してあり、 前記層間絶縁膜に設けた第２スルーホールを経て前記第
２配線の一部を前記層間絶縁膜の上面に導出してあり、 前記第１配線に前記ゲート電極が接触するように、前記
ゲート部を前記層間絶縁膜の上に設けてあることを特徴
とする半導体記憶装置。 - 【請求項１６】 請求項１５に記載の半導体記憶装置に
おいて、 前記ゲート部および前記チャネル層のそれぞれの側面に
接触する上側絶縁膜を前記層間絶縁膜の上に設けてあ
り、 前記第１および第２主電極を前記上側絶縁膜の上に延在
させ、所要に応じて、該上側絶縁膜に設けた第３スルー
ホールを経て前記第２スルーホールから導出されている
前記第２配線に接続させてあることを特徴とする半導体
記憶装置。 - 【請求項１７】 請求項１６に記載の半導体記憶装置に
おいて、 前記選択トランジスタの一方の主電極領域に前記第１お
よび第２主電極のいずれか一方が接続されていることを
特徴とする半導体記憶装置。 - 【請求項１８】 複数の記憶素子を具えていて、ワード
線およびビット線に信号を印加することにより所定の前
記記憶素子に対してデータの書込み、消去または読出し
を行う不揮発性メモリであって、 前記記憶素子として請求項１に記載の強誘電体トランジ
スタを具えることを特徴とする半導体記憶装置。 - 【請求項１９】 請求項１８に記載の半導体記憶装置に
おいて、 適当な個数の前記強誘電体トランジスタで１つのブロッ
クを形成し、複数のこれらブロックの各々にそれぞれ割
り当てられた選択トランジスタを具え、 それぞれの前記ブロックごとに、 前記強誘電体トランジスタのゲート電極を所定の前記ワ
ード線に接続し、 前記強誘電体トランジスタの第１主電極を所定の前記ビ
ット線に接続し、 前記強誘電体トランジスタの第２主電極を前記選択トラ
ンジスタの第１主電極に接続し、 前記選択トランジスタの第２主電極を接地してあること
を特徴とする半導体記憶装置。 - 【請求項２０】 請求項１９に記載の半導体記憶装置に
おいて、 １つの前記ブロックに含まれているすべての前記強誘電
体トランジスタは、その前記第１主電極を共通の１本の
前記ビット線に接続させてあることを特徴とする半導体
記憶装置。 - 【請求項２１】 請求項１に記載の強誘電体トランジス
タを動作させるに当り、 前記第１主電極を開放にして、前記第２主電極および前
記ゲート電極間に書込み電圧を印加することにより、前
記強誘電体膜にデータを書込むことを特徴とする強誘電
体トランジスタの取扱い方法。 - 【請求項２２】 請求項１に記載の強誘電体トランジス
タを動作させるに当り、 前記第１主電極を開放にして、前記第２主電極および前
記ゲート電極間に消去電圧を印加することにより、前記
強誘電体膜に保持されているデータを消去することを特
徴とする強誘電体トランジスタの取扱い方法。 - 【請求項２３】 請求項１に記載の強誘電体トランジス
タを動作させるに当り、 前記ゲート電極を接地して、前記第１および第２主電極
間に読出し電圧を印加することにより、前記強誘電体膜
に保持されているデータを読出すことを特徴とする強誘
電体トランジスタの取扱い方法。 - 【請求項２４】 下地の上にゲート電極、強誘電体膜お
よびゲート絶縁膜をこの順序で積層して有するゲート部
を具え、前記ゲート絶縁膜の上にチャネル層を具えてお
り、該チャネル層の上に第１および第２主電極を具える
強誘電体トランジスタを作成するに当り、 前記下地の上に第１導電層を形成する第１工程と、 前記第１導電層の上に強誘電体層を形成する第２工程
と、 前記強誘電体層の上に第１絶縁層を形成する第３工程
と、 前記第１絶縁層の上に半導体層を形成する第４工程と、 前記半導体層を整形してゲート領域に前記チャネル層を
形成する第５工程と、 前記第１絶縁層を整形して前記ゲート絶縁膜を形成する
第６工程と、 前記強誘電体層を整形して前記強誘電体膜を形成する第
７工程と、 前記第１導電層を整形して前記ゲート電極を形成する第
８工程と、 前記チャネル層の上に前記第１および第２主電極を形成
する第９工程とを含むことを特徴とする強誘電体トラン
ジスタの製造方法。 - 【請求項２５】 請求項２４に記載の強誘電体トランジ
スタの製造方法において、 前記第１工程の前に、基板の上に層間絶縁膜を積層して
前記下地を形成する工程を含むことを特徴とする強誘電
体トランジスタの製造方法。 - 【請求項２６】 請求項２５に記載の強誘電体トランジ
スタの製造方法において、 前記第１工程の前に、 前記基板に選択トランジスタを形成する工程と、 前記選択トランジスタを形成した基板の上に、前記ゲー
ト電極に接続される第１配線と、前記第１および第２主
電極にそれぞれ所要に応じて接続される第２配線とを作
り込んだ前記層間絶縁膜を形成する工程と、 前記層間絶縁膜の所定の位置に第１および第２スルーホ
ールを形成する工程と、 前記第１および第２スルーホールに導電体プラグを埋め
込む工程とを含み、 前記第５工程では、前記ゲート領域を前記第１スルーホ
ールの上方の領域として画成することを特徴とする強誘
電体トランジスタの製造方法。 - 【請求項２７】 請求項２６に記載の強誘電体トランジ
スタの製造方法において、 前記第８工程の後に続けて、前記ゲート部および前記チ
ャネル層の側面に接触する上側絶縁膜を前記層間絶縁膜
の上に形成する工程を含むことを特徴とする強誘電体ト
ランジスタの製造方法。 - 【請求項２８】 請求項２７に記載の強誘電体トランジ
スタの製造方法において、 前記第８工程と前記第９工程との間に、 前記ゲート部および前記チャネル層の側面および上面を
覆う第２絶縁層を前記層間絶縁膜の上に形成する工程
と、 前記第２絶縁層を前記チャネル層の上面が露出するまで
研磨して前記上側絶縁膜を形成する工程とを含むことを
特徴とする強誘電体トランジスタの製造方法。 - 【請求項２９】 請求項２７に記載の強誘電体トランジ
スタの製造方法において、さらに、 前記上側絶縁膜の前記第２スルーホールを含む領域に第
３スルーホールを形成する工程を含むことを特徴とする
強誘電体トランジスタの製造方法。 - 【請求項３０】 請求項２４に記載の強誘電体トランジ
スタの製造方法において、 前記第３工程と前記第４工程との間に、前記第１絶縁層
の欠陥の除去を図る工程を含むことを特徴とする強誘電
体トランジスタの製造方法。 - 【請求項３１】 請求項２４に記載の強誘電体トランジ
スタの製造方法において、 前記第１工程と前記第２工程との間に、前記第１導電層
の上に第２絶縁層を形成する工程を含み、 前記第７工程と前記第８工程との間に、前記第２絶縁層
を整形して下側導電層を形成する工程を含むことを特徴
とする強誘電体トランジスタの製造方法。 - 【請求項３２】 請求項２４に記載の強誘電体トランジ
スタの製造方法において、 前記第２工程と前記第３工程との間に、前記強誘電体層
の上に第３導電層を形成する工程を含み、 前記第６工程と前記第７工程との間に、前記第３導電層
を整形して上側導電層を形成する工程を含むことを特徴
とする強誘電体トランジスタの製造方法。 - 【請求項３３】 請求項２４または請求項３２に記載の
強誘電体トランジスタの製造方法において、 前記第３工程と前記第４工程との間に、前記半導体層に
比べて酸化物の生成自由エネルギが小さい酸化金属層を
前記第１絶縁層の上に成膜する工程を含み、 前記第５工程と前記第６工程との間に、前記酸化金属層
を整形する工程を含むことを特徴とする強誘電体トラン
ジスタの製造方法。 - 【請求項３４】 請求項３３に記載の強誘電体トランジ
スタの製造方法において、 前記酸化金属層の成膜後、該酸化金属層の欠陥の除去を
図る工程を含むことを特徴とする強誘電体トランジスタ
の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149273A JPH10341002A (ja) | 1997-06-06 | 1997-06-06 | 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法 |
| US08/958,989 US6107656A (en) | 1997-06-06 | 1997-10-28 | Ferroelectric transistors, semiconductor storage devices, method of operating ferroelectric transistors and method of manufacturing ferromagnetic transistors |
| SG1997003906A SG78278A1 (en) | 1997-06-06 | 1997-10-29 | Ferroelectric transistors semiconductor storage devices method of operating ferroelectric transistors and method of manufacturing ferroelectric transistors |
| TW086116435A TW357461B (en) | 1997-06-06 | 1997-11-05 | Ferroelectric transistors, semiconductor storage devices, method of operating ferroelectric transistors and method of manufacturing ferromagnetic transistors |
| KR1019980020270A KR100336079B1 (ko) | 1997-06-06 | 1998-06-01 | 강유전체 트랜지스터, 반도체 기억장치, 강유전체 트랜지스터의동작방법 및 강유전체 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149273A JPH10341002A (ja) | 1997-06-06 | 1997-06-06 | 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341002A true JPH10341002A (ja) | 1998-12-22 |
Family
ID=15471620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9149273A Pending JPH10341002A (ja) | 1997-06-06 | 1997-06-06 | 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6107656A (ja) |
| JP (1) | JPH10341002A (ja) |
| KR (1) | KR100336079B1 (ja) |
| SG (1) | SG78278A1 (ja) |
| TW (1) | TW357461B (ja) |
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- 1997-10-29 SG SG1997003906A patent/SG78278A1/en unknown
- 1997-11-05 TW TW086116435A patent/TW357461B/zh active
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| SG78278A1 (en) | 2001-02-20 |
| KR100336079B1 (ko) | 2002-06-20 |
| TW357461B (en) | 1999-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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