DE19947117B4 - Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung - Google Patents

Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung Download PDF

Info

Publication number
DE19947117B4
DE19947117B4 DE19947117A DE19947117A DE19947117B4 DE 19947117 B4 DE19947117 B4 DE 19947117B4 DE 19947117 A DE19947117 A DE 19947117A DE 19947117 A DE19947117 A DE 19947117A DE 19947117 B4 DE19947117 B4 DE 19947117B4
Authority
DE
Germany
Prior art keywords
dielectric layer
ferroelectric
source
drain region
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19947117A
Other languages
English (en)
Other versions
DE19947117A1 (de
Inventor
Reinhard Dr.rer.nat. Stengl
Hans Dr.rer.nat. Reisinger
Thomas Dipl.-Phys. Haneder
Harald Dipl.-Phys. Bachhofer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE19947117A priority Critical patent/DE19947117B4/de
Priority to TW089120043A priority patent/TW483168B/zh
Priority to CNB008134723A priority patent/CN1192438C/zh
Priority to KR10-2002-7004109A priority patent/KR100455638B1/ko
Priority to JP2001527365A priority patent/JP3977079B2/ja
Priority to PCT/DE2000/003468 priority patent/WO2001024275A1/de
Publication of DE19947117A1 publication Critical patent/DE19947117A1/de
Priority to US10/113,418 priority patent/US6614066B2/en
Application granted granted Critical
Publication of DE19947117B4 publication Critical patent/DE19947117B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties

Abstract

Ferroelektrischer Transistor,
– bei dem an eine Hauptfläche (110) eines Halbleitersubstrats (11; 21) ein erstes Source-/Drain-Gebiet (121; 221), ein Kanalgebiet (13; 23) und ein zweites Source-/Drain-Gebiet (122; 222) angrenzen, wobei das Kanalgebiet zwischen dem ersten Source-/Drain-Gebiet (121; 221) und dem zweiten Source-/Drain-Gebiet (122; 222) angeordnet ist,
– bei dem eine dielektrische Schicht (14; 24; 15; 25) vorgesehen ist, die mindestens die Oberfläche des Kanalgebiets (13; 23) bedeckt und die Oberfläche des ersten Source-/Drain-Gebiets (121; 221) überlappt,
– bei dem an der Oberfläche der dielektrischen (14; 24; 15; 25) Schicht eine ferroelektrische Schicht (17; 26) angeordnet ist, die mindestens einen an das Kanalgebiet (13; 23) angrenzenden Teil des ersten Source-/Drain-Gebiets (121; 221) überdeckt,
– bei dem an der Oberfläche der dielektrischen Schicht (14; 24; 15; 25) ferner eine erste Polarisationselektrode (16; 27) und eine zweite Polarisationselektrode (18; 28) angeordnet sind, zwischen denen die ferroelektrische Schicht (17;...

Description

  • Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung.
  • Ferroelektrische Materialien werden seit einiger Zeit auf ihre Eignung für Speicheranwendungen untersucht. Dabei werden hauptsächlich zwei Varianten betrachtet. Einerseits kann ferroelektrisches Material als dielektrische Schicht mit einer hohen Dielektrizitätskonstanten in einem Kondensator eine DRAM-Speicherzellenanordnung eingesetzt werden. Andererseits sind ferroelektrische Transistoren vorgeschlagen worden (siehe z. B. EP 0566 585 B1 ; H.N. Lee et al, Ext. Abstr. Int. Conf. SSDM, Hamatsu, 1997, S. 382-383; I. P. Han et al, Integrated Ferroelectrics, 1998, Vol. 22, S. 213-221), die zwei Source-Drain-Gebiete, ein Kanalgebiet und eine Gate-Elektrode aufweisen, wobei zwischen der Gate-Elektrode und dem Kanalgebiet eine Schicht aus ferroelektrischem Material vorgesehen ist. Die Leitfähigkeit dieser Transistoren ist von dem Polarisationszustand der Schicht aus ferroelektrischem Material abhängig. Derartige ferroelektrische Transistoren sind zum Einsatz in nicht-flüchtigen Speichern geeignet. Dabei werden zwei verschiedenen logischen Werten einer digitalen Information zwei verschiedene Polarisationszustände der Schicht aus ferroelektrischem Material zugeordnet. Weitere Einsatzmöglichkeiten für derartige ferroelektrische Transistoren sind z. B. neuronale Netze.
  • Da ferroelektrisches Material, das an der Oberfläche eines Halbleitersubstrats angeordnet ist, schlechte Grenzflächeneigenschaften zeigt, die einen negativen Einfluß auf die elektrischen Eigenschaften eines ferroelektrischen Transistors ausüben, ist vorgeschlagen worden, in einem ferroelektrischen Transistor zwischen der ferroelektrischen Schicht und dem Halbleitersubstrat eine Zwischenschicht aus SiO2 (siehe EP 0566 585 B1 ), MgO, CeO2, ZrO2, SrTiO3, Y2O3 (siehe H.N. Lee et al, Ext. Abstr. Int. Conf. SSDM, Hamatsu, 1997, S. 382-383) oder Si3N4 (siehe z. B. I. P. Han et al, Integrated Ferroelectrics, 1998, Vol. 22, S. 213-221) zu verwenden. Diese Materialien sind isolierende stabile Oxide, die eine ausreichend gute Grenzfläche zwischen der ferroelektrischen Schicht und der Oberfläche des Halbleitersubstrats herstellen.
  • Zwischen der Gate-Elektrode und dem als Elektrode wirkenden Halbleitersubstrat wird die ferroelektrische Schicht polarisiert. Durch die remanente Polarisation wird ein elektrisches Feld erzeugt. Wird ein Wert von etwa 10μc/cm2 für die remanente Polarisation der ferroelektrischen Schicht angenommen, so errechnet sich für eine Zwischenschicht aus SiO2 mit εr = 3,9 ein Wert von etwa 29MV/cm für die elektrische Feldstärke. Die elektrische Feldstärke errechnet sich nach der Formel
    Figure 00020001
    wobei E die elektrische Feldstärke ist und σ die remanente Polarisation. Da die Durchbruchfeldstärke von SiO2 bei nur 10MV/cm liegt, muß daher mit einem elektrischen Durchbruch der Zwischenschicht gerechnet werden. Die Werte für die remanente Polarisation insbesondere von SBT (SrBi2Ta2O9) oder PZT (PbZrxPil1-xO2) über 10μC/cm2 liegen, ist auch bei Verwendung eines dielektrischen Materials mit höherer Dielektrizitätskonstante als SiO2 damit zu rechnen, daß Feldstärken in einem kritischen Bereich auftreten.
    •
  • Der Erfindung liegt daher das Problem zugrunde, einen ferroelektrischen Transistor anzugeben, bei dem ein Durchbruch einer dielektrischen Schicht, die zwischen einer ferroelektrischen Schicht und einem Halbleitersubstrat angeordnet ist, vermieden wird.
  • Dieses Problem wird erfindungsgemäß gelöst durch einen ferroelektrischen Transistor gemäß Anspruch 1. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
  • Der ferroelektrische Transistor ist insbesondere geeignet zur Verwendung als Speicherzelle in einer Speicherzellenanordnung.
  • Der ferroelektrische Transistor umfaßt ein erstes Source-Drain-Gebiet, ein Kanalgebiet und ein zweites Source-Drain-Gebiet, die an eine Hauptfläche eines Halbleitersubstrats angrenzen. Dabei ist das Kanalgebiet zwischen dem ersten Source-Drain-Gebiet und dem zweiten Source-Drain-Gebiet angeordnet. Es ist eine dielektrische Schicht vorgesehen, die mindestens die Oberfläche des Kanalgebiets bedeckt und die die Oberfläche des ersten Source-Drain-Gebiets überlappt. An der Oberfläche der dielektrischen Schicht ist eine ferroelektrische Schicht angeordnet, die mindestens einen an das Kanalgebiet angrenzenden Teil des ersten Source-Drain-Gebiets überdeckt.
  • An der Oberfläche der dielektrischen Schicht sind ferner eine erste Polarisationselektrode und eine zweite Polarisationselektrode angeordnet, zwischen denen die ferroelektrische Schicht angeordnet ist. Oberhalb eines Bereichs des ersten Kanalgebiets ist an der Oberfläche der dielektrischen Schicht eine Gate-Elektrode angeordnet.
  • Die Dicke der dielektrischen Schicht ist oberhalb des ersten Bereichs, d. h. unter der Gate-Elektrode, geringer als oberhalb eines zweiten Bereichs des Kanalgebietes, der unter der zweiten Polarisationselektrode angeordnet ist. Die Dicke der dielektrischen Schicht oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source-Drain-Gebiets, der von der ferroelektrischen Schicht überdeckt wird, ist so bemessen, daß eine remanente Polarisation der ferroelektrischen Schicht, die parallel zur Hauptfläche ausgerichtet ist, Kompensationsladungen in dem zweiten Bereich des Kanalgebiets erzeugt.
  • Da in dem ferroelektrischen Transistor durch die erste Polarisationselektrode und die zweite Polarisationselektrode eine remanente Polarisation der ferroelektrischen Schicht parallel zur Hauptfläche ausgerichtet wird, ist das von der remanenten Polarisation erzeugte elektrische Feld ebenfalls parallel zur Hauptfläche ausgerichtet. Die Kompensationsladungen in dem zweiten Bereich des Kanalgebiets werden durch das seitliche Streufeld des elektrischen Feldes erzeugt, das viel geringer ist als das elektrische Feld selbst. Daher wird ein Durchbruch der dielektrischen Schicht zwischen dem Halbleitersubstrat und der ferroelektrischen Schicht sicher vermieden.
  • Abhängig vom Polarisationszustand der ferroelektrischen Schicht werden unterschiedlich viele Kompensationsladungen in dem zweiten Bereich des Kanalgebiets erzeugt. Zur Speicherung einer digitalen Information wird die ferroelektrische Schicht in zwei unterschiedliche Polarisationszustände geschaltet, wobei der eine Polarisationszustand so viele Kompensationsladungen in dem zweiten Bereich erzeugt, daß der zweite Bereich leitet, während der andere Polarisationzustand so wenig Kompensationsladungen erzeugt, daß der zweite Bereich des Kanalgebiets nicht leitet. Über die Gate-Elektrode, die den ersten Bereich des Kanalgebiets ansteuert, wird der ferroelektrische Transistor angesteuert. Es wird überprüft, ob der ferroelektrische Transistor leitet, in diesem Fall reicht die Polarisation der ferroelektrischen Schicht für eine Leitfähigkeit des zweiten Bereichs des Kanalgebiets aus, oder ob der ferroelektrische Transistor nicht leitet, in diesem Fall reicht der Polarisationszustand für eine Leitfähigkeit des zweiten Bereichs des Kanalgebiets nicht aus.
  • Die Änderung des Polarisationszustandes der ferroelektrischen Schicht, die einem Einschreiben oder Ändern von gespeicherten Informationen entspricht, erfolgt über die erste Polarisationselektrode und die zweite Polarisationselektrode.
  • Insbesondere ist die Dicke der dielektrischen Schicht oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source-Drain-Gebiets kleiner als die Dicke der dielektrischen Schicht oberhalb des zweiten Bereichs des Kanalgebiets und kleiner als die Abmessung des zweiten Bereichs des Kanalgebiets parallel zur Hauptfläche. Dadurch wird sichergestellt, daß die Isolation der dielektrischen Schicht oberhalb des zweiten Bereichs so gut ist, daß sich Kompensationsladungen im zweiten Bereich des Kanals ansammeln und nicht auf der Oberfläche der dielektrischen Schicht.
  • Gemäß einer Ausgestaltung der Erfindung ist die ferroelektrische Schicht teilweise oberhalb des Kanalgebietes angeordnet. Dabei ist die Dicke der dielektrischen Schicht oberhalb eines an das erste Source-Drain-Gebiet angrenzenden Teils des Kanalgebietes und oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source-Drain-Gebiets im wesentlichen gleich. Diese Ausgestaltung der Erfindung hat den Vorteil, daß auch bei einem geringen lateralen Streufeld ausreichend Kompensationsladungen in dem Kanalgebiet erzeugt werden.
  • Im Hinblick auf einen reduzierten Platzbedarf des ferroelektrischen Transistors ist es vorteilhaft, die zweite Polarisationselektrode und die Gate-Elektrode als gemeinsame Elektrode auszubilden.
  • Gemäß einer Ausgestaltung der Erfindung ist die Dicke der dielektrischen Schicht unterhalb der ersten Polarisationselektrode, die oberhalb des ersten Source-Drain-Gebietes angeordnet ist, und oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source-Drain-Gebietes im wesentlichen gleich. In dieser Ausgestaltung ist die Abmessung senkrecht zur Hauptfläche der Grenzfläche zwischen der ersten Polarisationselektrode und der ferroelektrischen Schicht größer als zwischen der zweiten Polarisationselektrode und der ferroelektrischen Schicht. Dadurch wird das im zweiten Bereich des Kanalgebiets wirksame elektrische Streufeld vergrößert.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist die Dicke der dielektrischen Schicht unterhalb der ersten Polarisationselektrode und unterhalb der zweiten Polarisationselektrode im wesentlichen gleich. Dadurch ist die Abmessung senkrecht zur Hauptfläche der Grenzfläche zwischen der ersten Polarisationselektrode und der ferroelektrischen Schicht und der zweiten Polarisationselektrode und der ferroelektrischen Schicht im wesentlichen gleich, was bezüglich der Herstellung des ferroelektrischen Transistors vorteilhaft ist.
  • Gemäß einer Ausführungsform der Erfindung umfaßt die dielektrische Schicht eine erste dielektrische Schicht und eine zweite dielektrische Schicht. Die erste dielektrische Schicht ist dabei auf der Hauptfläche angeordnet. Die zweite dielektrische Schicht ist darüber angeordnet. Die zweite dielektrische Schicht weist im Bereich der Gateelektrode eine Öffnung auf, so daß die Gateelektrode an der Oberfläche der ersten dielektrischen Schicht angeordnet ist. Die erste dielektrische Schicht entspricht somit dem Gate-Dielektrikum des ferroelektrischen Transistors. Diese Ausgestaltung hat den Vorteil, daß die erste dielektrische Schicht bezüglich ihrer Eigenschaften als Gate-Dielektrikum optimiert werden kann, während die zweite dielektrische Schicht die Grenzfläche zur ferroelektrischen Schicht darstellt und bezüglich dieser optimiert werden kann. Vorzugsweise enthält die erste dielektrische Schicht SiO2, CeO2, ZrO2 oder Ta2O5 und weist eine Dicke zwischen 3,5 nm und 20 nm auf. Die zweite dielektrische Schicht enthält vorzugsweise Si3N4, CeO2 oder ein anderes selektiv ätzbares dielektrisches Material und weist oberhalb des zweiten Bereichs des Kanalgebiets eine Dicke zwischen 10 nm und 500 nm und oberhalb des an das Kanalgebiet angrenzenden Teils des ersten Source-Drain-Gebiets eine Dicke zwischen 10 nm und 300 nm auf. Die zweite dielektrische Schicht kann auch nichtselektiv ätzbares dielektrisches Material enthalten, falls die selektive Ätzbarkeit für die Herstellung von untergeordneter Bedeutung ist. Im Hinblick auf eine etwaige Degradation der ferroelektrischen Schicht ist es vorteilhaft, die zweite dielektrische Schicht als Luftspalt oder Vakuumbereich auszubilden. Dazu wird eine Hilfsstruktur erzeugt, die nach Fertigstellung der benachbarten Strukturen wieder herausgeätzt wird.
  • Die ferroelektrische Schicht kann alle ferroelektrischen Materialien enthalten, die für einen ferroelektrischen Transistor geeignet sind. Insbesondere enthält die ferroelektrische Schicht SBT (SrBi2Ta2O9), PZT (PbZrxTil1-xO2) oder BMF (BaMgF4).
  • Als Halbleitersubstrat sind alle Substrate geeignet, die zur Herstellung integrierter Schaltungen in Frage kommen. Insbesondere kann das Halbleitersubstrat eine monokristalline Siliziumscheibe, ein SOI-Substrat, ein SiGe-Substrat oder ein III-V-Halbleiter sein.
    •
  • Im weiteren wird die Erfindung anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind, näher erläutert.
  • 1 zeigt einen Schnitt durch einen ferroelektrischen Transistor.
  • 2 zeigt ein Layout für eine Speicherzellenanordnung, die als Speicherzellen ferroelektrische Transistoren aufweist.
  • 3 bis 5 zeigt Schritte zur Herstellung eines ferroelektrischen Transistors.
  • In einem Halbleitersubstrat 11 aus monokristallinem Silizium sind ein erstes Source-Drain-Gebiet 121 und ein zweites Source-Drain-Gebiet 122 angeordnet, die n+-dotiert sind und zwischen denen ein Kanalgebiet 13 angeordnet ist (siehe 1). Das erste Source-Drain-Gebiet 121, das Kanalgebiet 13 und das zweite Source-Drain-Gebiet 122 grenzen an eine Hauptfläche 110 des Halbleitersubstrats 11 an.
  • Auf der Hauptfläche 110 ist eine erste dielektrische Schicht 14 aus CeO2, ZrO2, Ta2O5 oder SiO2 in einer Schichtdicke von 20 nm angeordnet. Oberhalb des ersten Source-Drain-Gebietes 121 ist eine zweite dielektrische Schicht 15 aus Si3N4 angeordnet, die einen an das erste Source-Drain-Gebiet 121 angrenzenden Teil des Kanalgebiets 13 überdeckt. An der Oberfläche der zweiten dielektrischen Schicht ist eine erste Elektrode 16, eine ferroelektrische Schicht 17 und zweite Elektrode 18 angeordnet, wobei die zweite Elektrode 18 die zweite dielektrische Schicht 15 seitlich überlappt und teilweise an der Oberfläche der ersten dielektrischen Schicht 14 angeordnet ist. Die ferroelektrische Schicht 17 ist oberhalb eines Teils des ersten Source-Drain-Gebietes 121 angeordnet, der an das Kanalgebiet 13 angrenzt. Die ferroelektrische Schicht 17 erstreckt sich ferner bis über einen Teil des Kanalgebiets 13, der an das erste Source-Drain-Gebiet 121 angrenzt. Die ferroelektrische Schicht enthält PZT oder SBT und weist eine Dicke von 100 bis 300 nm auf. Die erste Elektrode 16 und die zweite Elektrode 18 enthalten Platin.
  • Die Dicke der zweiten dielektrischen Schicht 15 unterhalb der ersten Elektrode 16 und unterhalb der ferroelektrischen Schicht 17 beträgt 2 bis 50 nm. Die Dicke der dielektrischen Schicht 15 im Bereich der zweiten Elektrode 18 beträgt 200 nm. Der Teil der zweiten Elektrode 18, der oberhalb eines ersten Bereichs 131 des Kanalgebiets 13 an der Oberfläche der ersten dielektrischen Schicht 14 angeordnet ist, wirkt als Gateelektrode. Der Teil der zweiten Elektrode 18, der oberhalb eines zweiten Bereichs 132 an der Oberfläche der zweiten dielektrischen Schicht 15 angeordnet ist, wirkt als zweite Polarisationselektrode. Die erste Elektrode 16 wirkt als erste Polarisationselektrode.
  • Es ist eine planarisierende Passivierungsschicht 19 vorgesehen, die die erste Elektrode 16, die ferroelektrische Schicht 17 und die zweite Elektrode 18 abdeckt und in der metallische Kontakte 111, die auf das erste Source-Drain-Gebiet 121, die erste Elektrode 16 und auf das zweite Source-Drain-Gebiet 122 reichen, vorgesehen sind. Dabei werden die erste Elektrode 16 und das erste Source-Drain-Gebiet 121 mit einem gemeinsamen Kontakt 111 versehen.
  • In diesem ferroelektrischen Transistor wird durch Anlegen einer Spannung zwischen der ersten Elektrode 16 und der zweiten Elektrode 18 die remanente Polarisation der ferroelektrischen Schicht 17 parallel zur Richtung eines Stroms durch das Kanalgebiet 13 ausgerichtet. Die ferroelektrische Schicht 17 überdeckt das Kanalgebiet 13 nur teilweise. Die zweite Elektrode 18 bedeckt die ferroelektrische Schicht 17 nur teilweise. In dieser Anordnung werden zur Kompensation der ferroelektrischen Polarisation der ferroelektrischen Schicht 17 benötigte Oberflächenladungen hauptsächlich an der Grenzfläche zur ersten Elektrode 16 und zur zweiten Elektrode 18 angeordnet sein. In dem Bereich, in dem die ferroelektrische Schicht 17 seitlich an den dickeren Teil der zweiten dielektrischen Schicht 15 oberhalb des zweiten Bereichs 132 angrenzt, sind die Oberflächenladungen zur Kompensation der ferroelektrischen Kompensation im Halbleitersubstrat 11 angeordnet. Diese Kompensationsladungen sind in dem an das erste Source-Drain-Gebiet 121 angrenzenden Teil des Kanalgebiets 13 angeordnet. Sie bewirken je nach Polarisation der ferroelektrischen Schicht 17, daß dieser Teil des Kanalgebiets 13 leitend ist oder nicht. Um eine Leitfähigkeit dieses Teils des Kanalgebiets 13 zu bewirken, ist eine Ladungsdichte von etwa 0,1 μC/cm2 ausreichend. Das entspricht etwa einem Prozent des Wertes der remanenten Polarisation der ferroelektrischen Schicht 17. Näherungsweise kann dieser Teil des Kanalgebiets 13 somit 10 bis 100mal größer sein, als der seitlich an die zweite dielektrische Schicht 15 angrenzende Teil der ferroelektrischen Schicht 17.
  • Da in diesem ferroelektrischen Transistor der größte Teil der Kompensationsladungen an den Grenzflächen der ferroelektrischen Schicht 17 zur ersten Elektrode 16 bzw. zweiten Elektrode 18 lokalisiert ist, ist der Ruhezustand und damit die Datenhaltung zeitlich ähnlich stabil, wie in einem ferroelek trischen Kondensator. Es treten keine Depolarisationsfelder auf, die immer dann entstehen, wenn ein wesentlicher Abstand zwischen der Oberfläche der ferroelektrischen Schicht und den Kompensationsladungen existiert.
  • Durch die Anordnung der ferroelektrischen Schicht über nur einem Teil des Kanalgebiets 13 wird erreicht, daß die elektrische Feldstärke in der Nähe der ferroelektrischen Schicht 17 und die elektrische Feldstärke an der ersten dielektrischen Schicht 14 im ersten Bereich 131, in dem diese als Gate-Dielektrikum wirkt, sich unterscheiden. Somit können elektrische Durchbrüche und Zuverlässigkeitsprobleme am Gate-Dielektrikum verhindert werden. Gleichzeitig kann die ferroelektrische Schicht 17 bis zu ihrem maximalen Wert polarisiert werden, was zu einer Verbesserung in der Datenhaltung führt. Für die ferroelektrische Schicht 17 kommen daher alle für den Einsatz in mikroelektronischen Bauelementen geeigneten ferroelektrischen Materialien, die PZT, SBT oder verwandte Materialien, die durch Dotierung mit anderen Stoffen oder durch das Ersetzen eines Elementes durch ein anderes entstehen, in Frage.
  • Die hohe remanente Polarisation von ferroelektrischen Stoffen, die unter verschiedenen Gesichtspunkten wie Fatigue, Imprint, etc. optimiert sind, und die damit verbundenen hohen Ladungsdichten führen bei diesen ferroelektrischen Transistor zu keinerlei Problemen mit der Transistorstruktur.
  • Der oberhalb des ersten Bereichs 131 angeordnete Teil der zweiten Elektrode 18 wirkt in dem Transistor als Gateelektrode. Er ist unmittelbar an der Oberfläche der ersten dielektrischen Schicht 14, die in diesem Bereich als Gatedielektrikum wirkt, angeordnet. Im Vergleich zu bekannten ferroelektrischen Transistoren hat dieses den Vorteil, daß zwischen der Gateelektrode und dem Gatedielektrikum keine weiteren Kapazitäten in Reihe geschaltet sind. Auch zwischen die ferroelektrische Schicht 17 und die erste Elektrode 16, die als erste Polarisationselektrode wirkt, und die zweite Elektrode 18, die als zweite Polarisationselektrode wirkt, sind keine weiteren Kapazitäten geschaltet, über die ein Teil der Spannung abfallen würde, die zur Polarisation zwischen die erste Elektrode 16 und die zweite Elektrode 18 angelegt wird. Im Vergleich zu bekannten ferroelektrischen Transistorstrukturen kann die ferroelektrische Schicht 17 in diesem ferroelektrischen Transistor problemlos polarisiert werden. Es sind kleinere Programmierspannungen als in bekannten Anordnungen erforderlich. Der ferroelektrische Transistor ist mit nur drei Anschlüssen realisierbar.
  • Zum Einschreiben oder Löschen von Informationen wird eine entsprechende Schreib- oder Löschspannung an die erste Elektrode 16 und die zweite Elektrode 18 angelegt. Dadurch wird die ferroelektrische Schicht 17 polarisiert.
  • Zum Auslesen von Informationen wird an die erste Elektrode 16 und die zweite Elektrode 18 die gleiche Spannung angelegt. Dadurch fällt über der ferroelektrischen Schicht 17 keine Spannung ab. Dadurch wird ein nicht-zerstörendes Auslesen gestattet.
  • In Anwendungen, in denen zum Auslesen der Information unterschiedliche Spannungen an die erste Elektrode 16 und die zweite Elektrode 18 angelegt werden sollen, ist es vorteilhaft, nach dem Auslesen zwischen die erste Elektrode 16 und die zweite Elektrode 18 einen Programmierpuls anzulegen, um die gespeicherte Information durch Polarisation der ferroelektrischen Schicht 17 wieder aufzufrischen.
  • Die Lesespannung an dem zweiten Source-Drain-Gebiet 122 wird so gewählt, daß durch sie der erste Bereich 131 des Kanalgebiets 13, der durch die ferroelektrische Schicht 17 nicht gesteuert wird, in Inversion gebracht und damit geöffnet wird. Die Bewertung der eingeschriebenen Information erfolgt durch eine Durchgangsprüfung zwischen dem ersten Source-Drain- Gebiet 121 und dem zweiten Source-Drain-Gebiet 122, wobei Strom nur dann fließen kann, wenn die ferroelektrische Schicht 17 derart polarisiert ist, daß das Kanalgebiet 13 außerhalb des ersten Bereichs 131 ebenfalls in Inversion ist.
  • Zum Ansteuern eines als Speicherzelle verwendeten ferroelektrischen Transistors, wie er anhand von 1 geschildert wurde, in einer Speicherzellenanordnung, werden das erste Source-Drain-Gebiet 121 und die erste Elektrode 16 über den Kontakt 111 mit einer Schreibleitung SL verbunden (siehe 2). Das zweite Source-Drain-Gebiet 122 wird über den zugeordneten Kontakt 111 mit einer Bitleitung BL verbunden. Die Schreibleitung SL verläuft im wesentlichen parallel zur Bitleitung BL. Senkrecht zur Schreibleitung SL und zur Bitleitung BL verläuft eine Wortleitung WL, die mit der zweiten Elektrode 18 verbunden ist, die wiederum an die ferroelektrische Schicht 17 angrenzt. In einer Speicherzellenanordnung sind eine Vielzahl untereinander parallel verlaufender Bitleitungen, Schreibleitungen und Wortleitungen, die in der beschriebenen Weise mit einzelnen ferroelektrischen Transistoren verbunden sind, vorgesehen.
  • Zur Herstellung eines ferroelektrischen Transistors werden in einem Halbleitersubstrat 21 aus monokristallinem Silizium zunächst aktive Gebiete durch Herstellung einer Isolationsstruktur nach einem LOCOS-Verfahren oder einem STI-Verfahren definiert (nicht dargestellt). Anschließend werden durch maskierte Implantation ein erstes Source-Drain-Gebiet 221 und ein zweites Source-Drain-Gebiet 222 erzeugt (siehe 3). Zwischen dem ersten Source-Drain-Gebiet 221 und dem zweiten Gebiet 222 ist ein Kanalgebiet 23 angeordnet.
  • Auf die Oberfläche des ersten Source-Drain-Gebietes 221, des zweiten Source-Drain-Gebietes 222 und des Kanalgebietes 23 wird eine erste dielektrische Schicht 24 aufgebracht. Die erste dielektrische Schicht 24 kann aus SiO2 durch Oxidation in einer Dicke von 4 bis 10 nm erzeugt werden oder durch CVD- Abscheidung aus CeO2 in einer Dicke von 5 bis 20 nm und anschließende Temperung erzeugt werden. Nachfolgend wird eine zweite dielektrische Schicht 25 aus Si3N4, Strontiumtitanat oder dem gleichen Material wie die erste dielektrische Schicht 24 abgeschieden und strukturiert. Das Strukturieren erfolgt durch maskiertes Ätzen. Dabei wird oberhalb eines ersten Bereichs 231 des Kanalgebiets 23 die Oberfläche der ersten dielektrischen Schicht 24 freigelegt. Ferner wird oberhalb eines Teils des ersten Source-Drain-Gebietes 221, der an das Kanalgebiet 23 angrenzt, die Dicke der zweiten dielektrischen Schicht 25 auf 200 nm reduziert. Oberhalb eines zweiten Bereichs 232 des Kanalgebiets 23 bleibt die volle Dicke von 10 bis 500 nm der zweiten dielektrischen Schicht 25 erhalten.
  • Anschließend wird eine ferroelektrische Schicht aus PZT oder SBT durch Abscheidung in einem CVD-Verfahren in einer Dicke von 100 bis 300 nm und anschließende Strukturierung gebildet. Die ferroelektrische Schicht 26 ist an der Oberfläche der zweiten dielektrischen Schicht 25 oberhalb des Teils des ersten Source-Drain-Gebietes 221 angeordnet, das an das Kanalgebiet 23 angrenzt (siehe 4). Durch Abscheidung von Platin und anisotropes Atzen werden an gegenüberliegenden Seiten der ferroelektrischen Schicht 26 eine erste Elektrode 27 und eine zweite Elektrode 28 gebildet, die spacerähnlich sind (siehe 4). Die zweite Elektrode 28 erstreckt sich bis auf die freigelegte Oberfläche der ersten dielektrischen Schicht 24 oberhalb des zweiten Bereichs 231 des Kanalgebiets 23 und des daran angrenzenden zweiten Source-Drain-Gebietes 222.
  • Zur Verbesserung der Qualität der ferroelektrischen Schicht 26 wird eine Temperung durchgeführt, die sowohl direkt nach der Abscheidung der ferroelektrischen Schicht, nach der Strukturierung der ferroelektrischen Schicht oder nach der Abscheidung von Platin stattfinden kann. Alternativ können mehrere Temperungen zu verschiedenen Zeitpunkten erfolgen.
  • Nachfolgend wird eine planarisierende Passivierungsschicht 29 durch Abscheidung einer weiteren dielektrischen Schicht aus 400 bis 500 nm und Planarisierung durch CMP (chemisch mechanisches Polieren) erzeugt (siehe 5). In der planarisierenden Passivierungsschicht 29 werden Kontaktlöcher zu dem ersten Source-Drain-Gebiet 221 und zu dem zweiten Source-Drain-Gebiet 222 geätzt und mit Kontakten 211 versehen. Das Kontaktloch zu dem ersten Source-Drain-Gebiet 221 reicht gleichzeitig auf die erste Elektrode 27, so daß der entsprechende Kontakt 211 die erste Elektrode 27 mit dem ersten Source-Drain-Gebiet 221 elektrisch verbindet.
  • Der in 5 dargestellte ferroelektrische Transistor unterscheidet sich von dem in 1 dargestellten ferroelektrischen Transistor nur dadurch, daß in 5 die Dicke der zweiten dielektrischen Schicht 25 nur oberhalb des an das Kanalgebiet 23 angrenzenden Teils des ersten Source-Drain-Gebietes 221 reduziert ist und daß die Grenzfläche zwischen der ersten Elektrode 27 und der ferroelektrischen Schicht 26 sowie der zweiten Elektrode 28 und der ferroelektrischen Schicht 26 im wesentlichen gleich groß sind. Bezüglich der Funktionsweise und der im Zusammenhang mit 1 erläuterten Vorteile unterscheiden sich die ferroelektrischen Transistoren nicht.

Claims (10)

  1. Ferroelektrischer Transistor, – bei dem an eine Hauptfläche (110) eines Halbleitersubstrats (11; 21) ein erstes Source-/Drain-Gebiet (121; 221), ein Kanalgebiet (13; 23) und ein zweites Source-/Drain-Gebiet (122; 222) angrenzen, wobei das Kanalgebiet zwischen dem ersten Source-/Drain-Gebiet (121; 221) und dem zweiten Source-/Drain-Gebiet (122; 222) angeordnet ist, – bei dem eine dielektrische Schicht (14; 24; 15; 25) vorgesehen ist, die mindestens die Oberfläche des Kanalgebiets (13; 23) bedeckt und die Oberfläche des ersten Source-/Drain-Gebiets (121; 221) überlappt, – bei dem an der Oberfläche der dielektrischen (14; 24; 15; 25) Schicht eine ferroelektrische Schicht (17; 26) angeordnet ist, die mindestens einen an das Kanalgebiet (13; 23) angrenzenden Teil des ersten Source-/Drain-Gebiets (121; 221) überdeckt, – bei dem an der Oberfläche der dielektrischen Schicht (14; 24; 15; 25) ferner eine erste Polarisationselektrode (16; 27) und eine zweite Polarisationselektrode (18; 28) angeordnet sind, zwischen denen die ferroelektrische Schicht (17; 26) angeordnet ist, – bei dem oberhalb eines ersten Bereichs (131; 231) des Kanalgebiets (13; 23) eine Gateelektrode angeordnet ist, – bei dem die Dicke der dielektrischen Schicht (15; 25) oberhalb des ersten Bereichs (131; 231) geringer als oberhalb eines zweiten Bereichs (132; 232) des Kanalgebiets (13; 23) ist, der unter der zweiten Polarisationselektrode (18; 28) angeordnet ist, – bei dem die Dicke der dielektrischen Schicht (14; 24; 15; 25) oberhalb des an das Kanalgebiet (13; 23) angrenzenden Teils des ersten Source-/Drain-Gebiets (121; 221) so bemessen ist, daß eine remanente Polarisation der ferroelektrischen Schicht (17; 26), die parallel zur Hauptflä che (110) ausgerichtet wird, Kompensationsladungen in dem zweiten Bereich (132; 232) des Kanalgebiets (13; 23) erzeugt.
  2. Ferroelektrischer Transistor nach Anspruch 1, bei dem die Dicke der dielektrischen Schicht (14; 24; 15; 25) oberhalb des an das Kanalgebiet (13; 23) angrenzenden Teils des ersten Source-/Drain-Gebiets (121; 221) kleiner als die Dicke oberhalb des zweiten Bereichs (132; 232) des Kanalgebiets (13; 23) und kleiner als die Abmessung des zweiten Bereichs (132; 232) des Kanalgebietes (13; 23) parallel zur Hauptfläche (110).
  3. Ferroelektrischer Transistor nach Anspruch 1 oder 2, bei dem die ferroelektrische Schicht (17; 26) teilweise oberhalb des Kanalgebietes (13; 23) angeordnet ist, wobei die Dicke der dielektrischen Schicht (15; 25) oberhalb eines an das erste Source-/Drain-Gebiet (121; 221) angrenzenden Teils des Kanalgebietes (13; 23) und oberhalb des an das Kanalgebiet (13; 23) angrenzenden Teils des ersten Source-/Drain-Gebiets (121; 221) gleich ist.
  4. Ferroelektrischer Transistor nach einem der Ansprüche 1 bis 3, bei dem die zweite Polarisationselektrode (18; 28) und die Gateelektrode aneinandergrenzen und als gemeinsame Elektrode (18; 28) ausgebildet sind.
  5. Ferroelektrischer Transistor nach einem der Ansprüche 1 bis 4, bei dem die Dicke der dielektrischen Schicht (14; 24; 15; 25) unterhalb der ersten Polarisationselektrode (16; 27) und oberhalb des an das Kanalgebiet (13; 23) angrenzenden Teils des ersten Source-/Drain-Gebiets (121 ; 221) gleich ist.
  6. Ferroelektrischer Transistor nach einem der Ansprüche 1 bis 4, bei dem die Dicke der dielektrischen Schicht (14; 24; 15; 25) unterhalb der ersten Polarisationselektrode (16; 27) und unterhalb der zweiten Polarisationselektrode (18; 28) gleich ist.
  7. Ferroelektrischer Transistor nach einem der Ansprüche 1 bis 6, bei dem die dielektrische Schicht eine erste dielektrische Schicht (14; 24) und eine zweite dielektrische Schicht (15; 25) umfaßt, wobei die erste dielektrische Schicht (14; 24) auf der Hauptfläche (110) angeordnet ist und die zweite dielektrische Schicht (15; 25) im Bereich der Gateelektrode eine Öffnung aufweist, so daß die Gateelektrode an der Oberfläche der ersten dielektrischen Schicht (14; 24) angeordnet ist.
  8. Ferroelektrischer Transistor nach Anspruch 7, – bei dem die erste dielektrische Schicht (14; 24) SiO2, CeO2, ZrO2 oder Ta2O5 enthält und eine Dicke zwischen 3,5 und 20 nm aufweist, – bei dem die zweite dielektrische Schicht (15; 25) Si3N4, oder CeO2 enthält und oberhalb des zweiten Bereichs (132; 232) des Kanalgebiets (13; 23) eine Dicke zwischen 10 und 500 nm aufweist und oberhalb des an das Kanalgebiet (13; 23) angrenzenden Teils des ersten Source-/Drain-Gebiets (121; 221) eine Dicke zwischen 10 und 300 nm aufweist.
  9. Ferroelektrischer Transistor nach einem der Ansprüche 1 bis 8, bei dem die ferroelektrische Schicht (17; 26) SBT (SrBi2Ta2O9), PZT (PbZrXTil1-XO2) oder BMF (BaMgF4) enthält.
  10. Verwendung eines ferroelektrischen Transistors nach einem der Ansprüche 1 bis 9 als Speicherzelle einer Speicherzellenanordnung.
DE19947117A 1999-09-30 1999-09-30 Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung Expired - Fee Related DE19947117B4 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE19947117A DE19947117B4 (de) 1999-09-30 1999-09-30 Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung
TW089120043A TW483168B (en) 1999-09-30 2000-09-28 Ferroelectric transistor
KR10-2002-7004109A KR100455638B1 (ko) 1999-09-30 2000-09-29 강유전성 트랜지스터와 메모리 셀 배열 내에서의 그 사용
JP2001527365A JP3977079B2 (ja) 1999-09-30 2000-09-29 強誘電トランジスター、および、そのメモリーセル構造における使用方法
CNB008134723A CN1192438C (zh) 1999-09-30 2000-09-29 铁电体晶体管及存储单元
PCT/DE2000/003468 WO2001024275A1 (de) 1999-09-30 2000-09-29 Ferroelektrischer transistor und dessen verwendung in einer speicherzellenanordnung
US10/113,418 US6614066B2 (en) 1999-09-30 2002-04-01 Ferroelectric transistor and memory cell configuration with the ferroelectric transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19947117A DE19947117B4 (de) 1999-09-30 1999-09-30 Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung

Publications (2)

Publication Number Publication Date
DE19947117A1 DE19947117A1 (de) 2001-04-12
DE19947117B4 true DE19947117B4 (de) 2007-03-08

Family

ID=7924015

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19947117A Expired - Fee Related DE19947117B4 (de) 1999-09-30 1999-09-30 Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung

Country Status (7)

Country Link
US (1) US6614066B2 (de)
JP (1) JP3977079B2 (de)
KR (1) KR100455638B1 (de)
CN (1) CN1192438C (de)
DE (1) DE19947117B4 (de)
TW (1) TW483168B (de)
WO (1) WO2001024275A1 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005017072A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Ladungsfalle- bzw. Ladung-Trap-Isolator-Speichereinrichtung
DE102005017533A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Nichtflüchtige ferroelektrische Speichervorrichtung
KR100696766B1 (ko) * 2004-12-29 2007-03-19 주식회사 하이닉스반도체 차지 트랩 인슐레이터 메모리 장치
DE102005017534A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Nichtflüchtige ferroelektrische Speichervorrichtung
CN101315948B (zh) * 2007-05-29 2010-05-26 中国科学院物理研究所 一种自旋晶体管
US20130001809A1 (en) * 2009-09-29 2013-01-03 Kolpak Alexie M Ferroelectric Devices including a Layer having Two or More Stable Configurations
US10056393B2 (en) * 2016-03-01 2018-08-21 Namlab Ggmbh Application of antiferroelectric like materials in non-volatile memory devices
US11004867B2 (en) * 2018-06-28 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory in high-k first technology
CN111029409B (zh) * 2019-10-31 2023-06-02 上海集成电路研发中心有限公司 一种性能可调的晶体管
US20230223066A1 (en) * 2022-01-07 2023-07-13 Ferroelectric Memory Gmbh Memory cell and methods thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0566585B1 (de) * 1991-01-09 1995-03-29 Siemens Aktiengesellschaft Speicherzellenanordnung und verfahren zu deren betrieb

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384729A (en) * 1991-10-28 1995-01-24 Rohm Co., Ltd. Semiconductor storage device having ferroelectric film
JP3279453B2 (ja) * 1995-03-20 2002-04-30 シャープ株式会社 不揮発性ランダムアクセスメモリ
US6225655B1 (en) * 1996-10-25 2001-05-01 Texas Instruments Incorporated Ferroelectric transistors using thin film semiconductor gate electrodes
JPH10341002A (ja) * 1997-06-06 1998-12-22 Oki Electric Ind Co Ltd 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0566585B1 (de) * 1991-01-09 1995-03-29 Siemens Aktiengesellschaft Speicherzellenanordnung und verfahren zu deren betrieb

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Ext. Abstr. Int. Conf. SSDM, 1997, pp 382-383 *
Integrated Ferroel. 1998, Vol. 22, pp 213-221 *

Also Published As

Publication number Publication date
TW483168B (en) 2002-04-11
DE19947117A1 (de) 2001-04-12
CN1376312A (zh) 2002-10-23
WO2001024275A1 (de) 2001-04-05
US6614066B2 (en) 2003-09-02
JP2003510851A (ja) 2003-03-18
CN1192438C (zh) 2005-03-09
KR20020038783A (ko) 2002-05-23
US20020117702A1 (en) 2002-08-29
KR100455638B1 (ko) 2004-11-06
JP3977079B2 (ja) 2007-09-19

Similar Documents

Publication Publication Date Title
DE19739673C2 (de) Nichtflüchtiges ferroelektrisches Speicherbauelement, Verfahren zu dessen Betrieb und Verfahren zu dessen Herstellung
DE102008024519B4 (de) Ferroelektrische Speicherzelle, Herstellungsverfahren und integrierte Schaltung mit der ferroelektrischen Speicherzelle
DE102015200946B4 (de) Halbleitervorrichtung mit ferroelektrischem Hafniumoxid und Herstellungsverfahren
DE4114344C2 (de) Herstellungsverfahren und Aufbau einer nicht-flüchtigen Halbleiterspeichereinrichtung mit einer Speicherzellenanordnung und einem peripheren Schaltkreis
DE60019191T2 (de) Nichtflüchtige ferroelektrische Speicheranordnung
DE3844120A1 (de) Halbleitereinrichtung mit grabenfoermiger struktur
DE69828834T2 (de) Ferroelektrische Speicherzelle und deren Herstellungsverfahren
EP1166357B1 (de) Speicherzellenanordnung
DE19840824C1 (de) Ferroelektrischer Transistor, dessen Verwendung in einer Speicherzellenanordnung und Verfahren zu dessen Herstellung
DE19947117B4 (de) Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung
DE19946437A1 (de) Ferroelektrischer Transistor
EP1103051A1 (de) Ferroelektrische speicheranordnung
DE19748495C2 (de) EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld
EP1005090B1 (de) Halbleiterbauelement mit zumindest einem Widerstandselement aufweisenden Kondensator sowie Verfahren zu dessen Herstellung
EP1138084B1 (de) Ferroelektrischer transistor und verfahren zu dessen herstellung
EP1192666B1 (de) Speicherzellenanordnung
EP1344222B1 (de) Verfahren zum auslesen und speichern eines zustandes aus einem oder in einen ferroelektrischen transistor einer speicherzelle und speichermatrix
EP1126471B1 (de) Verfahren zum Auslesen oder Speichern eines Zustandes aus einem oder in einen ferroelektrischen Transistor einer Speicherzelle und Speichermatrix
DE19640215C1 (de) Integrierte Halbleiterspeicheranordnung mit "Buried-Plate-Elektrode"
DE102004011432A1 (de) Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
WO2000077858A1 (de) Ferroelektrischer transistor und verfahren zu dessen betrieb
WO2001003196A1 (de) Ferroelektrischer transistor
DE102005008391B3 (de) FeRAM-Speicherzelle zum Speichern von mehr als zwei Zuständen und Verfahren zum Herstellen einer solchen
DE19846211A1 (de) Nichtflüchtige EPROM-Speicherzelle mit baulich getrenntem Programmierbereich und Lesebereich
WO2004077574A2 (de) Halbleiterspeicherzelle und verfahren zu deren herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8339 Ceased/non-payment of the annual fee