DE60019191T2

DE60019191T2 - Nichtflüchtige ferroelektrische Speicheranordnung

Info

Publication number: DE60019191T2
Application number: DE60019191T
Authority: DE
Inventors: Hiroshi Ishiwara
Original assignee: Semiconductor Technology Academic Research Center
Current assignee: Semiconductor Technology Academic Research Center
Priority date: 1999-05-19
Filing date: 2000-05-03
Publication date: 2006-03-09
Anticipated expiration: 2020-05-04
Also published as: JP3377762B2; EP1054406B1; EP1473736A3; US6327172B1; EP1054406A2; DE60019191D1; US20020012264A1; TW454338B; EP1054406A3; EP1473736A2; US6584008B2; KR100355779B1; KR20000077182A; JP2000331484A

Description

Die vorliegende Erfindung bezieht sich auf ein ferroelektrisches, nichtflüchtiges Speicherbauteil, und im Spezielleren auf ein ferroelektrisches, nichtflüchtiges Speicherbauteil mit einem ferroelektrischen Kondensator, der an das Gate eines MOS-Feldeffekttranisstors (MOS-Metalloxidhalbleiter) oder MIS-Feldeffekttransistors (MIS-Metallisolatorhalbleiter) angeschlossen ist.
Es wird davon ausgegangen, dass die Ausbildung eines Übergangs zwischen einem Halbleiter und einem Ferroelektrikum je nach der Polarisierungsrichtung des Ferroelektrikums einen Zustand erzeugt, bei dem Elektronen in die Halbleiteroberfläche induziert werden, oder einen Zustand, bei dem Elektronenlücken induziert werden. Es wurden bereits Versuche unternommen, nichtflüchtige Speicherbauteile herzustellen, die Speicherinhalte auch nach einem Abschaltevorgang beibehalten, indem ein Ferroelektrikum für die Gate-Isolierschicht eines MOS-Feldeffekttransistors verwendet wird und man die beiden Zustände „0" und „1" entsprechen ließ. Allerdings wurden noch keine praktisch einsetzbaren Bauteile hergestellt. Bauteile mit diesem Aufbau sind aus dem folgenden Hauptgrund schwierig zu fertigen. Werden ein Halbleiter und ein Ferroelektrikum miteinander verbunden, entsteht ein Grenzflächenzustand, der Elektronen und Elektronenlücken einfängt. Dies stoppt das Fließen eines notwendigen Stroms durch den Source-Drain-Pfad eines Feldeffekttransistors.
Um dieses Problem zu lösen, werden ein MFIS-Aufbau (M: Metall oder Leiter, F: Ferroelektrikum, I: Isolator, S: Halbleiter) und ein MFMIS-Aufbau vorgeschlagen. Bei dem MFIS-Aufbau wird eine dielektrische (paraelektrische) Schicht wie Siliziumdioxid (SiO₂), die kaum einen Grenzflächenzustand mit einem Halbleiter bildet, zwischen eine ferroelektrische Schicht und ein Halbleitersubstrat eingesetzt. Beim MFMIS-Aufbau wird noch eine leitfähige Schicht zwischen eine ferroelektrische und eine dielektrische Schicht gepackt. Allerdings entstehen neue Probleme, wenn der Reihenaufbau aus ferroelektrischer und dielektrischer Schicht als Gate-Isolatorschicht des Feldeffekttransistors verwendet wird: (1) die Dateneinschreibspannung steigt, und (2) die Datenspeicherhaltungszeit verkürzt sich. Diese Probleme bedürfen der Erklärung.
Der Anstieg der Einschreibspannung wird durch beispielhafte Darlegung eines Aufbaus erklärt. In diesem Fall besteht das Halbleitersubstrat aus Si, die ferroelektrische Schicht aus Bleizirkonattitanat (PZT: PbZr₁__xTi_xO₃) und die dielektrische Schicht aus SiO₂. Der MFIS-Aufbau kann als Aufbau für die Gate-Elektrode übernommen werden, aber für diese Stoffe wird der MFMIS-Aufbau übernommen, um eine wechselseitige Diffusion von Pb-Atomen in die PZT-Schicht und Si-Atomen in die SiO₂-Schicht zu verhindern. Die relative dielektrische Konstante von SiO₂ beträgt 3,9. Die relative dielektrische Konstante von PZT nimmt einen Wert von 200 bis 600 an, je nach dem Zusammensetzungsverhältnis von Zr und Ti, und der einfacheren Beschreibung halber wird angenommen, dass er 390 beträgt. Im Allgemeinen beträgt die Dicke der SiO₂-Schicht 1/10 von derjenigen der PZT-Schicht.
Da die Kapazität des Kondensators proportional zur relativen dielektrischen Konstante und umgekehrt proportional zur Schicht ist, haben der ferroelektrische und der dielektrische Kondensator ein Kapazitätsverhältnis von 10:1. Wenn zwei Kondensatoren in Reihe geschaltet sind und eine Spannung an sie angelegt wird, ist die an jeden Kondensator angelegte Spannung umgekehrt proportional zur Kapazität des Kondensators. Die an den ferroelektrischen Kondensator angelegte Spannung beträgt 1/10 von der des dielektrischen Kondensators, d.h. 1/11 der Gesamtspannung. Angenommen, es wird ein MFS-Aufbau gebildet, bei dem die PZT-Schicht direkt auf dem Si-Substrat abgeschieden wird und die Polarisierung der Schicht bei 5V umgekehrt werden kann. Ein MFMIS-Aufbau, der mit derselben Schichtdicke hergestellt wird, benötigt eine hohe Spannung von 55V für eine Polarisierungsumkehr.
Die kurze Datenspeicherhaltungszeit wird mit Bezug auf die 9A und 9B erklärt. Die Ersatzschaltung des MFMIS-Aufbaus ist in 9A gezeigt. In 9A bezeichnet das Bezugszeichen C_F einen ferroelektrischen Kondensator, C_I einen dielektrischen Kondensator. In diesem Fall wird der ganze Halbleiter ohne Berücksichtigung der Kapazität der Sperrschicht des Halbleiters auf Massepotential gehalten.
Wird eine Spannung V an eine obere Elektrode angelegt, werden Spannungen V_F und V_I an die beiden Kondensatoren angelegt. Die Spannungen V_F und V_I erfüllen die Gleichung: VF + VI = (V) (1)
Angenommen, ±Q ist der Betrag der elektrischen Ladungen, die in der oberen und unteren Elektrode des ferroelektrischen Kondensators auftreten. Wie in 9A gezeigt ist, tritt der Betrag ±Q der elektrischen Ladungen auch in der oberen und unteren Elektrode des dielektrischen Kondensators unter der Bedingung auf, dass die reinen elektrischen Ladungen eines Zwischenabschnitts zwischen den beiden Kondensatoren 0 betragen müssen. Da der dielektrische Kondensator eine Relation Q = C_IV_I aufweist, ergibt ein Austausch dieser Relation gegen Gleichung (1): Q = Cr (V – VF) (2)
Die Beziehung zwischen Q und V_F des ferroelektrischen Kondensators weist eine wie in 9B gezeigte Hysterese auf. Die durch Gleichung (2) gegebene Relation ist in 9B teilweise überdeckt, um in 9B eine gerade Linie zu erhalten. Ein Schnittpunkt zwischen den Linien stellt eine Spannung dar, die am Ferroelektrikum anliegt, und den Betrag elektrischer Ladungen, die in der Kondensatorelektrode auftreten. Ein Punkt A in 9B stellt Q und V_F dar, wenn die Spannung auf V gehalten wird, nachdem eine hohe Spannung plusseitig angelegt wurde, und ein Punkt B stellt Q und V_F dar, wenn die Spannung auf V gehalten wird, nachdem eine hohe Spannung negativseitig angelegt wurde.
Wird die Spannung, nachdem plusseitig eine hohe Spannung angelegt wurde, auf 0 zurückgefahren, ändern sich Q und V_F des ferroelektrischen Kondensators auf einen Punkt C in 9B, und die Polarisierungsrichtung und die Richtung des elektrischen Felds sind entgegengesetzt. Anders ausgedrückt, wenn die Gatespannung, um Daten, nachdem diese eingeschrieben wurden, zu speichern, auf 0 zurückgefahren wird, indem eine positive Spannung an die Gateelektrode eines Feldeffekttransistors mit dem MFIS- oder MFMIS-Gateaufbau angelegt wird, wird ein zur Polarisierungsrichtung entgegengesetztes elektrisches Feld an das Ferroelektrikum angelegt, und die Restpolarisierung verschwindet binnen kurzer Zeit. Insbesondere wenn die Kapazität des in Reihe geschalteten dielektrischen Kondensators gering ist, kommt die Größe eines umgekehrten elektrischen Felds nahe an das elektrische Koerzitivfeld des Ferroelektrikums heran (das elektrische Feld, das notwendig ist, um die Polarisierung auf 0 zurückzufahren), und die Aufrechterhaltungszeit für die Polarisierung wird sehr kurz. Die kurze Aufrechterhaltungszeit darf nicht nur beim MFIS- und MFMIS-Aufbau sondern auch im MFS-Aufbau nicht unerkannt bleiben. Selbst wenn sich eine Grenzfläche mit niedriger Einfangzustandsdichte zwischen einer ferroelektrischen Schicht und einer Halbleiterschicht bilden und ein Feldeffekttransistor mit einem feinen MFS-Gate-Aufbau hergestellt werden kann, bilden der ferroelektrische Kondensator und die Kapazität einer in der Halbleiterfläche ausgebildeten Sperrschicht einen Reihenkondensator, der fast das gleiche wie in 9B gezeigte Problem aufwirft.
Deshalb muss ein herkömmliches nichtflüchtiges Speicherbauteil, das ein Ferroelektrikum für die Gate-Isolierschicht eines MOS-Feldeffekttransistors verwendet, den MFIS- oder MFMIS-Aufbau annehmen, um keinen Grenzflächenzustand zwischen einem Halbleitersubstrat und der ferroelektrischen Schicht aufkommen zu lassen. Allerdings erhöht diese Art von Aufbau die Dateneinschreibspannung und verkürzt die Datenspeicherhaltungszeit.
Es ist eine Aufgabe der vorliegenden Erfindung, ein ferroelektrisches, nichtflüchtiges Speicherbauteil bereitzustellen, das in der Lage ist, die Dateneinschreibspannung zu senken und die Datenspeicherhaltungszeit in einem Speicherzellenaufbau, der einen ferroelektrischen Kondensator verwendet, zu verlängern.
Die Erfindung ist im vorliegenden Anspruch 1 definiert.
Vorzuziehende Aspekte der vorliegenden Erfindung umfassen die folgenden Anordnungen:

(1) Einer der Kondensatoren hat einen Anschluss an die Gate-Elektrode des Zellentransistors und den anderen Anschluss über den Selektortransistor an eine Bitleitung angeschlossen, der andere Kondensator hat einen Anschluss an die Gate-Elektrode des Zellentransistors und den anderen Anschluss an eine Plattenleitung angeschlossen, und die Gate-Elektrode des Selektortransistors ist an eine Wortleitung angeschlossen.
(2) In der Anordnung (1) ist die Source des Zellentransistors an Masse gelegt und sein Drain ist an die Wortleitung angeschlossen.
(3) In der Anordnung (1) ist die Source des Zellentransistors an Masse gelegt und sein Drain ist an die Bitleitung angeschlossen.

Nach der vorliegenden Erfindung wird ein Speicherzellenaufbau ausgebildet, indem zwei ferroelektrische Kondensatoren mit fast derselben Restpolarisierung an die Gate-Elektrode eines MOS- oder MIS-Zellentransistors angeschlossen werden. Daten werden entsprechend der Polarisierungsrichtung und Restpolarisierung der ferroelektrischen Dünnschicht gespeichert. Beim Speichern von Daten werden die ferroelektrischen Dünnschichten der Kondensatoren im Hinblick auf die Gate-Elektrode des Zellentransistors in entgegengesetzte Richtungen polarisiert. Elektrische Ladungen, die bei der Polarisierung der ferroelektrischen Dünnschicht erzeugt werden, weiden nicht in die Halbleiterfläche der Kanalzone des Zellentransistors induziert.
Da in diesem Fall die Spannung direkt an die ferroelektrische Dünnschicht angelegt wird, kann die Dateneinschreibspannung gesenkt werden. Da die internen elektrischen Felder der beiden ferroelektrischen Kondensatoren 0 betragen, ganz gleich, ob die Daten in einem Zustand „0" oder „1" gehalten werden, kann die Datenspeicherhaltungszeit verlängert werden. Das heißt, bei einem Speicherzellenaufbau, der ferroelektrische Kondensatoren verwendet, kann die Dateneinschreibspannung gesenkt und die Datenspeicherhaltungszeit verlängert werden.
Da zusätzlich der Selektortransistor an eine Seite eines ferroelektrischen Kondensators angeschlossen ist, der zum Zellentransistor entgegengesetzt ist, kann verhindert werden, dass eine nicht ausgewählte Zelle durch die Einschreibspannung beeinflusst wird.
Diese Zusammenfassung der Erfindung beschreibt nicht unbedingt alle notwendigen Merkmale, so dass die Erfindung auch eine Teilkombination dieser beschriebenen Merkmale sein kann.
Die Erfindung lässt sich umfassender aus der folgenden ausführlichen Beschreibung in Zusammenschau mit den beigefügten Zeichnungen verstehen:
die 1A und 1B sind Ersatzschaltungsschemata, die jeweils den Speicherzellenaufbau eines ferroelektrischen nichtflüchtigen Speicherbauteils zeigen;
2A ist ein Schaltungsschema, das eine Schaltungsanordnung eines Speicherbetriebsanalysators zeigt, der einen MOSFET verwendet;
2B ist eine grafische Darstellung einer Veränderung des Drain-Stroms beim Anlegen einer Auslesespannung;
die 3A und 3B sind Ersatzschaltungsschemata , die jeweils den Speicherzellenaufbau des ferroelektrischen nichtflüchtigen Speicherbauteils nach der Ausführungsform der vorliegenden Erfindung zeigen;
die 4A und 4B sind Schaltungsschemata, die jeweils einen Zustand zeigen, bei dem die Speicherzelle von 3A oder 3B an eine Bitleitung BL, Wortleitung WL und Plattenleitung PL angeschlossen ist;
die 5A bis 5D sind Schaltungsschemata, die jeweils einen Zustand zeigen, bei dem ein Zellentransistor an Leitungen im Zellenaufbau von 4A oder 4B angeschlossen ist;
6 ist eine Schnittansicht, die einen Elementaufbau zum Herstellen der in 5D gezeigten Schaltungsanordnung zeigt;
die 7A bis 7D sind Schaltungsschemata, die jeweils ein Anschlussbeispiel zeigen, wenn es keinen gemeinsamen Massepunkt gibt;
die 8A bis 8D sind jeweils Draufsichten, die Zellenanordnungen zum Herstellen der Schaltungsanordnungen der 7A bis 7D zeigen; und
die 9A und 9B sind ein Schaltungsschema bzw. eine grafische Darstellung zur Erklärung des Problems eines herkömmlichen ferroelektrischen nichtflüchtigen Speicherbauteils.
Nun wird mit Bezug auf die 1A und 1B ein ferroelektrisches nichtflüchtiges Speicherbauteil beschrieben.
In einer Ersatzschaltung, die den Speicherzellenaufbau eines in den 1A und 1B gezeigten ferroelektrischen nichtflüchtigen Speicherbauteils darstellt, ist ein Anschluss von jedem der beiden ferroelektrischen Kondensatoren C_A und C_B, die dieselbe Restpolarisierung haben, an das Gate eines Zellentransistors (MOSFETs) Tr mit einem MOS-Aufbau angeschlossen. Der andere Anschluss des Kondensators C_A ist an einen Anschluss A angeschlossen, wohingegen der andere Anschluss des Kondensators C_B an einen Anschluss B angeschlossen ist. Der Transistor Tr und die Kondensatoren C_A und C_B bilden eine Speicherzelle. Die ferroelektrischen Schichten der Kondensatoren C_A und C_B bestehen aus PZT und haben dieselbe Fläche und Schichtdicke.
Die diesen Aufbau aufweisende Speicherzelle kann auch für ein analoges Speicherbauteil verwendet weiden. Jedoch wird der einfacheren Beschreibung halber der Betrieb beschrieben, indem ein Fall beispielhaft aufgeführt wird, bei dem die Speicherzelle für ein digitales Speicherbauteil verwendet wird. Obwohl nicht gezeigt, sind die Speicherzellen in einer Matrix angeordnet, um ein Speicherfeld zu bilden.
Um Daten „0" oder „1" in die Speicherzelle dieses Aufbaus einzuschreiben, wird der Anschluss B an Masse gelegt und eine positive oder negative Spannung an den Anschluss A angelegt. Wenn der Einfluss des Potentials auf der Halbleiterseite aufgrund einer hohen Gate-Kapazität des Transistors Tr nicht mehr übergangen werden kann, wird eine Hälfte der am Anschluss A anliegenden Spannung angelegt, um das Potential des Halbleiters zwischen zwei in Reihe geschalteten Kondensatoren in einen schwebenden Zustand oder ein Zwischenpotential zu versetzen.
In dieser Beschreibung ist „1" ein Zustand, bei dem eine positive Spannung an den Anschluss A angelegt wird, um die Polarisierungsrichtung des ferroelektrischen Kondensators C_A nach unten und die Polarisierungsrichtung des ferroelektrischen Kondensators C_B nach oben zu richten, wie in 1A gezeigt ist. „0" ist ein Zustand, bei dem eine negative Spannung an den Anschluss A angelegt wird, um die Polarisierungsrichtung des ferroelektrischen Kondensators C_A nach oben und die Polarisierungsrichtung des ferroelektrischen Kondensators C_B nach unten zu richten, wie in 1B gezeigt ist.
Wenn die Spannung des Anschlusses A nach dem Einschreiben von „0" oder „1" auf 0 zurückgefahren wird, werden keine elektrischen Ladungen in die Gate-Elektrode des Transistors Tr und die Halbleiterfläche der Kanalzone induziert, weil die beiden ferroelektrischen Kondensatoren C_A und C_B dieselbe Restpolarisierung haben. Dementsprechend wird V_G aus der Relation Q_G = C_GV_G (Q_G: elektrische Ladungen der Gate-Elektrode, C_G: Gate-Kapazität, V_G: Gate-Potential) auf 0V gehalten. Von daher sind die internen elektrischen Felder der beiden ferroelektrischen Kondensatoren C_A und C_B = 0, ganz gleich, ob die Daten in einem Zustand „0" oder „1" gespeichert werden. Es wird davon ausgegangen, dass die Datenspeicherhaltungszeit so lange wie diejenige einer allgemeinen ferroelektrischen Eintransistor-/Einkondensator-Speicherzelle mit einem Aufbau ähnlich des DRAMs ist. Da die Spannung direkt an den ferroelektrischen Kondensator angelegt wird, geht man davon aus, dass die Einschreibspannung auch bei einer hohen relativen dielektrischen Konstante der ferroelektrischen Dünnschicht niedrig ist.
Um in die Speicherzelle eingeschriebene Daten zu lesen, wird Anschluss A geöffnet, das Halbleitersubstrat an Masse gelegt, und eine positive Spannung an den Anschluss B angelegt. In diesem Fall verändert sich wie in 1A gezeigt, wenn die eingeschriebenen Daten „1" sind, der Polarisierungsbetrag des ferroelektrischen Kondensators C_B beträchtlich, und die elektrischen Ladungen Q_G der Gate-Elektrode weichen von 0 ab. Angenommen, P ist der Polarisierungsbetrag der ferroelektrischen Dünnschicht beim Anlegen einer positiven Spannung, dann ist Q_G = (P_I + P_r)S (S: Fläche des ferroelektrischen Kondensators, P_r: Restpolarisierung der ferroelektrischen Schicht). P = –P_r wird vor dem Anlegen einer positiven Spannung gehalten und geht nach dem Anlegen einer ausreichend hohen positiven Spannung auf P = P_S über (P_S: gesättigte Polarisierung). Dann entstehen elektrische Ladungen –Q_G nahe der Halbleiterfläche. Durch ordnungsgemäße Wahl der Schwellenspannung des Transistors Tr führt der Source-Drain-Pfad aufgrund von Inversionselektronen Strom.
Wenn die eingeschriebenen Daten „0" sind, findet keine Polarisierungsumkehr der ferroelektrischen Dünnschicht statt. Selbst bei einem ausreichend hohen Anlegen positiver Spannung werden nur (P_S – P_r)S elektrische Ladungen Q_G in der Gate-Elektrode erzeugt. Da der Unterschied zwischen P_S und P_r im Allgemeinen gering ist, werden fast keine negativen elektrischen Ladungen in die Halbleiterfläche induziert. In diesem Fall führt der Source-Drain-Pfad des Transistors Tr keinen Strom.
Somit können, indem eine Impulsspannung an den Anschluss B angelegt und der Drain-Strom des MOSFETs dabei gemessen wird, Daten gelesen werden. Beim Lesevorgang wird die Spannung durch die Gate-Isolierschicht des MOSFETs angelegt und die Auslesespannung kann steigen. Jedoch braucht diese Auslesespannung nicht angelegt zu werden, solange P = P_S für eingeschriebene Daten „1" beibehält. Selbst wenn eine Spannung angelegt wird, um P = 0 einzustellen, um Q_G = P_rS herzustellen, kann ein zufriedenstellender Lesevorgang erzielt werden.
Nach dem Lesen werden beide Anschlüsse A und B auf 0V zurückgesetzt. Für eingeschriebene Daten „0", bleibt Q_G = 0 beibehalten, und der Zustand kehrt vor dem Lesen auf Eins zurück. Für eingeschriebene Daten „1" kehrt die Polarisierung nicht hundertprozentig zur ursprünglichen zurück, wenn die Auslesespannung auf 0 zurückgesetzt wird. Aus diesem Grund werden Daten „1" basierend auf ausgelesenen Daten bei einer geeigneten Frequenz überschrieben.
Bei diesem Aufbau wird der Anschluss B an Masse gelegt, eine positive oder negative Spannung an den Anschluss A angelegt, und die ferroelektrischen Dünnschichten der ferroelektrischen Kondensatoren C_A und C_B werden im Hinblick auf die Gate-Elektrode in entgegengesetzte Richtungen polarisiert.
Daten können entsprechend der Polarisierungsrichtung und Restpolarisierung der ferroelektrischen Dünnschicht gespeichert werden, ohne dass elektrische Ladungen induziert werden, die bei der Polarisierung der ferroelektrischen Dünnschicht auf die Kanalzone entstehen. Da die internen elektrischen Felder der beiden ferroelektrischen Kondensatoren C_A und C_B 0 betragen, ganz gleich, ob die Daten in einem Zustand „0" oder „1" gehalten werden, kann die Datenspeicherhaltungszeit verlängert werden. Da die Spannung direkt an die ferroelektrische Dünnschicht angelegt wird, kann die Dateneinschreibspannung gesenkt werden.
Die Analyseergebnisse der Eigenschaften eines Transistors mit diesem Aufbau unter Verwendung eines Schaltungssimulators SPICE werden nun beschrieben. 2A zeigt eine Schaltung, die zur Operationsanalyse verwendet wird, und 2B zeigt eine Veränderung des Drain-Stroms beim Anlegen eines Ausleseimpulses.
Während Schalter SW0, SW1 und SW2 im AUS-, EIN- bzw. AUS-Zustand sind, wird eine positive oder negative Spannung an einen Anschluss n2 angelegt, um Daten „0" oder „1" zu speichern. Die Schalter SWO, SW1 und SW2 werden aus-, ein- bzw. eingeschaltet, wodurch der Speicherzustand beibehalten wird. Die Schalter SWO, SW1 und SW2 werden ein-, aus- bzw. ausgeschaltet, und eine Spannung wird an einen Anschluss n0 angelegt, um Daten auszulesen. Aus den 2A und 2B können Daten „0" oder „1" leicht ausgelesen werden, indem der Drain-Strom gemessen wird.
Eine Ausführungsform der vorliegenden Erfindung wird ausführlich mit Bezug auf die verschiedene Ansichten der begleitenden Zeichnungen beschrieben.
Bei dieser Ausführungsform ist zum Aufbau der 1A und 1B ein Selektortransistor hinzugefügt, der aus einem MOSFET besteht, um nicht eine nicht ausgewählte Zelle durch die Einschreibspannung zu beeinflussen.
Der als Schalter für eine selektive Schreiboperation dienende MOSFET ist in den 1A und 1B an den Abschnitt (3A) des Anschlusses A (oder des Anschlusses B) oder an einen Abschnitt (3B) zwischen dem Gate und einem Kondensator angeschlossen. Mit anderen Worten ist in dem in 3A gezeigten Aufbau das Gate eines Zellentransistors Q1 an den Knoten der miteinander in Reihe geschalteten Kondensatoren C_A und C_B angeschlossen. Ein Selektortransistor Q ist zwischen einem Kondensator C_B und einem Anschluss b zwischengeschaltet. Die Anschlüsse a, b, und c sind an einen Treiber DR angeschlossen. In dem in 3B gezeigten Aufbau befindet sich ein Selektortransistor Q2 zwischen dem Gate des Zellentransistors Q1 und dem Kondensator C_B.
Ungeachtet dessen, ob der Selektortransistor an einer der beiden in den 3A und 3B gezeigten Positionen angeschlossen ist, können dieselben Wirkungen erzielt werden, solange der Selektortransistor nur ausgeschaltet bleibt, wenn die Zelle nicht ausgewählt ist. Die Herstellung betreffend ist der Aufbau von 3A überlegen, weil zwei Kondensatoren direkt auf der schwebenden Gate-Elektrode des Zellentransistors ausgebildet werden können. Diese Ausführungsform prüft eine Anordnung, bei der der Aufbau von 3A als Einheitszelle verarbeitet wird.
Nach dem in 3A gezeigten Aufbau schaltet beim Schreiben eine an den Anschluss c angelegte Spannung den Selektortransistor Q2 ein/aus, um zu prüfen, ob eine an den Anschlüssen a und b auftretende Spannung auch tatsächlich an den ferroelektrischen Kondensatoren C_A und C_B anliegt. Dementsprechend müssen Spannungen an den Anschlüssen a, b und c von einer peripheren Schaltung unabhängig gesteuert werden. Der Aufbau dieses Speicherzellenfelds erfordert mindestens drei Steuerleitungen a', b' und c'. Sind die Leitungen b' und c' parallel zueinander, arbeiten an sie angeschlossene Zellen auf ähnliche Weise und spielen keine Rolle als Wahlschalter. Von daher müssen sich die Leitungen b' und c' kreuzen, und die drei Leitungen werden wie in den 4A oder 4B gezeigt angeordnet. Der Konvention entsprechend werden die Leitungen a', b' und c' als Plattenleitung (PL), Bitleitung (BL) und Wortleitung (WL) bezeichnet.
In 4A ist ein Anschluss des Kondensators C_A an die Gate-Elektrode des Zellentransistors Q1 und der andere Anschluss an die Plattenleitung PL angeschlossen. Ein Anschluss des Kondensators C_B ist an die Gate-Elektrode des Zellentransistors Q1 und der andere Anschluss ist über den Selektortransistor Q2 an die Bitleitung BL angeschlossen. Die Gate-Elektrode des Selektortransistors Q2 ist an die Wortleitung WL angeschlossen. In 4B ist der Anschluss derselbe, mit der Ausnahme, dass die Plattenleitung PL parallel zur Wortleitung WL ist.
Nun wird ein Lesevorgang erklärt. Beim Lesen wird der Anschluss eines Kondensators geöffnet, die Polarisierung des anderen Kondensators umgekehrt, und ein dabei durch den Pfad d-e fließender Strom erfasst. Es kann eine neue Stromerfassungsleitung angeordnet werden, die aber bei einer hohen Zellenanordnungsdichte nicht vorzuziehen ist. Auf diese Weise wird der Anschluss d an die Wortleitung WL, die Bitleitung BL oder die Plattenleitung PL angeschlossen und der Anschluss e an Masse gelegt. Ein Fall, bei dem es keinen gemeinsamen Massepunkt wie ein SOI-Substrat (SOI – Si-Schicht auf Isolierschicht) gibt, wird abschließend auch noch behandelt.
Wenn die Polarisierung über die Plattenleitung PL ohne Mitwirkung des Selektortransistors Q2 zur Zellenauswahl umgekehrt wird, muss die an den Anschluss d angeschlossene Leitung die Plattenleitung PL kreuzen. Wenn andererseits die Polarisierung über die Bitleitung BL umgekehrt wird, muss die Plattenleitung PL offen sein, und somit kann der Anschluss d nicht an die Plattenleitung PL angeschlossen werden. Deshalb sind verfügbare Anschlussverfahren auf die vier in den 5A bis 5D gezeigten beschränkt.
In 5A ist zusätzlich zum Aufbau von 4A die Source des Zellentransistors Q1 an Masse gelegt, und sein Drain ist an die Wortleitung WL angeschlossen. In 5B ist zusätzlich zum Aufbau von 4B die Source des Zellentransistors Q1 an Masse gelegt, und sein Drain ist an die Bitleitung BL angeschlossen. In 5C ist zusätzlich zum Aufbau von 4A die Source des Zellentransistors Q1 an Masse gelegt, und sein Drain ist an die Bitleitung BL angeschlossen. In 5D ist zusätzlich zum Aufbau von 4B die Source des Zellentransistors Q1 an Masse gelegt, und sein Drain ist an die Wortleitung WL angeschlossen.
Ein Aufbau, bei dem die Source des Zellentransistors Q1 an Masse gelegt und sein Drain an die Wortleitung WL angeschlossen ist, wie der Anschluss von 5D, ist in der Schnittansicht eines Bauteilaufbaus in 6 gezeigt. Ein n-Kanal-MOS-Transistor (Zellentransistor) Q1 bestehend aus Diffusionszonen 62 des n-Typs und eine Gate-Elektrode b3 und ein n-Kanal-MOS-Transistor (Selektortransistor) Q2 bestehend aus Diffusionszonen 64 des n-Typs und eine Gate-Elektrode 65 sind auf einem Si-Substrat 61 des p-Typs so ausgebildet, dass sie aneinander angrenzen. Kondensatorelektroden 67 und 68 sind über eine ferroelektrische Schicht 66 auf der Gate-Elektrode 63 des Zellentransistors Q1 ausgebildet und aus ferroelektrischen Dünnschichten ausgebildet, wodurch die beiden ferroelektrischen Kondensatoren C_A und C_B gebildet sind.
Wenn es keinen gemeinsamen Massepunkt wie ein SOI-Substrat gibt, kann eine beim Lesen an Masse gelegte Leitung verwendet werden. Anschlussverfahren bei diesem Fall sind in den 7A bis 7D gezeigt. In den 7A bis 7D verwenden einige der Verfahren in Anbetracht einer tatsächlichen Anordnung die Leitung einer angrenzenden Zelle.
In 7A ist im Gegensatz zu 5A die Source des Zellentransistors Q1 nicht an Masse gelegt, sondern an eine Bitleitung BL2 einer angrenzenden Zelle angeschlossen, die parallel zu einer an den Selektortransistor Q angeschlossene Bitleitung BL1 ist. In 7B ist im Gegensatz zu 5B die Source des Zellentransistors Q1 nicht an Masse gelegt, sondern an die Wortleitung WL angeschlossen. In 7C ist im Gegensatz zu 5C die Source des Zellentransistors Q1 nicht an Masse gelegt, sondern an die Wortleitung WL angeschlossen. In 7D ist im Gegensatz zu 5D die Source des Zellentransistors Q1 nicht an Masse gelegt, sondern an die Bitleitung BL2 einer angrenzenden Zelle angeschlossen, die parallel zu der an den Selektortransistor Q angeschlossenen Bitleitung BL1 ist.
Beispiele für die Zellenanordnung in diesem Fall sind in den 8A bis 8D gezeigt. Die 8A bis 8D entsprechen jeweils den 7A bis 7D. Wie aus den 8A bis 8D hervorgeht, können die wie in den 7A bis 7D gezeigten Schaltungsanordnungen ohne jede Änderung auf dem Substrat verlegt werden.
Nach dieser Ausführungsform ist zusätzlich zu dem wie in 1 gezeigten Zellenaufbau der Selektortransistor Q2 an den Anschluss des dem Zellentransistor entgegengesetzten ferroelektrischen Kondensators C_B angeschlossen, d.h. zwischen dem ferroelektrischen Kondensator C_B und der Bitleitung BL. Im Ergebnis kann die Datenspeicherhaltungszeit verlängert und die Dateneinschreibspannung gesenkt werden. Darüber hinaus kann verhindert werden, dass eine nicht ausgewählte Zelle von der Einschreibspannung beeinflusst wird. Im Ergebnis kann die Zuverlässigkeit der Speicherzelle verbessert sein.
Die vorliegende Erfindung ist nicht auf die vorstehend beschriebene Ausführungsform beschränkt. Diese Ausführungsform verwendet PZT als ferroelektrisches Material für den ferroelektrischen Kondensator, das ferroelektrische Material ist aber nicht darauf beschränkt. Es kann jedes ferroelektrische Material verwendet werden. Zwei an die Gate-Elektrode des MOS-Transistors angeschlossene ferroelektrische Kondensatoren können unterschiedliche ferroelektrische Schichtdicken haben, aber ihr Material und ihre Fläche müssen gleich sein.
Der Feldeffekttransistor ist nicht auf einen MOS-Transistor beschränkt, und es kann sich auch um einen MIS-Transistor handeln, der eine Gate-Isolierschicht anstatt der Gate-Oxidschicht verwendet. Darüber hinaus ist der Si-Streifen nicht auf einen npn-Streifen beschränkt und kann auch ein pnp-Streifen zur Ausbildung eines p-Kanal-Transistors sein.
Wie vorstehend ausführlich beschrieben wurde, wird nach der vorliegenden Erfindung ein Speicherzellenaufbau ausgebildet, indem zwei ferroelektrische Kondensatoren mit fast derselben Restpolarisierung an die Gate-Elektrode eines MOS- oder MIS-Feldeffekttransistors angeschlossen werden. Daten werden gespeichert, indem die ferroelektrischen Dünnschichten der Kondensatoren im Hinblick auf die Gate-Elektrode des Transistors in entgegengesetzte Richtungen polarisiert werden. Da die Spannung direkt an die ferroelektrische Dünnschicht angelegt wird, kann die Dateneinschreibspannung gesenkt werden. Gleichzeitig werden elektrische Ladungen, die beim Polarisieren der ferroelektrischen Dünnschicht entstehen, nicht in die Halbleiterfläche der Kanalzone des Transistors induziert. Da die internen elektrischen Felder der beiden ferroelektrischen Kondensatoren in einem Beharrungszustand, nachdem die Daten eingeschrieben wurden, 0 betragen, kann die Datenspeicherhaltungszeit verlängert werden.
Da darüber hinaus der Selektortransistor an einem zum Zellentransistor entgegengesetzten ferroelektrischen Kondensator angeschlossen ist, kann verhindert werden, dass eine nicht ausgewählte Zelle von der Einschreibspannung beeinflusst wird.

Claims

Ferroelektrisches, nichtflüchtiges Speicherbauteil, umfassend: einen Zellentransistor (Q1), der aus einem Feldeffekttransistor mit einer Gate-Elektrode hergestellt ist; zwei ferroelektrische Kondensatoren (CA, CB), welche miteinander in Reihe geschaltet sind und jeweilige erste Anschlüsse, die an die Gate-Elektrode des Zellentransistors angeschlossen sind, und jeweilige zweite Anschlüsse haben, wobei die beiden ferroelektrischen Kondensatoren im Wesentlichen dieselbe Restpolarität haben; und eine erste und eine zweite Steuerleitung (BL, PL), die jeweils an die zweiten Anschlüsse der beiden ferroelektrischen Kondensatoren angeschlossen sind; wobei die erste Steuerleitung einer Bitleitung (BL) und die zweite Steuerleitung einer Plattenleitung (PL) entspricht, wobei das Speicherbauteil dadurch gekennzeichnet ist, dass es beinhaltet: einen einzelnen Selektortransistor (Q) mit einer Gate-Elektrode, wobei der Selektortransistor mit den Kondensatoren (CA, CB) in Reihe geschaltet ist und selektiv eingeschaltet wird, und die Gate-Elektrode an eine Wortleitung (WL) angeschlossen ist; und einen Treiber (DR), der über die erste und zweite Steuerleitung an die zweiten Anschlüsse angeschlossen ist, um ferroelektrische Dünnschichten der Kondensatoren im Hinblick auf die Gate-Elektrode des Zellentransistors (Q1) in entgegengesetzte Richtungen zu polarisieren, um Daten zu speichern.
Speicherbauteil nach Anspruch 1, dadurch gekennzeichnet, dass der Treiber (DR) beim Einschreiben von Daten eine Spannung an eine Gate-Elektrode des Selektortransistors anlegt, um den Selektortransistor (Q) einzuschalten, und eine Spannung erzeugt, um über den Selektortransistor eine Polarisierung hervorzurufen, die den Daten in den Kondensatoren (CA, CB) entspricht.
Speicherbauteil nach Anspruch 2, dadurch gekennzeichnet, dass der Treiber (DR) beim Auslesen von Daten einen Spannungsimpuls über den Selektortransistor (Q) an einen der zweiten Anschlüsse der Kondensatoren (CA, CB) anlegt, um Daten auszulesen, die einer Polarisierungsrichtung jedes der Kondensatoren entsprechen.
Speicherbauteil nach Anspruch 1, dadurch gekennzeichnet, dass der Selektortransistor (Q2) zwischen einem der Kondensatoren (CA, CB) und der Gate-Elektrode des Zellentransistors (Q1) zwischengeschaltet ist.
Speicherbauteil nach Anspruch 1, dadurch gekennzeichnet, dass der Selektortransistor (Q) zwischen einem der Kondensatoren (CA, CB) und einem der zweiten Anschlüsse zwischengeschaltet ist.
Speicherbauteil nach Anspruch 1, dadurch gekennzeichnet, dass das Speicherbauteil darüber hinaus eine Plattenleitung (PL), eine Bitleitung (BL) und eine Wortleitung (WL) umfasst, wobei die Kondensatoren (CA, CB) einen ersten und einen zweiten Kondensator umfassen, wobei ein Anschluss des ersten Kondensators an die Gate-Elektrode des Zellentransistors und der andere Anschluss an die Plattenleitung angeschlossen ist, wobei ein Anschluss des zweiten Kondensators an die Gate-Elektrode des Zellentransistors und der andere Anschluss über den Selektortransistor an die Bitleitung angeschlossen ist, und die Gate-Elektrode des Selektortransistors an die Wortleitung angeschlossen ist.
Speicherbauteil nach Anspruch 1, dadurch gekennzeichnet, dass ein Anschluss eines der Kondensatoren an die Gate-Elektrode des Zellentransistors (Q1) und der andere Anschluss über den Selektortransistor (Q) an eine Bitleitung angeschlossen ist, ein Anschluss des anderen Kondensators an die Gate-Elektrode des Zellentransistors und der andere Anschluss an eine Plattenleitung angeschlossen ist, und die Gate-Elektrode des Selektortransistors an eine Wortleitung angeschlossen ist.
Speicherbauteil nach Anspruch 1, dadurch gekennzeichnet, dass der Selektortransistor (Q2) zwischen einem Anschluss eines der Kondensatoren (CA, CB) und der Gate-Elektrode des Zellentransistors (Q1) zwischengeschaltet ist.
Speicherbauteil nach Anspruch 7, dadurch gekennzeichnet, dass die Bitleitung (BL) und die Plattenleitung (PL) so angeordnet sind, dass sie parallel zueinander sind und die Wortleitung (WL) kreuzen.
Speicherbauteil nach Anspruch 9, dadurch gekennzeichnet, dass der Zellentransistor (Q1) eine an Masse gelegte Source und einen an die Wortleitung angeschlossenen Drain hat.
Speicherbauteil nach Anspruch 9, dadurch gekennzeichnet, dass der Zellentransistor (Q1) eine an Masse gelegte Source und einen an die Bitleitung angeschlossenen Drain hat.
Speicherbauteil nach Anspruch 9_; dadurch gekennzeichnet, dass der Zellentransistor (Q1) eine Source hat, die an eine andere, an die Bitleitung angrenzende Bitleitung angeschlossen ist, und einen Drain, der an die Wortleitung angeschlossen ist.
Speicherbauteil nach Anspruch 9, dadurch gekennzeichnet, dass der Zellentransistor (Q1) eine Source hat, die an die Wortleitung angeschlossen ist, und einen Drain, der an die Bitleitung angeschlossen ist.
Speicherbauteil nach Anspruch 7, dadurch gekennzeichnet, dass die Wortleitung (WL) und die Plattenleitung (PL) so angeordnet sind, dass sie parallel zueinander sind und die Bitleitung kreuzen.
Speicherbauteil nach Anspruch 14, dadurch gekennzeichnet, dass der Zellentransistor (Q1) eine an Masse gelegte Source und einen an die Wortleitung angeschlossenen Drain hat.
Speicherbauteil nach Anspruch 14, dadurch gekennzeichnet, dass der Zellentransistor (Q1) eine an Masse gelegte Source und einen an die Bitleitung angeschlossenen Drain hat.
Speicherbauteil nach Anspruch 14, dadurch gekennzeichnet, dass der Zellentransistor (Q1) eine an die Wortleitung angeschlossene Source und einen an die Bitleitung angeschlossenen Drain hat.
Speicherbauteil nach Anspruch 14, dadurch gekennzeichnet, dass der Zellentransistor (Q1) eine Source hat, die an eine andere, an die Bitleitung angrenzende Bitleitung angeschlossen ist, und einen Drain, der an die Wortleitung angeschlossen ist.