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1. Gebiet
der Erfindung
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Diese
Erfindung bezieht sich auf ferroelektrische Speicher und insbesondere
auf einen solchen Speicher und ein Betriebsverfahren, der bzw. das
eine sehr geringe Ermüdung
aufweist, in einem nicht zerstörenden
Lesemodus verwendet werden kann und Störprobleme beseitigt.
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2. Ausführung des
Problems
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Es
ist seit zumindest den 1950ern bekannt, dass, falls ein praktischer
ferroelektrischer Speicher hergestellt werden könnte, derselbe einen schnellen,
dichten, nicht-flüchtigen
Speicher liefern würde,
der mit relativ geringen Spannungen betrieben werden könnte. Siehe
Orlando Auciello u. a., „The
Physics of Ferroelectric Memories", Physics Today, Juli 1998, S. 22–27. Der
Haupttyp von ferroelektrischem Speicher, der heute untersucht wird,
ist der nicht-flüchtige
ferroelektrische Direktzugriffsspeicher oder NVFRAM. Ibid. Ein Nachteil des
NVFRAM besteht darin, dass bei dem Prozess des Lesens desselben
die Informationen, die derselbe hält, zerstört werden, und deshalb die
Lesefunktion von einer Neuschreibfunktion gefolgt sein muss. Es
wird jedoch seit mindestens 40 Jahren postuliert, dass es möglich sein
könnte,
einen Speicher zu entwerfen, bei dem das Speicherelement ein ferroelektrischer
Feldeffekttransistor (FET) ist, wobei dieser Speicher nicht zerstörend gelesen
werden könnte.
Siehe Shu-Yau Wu, „A
New Ferroelectric Memory Device, Metal-Ferroelectric-Semiconductor
Transistor", IEEE
Transactions On Electron Devices, S. 499–504, August 1974; S.Y. Wu, „Memory
Retention and Switching Behavior Of Metal-Ferroelectric-Semiconductor
Transistors", Ferroelectrics,
Bd. 11, S. 379–383,
1976; und J.R. Scott, C.A. Paz de Araujo und L.D. McMillan, „Integrated
Ferroelectrics", Condensed Matter
News, Bd. 1, Nr. 3, S. 15–20,
1992. Da der ferroelektrische Speichereffekt, der bei den frühen Vorrichtungen
von Wu gemessen wurde, nur ein vorübergehender Einzustandseffekt
anstatt eines langlebigen Zweizustandseffekts war, wird nun davon
ausgegangen, dass dieser Effekt ein Ladungsinjektionseffekt anstatt
eines Effekts aufgrund ferroelektrischen Schaltens war. Es wurde
jedoch kürzlich
von einer ferroelektrischen Metallisolatorhalbleiter-FET-Vorrichtung,
d. h. einem MFISFET, berichtet, die ein echtes ferroelektrisches
Speicherverhalten zu zeigen scheint. Siehe Tadahiko Hirai u. a., „Formation
of Metal/Ferroelectric/Insulator/Semiconductor Structure With A
CeO2 Buffer Layer", Japan Journal of Applied Physics,
Bd. 33, Teil I, Nr. 9B, S. 5219–5222,
September 1994; Tadahiko Hirai u. a., „Characterization of Metal/Ferroelectric/Insulator/Semiconductor
Structure With A CeO2 Buffer Layer", Japan Journal of
Applied Physics, Bd. 34, Teil I, Nr. 8A, S. 4163–4166, August 1995; Yong Tae
Kim u. a., „Memory
Window of Pt/SrBi2Ta2O9/CeO2/SiO2/Si Structure For Metal Ferroelectric Insulator
Semiconductor Field Effect Transistor", Applied Physics Letters, Bd. 71, Nr.
24, S. 3507–3509,
15. Dezember 1997; und US-Patent Nr. 5,744,374, erteilt am 28. April
1998 für
Jong Moon.
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Zur
Herstellung eines Speichers ist nicht nur ein Speicherelement erforderlich,
sondern auch eine Einrichtung zum Adressieren einer großen Anzahl
von Speicherelementen. Anfangs wurde davon ausgegangen, dass ein
ferroelektrisches Speicherelement durch ein einfaches Array von
Zeilen und Spalten von Leitern adressiert werden kann. Man nahm
an, dass ein ferroelektrisches Speicherelement an jeder der Verbindungsstellen
des Arrays angeordnet sein könnte
und durch ein Anlegen einer Spannung an die Leiter für die entsprechende
Zeile und Spalte adressiert werden könnte. Man nahm an, dass, falls
die Spannung an jedem Leiter geringer als die Schwellenspannung
für ein
ferroelektrisches Schalten (Koerzitivspannung) wäre und die Spannungsdifferenz
zwischen den Leitern größer als
die Koerzi tivspannung wäre,
nur in die ausgewählte
Zelle geschrieben oder dieselbe gelesen würde und die anderen Zellen
unverändert
bleiben würden.
Es stellte sich jedoch heraus, dass dies nicht funktionierte, da
die benachbarten nicht-ausgewählten Zellen
durch die Spannungen an den Adressleitungen gestört wurden. Somit wurde ein
Schalter zwischen einer der Adressleitungen und jedem ferroelektrischen
Speicherelement hinzugefügt.
Siehe US-Patent Nr. 2,876,436, erteilt am 3. März 1959 für J.R. Anderson, und US-Patent
Nr. 4,873,664, erteilt am 10. Oktober 1989 für S. Sheffield Eaton, Jr. Falls
der Schalter wie bei dem letzteren Patent ein Transistor ist, nimmt
der Speicher eine Speicheradressarchitektur an, die im Wesentlichen
die gleiche wie diejenige eines herkömmlichen DRAM ist. Wenn dies
jedoch bei einem ferroelektrischen Speicher angewendet wird, störte sogar
diese Architektur die Speicherzellen, die an der gleichen Plattenleitung
wie die adressierte Zelle angeschlossen waren. Das heißt, es stellte
sich heraus, dass ferroelektrische Materialien keine klare Koerzitivschwellenspannung
aufweisen, sondern dass stattdessen sogar eine kleine Spannung bewirkt,
dass das Ferroelektrikum teilweise umschaltet, und deshalb die wiederholte
Anlegung von kleinen Störspannungen,
wie sie bei einem herkömmlichen
Speicherarray auftreten, schließlich
die Veränderung
oder den Verlust eines Speicherzustands hervorruft. Deshalb wurde
eine komplexere Architektur vorgeschlagen, um diese Störung zu
beseitigen. Siehe z. B. das US-Patent Nr. 4,888,733, erteilt am
19. Dezember 1989 für
Kenneth J. Mobley.
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Die
oben genannten Adressschemata sind alle für einen NVFRAM; d. h. einen
Speicher, der einen ferroelektrischen Kondensator als ein Speicherelement
verwendet, anstatt für
einen Speicher, der einen ferroelektrischen FET verwendet. Eine
Anzahl von Adressarchitekturen wurde bislang für einen Speicher offenbart, bei
dem das Speicherelement ein ferroelektrischer FET ist. Das US-Patent
Nr. 5,523,964, erteilt am 4. Juni 1996 für McMillan u. a., offenbart
eine relativ komplexe Adressierarchitektur, die fünf Transistoren
bei jeder Speicherzelle zusätzlich
zu dem ferroelektrischen FET verwendet. Diese Komplexität ist, wie
bei der Architektur von Mobley u. a., enthalten, um das Störproblem
zu vermeiden. Eine derart komplexe Architektur führt zu einem Speicher, der
sehr viel weniger dicht und langsamer als z. B. ein herkömmlicher
DRAM ist. Eine Architektur, die einen ferroelektrischen FET pro
Speicherzelle verwendet, wurde vorgeschlagen, wurde jedoch nicht implementiert,
da dieselbe nicht richtig gelesen werden kann, wenn sich drei benachbarte
Zellen alle in dem leitenden logischen Zustand befinden. Siehe das
US-Patent Nr. 5,449,935, erteilt am 12. September 1995 für Takashi
Nakamura, Spalte 3, Zeile 56 – Spalte
4, Zeile 15. Ein weiterer derartiger Entwurf von einem FET pro Speicherzelle
wurde in dem US-Patent Nr. 5,768,185 vorgeschlagen, das am 16. Juni
1998 für
Takashi Nakamura und Yuichi Nakao erteilt wurde. Während eines
Lesens wird jedoch eine Spannung von 3 Volt bis 5 Volt an die Wortleitung
angelegt, während
Masse oder null Volt an die Bitleitung angelegt sind. Obwohl dies
nicht genug ist, um das Ferroelektrikum bei einem einzigen Lesezyklus
umzuschalten, wie es im Vorhergehenden angedeutet ist, ist jetzt
bekannt, dass aufeinanderfolgende Pulse dieser Größe, wie
dieselben bei einem Speicher bei dem normalen Leseprozess auftreten,
den ferroelektrischen Zustand stören
können.
Da außerdem die
Bitleitung mit der Source und dem Substrat verbunden ist und die
Wortleitung mit dem Gate verbunden ist, stört, wenn die Signale WLn und
BLm + 1 nicht exakt synchronisiert sind, der Löschprozess einer Zelle die nächste. Bei
Herstellungsspezifikationen, die praktisch machbar sind, ist es
schwierig, eine derart exakte Synchronisation bei allen Zellen zu
erreichen. Deshalb werden bei einem kommerziellen Produkt auch kurze
Störspannungen
während
des Löschzyklus
vorhanden sein. Ferner ist es bei dieser Architektur nicht möglich, ein Byte
nach dem anderen zu schreiben, wobei es sich um eine viel schnellere
Möglichkeit
zum Lesen bei einem ferroelektrischen FET handelt. Somit scheint
es, dass die Tatsache, dass das ferroelektrische Material keine klare
Koerzitivfeldschwelle hat und durch wiederholte Anlegungen einer
Spannung, die etwas geringer als die Koerzitivspannung ist, umgeschaltet
werden kann, mehrere der ursprünglichen
Ziele der Forschung bezüglich ferroelektrischer
Speicher unerreichbar gemacht hat. Ein Speicher, wie derselbe im
Oberbegriff von Anspruch 1 dargelegt ist, ist aus der
JP 2000 022 010 bekannt. Es wäre deshalb
in hohem Maße
erwünscht,
eine Architektur und ein Verfahren zum Adressieren eines ferroelektrischen
Speichers, besonders einer ferroelektrischen FET-Struktur, und ein
Verfahren zum Herstellen der Struktur zu liefern, die relativ einfach
sind und gleichzeitig die Probleme des Stands der Technik, wie z.
B. das Störproblem,
vermeiden.
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Zusammenfassung
der Erfindung
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Die
Erfindung löst
das oben genannte Problem durch ein Liefern einer Vorrichtung zum
Adressieren eines ferroelektrischen Speichers, bei dem Ermüdung und
Störung
unwesentlich sind. Kommerzielle Formen des Speichers können ohne
weiteres ohne Ermüdung
oder Störung
10 Jahre oder länger
wirksam sein. Die Erfindung erreicht dies durch ein Kombinieren
eines Setz- und Rücksetzschalters
mit einer Gruppe von Speicherzellen, wie z. B. einer Spalte oder
Zeile. Bevorzugt verwendet die Erfindung auch die Kombination einer Lesespannung,
die geringer als die Koerzitivspannung ist, mit einem Vorverstärker, der
jeder Gruppe von Zellen zugeordnet ist. Bevorzugt ist die Lesespannung
geringer als die Hälfte
der Koerzitivspannung und ist in einigen Fällen geringer als ein Drittel
der Koerzitivspannung.
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Die
Erfindung liefert einen ferroelektrischen Speicher, wie derselbe
durch Anspruch 1 definiert ist. Bevorzugt ist der Rücksetzschalter
ein Transistor, der ein Paar von Rücksetz-Source-Drains aufweist, wobei eines
der Rücksetz-Source-Drains mit der Speicherzelle
verbunden ist, und das andere der Rücksetz-Source-Drains mit einem
der Source-Drains des Vorverstärkertransistors
verbunden ist. Bevorzugt ist ein Setzschalter ein Transistor, der
ein Paar von Setz-Source-Drains
aufweist, wobei eines der Setz-Source-Drains mit der Speicherzelle
verbunden ist, und das andere der Setz-Source-Drains mit der Ansteuerleitung
verbunden ist. Bevorzugt ist der Rücksetzschalter ein Transistor,
der ein Paar von Rücksetz-Source-Drains
aufweist, wobei eines der Rücksetz-Source-Drains
mit der Speicherzelle verbunden ist, und das andere der Rücksetz-Source-Drains
mit der Bitleitung verbunden ist. Bevorzugt ist der Rücksetzschalter
parallel mit dem Vorverstärker
zwischen die Speicherzelle und die Bitleitung geschaltet.
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Bevorzugt
kann jeder der ferroelektrischen Speicher, die hier beschrieben
sind, entweder als ein nicht zerstörender Auslesespeicher oder
als ein zerstörender
Auslesespeicher implementiert sein.
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Die
Erfindung liefert nicht nur einen ferroelektrischen Speicher, bei
dem eine Zelle nicht gestört
wird, wenn in eine andere Zelle geschrieben oder dieselbe gelesen
wird, und der nicht zerstörend
gelesen werden kann, sondern auch einfacher und viel dichter als
modernste kommerzielle ferroelektrische Speicher ist. Zahlreiche
andere Merkmale, Aufgaben und Vorteile der Erfindung werden aus
der folgenden Beschreibung ersichtlich, wenn dieselbe zusammen mit
den beiliegenden Zeichnungen gelesen wird.
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Kurze Beschreibung
der Zeichnungen
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1 zeigt
ein schematisches elektrisches Diagramm eines bevorzugten Ausführungsbeispiels
eines ferroelektrischen Speichers gemäß der Erfindung;
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2 ist
ein Ersatzschaltbild des ferroelektrischen Speichers von 1 während einer
NDRO (non-destructive
read-out – nicht
zerstörendes
Auslesen)-Operation;
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3 veranschaulicht
einen Graphen der Polarisation über
der Spannung, d. h. die Hystereseschleife für einen Speicher gemäß der Erfindung
während
der NDRO-Leseoperation;
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4 ist
ein Schaltbild einer bevorzugten Architektur eines ferroelektrischen
NDRO-Speichers gemäß der Erfindung;
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5 ist
ein Schaltbild einer alternativen Architektur eines ferroelektrischen
NDRO-Speichers;
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6 ist
ein Schaltbild einer weiteren Architektur eines ferroelektrischen
NDRO-Speichers;
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7 ist
eine Alternative des Speichers von 6;
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8 ist
ein elektrisches Blockdiagramm eines typischen Integrierte-Schaltung-Speichers,
bei dem die Speicherarraysysteme 200, 300, 400 und 500 verwendet
werden können;
und
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9 ist
ein Schaltbild einer weiteren alternativen Architektur, die eine
alternative Anordnung der Signale veranschaulicht, die an den Rücksetzschalter
und den Vorverstärker
angelegt werden.
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Detaillierte
Beschreibung des bevorzugten Ausführungsbeispiels
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1. Einleitung
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1 zeigt
eine allgemeine Struktur eines ferroelektrischen Speicherarraysystems 10 gemäß dieser Erfindung.
Das Arraysystem 10 umfasst eine Speicherzelle oder -zellen 12,
einen Setzschalter 14, einen Rücksetzschalter 16 und
einen Vorverstärker 20.
Die Speicherzellgruppe 12 ist bevorzugt eine ferroelektrische Mehrzahl
von Speicherzellen, es kann sich jedoch um eine einzige Zelle handeln.
Bei der Zelle kann es sich um eine beliebige ferroelektrische Zelle
handeln, und Beispiele sind im Folgenden gegeben. Der Rücksetzschalter 16 und
der Vorverstärker 20 sind
parallel zwischen einen Bitleitungsknoten 24 und einen
Speicherzell-/Vorverstärkerknoten 28 geschaltet.
Der Setzschalter 14 ist in Reihe zwischen eine Ansteuerleitung 22 und die
Speicherzellgruppe 12 geschaltet. Die Schalter 14 und 16 werden
durch die Signale SET (setzen) und RST (rücksetzen) an Leitungen 32 bzw. 30 gesteuert.
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Wie
es nach dem Lesen der folgenden Beschreibung besser verstanden wird,
umfasst der Begriff „Vorverstärken" oder „Verstärken" bei dieser Offenbarung
ein Steigern einer Spannung, um zu ermöglichen, dass dieselbe leichter
gelesen wird, ein Steigern eines Stroms, so dass derselbe leichter
gelesen werden kann, ein Verändern
einer Spannung, die nicht leicht gelesen werden kann, zu einem Strom,
der leichter gelesen werden kann, und ein Verändern eines Stroms, der nicht
leicht gelesen werden kann, zu einer Spannung, die leichter gelesen
werden kann.
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Die
gestrichelte Leitung 18, die das Signal RL trägt, veranschaulicht
eine alternative Anordnung der Signale, die an den Rücksetzschalter 16 und
den Vorverstärker 20 angelegt
werden. Bei dieser alternativen Anordnung ist eine Leitung 17 zwischen
der Bitleitung und dem Rücksetzschalter 16 beseitigt
und durch die Leitung 18 ersetzt. Bei dieser Anordnung
hätte der
Vorverstärker 20 eine
interne Verbindung mit Masse, die nicht explizit gezeigt ist, oder
derselbe könnte
auch mit dem RL-Signal verbunden sein. Diese Anordnung ist etwas
komplexer, da dieselbe ein weiteres Signal, RL, erfordert, aber
dieselbe erlaubt ein Trennen der Signale für die Lese- und Schreibfunktionen,
was einen Grad an Steuerung bezüglich
einer Robustheit zu der Schaltung hinzufügt.
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Bei
der bevorzugten Anordnung werden digitale Zustände „1" und „0" über
die Ansteuerleitung 22 und eine Bitleitung 25,
auf denen die Signale DL bzw. BL platziert sind, geschrieben. Daten
werden über
die Bitleitung 25 gelesen, wobei eine geringe Betriebsspannung
an die Ansteuerleitung 22 angelegt ist. Alternativ dazu können Daten über die
Ansteuerleitung 22 gelesen werden, wobei eine geringe Betriebsspannung
an die Bitleitung 25 angelegt ist. Ein Signal WL wird über eine
Wortleitung 26 an das Speicherzellarray 12 angelegt,
um die Speicherzelle auszuwählen,
in die geschrieben oder die gelesen werden soll. Tabelle 1 zeigt
die Wahrheitstabelle von Schreib- und Leseoperationen. Während einer
Schreiboperation sind die Schalter 14 und 16 beide AN.
Daten „1" werden durch ein
Anlegen einer hohen Spannung an DL programmiert, während BL
geerdet ist. Die hohe Spannung ist eine Spannung, die höher als
die Koerzitivspannung Vc des ferroelektrischen Speicherelements
bei den ein oder mehr Zellen 12 ist. Daten „0" werden durch ein
Anlegen einer hohen Spannung an BL programmiert, während DL
geerdet ist.
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Tabelle
1 – Wahrheitstabelle
von Schreib-/Leseoperationen
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Während der
Leseoperation ist der Setzschalter 14 AN, während der
Rücksetzschalter 16 AUS
ist. Deshalb ist die ausgewählte
Zelle äquivalent
zu der Schaltung, die in 2 gezeigt ist. Wie es in 2 veranschaulicht
ist, wird ein Transistor 42 bevorzugt als ein Vorverstärker verwendet,
und ein ferroelektrischer Kondensator 44 wird bevor zugt
als das ferroelektrische Element verwendet. Der Transistor 42 kann „Lesetransistor" genannt werden,
da derselbe bei der Leseoperation verwendet wird. Derselbe ist bevorzugt
ein MOSFET. Bei diesem Ausführungsbeispiel
ist während
der Leseoperation eine Elektrode des Kondensators 44 äquivalent
mit dem Ansteuerleitungsknoten 46 verbunden, und die andere
Elektrode ist äquivalent
mit dem Speicherzell-/Vorverstärkerknoten 48 verbunden,
der auch mit dem Gate 50 des Transistors 42 verbunden
ist. Ein Source-Drain 54 des Transistors 42 ist äquivalent
mit der Bitleitung 49 verbunden, während das andere Source-Drain 52 äquivalent
mit einer niedrigen Spannung verbunden ist, die als Masse 56 angezeigt
ist.
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Die
Lese- und Schreibfunktionen für
die alternative Anordnung unter Verwendung der Leitung 18 und des
Signals RL sind die gleichen, mit der Ausnahme, dass das RL-Signal
das BL-Signal bei der Schreibfunktion ersetzt. Bei dieser alternativen
Anordnung ist das andere Source-Drain 52 mit dem RL-Signal
verbunden, das während
der Leseoperation auf niedrig oder Masse gesetzt wäre.
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Eine
relativ niedrige DL-Spannung wird während des Lesens an den Ansteuerleitungsknoten 46 angelegt,
wobei diese Spannung verwendet wird, um den Status des ferroelektrischen
Kondensators 44 zu differenzieren. Die Spannung über den
ferroelektrischen Kondensator 44 kann folgendermaßen ermittelt
werden: V1 = Vf + VMOS (Gleichung
1) Cf V = CMOS VMOS (Gleichung
2)wobei V1 die
Spannung ist, die an den Knoten 46 angelegt ist; Vf die Spannung über den ferroelektrischen Kondensator
ist, VMOS die Spannung an dem Knoten 48 oder
dem Gate 50 des Transistors 42 ist; Cf die
ferroelektrische Kapazität
ist; und CMOS die MOS-Gesamtkapazität des Transistors 42 von
Gate zu Substrat ist. Deshalb spielt das Verhältnis Cf und
CMOS eine wichtige Rolle bei dieser Schaltung.
Die Spannung an dem Knoten 46, V1,
und dieses Verhältnis
müssen
sicherstellen, dass die Spannung, die über den ferroelektrischen Kondensator
fallen gelassen wird, oder Vf, nicht hoch
genug ist, um den ferroelektrischen Zustand zu stören.
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Die
Lesespannung DL beträgt
bevorzugt 0,5 bis 3,0 Volt und am bevorzugtesten 0,7 bis 2,6 Volt.
Beispielsweise werden z. B. 1,2 V an den Ansteuerleitungsknoten 46 angelegt.
Ein ordnungsgemäßes Verhältnis von
Cf und CMOS wird
ausgewählt,
so dass nur 0,1 V bis 0,3 V über
den ferroelektrischen Kondensator abfallen. Diese kleine positive
Spannung liegt weit unterhalb der Koerzitivspannung und ist nicht
ausreichend, um den „0"-Zustand des ferroelektrischen
Kondensators zu stören.
Aufgrund der unterschiedlichen ferroelektrischen Kapazität zwischen
dem „1"-Zustand und dem „0"-Zustand entwickelt sich eine andere
Spannung VMOS an dem Gate des Lesetransistors 42,
wenn sich der ferroelektrische Kondensator 44 in dem „1"-Zustand befindet,
als wenn der ferroelektrische Kondensator sich in dem „0"-Zustand befindet.
Bevorzugt wird eine Spannung zwischen 0,1 V und 1,0 V an die Bitleitung 49 angelegt,
und normalerweise beträgt
diese Spannung 0,5 V. Die Spannungsdifferenz zwischen Masse 56 und
der Bitleitung 49 bewirkt, dass ein Drain-zu-Source-Strom durch den Transistor 42 fließt, "wobei dieser Strom
abhängig
von der Spannung an dem Gate 50 unterschiedlich ist. Somit
führen
die kleinen Spannungsdifferenzen bei der Gatespannung zwischen den
Zuständen „0" und „1" zu unterschiedlichen
Drain-zu-Source-Strömen,
die durch eine herkömmliche
Leseverstärkerschaltungsanordnung
des Speichers gelesen werden.
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Wenn
die Zelle mit Daten „0" programmiert ist,
befindet sich das Ferroelektrikum in einem Zustand B, wie es in 3 gezeigt
ist. Während
einer Leseoperation fällt
eine positive Spannung über
das Ferroelektrikum ab, und ihr Wert kann durch Gleichungen (1)
und (2) bestimmt werden. Wenn diese positive Spannung niedriger
als die Koerzitivspannung ist, könnte
dieselbe einen Teil der negativen Polarisation zerstören, schaltet
die Polarisation jedoch nicht um. Wie es in 3 gezeigt
ist, würde
der Zustand B mit den positiven Pulsen von mehreren Lesezyklen zunehmen,
derselbe hält
jedoch bei einem bestimmten Punkt E an, der davon abhängt, wie
viel Spannung angelegt wird, und von der Anzahl von angelegten Zyklen.
Deshalb ändert
sich allgemein bei einer Operation des Lesens von Daten „0" und einer Spannung
DL zwischen 0,5 bis 3,0 Volt die Polarisation zwischen einem Zustand
E und einem Zustand F.
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Wenn
die Zelle mit Daten „1" programmiert ist,
befindet sich das Ferroelektrikum in einem Zustand A, wie es in 3 gezeigt
ist. Eine positive Lesespannung stört diese positive Polarisation überhaupt
nicht. Deshalb verändert
sich die Polarisation für
eine Operation des Lesens von Daten „1" zwischen dem Zustand A und einem Zustand
G.
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Um
zu den Gleichungen (1) und (2) zurückzukehren, ist, um Daten „1" und „0" zu unterscheiden,
eine unterschiedliche Cf für
die beiden Zustände
erforderlich. Cf ist die ferroelektrische Kapazität oder näherungsweise
dP/dVf, wobei es sich um die Steigung der
Polarisation handelt. Deshalb wird die Differenz zwischen der Steigung
der AG-Kurve und der Steigung der EF-Kurve in 3 verwendet,
um die Daten „1" und „0" zu unterscheiden.
Normalerweise ist die Steigung von AG kleiner als diejenige von
EF, was bedeutet, dass Cf von Daten „1" kleiner ist als Cf von
Daten „0". Die Differenz von
Cf kann entweder durch ein Spannungs- oder ein Stromerfassen erfasst
werden.
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Weil
jedes Mal, wenn das ferroelektrische Element gelesen wird, nur eine
kleine Spannung an den ferroelektrischen Film angelegt wird und
das Ferroelektrikum nicht umschaltet. Deshalb beseitigt diese Erfindung das
Ermüdungsproblem,
wenn angenommen wird, dass die Anzahl von Lesezyklen viel größer ist
als die Anzahl von Schreibzyklen, was für die meisten Speicheranwendungen
wahr ist.
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Diese
Erfindung kann auch als ein zerstörender Auslesespeicher verwendet
werden, falls eine hohe Spannung während der Leseoperation an
den Ansteuerknoten 46 angelegt wird. In diesem Fall kann
die Polarisation bei dem „0"-Zustand zu dem Ursprung „0" oder dem Zustand
A zurückkehren,
wie es in 3 gezeigt ist. Nach jedem Lesen
sollte einer Rückschreibprozedur
gefolgt werden. Unter Verwendung einer zerstörenden Ausleseoperation kann
die Rauschspanne verbessert werden.
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2. Detaillierte
Architekturen
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Die 4–7 veranschaulichen
verschiedene Speicherzellarchitekturen. 4 veranschaulicht ein
Ausführungsbeispiel
der Erfindung, das eine Kettenzellarchitektur verwendet. Bei diesem
Ausführungsbeispiel
ist ein zellulares 4 × 4-Array 201 gezeigt.
Das heißt,
es gibt vier. Spalten 260, 262, 264 und 266 von
Zellen und vier Zeilen 270, 272, 274 und 276 von
Zellen. Zum Beispiel weist die Spalte 260 die Zellen 202, 204, 206 und 208 auf,
während
die Zeile 270 die Zellen 202, 203, 205 und 207 aufweist.
Jede Zelle, wie z. B. 202, umfasst einen Transistor, wie
z. B. 214, und einen Kondensator, wie z. B. 212.
Bei jeder Zelle ist der Transistor parallel zu dem Kondensator geschaltet.
Das heißt,
ein Source-Drain 222 des Transistors 214 ist mit
einer Elektrode 216 des Kondensators 212 verbunden,
während
das andere Source-Drain 224 mit der anderen Elektrode 218 des
Kondensators 212 verbunden ist. Das Gate 220 des
Transistors 214 ist mit der Wortleitung 126 verbunden.
Die Zellen, wie z. B. 202, 204, 206 und 208,
einer Spalte, wie z. B. 260, sind in Reihe geschaltet, daher
der Name „Kettenzelle". Bei dieser Architektur
sind die Transistoren von benachbarten Zellen bei der Veränderung
source-zu-drain-geschaltet,
und die Kondensatoren von benachbarten Zellen sind elektrode-zu-elektrode-geschaltet.
Die Zelle 202 an dem Ende, das der Ansteuerleitung 122 am
nächsten
ist, ist mit einem Source-Drain 234 eines Setztransistors 114 verbunden,
während
das andere Source-Drain 232 mit der Ansteuerleitung 122 verbunden
ist. Das Gate 230 des Setztransistors 114 ist
mit der Setzsignalleitung 132 verbunden. Die Zelle 208 an
dem Ende, das einer Bitleitung 125 am nächsten ist, ist mit dem Gate 250 des
Verstärkungstransistors 120 verbunden,
und der Rücksetztransistor 116 ist über den
Vorverstärker 120 geschaltet, wobei
ein Source-Drain 242 mit dem Gate 250 verbunden
ist und das andere Source-Drain 244 mit dem Source-Drain 252 des
Verstärkungstransistors 120 verbunden
ist, das mit der Bitleitung 125 verbunden ist. Das andere
Source-Drain 254 des Verstärkungstransistors 120 ist
mit Masse 256 verbunden. Die Operation des Speicherarraysystems 200 ist
die gleiche wie diejenige, die im Vorhergehenden bezüglich 1 beschrieben
ist, wobei Knoten 124 in 4 dem Knoten 24 in 1 entspricht,
Knoten 128 in 4 dem Knoten 28 in 1 entspricht,
der Setztransistor 114 von 4 dem Setzschalter 14 von 1 entspricht,
der Rücksetztransistor 116 von 4 dem
Rücksetzschalter 16 von 1 entspricht,
und der Verstärkungstransistor 120 von 4 dem
Vorverstärker 20 von 1 entspricht.
Der einzige zusätzliche
Faktor, der berücksichtigt
werden muss, besteht darin, dass die Wortleitung, wie z. B. 126,
der Zeile der ausgewählten
Zellen niedrig gehalten wird, um den Transistor, wie z. B. 214,
der ausgewählten
Zelle aus zu halten, während
die Wortleitungen der nicht-ausgewählten Zellen hoch gehalten
werden, um die entsprechenden Transistoren anzuschalten und den
entsprechenden Kondensator durch Kurzschluss zu überbrücken. Der Setztransistor, wie
z. B. 114, der ausgewählten Spalte,
wie z. B. 260, ist an, während die anderen Setztransistoren
der nicht-ausgewählten
Spalten aus sind.
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Bei
der Kettenzellarchitektur sind die Zellen in Reihe geschaltet, was
die internen Verbindungen auf ein Minimum reduziert und deshalb
die Zellgröße reduziert.
Bei einer längeren
Kette von Zellen wird die durchschnittliche Zellgröße noch
kleiner.
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Tabelle
2 ist eine Wahrheitstabelle zum Schreiben und Lesen von Zelle 10,
d. h. der Zelle in Zeile „1" und Spalte „0", d. h. Zelle 204.
Da die nullte Spalte ausgewählt
ist, sind DL1, DL2, DL3, BL1, BL2 und BL3 alle niedrig oder bei
einer Nullspannung und verändern
sich nicht. Bei dieser Tabelle ist WL1 das Wortleitungssignal für die Zellen
in Zeile „1", WLx ist das Wortleitungssignal
für die
x-te Zeile, DL0 und BL0 sind das Ansteuerleitungs- bzw. Bitleitungssignal
für die
nullte Spalte, und SET0 und RST0 sind das SET- bzw. RST-Signal für die nullte
Spalte. Um eine bestimmte Zelle auszuwählen, muss das Signal WL, das
an ihre Wortleitung angelegt ist, eine niedrige Spannung aufweisen,
unter der Annahme, dass alle Transistoren NMOS sind, um ihren Zelltransistor
auszuschalten, während
alle anderen WLs hoch sein müssen.
Um z. B. Zelle 10 zu schreiben oder zu lesen, muss WL1
niedrig sein, um die Transistoren in dieser Zeile auszuschalten,
während
WL0, WL2 und WL3 alle hoch sind, so dass die Transistoren in den
entsprechenden Zeilen an sind, was die Knoten zwischen den Transistoren
kurzschließt.
In einem solchen Fall fällt
die gesamte Spannung zwischen den Knoten 249 und 128 über die
ausgewählte
Zelle 204 ab, und die anderen drei ferroelektrischen Kondensatoren
werden alle kurzgeschlossen; d. h. es liegt kein Spannungsabfall über diese
drei Kondensatoren vor.
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Tabelle
2 – Wahrheitstabelle
von Schreiben/Lesen von Zelle 10 von Kettenzelle
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Um „1" in die Zelle 10 zu
schreiben, wird DL0 in den digitalen „1"-Zustand gesetzt, der etwa drei Volt beträgt, und
BL0 wird auf niedrig oder Null Volt gesetzt. SET0 und RST0 befinden
sich beide in dem digitalen „1"-Zustand, etwa drei
Volt, was die Transistoren 114 und 116 anschaltet,
so dass 3 V an den Knoten 249 angelegt werden, während der
Knoten 128 geerdet ist. Da Transistoren 214, 282 und 283 alle
durch ein Anlegen von 3 V an WL0, WL2 und WL3 angeschaltet werden,
während
ein Transistor 281 durch ein Anlegen von 0 V an WL1 aus
ist, gehen die 3 V zwischen dem Knoten 249 und dem Knoten 128 direkt
zu der oberen Elektrode und der unteren Elektrode des ferroelektrischen
Kondensators 285, oder Daten „1" werden in den Kondensator 285 geschrieben.
Falls die Koerzitivspannung des ferroelektrischen Kondensators etwa
1 V beträgt,
sind 3 V ausreichend, um das Ferroelektrikum umzuschalten.
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Ein
Schreiben von „0" ist einem Schreiben
von „1" sehr ähnlich,
mit der Ausnahme, dass SET0 0 V beträgt, während RST0 gleich 3 V ist.
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Um
die Zelle 10 zu lesen, wird die „1"-Zeile durch ein Anlegen eines niedrigen
WL-Signals ausgewählt, was
den Transistor 281 ausschaltet, während alle anderen Wortleitungssignale
WLx hoch gehalten werden, um die Transistoren 214, 282 und 283 anzuschalten.
SET0 ist hoch, um den Setztransistor 114 anzuschalten, was
zulässt,
dass eine geringe Spannung von etwa 0,5 V, die an DL0 angelegt ist,
zu den verketteten Zellen durchgeht. Da der Transistor 281 aus
ist, während
die Transistoren 214, 282 und 283 alle
an sind, geht die Spannung, die an DL0 angelegt ist, zu dem Kondensator 285,
und die Kondensatoren 218, 286 und 287 werden
kurzgeschlossen. Die Spannung, die an den Kondensator 285 angelegt
ist, bewirkt, dass eine Spannung an den Knoten 128 angelegt
wird, wie es im Vorhergehenden unter Bezugnahme auf die 2 und 3 beschrieben
ist, wobei diese Spannung durch den Transistor 120 erfasst
und in Strom umgewandelt wird und über die Bitleitung gelesen
wird.
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5 veranschaulicht
eine 4 × 4-Verknüpfungszellarchitektur,
bei der es sich nicht um ein Ausführungsbeispiel der Erfindung
handelt. Diese Architektur ist derjenigen der Kettenzellarchitektur
von 4 ähnlich,
mit der Ausnahme, dass der Transistor und der ferroelektrische Kondensator
in jeder Zelle in Reihe geschaltet sind, und die Zellen in jeder
Spalte parallel geschaltet sind. Zum Beispiel ist ein Gate 329 eines
Transistors 315 bei einer Zelle 302 mit einer
Wortleitung 326 verbunden, ein Source-Drain 323 ist mit einem Knoten 349 verbunden,
und das andere Source-Drain 327 ist mit einer Elektrode 317 eines
Kondensators 312 verbunden. Die andere Elektrode 319 des
Kondensators 312 ist mit einem Knoten 328 verbunden.
Ein SET-Schalter (Setzschalter) 314 ist ein Transistor,
bei dem ein Gate 330 mit einer SET-Leitung 332 verbunden
ist, ein Source-Drain 333 mit einer Ansteuerleitung 322 verbunden
ist, und das andere Source-Drain 334 mit dem Knoten 349 verbunden
ist. Auf ähnliche
Weise ist ein Rücksetzschalter 316 ein
Transistor 316, der zwischen einen Bitleitungsknoten 324 und
den Knoten 328 geschaltet ist, wie es im Vorhergehenden
unter Bezugnahme auf die 1 und 4 beschrieben
ist, und ein Vorverstärker 320 ist
ein Transistor 320, bei dem ein Gate 350 mit dem
Knoten 328 verbunden ist, ein Source-Drain 352 mit
einer Bitleitung 325 verbunden ist, und das andere Source-Drain 354 mit
Masse 356 verbunden ist. Erneut weist das Arraysystem 300 ein
zellulares Array 301 auf, das vier Zeilen 370, 372, 374 und 376 und
vier Spalten 360, 362, 364 und 366 von
Speicherzellen aufweist. Zum Beispiel umfasst die Spalte 360 die
Zellen 302, 304, 306 und 308,
und die Zeile 370 umfasst die Zellen 302, 303, 305 und 307.
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Die
Operation der verknüpften
Zellstruktur von 5 ist derjenigen der Kettenzellstruktur
von 4 ähnlich,
mit der Ausnahme, dass bei dieser Architektur das ausgewählte Wortleitungssignal,
wie z. B. WL0, hoch ist, was den ausgewählten Transistor, wie z. B. 315,
anschaltet, während
die Wortleitungssignale der nicht-ausgewählten Zeilen niedrig sind,
was den entsprechenden Transistor ausschaltet.
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6,
die kein Ausführungsbeispiel
der vorliegenden Erfindung darstellt, zeigt eine Implementierung eines
Arraysystems 400, bei dem die Grundspeicherzelle, wie z.
B. 402, einen Transistor, wie z. B. 415, und einen
Kondensator, wie z. B. 412, aufweist, die in Reihe geschaltet
sind. Ein Source-Drain 426 des Transistors 415 ist
mit einem Knoten 428 verbunden, während das andere Source-Drain 427 mit
einer Elektrode 417 des Kondensators 412 verbunden
ist. Die andere Elektrode des Kondensators 412 ist mit
einem Ansteuerleitungsknoten 449 verbunden. Das Vorhergehende
wird herkömmlicherweise
als eine 1T-1C-Architektur bezeichnet. Wie die anderen Systeme umfasst
das System 400 ein Array 401 von Zellen in vier
Zeilen 470, 472, 474 und 476 und
vier Spalten 460, 462, 464 und 466.
Die Architektur des Arraysystems 400 unterscheidet sich
jedoch von der herkömmlichen
1T-1C-Architektur darin, dass der Knoten 449 mit einer
Ansteuerleitung 422, die bei der herkömmlichen 1T-1C-Architektur bisweilen
die „Plattenleitung" genannt wird, über einen
Setzschalter 414 verbunden ist, bei dem es sich in 6 um
einen Setztransistor 414 handelt. Ein Source-Drain 434 des
Setztransistors 414 ist mit dem Knoten 449 verbunden,
und das andere Source-Drain 433 ist mit der Ansteuerleitung 422 verbunden.
Bei dieser Schaltung ist das SET-Signal das gleiche wie das Wortleitungssignal
WL. Zum Beispiel ist das Gate 430 des Setztransistors 414 mit
der Wortleitung 432 verbunden. Bei dieser Schaltung ist der
Rücksetzschalter 416 ebenfalls
ein Transistor 416, und ein Vorverstärker 420 ist ein Transistor 420,
wobei der Schalter 416 und der Vorverstärker 420 zwischen
einen Bitleitungsknoten 424 und den Zell-/Vorverstärkerknoten 428 geschaltet
sind, wie es im Vorhergehenden bezüglich der anderen Ausführungsbeispiele
beschrieben ist. Bei dieser Schaltung ist ein Leseverstärker (SA),
wie z. B. 480, so gezeigt, dass derselbe mit jeder Bitleitung,
wie z. B. 425, verbunden ist. Bevorzugt ist ein derartiger
Leseverstärker
jeder Bitleitung in den Schaltungen der 1, 2, 4 und 5 zugeordnet,
obwohl dies der Einfachheit halber nicht gezeigt wurde.
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Die
Operation des Arraysystems 400 von 6 ist die
gleiche wie die Operation des Systems von 5, mit der
Ausnahme, dass entweder die DL-Signale zu den BL-Signalen werden
und umgekehrt, oder dass umgekehrt wird, was als eine digitale „1" und „0" betrachtet wird.
Außerdem
gibt es, statt dass ein unterschiedliches Signal DL für jede Spalte
und alle Setztransistoren zur gleichen Zeit an oder aus vorliegen,
ein DL-Signal für
alle Zellen, und jeder Setzschalter wird unabhängig durch die Wortleitung
gesteuert. Diese Kombination ermöglicht
trotzdem, das Setzsignal zu steuern, das an jede Gruppe von vier
Zellen angelegt wird, obwohl die Vier in diesem Fall eine Zeile
von Zellen anstatt eine Spalte sind. Aus dem Vorhergehenden kann ein
Fachmann ohne weiteres die Operation des Arraysystems 400 von 6 herleiten,
so dass die Operation hier nicht wiederholt wird.
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7,
die kein Ausführungsbeispiel
der vorliegenden Erfindung zeigt, ist eine 1T-1C-Zellimplementierung
eines Speicherzellarraysystems 500, bei dem das RST-Signal über einen
Decodierer 516 angelegt wird. Bei diesem Ausführungsbeispiel
ist der Vorverstärker
die Kapazität
einer Bitleitung 525, die als ein Spannungsteiler bei der
gezeigten Architektur fungiert, die eine weitere mögliche Variation
veranschaulicht. Außer
diesen Unterschieden ist das Ausführungsbeispiel das gleiche
wie dasjenige von 6. Das heißt, es besteht ein Array 501 von
Speicherzellen, die in vier Zeilen 570, 572, 574 und 576 und
vier Spalten 560, 562, 564 und 566 angeordnet
sind; jede Zelle, wie z. B. 502, umfasst einen Transistor,
wie z. B. 515, und einen ferroelektrischen Kondensator,
wie z. B. 512, die in Reihe geschaltet sind; es gibt einen
Setzschalter, wie z. B. 514, der zwischen die Ansteuer-
oder Plattenleitung 522 und eine Elektrode, wie z. B. 519,
jedes Kondensators 512 geschaltet ist, wobei ein Setzschalter 514 jeder
Zeile von Zeilen zugeordnet ist. Das SET-Signal wird durch die Wortleitung 532 angelegt,
und Rücksetzschalter
in dem Decodierer 516 bestimmen die Spannung, die über die
Bitleitungen, wie z. B. 525, an die Speicherzellen, wie
z. B. 502, angelegt wird. Die Operation des Arraysystems 500 ist
die gleiche wie diejenige des Systems 400, mit der Ausnahme,
dass die Operationen des Rücksetzschalters und
des Vorverstärkers
durch andere Elemente durchgeführt
werden, wie es im Vorhergehenden erwähnt ist.
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Bei
dieser Offenbarung sind die Begriffe „Zeile" und „Spalte" relative Begriffe, die verwendet werden, um
die Offenbarung zu erleichtern. Das heißt, herkömmlicherweise ist eine Zeile
eine horizontale Linie oder Ausrichtung, und eine Spalte ist eine
vertikale Linie oder Ausrichtung. Die Erfindung berücksichtigt
jedoch, dass bei jedem Array Zeilen zu Spalten werden können und
Spalten zu Zeilen werden können,
einfach durch ein Betrachten des Arrays aus einer Perspektive, die
um 90 Grad, 270 Grad usw. gedreht ist. Nur weil eine Speicherarchitektur
um 90 Grad, 270 Grad usw. bezüglich
der Erfindung, die in der Zusammenfassung der Erfindung, der Beschreibung
oder den Ansprüchen
hier beschrieben ist, gedreht ist, aber ansonsten gleich ist, liegt
dieselbe somit nicht außerhalb
der Architekturen, die von dieser Erfindung betrachtet werden.
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8 ist
ein Blockdiagramm, das einen exemplarischen Integrierte-Schaltung-Speicher 636 veranschaulicht,
bei dem Speicherarraysysteme, wie z. B. 200, 300, 400 und 500,
verwendet werden. Der Einfachheit halber ist das gezeigte Ausführungsbeispiel
für einen
16K × 1-FeRAM;
das Material kann jedoch bei einer großen Vielzahl von Größen und
Typen von Speichern verwendet werden. Bei dem gezeigten 16K-Ausführungsbeispiel
gibt es sieben Adresseingangsleitungen 638, die mit einem
Zeilenadressregister 639 und einem Spaltenadressregister 640 verbunden
sind. Das Zeilenadressregister 639 ist über sieben Leitungen 642 mit einem
Zeilendecodierer 641 verbunden, und das Spaltenadressregister 640 ist über sieben
Leitungen 644 mit einem Spaltendecodierer/Dateneingangs-/-ausgangsmultiplexer 643 verbunden.
Der Zeilendecodierer 641 ist über 128 Leitungen 646 mit
einem 128 × 128-Speicherzellarray 645 verbunden,
und der Spaltendecodierer/Dateneingangs-/-ausgangsmultiplexer 643 ist über 128
Leitungen 647 mit den Leseverstärkern 679 und dem
Speicherzellarray 645 verbunden. Ein Signalgenerator 680 ist
mit dem Array 645 über
bis zu 256 Leitungen 684 verbunden. Da diese Leitungen
die Nebenschluss- und Plattenleitungen sind, die im Vorhergehenden erörtert sind,
hängt die
Anzahl von Leitungen davon ab, welches Ausführungsbeispiel der im Vorhergehenden erörterten
Erfindung verwendet wird. Falls z. B. eine gemeinsame Plattenleitung
für alle
Zellen verwendet wird und eine getrennte Nebenschlussleitung für jede Zeile
verwendet wird, dann sind nur 129 Leitungen 684 erforderlich.
Eine RAS*-Signalleitung 648 ist mit dem Zeilenadressregister 639,
dem Zeilendecodierer 641, dem Spaltendecodierer/Dateneingangs-/-ausgangsmultiplexer 643 und
dem Signalgenerator 680 verbunden, während eine CAS*-Signalleitung 649 mit
dem Spaltenadressregister 640, dem Spaltendecodierer/Dateneingangs-/-ausgangsmultiplexer 643 und
dem Signalgenerator 680 verbunden ist. (Bei der hier enthaltenen
Erörterung
zeigt ein * die Inverse eines Signals an.) Eine Eingangs-/Ausgangsdatenleitung 635 ist
mit dem Spaltendecodierer/Dateneingangs-/-ausgangsmultiplexer 643 verbunden.
Der Speicher 636 umfasst auch eine Leistungsquelle 699,
die nach Bedarf die nominale Ausgangsspannung Vcc und andere Leistung
an den Signalgenerator 680 und den Rest des Systems liefert.
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Das
Speicherzellarray 645 enthält 128 × 128 = 16.384 Speicherzellen,
was herkömmlicherweise
als 16K bezeichnet wird. Diese Zellen sind auf einem ferroelektrischen
Element basierende Zellen, wie z. B. 202, 302, 402, 502 usw.
Die Leitungen 646 sind die Wortleitungen, wie z. B. 126, 326, 432 usw.
Die Leitungen 647 sind die Bitleitungen, wie z. B. 325, 425, 525 usw.
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Die
Operation des Speichers in 8 sieht
folgendermaßen
aus. Zeilenadresssignale A0 bis A6 und Spaltenadresssignale A7 bis
A13, die auf den Leitungen 638 platziert
sind, werden durch Adressregister 639, 640 unter
Verwendung der RAS*- und
CAS*-Signale gemultiplext und an den Zeilendecodierer 641 bzw.
den Spaltendecodierer/Dateneingangs-/-ausgangsmultiplexer 643 geleitet.
Der Zeilendecodierer 641 platziert die Wortleitungssignale,
wie z. B. die im Vorhergehenden erörterten WLn-Signale, auf einer
der Wortleitungen 646; allgemein wird ein Signal auf der
Wortleitung der Zelle platziert, die adressiert wird. Der Spaltendecodierer/Dateneingangs-/-ausgangsmultiplexer 643 platziert
entweder das Datensignal, das an einer Leitung 635 eingegeben
wird, auf der einen der Bitleitungen 647, die der Spaltenadresse
entspricht, oder gibt an der Datenleitung 635 das Signal
auf der einen der Bitleitungen 647, die der Spaltenadresse
entspricht, aus, abhängig
davon, ob die Funktion eine Schreib- oder Lesefunktion ist. Dabei
handelt es sich um das Bitleitungssignal, wie z. B. das im Vorhergehenden
erörterte
BLm-Signal. Wie es in der Technik bekannt ist, wird die Lesefunktion ausgelöst, wenn
das RAS*-Signal
dem CAS*-Signal vorausgeht, und die Schreibfunktion wird ausgelöst, wenn das
CAS*-Signal vor dem RAS*-Signal kommt. Wie es in der Technik bekannt
ist, sind die Leseverstärker 679 entlang
den Leitungen 647 angeordnet, um die Signale an den Leitungen
zu verstärken.
Die Nebenschlussleitungs- und Plattenleitungssignale, wie z. B.
die im Vorhergehenden erörterten
Signale SLn und CPn, werden durch den Signalgenerator 680 basierend
auf den CAS*- und RAS*-Signalen
und einem internen Chiptakt erzeugt. Somit bildet der Signalgenerator 680 einen
Teil von Nebenschlusssystemen 11, 101 und 701.
Bei einigen Speichern können
der Signalgenerator 680 und der Zeilendecodierer 641 zu
einer einzigen Signalerzeugungseinheit kombiniert sein. Die Schaltungsanordnung
des Zeilendecodierers 641 und des Signalgenerators 680 umfasst
die gesamte Schaltungsanordnung, die erforderlich ist, um die Wortleitungs-,
Nebenschlussleitungs- und Plattenleitungssignale zu erzeugen, die
im Vorhergehenden erörtert
sind, einschließlich
der verstärkten
Signale. Diese Schaltungsanordnung ist in der Technik des Entwurfs
von Integrierte-Schaltung-Speichern bekannt und wird hier nicht
näher erörtert. Eine
andere Logik, die erforderlich oder nützlich ist, um die im Vorhergehenden
umrissenen Funktionen sowie andere bekannte Speicherfunktionen auszuführen, ist ebenfalls
in dem Speicher 636 enthalten, ist jedoch nicht gezeigt
oder erörtert,
da dieselbe nicht direkt auf die Erfindung anwendbar ist.
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9,
die kein Ausführungsbeispiel
der vorliegenden Erfindung zeigt, veranschaulicht eine alternative Architektur
des Speichers von 4, bei der die Signale, die
die Lese- und Schreibfunktionen betreiben, getrennter sind. Dieses
Ausführungsbeispiel
ist das gleiche wie das Ausführungsbeispiel
von 4, mit der Ausnahme der folgenden Unterschiede:
ein RL-Signal wird an einer zusätzlichen
Leitung 718 geliefert; der Rücksetzschalter 740 weist
ein Source-Drain 744 auf, das mit der Leitung 718 verbunden
ist; bei einem Vorverstärker 720 ist
ein Source-Drain mit der Leitung 718 verbunden, und das
andere Source-Drain 754 ist mit einer Bitleitung 756 verbunden.
Auf ähnliche
Weise ist die Leitung 718 mit jedem der anderen Rücksetzschalter
verbunden, und jede der anderen Zeilen von Zellen weist eine zugeordnete
Bitleitung 757, 758 und 759 auf, die ein
Signal BL1, BL2 bzw. BL3 trägt,
das von dem RL-Signal getrennt ist. Die Lese- und Schreibfunktionen
bei dieser Schaltung sind die gleichen wie diejenigen für das Ausführungsbeispiel
von 4, mit der Ausnahme der Trennung der RL- und BL-Signale.
Die alternative Architektur und die Signale, die in 9 gezeigt
sind, können
auch bei den Arraysystemen der 5, 6 und 7 oder
bei einer beliebigen anderen geeigneten Architektur angewendet werden.
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Ein
Merkmal der Erfindung besteht darin, dass der Vorverstärker oder „Lesetransistor", wie z. B. 42, die
Verwendung einer Lesespannung ermöglicht, die viel kleiner als
beim Stand der Technik ist. Der Vorverstärker 20, 42, 120, 320, 420 kann
viele andere Formen als einen Transistor annehmen; z. B. kann derselbe ein
Kondensator, der als ein Spannungsteiler fungiert, eine Diode, eine
Reihe von Gates oder eine andere Schaltung oder ein anderes Schaltungselement
sein. Die Spannung, die an die Schaltung angelegt wird, um eine
Zelle zu lesen, d. h. die Spannung, die an DL angelegt wird, beträgt etwa
1,2 Volt und normalerweise 0,5 bis 2,0 Volt. Die Lesespannung, die
eine einzelne Zelle sieht, d. h. die Spannung, die über das
ferroelektrische Speicherelement platziert wird, wenn dieselbe gelesen
wird, kann jedoch auch nur 0,1 Volt betragen und beträgt normalerweise
etwa 0,1 bis 0,5 Volt und am bevorzugtesten etwa 0,1 bis 0,3 Volt.
Diese Spannung entspricht im Allgemeinen der Hälfte oder weniger der Koerzitivspannung
und beträgt
bei einigen Architekturen ein Drittel oder weniger der Koerzitivspannung
und beträgt
am bevorzugtesten ein Zehntel bis ein halb der Koerzitivspannung.
Da die Wahrscheinlichkeit, dass eine Störung auftritt, mit der angelegten
Spannung exponentiell abnimmt, weist eine Spannung von einem Zehntel
bis ein halb der Koerzitivspannung eine vernachlässigbare Wahrscheinlichkeit
eines Verursachens einer Störung
auf. Da außerdem
die Lesespannung so klein ist, ist ihre Wirkung auf benachbarte
Zellen zu derjenigen, die gelesen wird, so klein, dass dieselbe
nicht berechenbar ist. Diese kleinen Lesespannungen verringern auch
in großem
Maße die
Rate einer Ermüdung
einer einzelnen Zelle.
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Die
Erfindung ist nicht nur nützlich
beim Ermöglichen
von sehr geringen Störungen
des Speichers, sondern dieselbe ist auch nützlich beim Steigern der Leistung
von herkömmlichen
Speichern, wie z. B. zerstörenden
Auslesespeichern. Das heißt,
die gesteigerte Leistung, die eine Erfassung von geringen Signalen
ermöglicht,
steigert auch erheblich die Leistung und Robustheit eines Speichers,
wenn derselbe in Kombination mit Speichern verwendet wird, die eine
erheblichere Wahrscheinlichkeit einer Ermüdung und Störung aufweisen können. Somit
ist derselbe bei Anwendungen sehr nützlich, bei denen Ermüdung und
Störung
aufgrund der geringen Anzahl von Zyklen kein Problem darstellen,
aber eine absolute Genauigkeit der Daten kritisch ist.
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Ein
weiteres Merkmal der Erfindung besteht darin, dass die unterschiedlichen
Datenzustände
durch unterschiedliche Polarisationssteigungen anstelle von Polarisationsdifferenzen
unterschieden werden. Somit werden keine Ferroelektrika hoher Polarisation
benötigt.
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Ein
weiteres Merkmal der Erfindung besteht darin, dass eine einzige
Leistungsversorgung verwendet werden kann. Das heißt, die
Lese- und Schreibspannungen sind alle kleine positive Werte. Dies
vereinfacht die Peripherieschaltungsanordnung, die für den Speicher
erforderlich ist, erheblich.
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Es
wurde beschrieben, was derzeit als die bevorzugten Ausführungsbeispiele
der Erfindung betrachtet wird. Es sei darauf hingewiesen, dass die
Erfindung in anderen spezifischen Formen ausgeführt werden kann, ohne von ihren
Charakteristika abzuweichen. Zum Beispiel können, obwohl die Erfindung
hinsichtlich Transistorschaltern beschrieben wurde, andere Schalter,
wie z. B. Dioden, verwendet werden. Viele andere Architekturen von
ferroelektrischen Speicherzellen können in Kombination mit dem
gezeigten Adressierschema verwendet werden, z. B. diejenigen Zellarchitekturen,
die in den Druckschriften offenbart sind, die im Hintergrund der
Erfindung erörtert
sind. Ferner können
nun, nachdem die Möglichkeit
und die Vorteile eines Adressierens einer ferroelektrischen Speicherzelle
unter Verwendung eines Setzschalters und eines Rücksetzschalters in Kombination
mit einem Vorverstärker
offenbart worden ist, viele Modifizierungen und Variationen der
offenbarten Prinzipien entwickelt werden. Die vorliegenden Ausführungsbeispiele sollen
deshalb als veranschaulichend und nicht als einschränkend betrachtet
werden. Der Schutzumfang der Erfindung ist durch die angehängten Ansprüche angezeigt.
