CN117279391A - 一种铁电存储器和铁电存储器的制作方法 - Google Patents

Abstract

本申请实施例公开了一种铁电存储器和铁电存储器的制作方法。该铁电存储器包括存储阵列，所述存储阵列包括X行×Y列存储结构，每个所述存储结构包括依次层叠的Z个存储单元；X、Y、Z为大于1的整数；每个所述存储单元包括依次层叠的多个铁电电容和一个晶体管；其中，每个所述存储结构的Z个存储单元的晶体管均共用一个源极或漏极；每个所述存储结构中共用的源极或漏极沿Z个存储单元的层叠方向贯穿对应的所述存储结构；每个所述存储结构包括Z个栅极。采用本申请实施例可以实现低成本的大容量存储器。

Description

一种铁电存储器和铁电存储器的制作方法

技术领域

本申请涉及存储技术领域，尤其涉及一种铁电存储器和铁电存储器的制作方法。

背景技术

随着高性能集成电路技术的发展需求不断增长，器件尺寸的持续微缩是必然趋势。按照摩尔定律“集成电路芯片上所集成的电子器件的数目，每隔18-24个月就翻一倍；微处理器的性能提高一倍，或价格下降一半”，器件的工艺节点是以0.7倍的速率递减的。

然而，近年来随着器件微缩至纳米尺度，晶体管开始出现严重的沟道效应，例如迁移率降低、漏电流增大、功耗增加等。这意味着传统的平型(planar)晶体管的微缩方法已逼近物理极限。存储器的存储密度、读写速度逐渐跟不上处理器的运算速度，出现“存储墙”，最终导致系统的整体性能受限。

因此，如何实现高密度、大容量的存储是亟待解决的问题。

发明内容

本申请实施例提供一种铁电存储器和铁电存储器的制作方法，可以实现低成本且大容量的存储。

本申请实施例提供的铁电存储器可以应用于各类电子设备中。该电子设备可以为智能可穿戴设备、智能手机、平板电脑、笔记本电脑、台式电脑、智能家电、车载计算机、服务器、由多个服务器构成的服务器集群或者云计算服务中心，等等，本申请实施例不作具体限定。该存储器还可以应用于电子设备中的部分器件，例如：自带存储器的处理器、芯片，如系统芯片(system on a chip，SoC)等，本申请实施例对此不作具体限定。其中，系统芯片也称为片上系统。

第一方面，本申请实施例提供了一种存储器，包括存储阵列，所述存储阵列包括X行×Y列存储结构，每个所述存储结构包括依次层叠的Z个存储单元；X、Y、Z为大于1的整数；每个所述存储单元包括依次层叠的多个铁电电容和一个晶体管；其中，每个所述存储结构的Z个存储单元的晶体管均共用一个源极或漏极；每个所述存储结构中共用的源极或漏极沿Z个存储单元的层叠方向贯穿对应的所述存储结构；每个所述存储结构包括Z个栅极。

现有的存储单元结构(例如1T1C、1TnC、2TnC等，其中，T为场效应晶体管(fieldeffect transistor，FET)，C为铁电电容)，在垂直方向上往往无法做到持续堆叠，导致现有存储器集成密度较低，容量扩展大大受限。其原因主要如下：若只是在存储单元中单纯堆叠更多层的铁电电容，即增加1TnC中n的大小，这将大大增加高深宽刻蚀工艺的难度，因此铁电电容往往也只能达到10层左右；若只是单纯堆叠多个存储单元，那么每层存储单元都需要重复光刻图形，这无疑会增加制作成本和制作时长，并且，每层存储单元都需要独立与电路(例如读出放大电路)连接，如此，堆叠的层数越多，增加的连线数量也越多，从而会不断增加电路面积，得不偿失。在本申请实施例中，该存储器可以包括存储阵列，具体地，该存储阵列可以包括沿X方向(例如行方向)和Y方向(例如列方向)排列的多个存储结构(例如X行×Y列存储结构)。其中，每个存储结构又可以包括沿Z方向(例如垂直方向)依次层叠的多个存储单元。进一步地，每个存储单元可以包括一个晶体管和依次层叠的多个铁电电容。并且，每个存储结构的多个存储单元中的晶体管共用一个源极。如此，相较于现有技术中单纯堆叠多个存储单元，从而导致工艺繁琐，电路面积增大的方案而言，本申请实施例通过在存储阵列中设置沿垂直方向共用的源极，避免了每个存储单元各自的源极都需要独立与电路连线的麻烦，从而使得在不断增加存储单元层数，不断扩容的情况下，也可以很好的控制电路连线数量，进而控制电路面积。另外，上述每个存储结构中共用的源极可以沿垂直方向贯穿对应的存储结构，如此，在制作该铁电存储器时，可以沿垂直方向对每个存储结构进行贯穿打孔并沉积相应的源极材料，实现一次性制作完成每个存储结构中的多个存储单元的晶体管源极，无需每叠加一层存储单元就重复一次源极制作工艺，大大降低了工艺的复杂度，节省了工时。综上，本申请实施例可以有效实现存储器在垂直方向上的低成本扩容，解决了现有存储器集成密度较低，容量低的问题。

应理解，对于晶体管来说，源极和漏极在本质上是一样的，二者可以互换，因此上述每个存储结构的多个存储单元中的晶体管也可以共用一个漏极。本申请实施例中将主要以共用源极为例对本申请的技术方案进行阐述，后续不再进行解释。

在一种可能的实现方式中，每个所述存储单元中的晶体管为环栅结构(gate allaround，GAA)的场效应晶体管；其中，每个所述存储结构的Z个存储单元的晶体管均共用一个源极，所述晶体管的漏极与对应的存储单元中的多个铁电电容分别连接；或者，每个所述存储结构的Z个存储单元的晶体管均共用一个漏极，所述晶体管的源极与对应的存储单元中的多个铁电电容分别连接。

在本申请实施例中，每个存储单元中的晶体管可以采用环栅结构的场效应晶体管。其中，环栅结构的场效应晶体管的最内层是源极，基于该结构可以便捷的实现上述对每个存储结构进行贯穿打孔从而制备共用的源极的方案。此外，在每个存储单元中，环栅结构的晶体管的漏极可以与多个铁电电容分别连接以控制其导通。具体地，铁电电容可以包括内电极、铁电介质和外电极，而每个存储单元中的晶体管的漏极可以作为多个铁电电容的内电极，漏极的电压即为铁电电容内电极的电压。如此，在向共用的源极加压以选中某个存储结构时，由于漏极的电压稳定不变，因此不会影响该存储结构中的所有存储单元的铁电电容所存储的数据。综上，本申请实施例通过采用环栅结构的场效应晶体管，可以在满足多个存储单元的晶体管共用一个源极以减少存储器扩容成本的同时，保证该存储器高效的写入和读取能力。

可选地，如上所述，每个存储单元中的晶体管仅与该存储单元中的铁电电容连接。当某一存储单元内的晶体管打开时，可以对与其连接的铁电电容进行数据存取操作，而不影响其他层存储单元内的铁电电容所存储的数据，有效保证了在层叠了大量铁电电容后存储器的存取性能。因此，在本申请的一些实施例中，存储单元中的晶体管也可以称为隔离(isolation)晶体管。

在一种可能的实现方式中，每行所述存储结构中位于同一层的Y个存储单元构成一个叠层(deck)，所述存储阵列包括X行×Z层deck；其中，每个deck的Y个存储单元的晶体管共用一个栅极。

在本申请实施例中，每行存储结构中位于同一层的Y个存储单元可以构成一个deck。本申请实施例在实现每个存储结构中的多个存储单元的晶体管共用一个源极之外，进一步还可以实现每个deck中的多个存储单元的晶体管共用一个栅极。如此，可以进一步控制在不断扩容的过程中所产生的电路连线数量和电路面积。

在一种可能的实现方式中，每个所述deck中共用的栅极与第一选择电路连接，每个所述存储结构中共用的源极或漏极与第二选择电路连接；

所述第一选择电路用于选中所述存储阵列中位于第i行第s层的所述deck，所述第二选择电路用于选中所述存储阵列中位于第i行第j列的所述存储结构，以对所述存储阵列中的目标存储单元进行写入或者读取操作；所述目标存储单元位于所述存储阵列中的第i行、第j列、第s层，1≤i≤X，1≤j≤Y，1≤s≤Z。

在本申请实施例中，每个deck中共用的栅极可以与第一选择电路连接，该第一选择电路用于通过共用的栅极选中每一行存储结构中位于同一层的所有存储单元。每个存储结构中共用的源极可以与第二选择电路连接，该第二选择电路用于通过共用的源极选中每个存储结构中的多层存储单元。如此，本申请实施例可以通过与共用的源极和栅极分别连接的选择电路，快速、准确的选中存储阵列中的任意一个存储单元(例如目标存储单元)。并且，本申请实施例在实现了多个存储单元的栅极共用和源极共用后，可以有效解决多个存储单元的栅极和源极均需要各自独立与选择电路连接从而导致电路复杂，面积增大、成本增加的问题。

在一种可能的实现方式中，所述存储器还包括X行×Y列第一晶体管；每个所述存储结构中的共用的源极或漏极与每个所述第一晶体管的漏极一一对应连接；每个所述第一晶体管的栅极与所述第二选择电路连接。

在本申请实施例中，该存储器还可以包括X行×Y列第一晶体管，与X行×Y列存储结构对应。其中，每个存储结构中多个存储单元的晶体管所共用的源极可以与每个第一晶体管的漏极一一对应连接，每个第一晶体管的栅极可以与上述第二选择电路连接。可选地，该第一晶体管的源极可以与读出放大电路连接，通过该第一晶体管可以实现对存储结构中的存储单元进行高效地写入或者读取操作。

可选地，该第一晶体管可以为环栅结构的场效应晶体管，也可以是环沟道结构的场效应晶体管，本申请实施例对此不作具体限定。

在一种可能的实现方式中，所述第二选择电路，具体用于：向第i行第j列的第一晶体管的栅极施加电压，开启所述第i行第j列的第一晶体管，以选中所述存储阵列中位于第i行第j列的所述存储结构；其中，第i行第j列的所述存储结构中共用的源极或漏极与所述第i行第j列的第一晶体管的漏极连接。

在本申请实施例中，可以通过第二选择电路向任意一个第一晶体管的栅极施加电压，从而开启该第一晶体管，并将电压传递至与其连接的存储结构中的公共源极上，以选中该存储结构。通过该一个第一晶体管便可以实现对存储结构中的存储单元进行高效地写入或者读取操作，尽可能的减少晶体管数量，控制电路面积和生产制造成本。

在一种可能的实现方式中，每个存储器还包括X行×Y列晶体管组，每个所述晶体管组包括一个第二晶体管和一个第三晶体管；每个所述晶体管组中的所述第二晶体管的漏极与所述第三晶体管的栅极对应连接；每个所述存储结构中共用的源极或栅极与每个所述晶体管组中的所述第二晶体管的漏极，以及所述第三晶体管的栅极一一对应连接；每个所述晶体管组中的所述第二晶体管的栅极与所述第二选择电路连接。

在本申请实施例中，该存储器还可以包括X行×Y列晶体管组，与X行×Y列存储结构对应。其中，每个晶体管组可以包括一个第二晶体管和一个第三晶体管，每个存储结构中的公共源极与每个晶体管组中的第二晶体管的漏极，以及第三晶体管的栅极一一对应连接；每个所述晶体管组中的所述第二晶体管的栅极与第二选择电路连接。通过该一个晶体管组便可以实现对与其连接的存储结构中的存储单元进行高效地写入或者读取操作，其中，可以通过第二晶体管写入数据，通过第三晶体管读出数据，使得在读取数据时不会影响铁电电容本身存储的数据，进一步提高了存储器的性能。此外，现有技术中若要实现存储器在垂直方向上的扩容，往往只能单纯堆叠多组存储单元，对于现有2TnC结构的存储单元来说，则需要消耗大量的晶体管，例如，堆叠10层存储单元，2TnC结构需要消耗20个晶体管，但是本申请实施例只需消耗12个晶体管(包括10个晶体管和一个晶体管组)，大大减少了存储器在向垂直方向扩容时需要增加的晶体管数量，降低了生产制造成本，以及有效控制了存储器的厚度。

可选地，该第二晶体管和该第三晶体管可以为环栅结构的场效应晶体管，也可以是环沟道结构的场效应晶体管，本申请实施例对此不作具体限定。

在一种可能的实现方式中，所述第二选择电路，具体用于：向第i行第j列的晶体管组中的所述第二晶体管的栅极施加电压，开启所述第i行第j列的晶体管组中的所述第二晶体管和所述第三晶体管，以选中所述存储阵列中位于第i行第j列的所述存储结构；其中，第i行第j列的所述存储结构中共用的源极或漏极与所述第i行第j列的晶体管组中的所述第二晶体管的漏极和所述第三晶体管的栅极连接。

在本申请实施例中，可以通过第二选择电路向任意一个晶体管组中的第二晶体管的栅极施加电压，从而开启该第二晶体管，并将电压传递到第三晶体管的栅极和与其连接的存储结构中共用的源极上，以选中该存储结构。此外，如上所述，本申请实施例中在对存储单元进行读写时具体可以通过第二晶体管写入数据，通过第三晶体管读出数据，使得在读取数据时不会影响铁电电容本身存储的数据，进一步提高了存储器的性能。

第二方面，本申请实施例提供了一种铁电存储器的制作方法，所述方法包括：在衬底上制备Z层存储层，每层所述存储层包括X行栅极和X行×Y列第一结构，每个所述第一结构包括依次层叠的多个铁电电容；X、Y、Z为大于1的整数；对Z层所述存储层均匀间隔打孔，形成X行×Y列第一沟槽；每个所述第一沟槽的底部暴露出所述衬底；X行×Y列所述第一沟槽与X行×Y列所述第一结构的位置一一对应；在X行×Y列所述第一沟槽内制备源极或漏极，获得X行×Y列存储结构；每个所述存储结构包括依次层叠的Z个存储单元；每个所述存储单元包括依次层叠的多个铁电电容和一个晶体管。

在本申请实施例中，在制作该铁电存储器时，可以沿垂直方向从上到下一次性贯穿打孔并沉积相应的源极材料，实现一次性制作完成每个存储结构中的多个存储单元的晶体管源极，即制备每个存储结构中共用的源极。相较于现有技术中单纯堆叠存储单元，每叠加一层存储单元就重复一次源极制作工艺的方案而言，本申请实施例大大降低了工艺的复杂度，节省了工时，有效实现了存储器在垂直方向上的低成本扩容，解决了现有存储器集成密度较低，容量低的问题。

在一种可能的实现方式中，所述制备存储层，包括：沉积第一层；所述第一层包括依次层叠的栅极和第一绝缘介质；所述栅极和所述第一绝缘介质在所述衬底上的正投影相同；在所述第一层的表面均匀间隔刻蚀形成X行×Y列第二沟槽；每个所述第二沟槽的底部暴露出所述第一绝缘介质；在X行×Y列所述第二沟槽的内壁和底部依次制备栅介质和半导体沟道；在垂直于所述衬底的方向上，所述栅介质和所述半导体沟道的高度之和小于所述第二沟槽的高度；在所述第一层的表面制备X行×Y列所述第一结构。

在一种可能的实现方式中，所述在所述第一层的表面制备X行×Y列所述第一存储结构，包括：在所述第一层的表面覆盖第二绝缘介质；在所述第二绝缘介质的表面多次沉积第二层，所述第二层包括依次层叠的第三绝缘介质和外电极；在距离所述第一绝缘介质最远的所述第二层的表面均匀间隔刻蚀形成X行×Y列第三沟槽；每个所述第三沟槽和每个所述第二沟槽在所述衬底上的正投影相同；每个所述第三沟槽的底部暴露出所述第二绝缘介质；在X行×Y列所述第三沟槽内壁依次制备铁电介质和漏极，获得X行×Y列第四沟槽；每个所述第四沟槽的底部暴露出所述第二绝缘介质；在X行×Y列所述第四沟槽中分别填充第四绝缘介质，获得X行×Y列所述第一结构。

在一种可能的实现方式中，在平行于所述衬底的方向上，所述第四沟槽、所述第二沟槽内壁上的栅介质，以及所述第二沟槽内壁上的半导体沟道的长度之和等于所述第二沟槽的长度。

第三方面，本申请实施例提供了一种存储阵列，所述存储阵列包括X行×Y列存储结构，每个所述存储结构包括依次层叠的Z个存储单元；X、Y、Z为大于1的整数；每个所述存储单元包括依次层叠的多个铁电电容和一个晶体管；其中，每个所述存储结构的Z个存储单元的晶体管均共用一个源极或漏极；每个所述存储结构中共用的源极或漏极沿Z个存储单元的层叠方向贯穿对应的所述存储结构；每个所述存储结构包括Z个栅极。

第四方面，本申请实施例提供了一种铁电存储器，包括如上第一方面和第三方面中任意一项所述的存储阵列，和控制器，所述控制器与所述存储阵列耦合。

第五方面，本申请实施例提供了一种电子设备，包括如上第四方面所述的铁电存储器，和电路板(printed circuit board，PCB)，所述铁电存储器设置在所述PCB上。

第六方面，本申请实施例提供了一种电子设备，所述电子设备包括处理器和如上第一方面中任意一项所述的铁电存储器，所述处理器与所述铁电存储器耦合。该理器被配置为支持该电子设备执行相应的功能。该铁电存储器保存有该电子设备必要的程序指令和数据。该电子设备还可以包括通信接口，用于该电子设备与其他设备或通信网络通信。

第七方面，本申请实施例提供了一种芯片，该芯片包括上述第一方面中任意一项所述的铁电存储器。

第八方面，本申请实施例提供了一种芯片系统，该芯片系统包括上述第一方面中任意一项所述的铁电存储器、处理器和通信接口。该处理器用于从该通信接口调用并运行指令，该铁电存储器用于保存程序指令和数据。可选地，该芯片系统可以由芯片构成，也可以包含芯片和其他分立器件。

附图说明

图1a-图1b是本申请实施例提供的一组存储器单元的结构示意图。

图2a-图2b是本申请实施例提供的另一组存储器单元的结构示意图。

图3是本申请实施例提供的一种铁电存储器的结构示意图。

图4是本申请实施例提供的另一种铁电存储器的结构示意图。

图5是本申请实施例提供的一种存储结构的电路示意图。

图6是本申请实施例提供的另一种存储结构的电路示意图。

图7是本申请实施例提供的又一种铁电存储器的结构示意图。

图8是本申请实施例提供的一种存储单元的结构示意图。

图9是本申请实施例提供的一种铁电存储器的制作方法的流程示意图。

图10a-图10p是本申请实施例提供的一组铁电存储器的制作过程示意图。

图11是本申请实施例提供的一种电子设备的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例进行描述。

本申请的说明书和权利要求书及所述附图中的术语“第一”和“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。需要说明的是，当一个元件被称作与另一个或多个元件“耦合”、“连接”时，它可以是一个元件直接连接到另一个或多个元件，也可以是间接连接至该另一个或多个元件。

应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本邻域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

在本说明书中使用的术语“部件”、“模块”、“系统”等用于表示计算机相关的实体、硬件、固件、硬件和软件的组合、软件、或执行中的软件。例如，部件可以是但不限于，在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。通过图示，在处理器上运行的应用和处理器都可以是部件。一个或多个部件可驻留在进程和/或执行线程中，部件可位于一个计算机上和/或分布在2个或更多个计算机之间。此外，这些部件可从在上面存储有各种数据结构的各种计算机可读介质执行。部件可例如根据具有一个或多个数据分组(例如来自与本地系统、分布式系统和/或网络间的另一部件交互的二个部件的数据，例如通过信号与其它系统交互的互联网)的信号通过本地和/或远程进程来通信。

首先，对本申请中的部分用语进行解释说明，以便于本领域技术人员理解。

(1)铁电存储器，由于铁电材料具有自发极化，利用外电场作用下自发极化的转向可以实现电荷的存储和读取，从而做成铁电存储器。铁电存储器中可以包括一个或多个铁电电容，每个铁电电容可以存储1个比特(bit)的数据。本申请实施例中的存储器也是一种铁电存储器，通过结构的优化，可以实现在垂直方向上的低成本扩容(即铁电电容的数量可以在极大的范围内沿垂直方向不断增加)，从而提升铁电存储器的集成密度和存储容量。

首先，为了便于理解本申请实施例，进一步分析并提出本申请所具体要解决的技术问题。在现有技术中，关于存储器的相关技术，包括多种技术方案，以下示例性的列举如下几种常用的方案。

请参阅图1a-图1b，图1a-图1b是本申请实施例提供的一组存储器单元的结构示意图。其中，图1a为该存储单元的三维立体图，图1b为该存储单元的剖面图。如图1b所示，该1TnC结构的铁电存储单元包括1个场效应晶体管(field effect transistor，FET)T和n个铁电电容C，n为大于1的整数。可选地，该场效应晶体管可以为环沟道结构、环栅结构甚至垂直平面沟道结构中的任意一种。

具体地，如图1b所示，该存储单元中的场效应晶体管可以包括栅极01、栅氧介质02、半导体沟道03、漏极04等结构；n个铁电电容中的每一个铁电电容可以包括内电极05、铁电介质层06和外电极07。可选地，内电极05中与半导体沟道03接触的部分可以称为源金属接触，栅极01可以作为铁电电容的内电极。

图1a和图1b所示的1TnC结构的存储单元占用面积接近4F²，同时，利用铁电电容非易失的特性，每个存储单元可以存储n个比特的数据，从而可以实现基于铁电存储单元的高密度存储阵列。

需要说明的是，F²是预设的单位面积，例如，一个器件单元在x方向上占用3F长度，在y方向上占用2F长度，则两者相乘便可以得到该器件单元的占用面积为6F²。此外，F的具体大小在每一个技术节点都可以不一样，比如可以是纳米，也可以是微米，等等，本申请实施例对此不作具体限定。

请参阅图2a-图2b，图2a-图2b是本申请实施例提供的另一组存储器单元的结构示意图。其中，图2a为该存储单元的三维立体图，图2b为该存储单元的剖面图。如图2b所示，该2TnC结构的铁电存储单元主要由2个具有环沟道结构(channel all around，CAA)的场效应晶体管(例如图2b中的CAA FET-1和CAA FET-2)和n个铁电电容构成，n为大于1的整数。其中，2个场效应晶体管在垂直方向堆叠，底部的场效应晶体管为读取管(sense transistor，STR)，顶部的场效应晶体管为预充管(precharge transistor，PTR)。

具体地，如图2b所示，该存储单元中底部的场效应晶体管(即CAA FET-1)可以包括位线(bit line，BL)08、半导体沟道09、栅氧介质10、选中线(select line，SL)11等结构；n个铁电电容中的每一个铁电电容可以包括内电极，多个内电极依次相连可以形成图2b所示的内电极12(即浮动闸门(floating gate，FG))，每一个铁电电容还可以包括铁电介质层13和外电极14(即板线(plate line，PL))；该存储单元中顶部的场效应晶体管(即CAA FET-2)可以包括半导体沟道15、栅氧介质16、位线17、控制线(control line，CL)18等结构。

其中，图2a和图2b所示的2TnC结构是由传统的2T0C结构演化而来，其优势在于能实现纳秒级的读写速度以及毫秒级的存储时间。在基于环沟道结构的场效应晶体管和铁电材料制备的2TnC结构的存储器中，图2a和图2b所示的每个2TnC结构的存储单元的占用面积接近4F²，同时，利用铁电电容非易失的特性，每个存储单元可以存储n个比特的数据。

综上所述，图1a、图1b、图2a和图2b所示的1TnC和2TnC结构虽然实现了4F²的存储单元占用面积，有效解决现有传统1T1C结构的动态随机存取存储器(dynamic randomaccess memory，DRAM)集成密度较低，占用面积较大(一般为6F²)的问题。但是，由于工艺的限制，1TnC和2TnC结构均难以继续在Z方向(即垂直方向)上扩容。如果只是在单纯增加铁电电容的层数(即增大1TnC中的n的大小)，那将增加高深宽比刻蚀工艺的难度，同时也会使存储窗口(memory window)减小，导致读出(sensing)出错；又或者，如果只是单纯地层叠若干组1TnC或者2TnC结构，则有如下缺点：

(1)层叠的每组1TnC或者2TnC结构都需要重复光刻图形，工艺成本随着层叠数量的增加而增加。

(2)层叠的每组1TnC或者2TnC结构中的BL和CL都需要通过深孔向下连线,工艺上增加了深孔的复杂度及成本。

(3)如果只是单纯地层叠若干组1TnC或者2TnC结构，则每组1TnC或者2TnC结构中的内/外电极以及栅极、漏极等均各自独立，不能共享，因此，每组1TnC或者2TnC结构中的内/外电极以及栅极、漏极等都需要各自向下连线至电路(例如读出放大电路或者选择电路)中，进而大大增加了电路(macro)的面积和生产制造成本。

(4)对于具有上下两个场效应晶体管的2TnC结构而言，单纯的层叠需要耗费大量晶体管，不仅大大增加了成本，还大大增加了整个存储器以及芯片的厚度。

因此，为了解决当前存储技术中不满足实际需求的问题，本申请实际要解决的技术问题包括如下方面：基于现有的工艺技术，对存储单元结构进行优化，实现其在垂直方向上的低成本扩容，进而实现低成本且大容量、高密度的存储器。

请参阅图3，图3是本申请实施例提供的一种铁电存储器的结构示意图。本申请实施例的技术方案可以在图3举例所示的结构或类似的结构中具体实施。如图3所示，该存储器包括X行×Y列存储结构，每个存储结构包括沿垂直方向(即Z方向)依次层叠的Z个存储单元，进一步地，每个存储单元可以包括一个晶体管和依次层叠的多个铁电电容(例如包括铁电电容1、铁电电容2……铁电电容n)，X、Y、Z、n可以为大于1的整数。每个铁电电容可以存储1个比特的数据，则每个存储单元可以存储n个比特的数据，实现大容量的存储。

可选地，如图3所示，每个存储结构中的Z个存储单元的晶体管共用一个源极(即图3所示的公共源极)。每个存储结构中共用的源极可以沿Z方向贯穿对应的存储结构。应理解，图3是为了清晰的展示共用的源极而将其画在存储结构外部，实际上的公共源极是在整个存储结构内部贯穿的。

可选地，如图3所示，每行存储结构中位于同一层的Y个存储单元可以构成一个deck。相应的，该存储阵列可以包括X行×Z层deck。如图3所示，每个deck中的Y个存储单元的晶体管共用一个栅极(即图3所示的公共栅极)。

如图3所示，在存储阵列的任意一行存储结构中，每一列存储结构与每一层deck均垂直交叉。如此，当需要选择存储器中的某一个存储单元以进行数据写入或读取时，可以通过相应的电路向公共源极施加电压，选中对应的某一个存储结构，以及向公共栅极施加电压，选中对应的某一个deck，从而实现选中该存储结构与该deck中交叉重叠的一个存储单元，进而可以实现快速、准确的数据写入和读取。

综上，相较于现有技术中单纯堆叠多个存储单元，从而导致工艺繁琐，电路面积增大的方案而言，本申请实施例通过在存储阵列中设置沿垂直方向共用的源极以及沿行方向共用的栅极，避免了每个存储单元中各自的源极和栅极都需要独立与电路连线的麻烦，从而使得在不断增加存储单元层数，不断扩容的情况下，也可以很好的控制电路连线数量，进而控制电路面积。并且，在制作过程中，可以沿垂直方向从上到下一次性贯穿打孔并沉积相应的源极材料，实现一次性制作完成每个存储结构中的多个存储单元的晶体管源极，无需每叠加一层存储单元就重复一次源极制作工艺，大大降低了工艺的复杂度，节省了工时。综上，本申请实施例可以有效实现存储器在垂直方向上的低成本扩容，解决了现有存储器集成密度较低，容量低的问题。

请参阅图4，图4是本申请实施例提供的另一种铁电存储器的结构示意图。如图4所示，本申请实施例中的存储器还可以包括第一选择电路103和第二选择电路104。图4为存储阵列中的任意一行存储结构，如图4所示，下面将以每行包括3列存储结构，每个存储结构包括依次层叠的2个存储单元为例，对本申请实施例所提供的存储器进行详细阐述。

如图4所示，第一层deck包括存储单元11、存储单元21、存储单元31，其中的多个晶体管共用公共栅极1，该公共栅极1与第一选择电路103连接。第二层deck包括存储单元12、存储单元22、存储单元32，其中的多个晶体管共用公共栅极2，该公共栅极2与第一选择电路103连接。

如图4所示，第一列存储结构包括存储单元11、存储单元12，其中的多个晶体管共用公共源极1，其中，该公共源极1与第二选择电路104连接。第二列存储结构包括存储单元21、存储单元22，其中的多个晶体管共用公共源极2，其中，该公共源极2与第二选择电路104连接。第三列存储结构可以包括存储单元31、存储单元32，其中的多个晶体管共用公共源极3，其中，该公共源极3与第二选择电路104连接。

可选地，第一选择电路103和第二选择电路104可以与控制器连接。其中，第一选择电路103可以包括译码逻辑电路和驱动电路，用于接收控制器的指令并向上述公共栅极1、公共栅极2中的任意一个施加电压，以选中对应的deck。其中，第二选择电路104可以包括译码逻辑电路和驱动电路，用于接收控制器的指令并向上述公共源极1、公共源极2和公共源极3中的任意一个施加电压，以选中对应的存储结构。可选地，第一选择电路103和第二选择电路104中还可以包括更多或者更少的部件，例如第二选择电路104中还可以包括开关电路，用于导通第一选择电路103与任意一个公共源极之间的连接，从而使得驱动电路产生的电压可以施加到指定的公共源极上，等等，本申请实施例对此不作具体限定。

例如，若此时需要从该存储器中的存储单元12中读取数据，则可以通过图4所示的第一选择电路103向与其连接的公共栅极2施加电压，以选中第二层deck，然后，通过图4所示的第二选择电路104向与其连接的公共源极1施加电压，以选中第一列存储结构，如此，便可以快速、准确地选中第二层deck与第一列存储结构中交叉重叠的存储单元12，进而可以快速、准确地从该存储单元12中读取数据，提升了存储器的容量和读写性能。

又例如，若此时需要从该存储器中的存储单元22中读取数据，则可以通过图4所示的第一选择电路103向与其连接的公共栅极2施加电压，以选中第二层deck，然后，通过图4所示的第二选择电路104向与其连接的公共源极2施加电压，以选中第二列存储结构，如此，便可以快速、准确地选中第二层deck与第二列存储结构中交叉重叠的存储单元12，进而可以快速、准确地从该存储单元22中读取数据。

还例如，若此时需要从该存储器中的存储单元31中读取数据，则可以通过图4所示的第一选择电路103向与其连接的公共栅极1施加电压，以选中第一层deck，然后，通过图4所示的第二选择电路104向与其连接的公共源极3施加电压，以选中第三列存储结构，如此，便可以快速、准确地选中第一层deck与第三列存储结构中交叉重叠的存储单元31，进而可以快速、准确地从该存储单元31中读取数据。

如此，本申请实施例通过设置共用的源极和栅极，避免了每个存储单元中各自的源极和栅极都需要独立与电路(例如上述第一选择电路103和第二选择电路104)连线的麻烦，从而使得在存储器不断扩容，即不断增加存储单元层数的情况下，也可以在保证存储器读写性能的前提下，很好的控制电路连线数量，进而控制电路面积。

需要说明的是，本申请实施例中描述的第一选择电路103和第二选择电路104，其中的“第一”、“第二”仅用于区分不同对象，并不构成对选择顺序的限定。在一些可能的实施例中，可以同时通过第一选择电路103和第二选择电路104分别选择对应的deck和存储结构，或者可以先通过第二选择电路104选择对应的存储结构，再通过第一选择电路103选择对应的deck，等等，本申请实施例对此不作具体限定。

可选地，本申请实施例提供的存储器中还可以包括X行×Y列第一晶体管，与X行×Y列存储结构对应。每个存储结构中的公共源极可以与每个第一晶体管的漏极一一对应连接；每个第一晶体管的栅极可以与上述第二选择电路104连接。如此，该第二选择电路104可以通过向该X行×Y列第一晶体管中的第i行第j列的第一晶体管的栅极施加电压，开启该第i行第j列的第一晶体管，以选中该存储阵列中位于第i行第j列的存储结构。结合第一选择电路103选中的位于第i行第s层的deck，从而实现对位于存储阵列中的第i行、第j列、第s层的目标存储单元进行写入或者读取操作。其中，1≤i≤X，1≤j≤Y，1≤s≤Z。

可选地，请参阅图5，图5是本申请实施例提供的一种存储结构的电路示意图。如图5所示，存储器的每个存储结构可以与各自对应的第一晶体管Tr1连接。每个存储结构中可以包括依次层叠的Z个存储单元，每个存储单元内包括一个晶体管(例如晶体管T_1、晶体管T_2……晶体管T_z-1或者晶体管T_z、)以及n个铁电电容。

可选地，以第一层的存储单元101为例，对存储单元中的连接关系进行详细阐述。如图5所示，在存储单元101中，晶体管T_1的源极端口与全局(global)浮动闸门(floatinggate，FG)连接，该globalFG即为该存储结构中的共用源极，晶体管T_1的漏极端口与局部(local)FG连接，该local FG即为晶体管T_1的漏极，local FG与n个铁电电容(例如包括铁电电容FC_1、FC_2……FC_n等)的内电极连接。此外，多个铁电电容的外电极可以与各自的板线(plate line)连接(图5中未示出)。

可选地，如图5所示，存储结构中的global FG(即公共源极)与第一晶体管Tr1的漏极连接，第一晶体管Tr1的栅极(也是字线(word line，WL)，或者说该栅极与WL连接)与第二选择电路104连接。此外，如图5所示，第一晶体管Tr1的源极也是位线(bit line，BL)，或者说该源极与BL连接。

可选地，本申请实施例提供的存储器中还可以包括X行×Y列晶体管组，与X行×Y列存储结构对应。每个晶体管组中可以包括一个第二晶体管和一个第三晶体管，第二晶体管的漏极与第三晶体管的栅极连接。每个存储结构中的公共源极可以与每个晶体管组中的第一晶体管的漏极，以及第三晶体管的栅极一一对应连接；每个晶体管组中的第二晶体管的栅极可以与上述第二选择电路104连接。如此，该第二选择电路104可以通过向第i行第j列的第一晶体管组中的第二晶体管的栅极施加电压，开启该第i行第j列的第一晶体管组中的第二晶体管和第三晶体管，以选中该存储阵列中位于第i行第j列的存储结构。结合第一选择电路103选中的位于第i行第s层的deck，从而实现对位于存储阵列中的第i行、第j列、第s层的目标存储单元进行写入或者读取操作。其中，1≤i≤X，1≤j≤Y，1≤s≤Z。

可选地，请参阅图6，图6是本申请实施例提供的另一种存储结构的电路示意图。图6中的存储结构具体可参考上述图5对应实施例的描述，此处不再进行赘述。

可选地，如图6所示，存储器中的每个存储结构可以与各自对应的晶体管组102连接。其中，如图6所示，晶体管组102中的第二晶体管Tr2的漏极与第三晶体管Tr3的栅极连接，存储结构中的global FG(即公共源极)连接在第二晶体管Tr2的漏极，以及第三晶体管Tr3的栅极之间，即该global FG分别与晶体管组102中的第二晶体管Tr2的漏极，以及第三晶体管Tr3的栅极连接。如图6所示，晶体管组102中的第二晶体管Tr2的栅极(也是写字线(writeword line，WWL)，或者说该栅极与WWL连接)与第二选择电路104连接。

此外，如图6所示，第二晶体管Tr2的源极也是写位线(writebit line，WBL)，或者说该源极与WBL连接。第三晶体管Tr3的漏极也是读位线(readbit line，RBL)，或者说该漏极与RBL连接，第三晶体管Tr3的源极也是读字线(readword line，RWL)，或者说该源极与RWL连接。

可选地，如图6所示，第二选择电路104可以通过第二晶体管Tr2的栅极(即WWL)，控制Tr2的开启和关闭。当第二选择电路104向WWL施加相应的电压时，可以打开Tr2，并将WBL上的电位传递到Tr3的栅极以及global FG，同时，通过第一选择电路103打开选中的公共栅极，将global FG和local FG相连，将WBL的电位传递到local FG。再利用Local FG和铁电电容外电极之间的电压差使铁电材料极性翻转，从而实现电荷的存储和读取。

需要说明的是，本申请实施例在对存储单元进行读写时，具体可以通过如图6所示的第二晶体管Tr2写入数据，通过第三晶体管Tr3读出数据。如此，通过不同的晶体管控制读写可以使得在读取数据时不会影响铁电电容本身存储的数据，从而进一步提高了本申请中存储器的性能。此外，如上所述，现有技术中若要实现存储器在垂直方向上的扩容，往往只能单纯堆叠多组存储单元，对于现有2TnC结构的存储单元来说，则需要消耗大量的晶体管。例如，堆叠10层存储单元，2TnC结构需要消耗20个晶体管，但是，本申请实施例只需消耗12个晶体管(包括10个晶体管和一个晶体管组)，又例如，堆叠25层存储单元，2TnC结构需要消耗50个晶体管，但是，本申请实施例只需消耗27个晶体管(包括25个晶体管和一个晶体管组)。如此，本申请实施例可以在极大程度上减少存储器在向垂直方向扩容时需要增加的晶体管数量，降低生产制造成本，以及有效控制存储器和芯片的厚度，满足了用户的实际需求。

需要说明的是，上述图5和图6所述的X行×Y列第一晶体管，以及X行×Y列晶体管组中的X行×Y列并不是绝对意义上垂直的行与列，只是为了描述存储结构与第一晶体管或者晶体管组一一对应的连接关系，在一些可能的实施例中，多个第一晶体管或者晶体管组可以按照任何可能的形状排列布局，本申请实施例对此不作具体限定。

进一步地，请参阅图7，图7是本申请实施例提供的又一种铁电存储器的结构示意图。如图7所示，下面，将以每个存储结构连接有一个第一晶体管的结构为例，对本申请实施例提供的存储器进行进一步详细阐述。

其中，图7可以为存储器的X行×Y列存储结构中的任意一行存储结构，例如为第一行存储结构，其中每个存储结构包括依次层叠的Z个存储单元，每个存储单元包括一个晶体管和依次层叠的n个铁电电容。例如，如图7所示，在第一行第一列存储结构中，第一层存储单元可以包括晶体管T_1-1-1和依次层叠的n个铁电电容，第二层存储单元可以包括晶体管T_1-1-2和依次层叠的n个铁电电容，第Z层存储单元可以包括晶体管T_1-1-z和依次层叠的n个铁电电容。又例如，如图7所示，在第一行第二列存储结构中，第一层存储单元可以包括晶体管T_1-2-1和依次层叠的n个铁电电容，第二层存储单元可以包括晶体管T_1-2-2和依次层叠的n个铁电电容，第Z层存储单元可以包括晶体管T_1-2-z和依次层叠的n个铁电电容，等等，此处不再赘述。

如图7所示，在任意一行存储结构中，每一层deck中的多个晶体管共用一个栅极(即公共栅极)，并连接至第一选择电路103。可选地，如图7所示，每一层deck的公共栅极可以通过隔离(isolation，ISO)WL与第一选择电路103连接，例如，第一行第一层deck中的公共栅极可以通过ISO WL_1-1连接至第一选择电路103，第一行第Z层deck中的公共栅极可以通过ISO WL_1-z连接至第一选择电路103。

如图7所示，每个存储结构中的多个晶体管共用一个源极，即global FG。globalFG与对应的第一晶体管的漏极连接，每个第一晶体管的栅极与第二选择电路104连接。例如，第一行第一列存储结构的global FG_1-1与第一行第一列第一晶体管Tr_1-1连接，第一行第二列存储结构的global FG_1-2与第一行第二列第一晶体管Tr_1-2连接，等等，此处不再赘述。

例如，以图7中为X行×Y列存储结构中的第一行存储结构为例，此时若需要对第一行第一列第一层存储单元进行读写操作，则可以通过第一选择电路103向ISO WL_1-1施加电压(即向第一层deck中的公共栅极施加电压)，以选中第一行第一层deck，并通过第二选择电路104向第一晶体管Tr_1-1施加电压，打开Tr_1-1，以选中第一行第一列存储单元，至此导通了global FG_1-1与local FG_1-1-1，从而快速、准确地选中了第一行第一列第一层存储单元，以对该第一存储单元进行读写操作。

又例如，还可以通过第一选择电路103向ISO WL_1-3施加电压(即向第三层deck中的公共栅极施加电压)，以选中第一行第三层deck，并通过第二选择电路104向第一晶体管Tr_1-2施加电压，打开Tr_1-2，以选中第一行第二列存储单元，至此导通了global FG_1-2与local FG_1-2-3，从而快速、准确地选中了第一行第二列第三层存储单元，以对该第一存储单元进行读写操作。

可选地，如图7所示，每个第一晶体管的源极可以与读出放大器(senseamplifier，SA)电路105连接。通过读出放大电路可以放大读出的信号，从而提高数据读取的正确率，保证后续的计算效率，等等。

进一步地，该存储器中还可以包括第三选择电路(图中未示出)，该第三选择电路可以与存储单元中的每个铁电电容的外电极连接。如此，在通过上述第一选择电路103和第二选择电路104选中存储器中的某一个存储单元后，还可以通过该第三选择电路向铁电电容的外电极施加不同的电压，基于铁电电容内电极(即local FG)与外电极(即plate line)之间电压差的不同，选中该存储单元中的目标铁电电容，从而对该目标铁电电容进行准确地数据读取和写入。

应理解，本申请实施例示意的结构并不构成对存储器的具体限定。在一些可能的实施例中，存储器可以具有比图7中所示的更多的或者更少的部件(例如SA电路还可以连接有处理电路，又例如每个存储结构可以与图6所示的晶体管组(包括第二晶体管和第三晶体管)连接)，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。图中所示出的各种部件可以在包括一个或多个信号处理和/或专用集成电路在内的硬件、软件、或硬件和软件的组合中实现。

进一步地，下面将基于存储器产品生产制作过程中的形态结构，对本申请实施例提供的存储器中的存储单元结构进行详细阐述。请参阅图8，图8是本申请实施例提供的一种存储单元的结构示意图。可选地，图8所示的存储单元可以为图4所示的存储单元11、存储单元21等，或者图5、图6所示的存储单元101。

如图8所示，该存储单元中的晶体管为环栅结构的场效应晶体管，可以包括栅极21、栅介质22、半导体沟道23、漏极24、源极25等结构，该存储单元中的每个铁电电容可以包括外电极26、铁电介质27、内电极24(即晶体管的漏极24)。此外，漏极24(即local FG)与源极25(即global FG)之间可以通过绝缘介质28进行电学隔离，可选地，该绝缘介质28可以为低介电常数绝缘材料。

如图8所示，该存储单元中包括2个依次层叠的铁电电容，2个铁电电容的2个外电极26之间可以通过绝缘介质进行隔离。

其中，栅极21(或者称之为栅金属)的材料可以为金属材料或导电性材料，例如TiN、Ti、Au、W、Mo、ITO、Al、Cu、Ru、Ag等导体或者它们的任意组合。

其中，栅介质22的材料可以为SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4等绝缘材料或者它们的任意组合材料、叠层结构以及组合材料的叠层结构。

其中，半导体沟道23的材料可以为Si、poly-Si、amorphous-Si、In-Ga-Zn-O(IGZO)多元化合物、ZnO、ITO、TiO2、MoS2等半导体材料或者它们的任意组合。

其中，漏极24(即铁电电容内电极24)的材料可以为TiN、Ti、Au、W、Mo、In-Ti-O(ITO)、Al、Cu、Ru、Ag等导体或者它们的任意组合。

其中，源极25的材料可以为TiN、Ti、Au、W、Mo、In-Ti-O(ITO)、Al、Cu、Ru、Ag等导体或者它们的任意组合。

其中，外电极26的材料可以为金属材料或导电性材料，如TiN、Ti、Au、W、Mo、In-Ti-O(ITO)、Al、Cu、Ru、Ag等或者它们的任意组合。

其中，铁电介质27的材料可以为ZrO2，HfO2，Al掺杂HfO2，Si掺杂HfO2，Zr掺杂HfO2，La掺杂HfO2，Y掺杂HfO2等铁电材料，或者基于该材料进行其他元素掺杂的材料以及它们的任意组合。

其中，绝缘介质28的材料可以为SiCO、SiC、SiO2、Si3N4、Al2O3等材料。

需要说明的是，本申请实施例中所述的晶体管的源极和漏极并非是绝对的，二者可以互换。比如，在一些可能的实施例中，上述晶体管的源极可以称之为源漏一极，漏极可以称之为源漏另一极，以图8所示的存储单元为例，在对存储单元执行写入操作(即数据存储)时，源极25可以作为源极，漏极24可以作为漏极，但是，在对存储单元执行读取操作时，源极25可以作为漏极，漏极24可以作为源极。

请参阅图9，图9是本申请实施例提供的一种铁电存储器的制作方法的流程示意图。如图9所示，该方法包括如下步骤S401-步骤S403。

步骤S401，在衬底上制备Z层存储层，每层所述存储层包括X行栅极和X行×Y列第一结构，每个所述第一结构包括依次层叠的多个铁电电容。可选地，每层第一层储层可以包括X个deck，该X行栅极中的每行栅极即为每个deck中的公共栅极。

可选地，请参阅图10a-图10p，图10a-图10p是本申请实施例提供的一组存储器的制作过程示意图。上述步骤S401中Z层存储层中的每层存储层的制备过程可以包括如下步骤S1-步骤S12：

步骤S1，沉积第一层。如图10a所示，该第一层包括依次层叠的栅极32和第一绝缘介质31，即，沉积第一层包括依次沉积第一绝缘介质31和栅极32。可选地，若是制备Z层存储层中的第一层存储层，则可以在衬底上沉积该第一层。其中，第一绝缘介质31和栅极32在衬底上的正投影相同。

其中，第一绝缘介质31的材料可以为SiCO、SiC、SiO2、Si3N4、Al2O3等材料，栅极32的材料可以为金属材料或导电性材料，例如TiN、Ti、Au、W、Mo、ITO、Al、Cu、Ru、Ag等导体或者它们的任意组合。

步骤S2，如图10b所示，在第一层的表面(即栅极32的表面)均匀间隔刻蚀形成X行×Y列第二沟槽33，每个第二沟槽33的底部暴露出第一绝缘介质31，从而获得X行栅极。可选地，可以通过干法刻蚀或者湿法刻蚀的方法形成上述X行×Y列第二沟槽33。

可以理解的是，图10b可以为沿行方向的剖面图，用于说明X行×Y列第二沟槽33中的任意一行第二沟槽33的结构形态。

步骤S3，在X行×Y列第二沟槽33的内壁和底部依次制备栅介质34和半导体沟道35。

首先，如图10c所示，在此时第一层的表面(即在栅极32的上表面、X行×Y列第二沟槽33的内壁和底部)依次沉积栅介质34和半导体沟道35。可选地，可以通过化学气相沉积的方法依次沉积该栅介质34和半导体沟道35。

其中，栅介质34的材料可以为SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4等绝缘材料或者它们的任意组合材料、叠层结构以及组合材料的叠层结构。半导体沟道35的材料可以为Si、poly-Si、amorphous-Si、In-Ga-Zn-O(IGZO)多元化合物、ZnO、ITO、TiO2、MoS2等半导体材料或者它们的任意组合。

然后，如图10d所示，沿行方向平行削去一部分栅介质34和半导体沟道35(即recess)，暴露出栅极32的上表面，从而制备得到在第二沟槽33的内壁和底部的栅介质34和半导体沟道35。可选地，在垂直于衬底的方向上，栅介质34和半导体沟道35的高度之和小于第二沟槽33的高度。

步骤S4，如图10e所示，在此时第一层的表面(即栅极32、栅介质34和半导体沟道35的表面)覆盖第二绝缘介质36。

其中，第二绝缘介质36的材料可以为SiCO、SiC、SiO2、Si3N4、Al2O3等材料，可以与第一绝缘介质31采用同一种绝缘材料。

步骤S5，在第二绝缘介质36的表面多次沉积第二层。如图10f所示，每层第二层包括依次层叠的第三绝缘介质38和外电极37，即，每次沉积第二层包括依次沉积外电极37和第三绝缘介质38。可选地，可以通过化学气相沉积或者物理气相沉积，或者其他任何可能的方法依次沉积外电极37和第三绝缘介质38。可以理解的是，图10f所示的结构是以沉积2层第二层为例，在一些可能的实施例中，可以根据实际需求沉积4层、10层、16层甚至20层的第二层。

其中，外电极37的材料可以为金属材料或导电性材料，如TiN、Ti、Au、W、Mo、In-Ti-O(ITO)、Al、Cu、Ru、Ag等或者它们的任意组合。第三绝缘介质38的材料可以为SiCO、SiC、SiO2、Si3N4、Al2O3等材料，可以与上述第一绝缘介质31和第二绝缘介质32采用同一种绝缘材料。

步骤S6，如图10g所示，在距离第一绝缘介质31最远(或者说距离衬底最远)的第二层的表面(即在最上层的第三绝缘介质38的表面)均匀间隔刻蚀形成X行×Y列第三沟槽39。可选地，如图10g所示，每个第三沟槽39和每个第二沟槽33在衬底上的正投影相同，且每个第三沟槽39的底部暴露出上述第二绝缘介质36，同时也暴露出上述栅介质34、半导体沟道35。

步骤S7，在X行×Y列第三沟槽39内壁依次制备铁电介质40和漏极41，获得X行×Y列第四沟槽42。其中，每个第四沟槽42的底部暴露出第二绝缘介质36。

首先，如图10h所示，先在当前装置的表面(即包括距离衬底最远的第三绝缘介质38的表面、第三沟槽39的内壁和底部)沉积铁电介质40，然后，如图10i所示，削去一部分铁电介质40，暴露出距离衬底最远的第三绝缘介质38的表面、半导体沟道35的表面和第二绝缘介质36的表面，从而制备得到在第三沟槽39内壁上的铁电介质40。

其次，如图10j所示，先在当前装置的表面(即包括距离衬底最远的第三绝缘介质38的表面、铁电介质40的表面和第三沟槽39的底部)沉积漏极41，然后，如图10k所示，削去一部分漏极41，暴露出距离衬底最远的第三绝缘介质38的表面和第二绝缘介质36的表面。从而在X行×Y列第三沟槽39内壁依次制备得到铁电介质40和漏极41，获得X行×Y列第四沟槽42。其中，漏极41即为每个存储单元中的local FG。

其中，铁电介质40的材料可以为ZrO2，HfO2，Al掺杂HfO2，Si掺杂HfO2，Zr掺杂HfO2，La掺杂HfO2，Y掺杂HfO2等铁电材料，或者基于该材料进行其他元素掺杂的材料以及它们的任意组合。漏极41的材料可以为TiN、Ti、Au、W、Mo、In-Ti-O(ITO)、Al、Cu、Ru、Ag等导体或者它们的任意组合。

步骤S8，如图10l所示，在X行×Y列第四沟槽42中分别填充第四绝缘介质43，获得X行×Y列第一结构，至此，完成制备了一层存储层。如图10l所示，在平行于所述衬底的方向上，第四沟槽42、第二沟槽33内壁上的栅介质34，以及第二沟槽33内壁上的半导体沟道35的长度之和等于第二沟槽33的长度。

其中，第四绝缘介质43的材料可以为SiCO、SiC、SiO2、Si3N4、Al2O3等材料，可以与上述第一绝缘介质31、第二绝缘介质36和第三绝缘介质38采用同一种绝缘材料。

步骤S402，对Z层所述存储层均匀间隔打孔，形成X行×Y列第一沟槽；每个所述第一沟槽的底部暴露出所述衬底；X行×Y列所述第一沟槽与X行×Y列所述第一结构的位置一一对应。

具体地，如图10m所示，以Z等于3为例，图10m为制备了3层存储层后的结构。如图10n所示，对该3层存储层均匀间隔打孔，形成X行×Y列第一沟槽44。其中，每个第一沟槽44的底部暴露出衬底。如图10n所示，X行×Y列第一沟槽44与X行×Y列第一结构的位置一一对应。

可选地，如图10m和图10n所示，在制备完成Z层存储层后，打孔之前，还可以在第Z层存储层(即最后一层存储层)的表面再次沉积第一绝缘介质，以达到隔绝保护的作用。

步骤S403，在X行×Y列所述第一沟槽内制备源极，获得X行×Y列存储结构。

具体地，如图10o所示，在X行×Y列第一沟槽44内分别填充源极45，从而获得X行×Y列存储结构，源极45即为每个存储结构中的公共源极(即global FG)。其中，源极45的材料可以为TiN、Ti、Au、W、Mo、In-Ti-O(ITO)、Al、Cu、Ru、Ag等导体或者它们的任意组合。

至此，完成了本申请中存储器的制作。进一步地，请参阅图10p，如图10p所示，每个存储结构中的源极45可以与Pre-Charge(预充电)/SA transistor(晶体管)电路中对应的读出放大器连接，例如第一行第一列存储结构中的源极45可以连接至SA1-1，又例如第一行第二列存储结构中的源极45可以连接至SA1-2，又例如第一行第四列存储结构中的源极45可以连接至SA1-4，等等，此处不再进行赘述。可选地，每个存储结构中的源极45具体可以经由一个晶体管(例如第一晶体管Tr1)与SA电路连接，或者可以经由晶体管组(例如包括第二晶体管Tr2和第三晶体管Tr3)与SA电路连接，等等，具体可以参考上述图5或者图6对应实施例的描述，此处不再进行赘述。

如上所述，本申请实施例在制作存储器的过程中，可以沿垂直方向从上到下一次性贯穿打孔并在深孔内填充相应的源极材料，从而实现一次性制作完成每个存储结构中的多个存储单元的晶体管源极，无需每叠加一层存储单元就重复一次源极制作工艺，大大降低了工艺的复杂度，节省了工时。

综上，在本申请实施例提供的存储器中，通过设置公共栅极，使得存储阵列可以通过与该公共栅极连接的相应电路实现存储阵列水平方向(例如行方向)上deck的选取，并通过设置垂直贯穿的公共源极(即global FG)实现存储结构中多个存储单元的堆叠，以及使得存储阵列可以通过与该公共源极连接的相应电路实现垂直方向上存储结构的选取。同时，存储阵列中的每个存储结构均可以通过公共源极连接至下方的SA电路，实现对存储结构中任意一个存储单元读出信号的放大。如此，本申请实施例可以极大程度上控制存储器在向垂直方向不断扩容过程中增加的电路连线数量和电路面积，避免了每个存储单元各自的源极和栅极都需要独立与电路连线的麻烦，以及极大程度上控制了扩容所需消耗的晶体管数量，进而减少了整个芯片的厚度和重量等，最终实现低成本超大容量的存储器，满足了用户的实际需求。

基于上述实施例的描述，本申请实施例还提供一种电子设备。请参阅图11，图11是本申请实施例提供的一种电子设备的结构示意图。可选地，该电子设备1000可以包括处理器1001，输入设备1002、输出设备1003和存储器1004，该电子设备1000还可以包括其他通用部件，在此不再详述。其中，电子设备1000内的处理器1001，输入设备1002、输出设备1003和存储器1004可通过总线或其他方式连接。存储器1004中可以包括计算机可读存储介质和数据库等。输入设备1002例如为触控显示屏、键盘、摄像头、传感器等，输出设备例如为显示器、音响和指示灯等，此处不再展开赘述，本申请实施例对此不作具体限定。

处理器1001可以从存储器1004中读取数据并执行相应的计算等，或者将计算结果写入存储器1004中，此处不再进行赘述。其中，处理器1001可以是通用中央处理器(CPU)，微处理器，特定应用集成电路(application-specific integrated circuit，ASIC)，或一个或多个用于控制以上方案程序执行的集成电路。

存储器1004可以为上述图3-图10p对应实施例中描述的存储器，可以包括存储阵列，该存储阵列可以包括X行×Y列存储结构，每个所述存储结构包括依次层叠的Z个存储单元；X、Y、Z为大于1的整数；每个存储单元包括依次层叠的多个铁电电容和一个晶体管；其中，每个所述存储结构的Z个存储单元的晶体管共用一个源极或漏极；每个所述存储结构中共用的源极或漏极沿Z个存储单元的层叠方向贯穿对应的所述存储结构；每个所述存储结构包括Z个栅极。

可选地，存储器1004可以是随机存取存储器(random access memory，RAM)，例如可存储信息和指令的动态随机存取存储器DRAM(Dynamic Random Access Memory)，还可以是只读存储器(read-only memory，ROM)或者可存储静态信息和指令的其他类型的静态存储设备，也可以是电可擦可编程只读存储器(Electrically Erasable ProgrammableRead-Only Memory，EEPROM)，或者可以是能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。存储器1004可以独立存在，通过总线与处理器1001相连接，存储器1004也可以和处理器1001集成在一起。

可选地，该电子设备1000可以为智能可穿戴设备、智能手机、平板电脑、笔记本电脑、台式电脑、智能家电、车载计算机、服务器、由多个服务器构成的服务器集群或者云计算服务中心，等等，本申请实施例不作具体限定。

本申请实施例还提供一种计算机可读存储介质，其中，该计算机可读存储介质可存储有程序，该程序被处理器执行时，使得所述处理器可以执行上述实施例中记载的任意一种的部分或全部步骤。

本申请实施例还提供一种计算机程序，其中，该计算机程序包括指令，当该计算机程序被多核处理器执行时，使得所述处理器可以执行上述实施例中记载的任意一种的部分或全部步骤。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可能可以采用其它顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。

上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

上述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以为个人计算机、服务器或者网络设备等，具体可以是计算机设备中的处理器)执行本申请各个实施例上述方法的全部或部分步骤。其中，而前述的存储介质可包括：U盘、移动硬盘、磁碟、光盘、只读存储器(read-only memory，ROM)、双倍速率同步动态随机存储器(double data rate，DDR)、闪存(flash)或者随机存取存储器(random access memory，RAM)等各种可以存储程序代码的介质。

以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (15)

1.一种铁电存储器，其特征在于，包括存储阵列，所述存储阵列包括X行×Y列存储结构，每个所述存储结构包括依次层叠的Z个存储单元；X、Y、Z为大于1的整数；

每个所述存储单元包括依次层叠的多个铁电电容和一个晶体管；其中，每个所述存储结构的Z个存储单元的晶体管均共用一个源极或漏极；每个所述存储结构中共用的源极或漏极沿Z个存储单元的层叠方向贯穿对应的所述存储结构；每个所述存储结构包括Z个栅极。

2.根据权利要求1所述的铁电存储器，其特征在于，每个所述存储单元中的晶体管为环栅结构GAA的场效应晶体管；其中，

每个所述存储结构的Z个存储单元的晶体管均共用一个源极，所述晶体管的漏极与对应的存储单元中的多个铁电电容分别连接；或者，

每个所述存储结构的Z个存储单元的晶体管均共用一个漏极，所述晶体管的源极与对应的存储单元中的多个铁电电容分别连接。

3.根据权利要求1-2任意一项所述的铁电存储器，其特征在于，每行所述存储结构中位于同一层的Y个存储单元构成一个叠层deck，所述存储阵列包括X行×Z层deck；其中，每个deck的Y个存储单元的晶体管共用一个栅极。

4.根据权利要求3所述的铁电存储器，其特征在于，每个所述deck中共用的栅极与第一选择电路连接，每个所述存储结构中共用的源极或漏极与第二选择电路连接；

所述第一选择电路用于选中所述存储阵列中位于第i行第s层的所述deck，所述第二选择电路用于选中所述存储阵列中位于第i行第j列的所述存储结构，以对所述存储阵列中的目标存储单元进行写入或者读取操作；所述目标存储单元位于所述存储阵列中的第i行、第j列、第s层，1≤i≤X，1≤j≤Y，1≤s≤Z。

5.根据权利要求4所述的铁电存储器，其特征在于，所述存储器还包括X行×Y列第一晶体管；每个所述存储结构中共用的源极或漏极与每个所述第一晶体管的漏极一一对应连接；每个所述第一晶体管的栅极与所述第二选择电路连接。

6.根据权利要求5所述的铁电存储器，其特征在于，所述第二选择电路，具体用于：

向第i行第j列的第一晶体管的栅极施加电压，开启所述第i行第j列的第一晶体管，以选中所述存储阵列中位于第i行第j列的所述存储结构；其中，第i行第j列的所述存储结构中共用的源极或漏极与所述第i行第j列的第一晶体管的漏极连接。

7.根据权利要求6所述的铁电存储器，其特征在于，每个存储器还包括X行×Y列晶体管组，每个所述晶体管组包括一个第二晶体管和一个第三晶体管；每个所述晶体管组中的所述第二晶体管的漏极与所述第三晶体管的栅极对应连接；每个所述存储结构中共用的源极或漏极与每个所述晶体管组中的所述第二晶体管的漏极，以及所述第三晶体管的栅极一一对应连接；每个所述晶体管组中的所述第二晶体管的栅极与所述第二选择电路连接。

8.根据权利要求7所述的铁电存储器，其特征在于，所述第二选择电路，具体用于：

向第i行第j列的晶体管组中的所述第二晶体管的栅极施加电压，开启所述第i行第j列的晶体管组中的所述第二晶体管和所述第三晶体管，以选中所述存储阵列中位于第i行第j列的所述存储结构；其中，第i行第j列的所述存储结构中共用的源极或漏极与所述第i行第j列的晶体管组中的所述第二晶体管的漏极和所述第三晶体管的栅极连接。

9.一种铁电存储器的制作方法，其特征在于，所述方法包括：

在衬底上制备Z层存储层，每层所述存储层包括X行栅极和X行×Y列第一结构，每个所述第一结构包括依次层叠的多个铁电电容；X、Y、Z为大于1的整数；

对Z层所述存储层均匀间隔打孔，形成X行×Y列第一沟槽；每个所述第一沟槽的底部暴露出所述衬底；X行×Y列所述第一沟槽与X行×Y列所述第一结构的位置一一对应；

在X行×Y列所述第一沟槽内制备源极或漏极，获得X行×Y列存储结构；每个所述存储结构包括依次层叠的Z个存储单元；每个所述存储单元包括依次层叠的多个铁电电容和一个晶体管。

10.根据权利要求9所述的方法，其特征在于，所述制备存储层，包括：

沉积第一层；所述第一层包括依次层叠的栅极和第一绝缘介质；所述栅极和所述第一绝缘介质在所述衬底上的正投影相同；

在所述第一层的表面均匀间隔刻蚀形成X行×Y列第二沟槽；每个所述第二沟槽的底部暴露出所述第一绝缘介质；

在X行×Y列所述第二沟槽的内壁和底部依次制备栅介质和半导体沟道；在垂直于所述衬底的方向上，所述栅介质和所述半导体沟道的高度之和小于所述第二沟槽的高度；

在所述第一层的表面制备X行×Y列所述第一结构。

11.根据权利要求10所述的方法，其特征在于，所述在所述第一层的表面制备X行×Y列所述第一存储结构，包括：

在所述第一层的表面覆盖第二绝缘介质；

在所述第二绝缘介质的表面多次沉积第二层，所述第二层包括依次层叠的第三绝缘介质和外电极；

在距离所述第一绝缘介质最远的所述第二层的表面均匀间隔刻蚀形成X行×Y列第三沟槽；每个所述第三沟槽和每个所述第二沟槽在所述衬底上的正投影相同；每个所述第三沟槽的底部暴露出所述第二绝缘介质；

在X行×Y列所述第三沟槽内壁依次制备铁电介质和漏极，获得X行×Y列第四沟槽；每个所述第四沟槽的底部暴露出所述第二绝缘介质；

在X行×Y列所述第四沟槽中分别填充第四绝缘介质，获得X行×Y列所述第一结构。

12.根据权利要求11所述的方法，其特征在于，在平行于所述衬底的方向上，所述第四沟槽、所述第二沟槽内壁上的栅介质，以及所述第二沟槽内壁上的半导体沟道的长度之和等于所述第二沟槽的长度。

13.一种存储阵列，其特征在于，所述存储阵列包括X行×Y列存储结构，每个所述存储结构包括依次层叠的Z个存储单元；X、Y、Z为大于1的整数；

每个所述存储单元包括依次层叠的多个铁电电容和一个晶体管；其中，每个所述存储结构的Z个存储单元的晶体管均共用一个源极或漏极；每个所述存储结构中共用的源极或漏极沿Z个存储单元的层叠方向贯穿对应的所述存储结构；每个所述存储结构包括Z个栅极。

14.一种铁电存储器，其特征在于，包括如上权利要求1-13任意一项所述的存储阵列，和控制器，所述控制器与所述存储阵列耦合。

15.一种电子设备，其特征在于，包括如上权利要求14所述的铁电存储器，和电路板PCB，所述铁电存储器设置在所述PCB上。