KR20230093493A - 강유전체 메모리 및 저장 장치 - Google Patents

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헹 장
유 장
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Abstract

본 출원은, 메모리 셀의 밀도를 높이고 스케일 다운 기능을 향상시키며 강유전체 메모리의 면적을 더욱 줄일 수 있는 강유전체 메모리 및 저장 장치를 제공한다. 강유전체 메모리는 적어도 하나의 비트 셀을 포함한다. 적어도 하나의 비트 셀 중의 비트 셀은 복수의 강유전체 커패시터 및 제1 트랜지스터를 포함한다. 제1 트랜지스터는 제1 게이트, 제1 채널 및 제1 채널의 양 단부에 위치하는 제1 소스 및 제1 드레인을 포함한다. 복수의 강유전체 커패시터 각각의 하나의 전극은 제1 게이트 상에 형성된다.

Description

강유전체 메모리 및 저장 장치
본 출원은 데이터 저장 기술 분야, 특히 강유전체 메모리 및 저장 장치에 관한 것이다.
현재, 동적 랜덤 액세스 메모리(DRAM)는 고성능 컴퓨팅을 위한 필수적인 메인 메모리가 되었으며, 시장에서는 매년 DRAM의 저장 용량에 대한 요구가 기하급수적으로 증가하고 있다. 그러나, DRAM에 대해 기술적으로 14 nm 노드의 스케일다운만 구현될 수 있다. 더 큰 저장 용량에 대한 요구사항은 복수의 DRAM 칩을 적층함으로써만 달성할 수 있다. 이로 인해 전체 메모리의 넓은 면적, 높은 비용 및 높은 전력 소비의 문제가 발생한다. 이 경우, 강유전체 랜덤 액세스 메모리(ferroelectric random access memory, FRAM)가 등장한다. 강유전체 랜덤 액세스 메모리는 강유전체 메모리라고도 하며, 전기장의 작용 하에 강유전체 물질의 분극 방향이 변하는 원리에 따라 만들어진 메모리의 일종이다. 강유전체 랜덤 액세스 메모리는 빠른 읽기/쓰기 속도, 낮은 전력 소모 및 작은 면적과 같은 장점을 가지고 있다.
종래 기술에서는, 도 1에 도시된 바와 같이, 강유전체 커패시터가 트랜지스터의 드레인(drain, D)에 직렬 연결되는 구조, 즉 1T1C(1 트랜지스터-1 커패시터) 구조가 강유전체 메모리의 메모리 셀에 일반적으로 사용된다. 도 1에서, S는 소스(source), G는 게이트(gate), FE는 강유전성 유전체를 나타낸다. 이 구조는 내구성이 높고 동작 전압이 낮다는 장점이 있지만, 스케일 다운 기능이 제한되어 있어 14nm 미만의 노드에는 기술적으로 적용하기 어렵다.
본 출원은 메모리 셀의 밀도를 증가시키고 스케일 다운 기능을 향상시키며, 강유전체 메모리의 면적을 더욱 줄일 수 있는 강유전체 메모리 및 저장 장치를 제공한다.
전술한 목적을 달성하기 위해, 본 출원은 다음과 같은 기술적 솔루션을 사용한다.
제1 양태에 따르면, 강유전체 메모리가 제공된다. 강유전체 메모리는 적어도 하나의 비트 셀을 포함하고, 적어도 하나의 비트 셀 내의 비트 셀은 복수의 강유전체 커패시터 및 제1 트랜지스터를 포함한다. 제1 트랜지스터는 게이트-올-어라운드(gate-all-around) 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터는 수직 나노선 트랜지스터이다. 제1 트랜지스터는 제1 게이트, 제1 채널 및 제1 채널의 양 단부에 위치하는 제1 소스 및 제1 드레인을 포함한다. 제1 게이트는 플로팅(floating) 상태일 수 있다. 즉, 제1 게이트는 도선이 없는 부유 상태이고, 제1 채널(CH1)은 원주형일 수 있으며, 복수의 강유전체 커패시터 각각의 하나의 전극은 제1 게이트 상에 형성된다.
전술한 기술적 솔루션에서, 강유전체 메모리의 각 비트 셀은 하나의 제1 트랜지스터 및 복수의 강유전체 커패시터를 포함한다. 제1 트랜지스터는 제1 게이트, 제1 채널 및 제1 채널의 양 단부에 위치하는 제1 소스 및 제1 드레인을 포함한다. 복수의 강유전체 커패시터 각각의 전극은 제1 트랜지스터에 포함된 제1 게이트 상에 형성된다. 이런 방식으로, 각 강유전체 커패시터는 하나의 메모리 셀과 동일할 수 있다. 즉, 복수의 메모리 셀이 하나의 제1 트랜지스터에 집적되어, 밀도를 증가시키고 복수의 메모리 셀의 스케일 다운 기능을 향상시키며, 강유전체 메모리의 면적을 더욱 감소시킬 수 있다.
제1 양태의 가능한 구현에서, 강유전체 메모리는 비트 라인, 소스 라인, 및 복수의 워드 라인을 더 포함한다. 제1 소스는 소스 라인에 연결되고, 제1 드레인은 비트 라인에 연결되며, 복수의 강유전체 커패시터의 다른 전극들은 복수의 워드 라인에 제각기 연결된다. 전술한 가능한 구현에서, 상이한 전압을 비트 라인, 소스 라인 및 워드 라인에 제각기 인가하여, 복수의 강유전체 커패시터에 의해 형성된 메모리 셀을 읽거나 쓰기할 수 있다.
제1 양태의 가능한 구현에서, 강유전체 메모리는 제1 전압 라인, 제2 전압 라인 및 복수의 제3 전압 라인을 더 포함한다. 제1 소스는 제1 전압 라인에 연결되고, 제1 드레인은 제2 전압 라인에 연결되며, 복수의 강유전체 커패시터의 다른 전극들은 복수의 제3 전압 라인에 제각기 연결된다. 전술한 가능한 구현에서, 상이한 전압을 상기 제1 전압 라인, 상기 제2 전압 라인 및 상기 복수의 제3 전압 라인에 제각기 인가하여, 상기 복수의 강유전체 커패시터에 의해 형성된 메모리 셀을 읽거나 쓰기할 수 있다.
제1 양태의 가능한 구현에서, 복수의 강유전체 커패시터 각각의 전극은 제1 게이트이다. 즉, 제1 게이트는 복수의 강유전체 커패시터 각각의 하나의 전극으로서 직접 사용된다. 전술한 가능한 구현에서, 제1 게이트가 복수의 강유전체 커패시터 각각의 하나의 전극으로서 직접 사용되어, 복수의 강유전체 커패시터에 의해 형성된 메모리 셀의 스케일 다운 기능이 더욱 향상될 수 있다.
제1 양태의 가능한 구현에서, 복수의 강유전체 커패시터는 적어도 하나의 제1 커패시터 및 적어도 하나의 제2 커패시터를 포함한다. 적어도 하나의 제1 커패시터 및 적어도 하나의 제2 커패시터는 서로 대향하여 배치된 제1 게이트의 두 표면 상에 제각기 형성된다. 예를 들어, 적어도 하나의 제1 커패시터는 제1 소스에 가까운 제1 게이트의 표면 상에 형성되고, 적어도 하나의 제2 커패시터는 제1 소스로부터 먼 쪽의 제1 게이트의 표면 상에 형성된다. 복수의 강유전체 커패시터는 서로 대향하여 배치된 제1 게이트의 두 표면 상에 형성되며, 따라서 하나의 제1 트랜지스터에 더 많은 강유전체 커패시터를 집적할 수 있는데, 즉 제1 트랜지스터에 더 많은 수의 메모리 셀을 집적할 수 있어 복수의 메모리 셀의 밀도를 더욱 높일 수 있다.
제1 양태의 가능한 구현에서, 복수의 강유전체 커패시터 및 제1 트랜지스터는 금속 배선층에 배치되는데, 즉 강유전체 메모리는 BEOL(back end of line) 공정을 사용하여 형성되므로, 강유전체 메모리 및 다양한 컨트롤러가 동일한 공정을 사용하여 형성될 수 있다. 전술한 가능한 구현들에서, 강유전체 메모리를 형성하는 공정이 단순화될 수 있으므로, 메모리와의 보다 양호한 통합이 구현되고, 강유전체 메모리의 면적이 더욱 감소될 수 있다.
제1 양태의 가능한 구현에서, 강유전체 메모리는 제2 트랜지스터를 더 포함한다. 제2 트랜지스터는 제2 게이트, 제2 채널, 및 제2 채널의 양 단에 위치하는 제2 소스 및 제2 드레인을 포함한다. 제2 소스는 제1 게이트에 연결되고, 제2 드레인은 제1 드레인에 연결되며, 제2 게이트는 제어 신호를 수신하도록 구성된다. 전술한 가능한 구현에서, 복수의 강유전체 커패시터에 의해 형성된 메모리 셀로부터 데이터를 읽는 경우, 제어 신호를 제어하여 제2 트랜지스터를 켜서, 제2 트랜지스터의 제2 게이트를 프리차지할 수 있다.
제1 양태의 가능한 구현에서, 적어도 하나의 비트 셀은 제1 비트 셀 및 제2 비트 셀을 포함한다. 제1 비트 셀과 제2 비트 셀은 동일한 레이어에 위치한다. 예를 들어, 제1 비트 셀과 제2 비트 셀이 동일한 레이어에 위치할 경우, 제1 비트 셀의 소스 라인(SL) 및 비트 라인(BL)이 제2 비트 셀의 소스 라인(SL) 및 비트 라인(BL)에 제각기 연결될 수도 있고, 또는 제1 비트 셀의 소스 라인(SL) 및 비트 라인(BL)이 제2 비트 셀의 소스 라인(SL) 및 비트 라인(BL)에 제각기 연결될 수도 있다. 전술한 가능한 구현에서, 소스 라인(SL) 또는 비트 라인(BL)을 공유하는 방식에서는, 소스 라인(SL) 또는 비트 라인(BL)의 연결 라인의 수가 감소되어, 레이아웃 영역 오버헤드가 작아질 수 있다. 또한, 소스 라인(SL) 또는 비트 라인(BL)을 공유함으로써 제조 비용을 절감할 수 있다. 그러나, 단층 메모리 셀 어레이에 의해 읽기/쓰기 대역폭이 결정되고, 읽기/쓰기 대역폭은 다층 적층 방식으로 확장될 수 없다.
제1 양태의 가능한 구현에서, 적어도 하나의 비트 셀은 제1 비트 셀 및 제2 비트 셀을 포함한다. 제1 비트 셀과 제2 비트 셀은 적층 방식으로 서로 다른 층에 배치될 수 있다. 예를 들어, 제1 비트 셀과 제2 비트 셀이 적층 방식으로 배치될 경우, 제1 비트 셀의 소스 라인(SL)이 제2 비트 셀의 소스 라인(SL)으로 재사용될 수 있으며, 또는 강유전체 메모리가 제1 비트 셀과 제2 비트 셀 사이에 배치된 절연층을 더 포함한다. 전술한 가능한 구현에서, 적층 방식으로 배치하면 작은 레이아웃 영역의 오버헤드를 확보할 수 있고, 절연 층을 배치하는 적층 방식은 읽기/쓰기 대역폭을 더욱 확장할 수 있다. 읽기/쓰기 대역폭은 적층 레이어의 수에 정비례할 수 있다.
제1 양태의 가능한 구현에서, 복수의 강유전체 커패시터는 이에 대응하여 복수의 메모리 셀을 형성한다. 복수의 메모리 셀 내의 타겟 메모리 셀에 데이터가 기록될 경우, 제1 소스와 제1 드레인 사이의 전압차는 0이고, 타겟 메모리 셀에 대응하는 강유전체 커패시터의 다른 전극과 제1 드레인 사이의 전압차의 절대값은 제1 특정 전압과 같다. 전술한 구현에서, 데이터가 타겟 메모리 셀에 쓰여질 수 있고, 제1 소스와 제1 드레인 사이의 전압차가 0인 경우, 쓰기 동작의 누설 전류가 억제될 수 있다.
제1 양태의 가능한 구현에서, 타겟 메모리 셀 이외의 타겟 메모리 셀에 대응하는 복수의 강유전체 커패시터 내의 강유전체 커패시터의 전극 및 제1 드레인이 플로팅 상태(floating state)이거나, 또는 이들 둘 사이의 전압차의 절대값이 제1 특정 전압의 1/2 미만이다. 전술한 가능한 구현에서는, 선택되지 않은 메모리 셀의 상태가 데이터를 쓰는 과정에서 영향을 받지 않도록 보장될 수 있다.
제1 양태의 가능한 구현에서, 복수의 강유전체 커패시터는 복수의 메모리 셀을 형성한다. 복수의 메모리 셀에서 타겟 메모리 셀로부터 데이터가 읽혀질 때, 제1 소스의 바이어스 전압은 0이고, 제1 드레인의 바이어스 전압은 제2 특정 전압이며, 타겟 메모리 셀에 대응하는 강유전체 커패시터의 전극의 바이어스 전압은 제3 특정 전압이다. 선택적으로, 데이터가 읽혀진 후, 타겟 메모리 셀의 데이터가 추가로 다시 기록될 수 있다. 전술한 가능한 구현에서, 데이터는 타겟 메모리 셀로부터 읽혀질 수 있고, 데이터 읽기가 완료된 후, 타겟 메모리 셀 내의 데이터가 읽기 동작이 수행되기 전과 후에 일관되도록 보장될 수 있다.
제1 양태의 가능한 구현에서, 타겟 메모리 셀 이외의 메모리 셀에 대응하는, 복수의 메모리 셀 내의 강유전체 커패시터의 전극은 플로팅 상태이거나 또는 접지된다. 전술한 가능한 구현에서는, 비트 셀 내의 선택되지 않은 메모리 셀의 상태가 데이터 읽기 과정에서 영향을 받지 않도록 보장될 수 있다.
제2 양태에 따르면, 강유전체 메모리가 제공된다. 강유전체 메모리는 적어도 하나의 비트 셀을 포함하고, 적어도 하나의 비트 셀 내의 비트 셀은 복수의 강유전체 커패시터 및 제1 트랜지스터를 포함한다. 제1 트랜지스터는 게이트-올-어라운드(gate-all-around) 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터는 수직 나노선 트랜지스터이다. 제1 트랜지스터는 제1 게이트, 제1 채널 및 제1 채널의 양 단부에 위치하는 제1 소스 및 제1 드레인을 포함한다. 제1 게이트는 플로팅(floating) 상태일 수 있다. 즉, 제1 게이트는 도선이 없는 부유 상태이고, 제1 채널(CH1)은 원주형일 수 있으며, 복수의 강유전체 커패시터 각각의 하나의 전극은 제1 소스와 제1 드레인 중 하나에 형성된다. 전술한 기술적 솔루션에서, 복수의 강유전체 커패시터 각각의 하나의 전극이 제1 소스 또는 제1 드레인 중 하나에 형성되므로, 각 강유전체 커패시터는 하나의 메모리 셀과 동일할 수 있다. 즉, 복수의 메모리 셀이 하나의 제1 트랜지스터에 집적되어, 밀도를 증가시키고 복수의 메모리 셀의 스케일 다운 기능을 향상시키며, 강유전체 메모리의 면적을 더욱 감소시킬 수 있다.
제2 양태의 가능한 구현에서, 복수의 강유전체 메모리의 다른 전극은 복수의 소스 라인 또는 복수의 비트 라인에 제각기 결합된다. 예를 들어, 복수의 강유전체 커패시터 각각의 하나의 전극이 제1 소스에 형성되고, 강유전체 메모리가 복수의 소스 라인, 복수의 비트 라인 및 복수의 워드 라인을 더 포함하는 경우, 제1 게이트는 워드 라인에 연결되고, 제1 드레인은 비트 라인에 연결되며, 복수의 강유전체 커패시터 각각의 다른 전극은 복수의 소스 라인 각각에 결합된다. 또는, 복수의 강유전체 커패시터 각각의 하나의 전극이 제1 드레인에 형성되고, 강유전체 메모리가 복수의 비트 라인, 복수의 소스 라인 및 복수의 워드 라인을 더 포함하는 경우, 제1 게이트는 워드 라인에 연결되고, 제1 소스는 소스 라인에 연결되며, 복수의 강유전체 커패시터 각각의 다른 전극은 복수의 비트 라인 각각에 결합된다. 전술한 가능한 구현에서, 상이한 전압을 비트 라인, 소스 라인 및 워드 라인에 제각기 인가하여, 복수의 강유전체 커패시터에 의해 형성된 메모리 셀을 읽거나 쓰기할 수 있다.
제2 양태의 가능한 구현에서, 복수의 강유전체 커패시터 각각의 하나의 전극은 제1 소스이다. 즉, 제1 소스는 복수의 강유전체 커패시터 각각의 하나의 전극으로서 직접 사용된다. 또는, 복수의 강유전체 커패시터 각각의 하나의 전극은 제1 드레인이다. 즉, 제1 드레인은 복수의 강유전체 커패시터 각각의 하나의 전극으로서 직접 사용된다. 전술한 가능한 구현에서, 제1 소스 또는 제1 드레인이 복수의 강유전체 커패시터 각각의 하나의 전극으로서 직접 사용되어, 복수의 강유전체 커패시터에 의해 형성된 메모리 셀의 스케일 다운 기능이 더욱 향상될 수 있다.
제3 양태에 따르면, 저장 장치가 제공된다. 저장 장치는 회로 기판 및 회로 기판에 연결된 강유전체 메모리를 포함한다. 강유전체 메모리는 제1 양태, 제1 양태의 임의의 가능한 구현 또는 제2 양태에서 제공된 강유전체 메모리이다.
제4 양태에 따르면, 저장 장치가 제공된다. 저장 장치는 컨트롤러 및 강유전체 메모리를 포함한다. 컨트롤러는 강유전체 메모리에서 읽기/쓰기를 제어하도록 구성된다. 강유전체 메모리는 제1 양태, 제1 양태의 임의의 가능한 구현 또는 제2 양태에서 제공된 강유전체 메모리이다.
전술한 임의의 저장 장치, 컴퓨터와 함께 사용되는 비일시적 컴퓨터 판독 가능 저장 매체 등은 전술한 강유전체 메모리와 동일하거나 상응하는 특징을 포함한다는 것을 이해할 수 있을 것이다. 따라서, 이들에 의해 달성될 수 있는 유익한 효과에 대해서는 전술한 해당 집적 회로에서의 유익한 효과를 참조하고, 이에 대한 상세한 설명은 여기서 다시 설명하지 않는다.
도 1은 종래 기술에 따른 메모리 셀의 구조의 개략도이다.
도 2는 본 출원의 일 실시예에 따른 저장 장치의 구조의 개략도이다.
도 3은 본 출원의 일 실시예에 따른 강유전체 메모리의 구조의 개략도이다.
도 4는 본 출원의 일 실시예에 따른 다른 강유전체 메모리의 구조의 개략도이다.
도 5는 본 출원의 일 실시예에 따른 또 다른 강유전체 메모리의 구조의 개략도이다.
도 6은 본 출원의 일 실시예에 따른 또 다른 강유전체 메모리의 구조의 개략도이다.
도 7은 본 출원의 일 실시예에 따른 또 다른 강유전체 메모리의 구조의 개략도이다.
도 8은 본 출원의 일 실시예에 따른 또 다른 강유전체 메모리의 구조의 개략도이다.
도 9는 본 출원의 일 실시예에 따른 또 다른 강유전체 메모리의 구조의 개략도이다.
도 10은 본 출원의 일 실시예에 따른 또 다른 강유전체 메모리의 구조의 개략도이다.
도 11은 본 출원의 실시예에 따른 제어 회로의 접속에 대한 개략도이다.
도 12는 본 출원의 일 실시예에 따른 데이터 읽기 동안의 전하의 개략도이다.
도 13은 본 출원의 일 실시예에 따른 데이터 읽기 동안의 전하의 다른 개략도이다.
도 14는 본 출원의 일 실시예에 따른 데이터 읽기 동안의 전하의 또 다른 개략도이다.
도 15는 본 출원의 일 실시예에 따른 프리차징의 개략도이다.
도 16은 본 출원의 일 실시예에 따른 또 다른 강유전체 메모리의 구조의 개략도이다.
도 17은 본 출원의 일 실시예에 따른, 데이터를 읽거나 쓸 때 인가되는 전압의 개략도이다.
다양한 실시예의 구성 및 실시에 대해서는 이하에서 상세히 설명한다. 그러나, 본 출원에서 제공되는 복수의 적용 가능한 발명 개념은 복수의 특정 환경에서 구현될 수 있음을 이해해야 한다. 논의된 특정 실시예들은 단지 명세서 및 기술을 구현하고 사용하는 특정 방법을 예시하는 것일 뿐이며, 본 출원의 범위를 제한하지 않는다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 및 과학 용어는 당업자가 통상적으로 이해하는 것과 동일한 의미를 갖는다.
각 회로 또는 다른 컴포넌트는 하나 이상의 작업을 수행하도록 "구성된" 것으로 설명되거나 참조될 수 있다. 이 경우, "구성된"은 회로/컴포넌트가 동작 중에 하나 이상의 작업을 수행하는 구조(예컨대, 회로 시스템)를 포함한다는 것을 나타내어 구조를 암시하는 데 사용된다. 따라서, 지정된 회로/컴포넌트가 현재 작동하지 않는 경우(예컨대, 전원이 켜져 있지 않은 경우)에도 해당 회로/컴포넌트가 작업을 수행하도록 구성된 것으로 언급될 수 있다. "구성된"이라는 용어와 함께 사용되는 회로/컴포넌트는 하드웨어, 예를 들면, 동작을 수행하는 회로를 포함한다.
다음은 본 출원의 실시예들의 첨부 도면을 참조하여 본 출원의 실시예의 기술적 솔루션을 설명한다. 본 출원에서, "적어도 하나"는 하나 이상을 의미하고, "복수"는 둘 이상을 의미한다. "및/또는"이라는 용어는 연관된 객체들 간의 연관 관계를 설명하며, 세 가지 관계가 존재할 수 있음을 나타낸다. 예를 들어, A 및/또는 B는 다음 세 가지 경우, A만 존재하는 경우, A와 B가 모두 존재하는 경우, B만 존재하는 경우를 나타내며, 여기서 A와 B는 단수 또는 복수일 수 있다. "/" 문자는 일반적으로 연관된 객체들 간의 "또는" 관계를 나타낸다. 다음 항목들(부분들) 중 적어도 하나 또는 이와 유사한 표현은 단수 항목(부분) 또는 복수 항목(부분)의 임의의 조합을 비롯하여 이들 항목의 임의의 조합을 나타낸다. 예를 들어, a, b 또는 c 중 적어도 하나는 a, b, c, a와 b, a와 c, b와 c, 또는 a, b 및 c를 나타낼 수 있는데, 여기서 a, b 및 c는 단수일 수도 있고 또는 복수일 수도 있다. 또한, 본 출원의 실시예에서, "제1" 및 "제2"와 같은 용어는 수량 또는 실행 순서를 제한하기 위한 것이 아니다.
또한, 본 출원의 실시예에서, "예" 또는 "예를 들어"와 같은 단어는 예, 예시 또는 설명을 제공하는 것을 나타내기 위해 사용된다. 본 출원에서 "예" 또는 "예를 들어"로 설명된 임의의 실시예 또는 설계 방식은 다른 실시예 또는 설계 방식보다 더 바람직하거나 더 많은 이점을 갖는 것으로 해석하면 안 된다. 정확히는 "예" 또는 "예를 들어"와 같은 단어의 사용은 상대적인 개념을 특정한 방식으로 나타내기 위한 것이다.
본 출원의 기술적 솔루션은 강유전체 메모리를 사용하는 다양한 저장 시스템에 적용될 수 있다. 예를 들어, 본 출원의 기술적 솔루션은 컴퓨터에 적용될 수도 있고, 메모리를 포함하는 저장 시스템에 적용될 수도 있으며, 프로세서와 메모리를 포함하는 저장 시스템에 적용될 수도 있다. 프로세서는 중앙 처리 장치(central processing unit, CPU), 인공지능(artificial intelligence, AI) 프로세서, 디지털 신호 프로세서(digital signal processor), 신경망 프로세서 등일 수 있다. 예를 들어, 도 2는 본 출원의 일 실시예에 따른 저장 시스템의 구조의 개략도이다. 저장 시스템은 강유전체 메모리를 포함할 수 있다. 선택적으로, 저장 시스템은 CPU, 캐시(cache), 컨트롤러 등을 더 포함할 수 있다. CPU, 캐시, 컨트롤러 및 강유전체 메모리는 함께 통합될 수 있다. 강유전체 메모리는 컨트롤러를 통해 캐시에 결합될 수 있고, 캐시를 통해 CPU에 결합될 수 있다.
도 3은 본 출원의 일 실시예에 따른 강유전체 메모리의 구조의 개략도이다. 강유전체 메모리는 적어도 하나의 비트 셀을 포함한다. 적어도 하나의 비트 셀 각각은 제1 트랜지스터(T1)와 복수의 강유전체 커패시터(C)를 포함한다. 복수의 강유전체 커패시터(C)의 수는 n일 수 있는데, 여기서 n은 양의 정수이다. 본 출원의 이 실시예에서, 제1 트랜지스터(T1)는 제1 게이트(G1), 제1 채널(CH1) 및 제1 채널(CH1)의 양단에 위치하는 제1 소스(1) 및 제1 드레인(2)을 포함하고, 제1 게이트(G1) 상에는 복수의 강유전체 커패시터(C)의 각 전극(a)이 하나씩 형성되어 있다. 도 3은 복수의 강유전체 커패시터(C)의 수(n)가 4인 예를 들어 설명하며, 각 비트 셀의 구조는 1TnC 구조라고 지칭될 수도 있다.
제1 트랜지스터(T1)는 게이트-올-어라운드(gate-all-around, GAA) 트랜지스터일 수 있다. 제1 게이트(G1)는 플로팅(floating) 상태, 즉, 제 1 게이트(G1)가 전도선(conducting wire)이 없는 부유 상태에 있을 수 있다. 제1 채널(CH1)은 원주형일 수 있다. 실제 적용 중에는, 제 1 트랜지스터(T1)가 대안적으로 다른 구조 또는 유형의 트랜지스터일 수 있다. 이는 본 출원의 이 실시예에서 특별히 제한되지 않는다. 본 출원의 이 실시예에서는, 제1 트랜지스터(T1)가 GAA 트랜지스터인 예만 설명에 사용된다.
또한, 복수의 강유전체 커패시터(C) 각각은 두 개의 전극(여기서, 하나의 전극은 a이고 다른 전극은 b이다) 및 두 전극(a와 b) 사이에 위치하는 강유전성 유전체(c)를 포함한다. 강유전성 유전체(c)는 강유전체 재료로 이루어질 수 있다. 예를 들어, 강유전체 재료는 하프늄 지르코늄 산화물(HfZrO2)일 수 있다. 제1 게이트(G1) 상에 복수의 강유전체 커패시터(C) 각각의 하나의 전극(a)이 형성된다는 것은, 제1 게이트(G1)가 복수의 강유전체 커패시터(C) 각각의 하나의 전극(a)으로 직접 사용되거나, 제1 게이트(G1) 상에 금속판이 형성되고, 금속판이 복수의 강유전체 커패시터(C) 각각의 하나의 전극(a)으로 사용된다는 것을 의미할 수도 있다.
이 실시예에서, 강유전체 메모리의 각 비트 셀은 하나의 제1 트랜지스터(T1)와 복수의 강유전체 커패시터(C)를 포함한다. 제1 트랜지스터(T1)는 제1 게이트(G1), 제1 채널(CH1) 및 제1 채널(CH1)의 양 단부에 위치하는 제1 소스(1) 및 제1 드레인(2)을 포함한다. 복수의 강유전체 커패시터(C) 각각의 하나의 전극(a)은 제1 트랜지스터(T1)에 포함된 제1 게이트(G1) 상에 형성된다. 이런 방식으로, 각 강유전체 커패시터는 하나의 메모리 셀과 동일할 수 있다. 즉, 복수의 메모리 셀이 하나의 제1 트랜지스터(T1)에 집적되어, 밀도를 증가시키고 복수의 메모리 셀의 스케일 다운 기능을 향상시키며, 강유전체 메모리의 면적을 더욱 감소시킬 수 있다.
선택적으로, 도 4에 도시된 바와 같이, 복수의 강유전체 커패시터(C)는 적어도 하나의 제1 커패시터(C1) 및 적어도 하나의 제2 커패시터(C2)를 포함할 수 있다. 적어도 하나의 제1 커패시터(C1) 및 적어도 하나의 제2 커패시터(C2)는 각각, 서로 대향하여 배치된 제1 게이트(G1)의 두 표면 상에 형성된다. 예를 들어, 적어도 하나의 제1 커패시터(C1)는 제1 소스(1)에 가까운 제1 게이트(G1)의 표면 상에 형성되고, 적어도 하나의 제2 커패시터(C2)는 제1 소스(1)로부터 먼 쪽의 제1 게이트(G1)의 표면 상에 형성된다. 도 4는 복수의 강유전체 커패시터(C)의 개수(n)가 8인 예를 사용하여 설명한다. 복수의 강유전체 커패시터(C)는 서로 대향하여 배치된 제1 게이트(G1)의 두 표면 상에 형성되며, 따라서 하나의 제1 트랜지스터(T1)에 더 많은 강유전체 커패시터를 집적할 수 있어, 즉 제1 트랜지스터(T1)에 더 많은 메모리 셀을 집적할 수 있어 복수의 메모리 셀의 밀도를 더욱 높일 수 있다.
또한, 도 5의 (a)에 도시된 바와 같이, 적어도 하나의 비트 셀 각각은 제1 전압 라인(L1), 제2 전압 라인(L2) 및 복수의 제3 전압 라인(L3)을 더 포함할 수 있다. 제1 소스(1)는 제1 전압 라인(L1)에 연결되고, 제1 드레인(2)은 제2 전압 라인(L2)에 연결되며, 복수의 강유전체 커패시터(C)의 다른 전극(b)은 복수의 제3 전압 라인(L3)에 각각 연결되는데, 즉 하나의 강유전체 커패시터의 다른 전극(b)은 하나의 제3 전압 라인(L3)에 연결된다. 선택적으로, 제1 전압 라인(L1)은 제2 전압 라인(L2)에 평행하고, 제2 전압 라인(L2)은 복수의 제 3 전압 라인(L3)과 직교한다. 도 5는 복수의 강유전체 커패시터(C)가 제1 게이트(G1)의 일측면에 형성되는 예를 사용하여 설명한 것임에 유의해야 한다. 이는 복수의 강유전체 커패시터(C)가 서로 대향하여 배치된 제1 게이트(G1)의 두 표면 상에 형성되는 경우에도 적용할 수 있다.
일례로, 도 5의 (a)에 도시된 바와 같이, 제1 전압 라인(L1)은 소스 라인(source line, SL)일 수 있고, 제2 전압 라인(L2)은 비트 라인(bit line, BL)일 수 있으며, 제3 전압 라인(L3)은 워드 라인(word line, WL)일 수 있다. 제1 전압 라인(L1)은 제3 전압 라인(L3)과 접촉하지 않는다. 예를 들어, 제1 전압 라인(L1)과 제3 전압 라인(L3)은 서로 다른 층에 위치할 수 있다. 이하의 설명은 모두 제1 전압 라인(L1)이 소스 라인(SL)이고, 제2 전압 라인(L2)이 비트 라인(BL)이며, 제3 전압 라인(L3)이 워드 라인(WL)인 예를 사용하여 설명한다. 도 5의 (b)는 본 출원의 일 실시예에 따른 비트 셀의 등가 회로도이다. 복수의 워드 라인(WL)은 WL1 내지 WLn으로 표현된다.
여기서 소스 라인(SL)은 다른 유형의 비트 라인(BL)으로 이해될 수 있음에 유의해야 한다. 즉, 소스 라인(SL)의 기능은 비트 라인(BL)의 기능과 유사하며, 하나의 소스 라인(SL)과 하나의 비트 라인(BL)에 연결된 복수의 메모리 셀은 소스 라인(SL)과 비트 라인(BL)을 이용하여 선택될 수 있다.
또한, 적어도 하나의 비트 셀이 복수의 비트 셀을 포함하는 경우, 복수의 비트 셀은 동일한 층에 위치할 수도 있고, 서로 다른 층에 적층 방식으로 배치될 수도 있다. 이하에서는, 적어도 하나의 비트 셀이 제1 비트 셀과 제2 비트 셀을 포함하는 예를 사용하여 설명한다.
제1 실시예에서, 도 6에 도시된 바와 같이, 제1 비트 셀과 제2 비트 셀이 동일한 층에 위치할 경우, 제1 비트 셀의 소스 라인(SL) 및 비트 라인(BL)이 제2 비트 셀의 소스 라인(SL) 및 비트 라인(BL)에 제각기 연결될 수 있다. 또는, 도 7에 도시된 바와 같이, 제1 비트 셀과 제2 비트 셀이 동일한 층에 위치하는 경우, 제1 비트 셀의 복수의 워드 라인(WL)이 제2 비트 셀의 복수의 워드 라인(WL)에 제각기 연결될 수 있다. 또한, 도 8에 도시된 바와 같이, 적어도 하나의 비트 셀이 2개 이상의 비트 셀을 포함하는 경우, 메모리 셀 어레이를 포함하는 강유전체 메모리가 전술한 두 방식으로 형성될 수 있으며, 메모리 셀 어레이는 복수의 행과 복수의 열로 이루어진 메모리 셀을 포함할 수 있다.
제2 실시예에서, 도 9에 도시된 바와 같이, 제1 비트 셀과 제2 비트 셀이 적층 방식으로 서로 다른 층에 배치되는 경우, 제1 비트 셀의 소스 라인(SL)은 제2 비트 셀의 소스 라인(SL)으로 재사용될 수 있다. 즉, 제1 비트 셀과 제2 비트 셀은 동일한 소스 라인(SL)을 공유하거나, 또는 제1 비트 셀과 제2 비트 셀이 동일한 비트 라인(BL)을 공유한다. 또는, 도 10에 도시된 바와 같이, 제1 비트 셀과 제2 비트 셀이 적층 방식으로 서로 다른 층에 배치될 경우, 강유전체 메모리가 제1 비트 셀과 제2 비트 셀 사이에 배치되는 절연 층을 더 포함하여, 각 비트 셀이 제각기의 소스 라인(SL), 제각기의 비트 라인(BL) 및 제각기의 워드 라인(WL)을 갖는다. 소스 라인(SL) 또는 비트 라인(BL)을 공유하는 전술한 방식에서는, 소스 라인(SL) 또는 비트 라인(BL)의 연결 라인의 수가 감소되어, 레이아웃 영역 오버헤드가 작아질 수 있다. 또한, 소스 라인(SL) 또는 비트 라인(BL)을 공유함으로써 제조 비용을 절감할 수 있다. 그러나, 읽기/쓰기 대역폭은 단층 메모리 셀 어레이에 의해 결정되고, 읽기/쓰기 대역폭은 다층 적층 방식으로 확장될 수 없다. 절연 층을 배치하는 전술한 방식은 또한 작은 레이아웃 영역 오버헤드를 보장할 수 있다. 또한, 적층 방식은 읽기/쓰기 대역폭을 확장할 수 있다. 읽기/쓰기 대역폭은 적층 레이어의 수에 정비례할 수 있다.
또한, 적어도 하나의 비트 셀이 복수의 비트 셀을 포함하는 경우, 강유전체 메모리 내의 복수의 메모리 셀의 밀도를 더욱 증가시키고 스케일 다운 기능을 향상시키며 강유전체 메모리의 면적을 감소시키기 위해, 전술한 두 실시예에서 서로 다른 비트 셀을 결합하는 방식을 참조하여 적층 방식으로 배치된 다층 메모리 셀 어레이가 얻어질 수 있다. 강유전체 메모리에 제공되는 메모리 셀 어레이에 대해 구현될 수 있는 메모리 셀의 최소 면적은 4F2이며, 적층 구조 기반의 강유전체 메모리에 대해 구현될 수 있는 스케일 다운 등가 메모리 셀의 면적은 2F2, 1.33F2, 1F2 등임을 실측을 통해 알 수 있다.
또한, 도 11의 (a) 및 (b)에 도시된 바와 같이, 3차원 적층 강유전체 메모리가 적층 방식으로 형성되는 경우, 서로 다른 층에 있는 비트 셀의 BL(예컨대, BL0 및 BL1)은 동일한 BL 컨트롤러, 센스 증폭기 등에 연결될 수 있고, 서로 다른 층에 있는 비트 셀의 SL(예컨대, SL0 및 SL1)이 동일한 SL 컨트롤러에 연결될 수 있다. 예를 들어, 서로 다른 레이어에 있는 SL의 연결과 서로 다른 레이어에 있는 BL의 연결은 금속 와이어와 관통 구멍을 사용하여 구현된다. 또한, 서로 다른 레이어에 있는 WL은 서로 독립적일 수 있다. 예를 들어, 서로 다른 층에 있는 WL(예컨대, WL0 및 WL1)은 게이팅 기능을 갖는 WL 제어 회로에 연결된다. 또한, 강유전체 메모리는 금속 배선층에 위치할 수 있으며, 즉 강유전체 메모리는 BEOL(back end of line) 공정을 이용하여 형성되므로, 강유전체 메모리와 다양한 컨트롤러가 동일한 공정을 이용하여 형성될 수 있다.
전술한 여러 가지 강유전체 메모리의 경우, 상응하는 컨트롤러를 통해 소스 라인(SL), 비트 라인(BL) 및 복수의 워드 라인(WL)에 상이한 전압이 각각 인가된다(또는 복수의 강유전체 커패시터(C) 각각의 제1 소스(1), 제1 드레인(2) 및 다른 전극(b)에 상이한 전압이 인가된다). 전술한 모든 것은 복수의 강유전체 커패시터(C)에 의해 형성된 복수의 메모리 셀에서 읽기/쓰기를 구현할 수 있다. 즉, 복수의 메모리 셀에 데이터가 쓰여지거나 이들 복수의 메모리 셀로부터 데이터가 읽혀진다.
구체적으로, 하나의 비트 셀에 의해 형성되는 복수의 메모리 셀 내의 타겟 메모리 셀에 데이터가 기록될 때, 비트 셀 내의 SL과 BL은 동일한 전위로 설정될 수 있다. 즉, SL과 BL 사이의 전압 차가 0이 된다(예컨대, SL과 BL에 동일한 전압이 개별적으로 인가된다). 이렇게 하면 쓰기 작업의 누설 전류를 억제할 수 있다. 또한, 타겟 메모리 셀에 대응하는 WL에 전압이 인가되어, 타겟 메모리 셀에 대응하는 WL과 BL 사이의 전압 차의 절대값이 제1 특정 전압(Vw)과 같아진다. 도 12의 (a)에 도시된 바와 같이, 타겟 메모리 셀에 대응하는 WL과 BL 사이의 전압 차이가 Vw인 경우(예컨대, SL과 BL에 각각 0의 전위가 각각 인가되고, 타겟 메모리 셀에 대응하는 WL에 VW가 인가될 경우), 타겟 메모리 셀 내의 강유전성 유전체(c)는 포지티브로 분극되어, 타겟 메모리 셀이 "0" 상태가 되도록 기록된다. 또는, 도 12의 (b)에 도시된 바와 같이, 타겟 메모리 셀에 대응하는 WL과 BL 사이의 전압 차가 -Vw인 경우(예컨대, SL과 BL에 각각 VW가 인가되고, 타겟 메모리 셀에 대응하는 WL에 0의 전위가 인가될 경우), 타겟 메모리 셀 내의 강유전성 유전체(c)는 네그티브로 분극되고, 타겟 메모리 셀은 "1" 상태가 되도록 기록된다.
또한, 데이터를 기록하는 과정에서, 타겟 메모리 셀 이외의 비트 셀 내의 복수의 메모리 셀 내의 메모리 셀에 대해서는, 다른 메모리 셀에 대응하는 WL과 BL 사이의 전압차의 절대값이 1/2 Vw 미만으로 설정될 수 있다. 이렇게 하면 다른 메모리 셀의 상태가 변경되지 않도록 할 수 있다. 적어도 하나의 비트 셀 내에 있으며 데이터를 기록할 필요가 없는 다른 비트 셀의 경우, 이 다른 비트 셀의 SL, BL 및 복수의 WL이 모두 1/2 Vw로 설정될 수도 있고, 또는 이 다른 비트 셀의 SL, BL 및 복수의 WL이 플로팅 상태로 될 수도 있다. 이런 방식으로, 선택되지 않은 메모리 셀이 잘못 기록되는 것을 방지할 수 있다.
구체적으로, 하나의 비트 셀에 의해 형성된 복수의 메모리 셀 내의 타겟 메모리 셀로부터 데이터를 읽을 때, 데이터를 읽기 전에 제1 게이트(G1)를 프리차지(precharge)할 필요가 있다. 구체적으로, 제1 게이트(G1)가 특정 전위로 충전된 후, 데이터 읽기 동작이 수행된다. 구체적으로, 비트 셀의 SL은 전위 0으로 설정되고, BL은 제2 소정의 전압(VBLR)으로 설정되며, 타겟 메모리 셀에 대응하는 WL은 VWLR로 설정된다.
도 13의 (a)에 도시된 바와 같이, 타겟 메모리 셀의 데이터가 "0"인 경우, 타겟 메모리 셀 내의 강유전체 유전체(c)의 포지티브 분극이 강화된다. 이 경우, 일부 양전하가 강유전성 유전체(c)에 가까운 제1 게이트(G1)에서 끌어당겨지고, 소수의 음전하가 제1 채널(CH1)에 가까운 제1 게이트(G1)에서 유도된다. 이 경우, 소수의 양전하가 제1 채널(CH1)의 표면에 유도되고, 낮은 전류가 읽혀지는데, 즉 데이터 "0"이 읽혀진다. 도 13의 (b)는 데이터 "0"이 읽혀질 때 표시되는 강유전체 매체(c)의 해당 분극 상태의 개략도이다. V는 타겟 메모리 셀에 대응하는 WL 상의 인가 전압을 나타내고, P는 강유전체 매체(c)의 대응하는 분극 세기를 나타내며, Q0는 분극 전하의 변화를 나타낸다.
도 14의 (a)에 도시된 바와 같이, 타겟 메모리 셀의 데이터가 "1"인 경우, 타겟 메모리 셀 내의 강유전체(c)의 네그티브 분극이 약화되거나 포지티브 분극 상태로 변경된다. 이 경우, 제1 게이트(G1)에서 네그티브 분극 상태의 강유전체에 의해 결합된 다수의 음전하가 방출되고, 제1 채널(CH1)에 가까운 제1 게이트(G1)에서 다수의 음전하가 유도된다. 이 경우, 소수의 양전하가 제1 채널(CH1)의 표면 상에 유도되고, 높은 전류가 읽혀지는데, 즉 데이터 "1"이 읽혀진다. 도 14의 (b)는 데이터 "1"이 읽혀질 때 표시되는 강유전체 매체(c)의 해당 분극 상태의 개략도이다. V는 타겟 메모리 셀에 대응하는 WL 상의 인가 전압을 나타내고, P는 강유전체 매체(c)의 대응하는 분극 세기를 나타내며, Q1은 분극 전하의 변화를 나타낸다.
또한, 데이터를 읽는 과정에서, 비트 셀 내의 복수의 메모리 셀 중 타겟 메모리 셀 이외의 메모리 셀에 대해서는, 다른 메모리 셀에 대응하는 WL이 접지되거나 플로팅 상태가 되도록 설정될 수 있다. 이렇게 하면 다른 메모리 셀의 상태가 변경되지 않도록 할 수 있다. 적어도 하나의 비트 셀 내에 있으며 데이터를 읽을 필요가 없는 또 다른 비트 셀의 경우, 이 또 다른 비트 셀의 SL 및 BL은 모두 전위 0으로 설정될 수 있다. 이렇게 하면, 선택되지 않은 비트 셀에 대해 누설 전류가 생성되지 않게 할 수 있다.
전술한 데이터 읽기 과정은 제1 게이트(G1)의 전위를 변조하고, 제1 트랜지스터(T1)의 읽기 전류를 더 변조하기 위해 강유전체의 분극 상태를 파괴함으로써 구현되며, 따라서 파괴적 읽기(destructive reading)라는 점에 유의해야 한다. 타겟 메모리 셀의 데이터를 읽은 후, 데이터 기록에 의해 타겟 메모리 셀의 대응하는 데이터가 추가로 복원될 수 있다. 즉, 타겟 메모리 셀의 저장 상태가 손실되지 않도록 하기 위해 데이터 라이트-백(write-back) 방식이 사용된다.
또한, 제1 게이트(G1)는 다음과 같은 여러 가지 방식으로 프리차지될 수 있다. 이하에서는 이러한 여러 가지 방식에 대해 별도로 상세히 설명한다.
첫 번째 방식: 도 15의 (a)에 도시된 바와 같이, 각 비트 셀은 제2 트랜지스터(T2)를 더 포함한다. 제2 트랜지스터(T2)는 제2 게이트(G2), 제2 소스(3) 및 제2 드레인(4)을 포함한다. 제2 소스(3)는 제1 게이트(G1)에 연결되고, 제2 드레인(4)은 제1 드레인(2)에 연결되며, 제2 게이트(G2)는 제어 신호를 수신하도록 구성된다. 제2 트랜지스터(T2)는 제어 신호를 사용하여 켜지고, 제1 게이트(G1)를 프리차지한다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 예를 들어, 제2 트랜지스터(T2)는 또한 GAA 트랜지스터일 수도 있다. 이는 본 출원의 이 실시예에서 특별히 제한되지 않는다.
두 번째 방식: 도 15의 (b)에 도시된 바와 같이, 데이터를 기록하는 과정에서, SL과 BL은 서로 다른 전위로 설정된다. 즉, SL과 BL은 동일한 전위에 있지 않다. 이런 방식으로, 제1 트랜지스터(T1)는 누설 전류를 생성하고, 따라서 제1 게이트(G1)는 누설 전류를 사용하여 프리차지된다.
세 번째 방식: 도 15의 (c)에 도시된 바와 같이, 제1 게이트(G1)의 전기적 중립은 보조 비트를 이용하여 구현되는데, 이는 제1 게이트(G1)의 프리차징과 동일하다. 구체적으로, 각 메모리 셀(간단히 저장 비트)에는 그에 대응하는 보조 메모리 셀(간단히 보조 비트)이 배치되고, 메모리 셀과 보조 메모리 셀의 저장 상태는 서로 반대이다. 예를 들어, 하나의 메모리 셀에 데이터 "1"이 저장되면, 대응하는 보조 메모리 셀에 저장된 데이터는 "1"이다. 메모리 셀에 데이터 "0"이 저장되면, 대응하는 보조 메모리 셀에 저장된 데이터는 "0"이다.
네 번째 방식: 도 15의 (d)에 도시된 바와 같이, 비선형 양단 선택기(예컨대, 스위치 또는 다이오드)가 제1 게이트(G1)에 직렬로 연결되고, 양단 선택기는 제1 게이트(G1)를 프리차지하도록 연결된다(예컨대, 스위치가 꺼지거나 다이오드가 켜진다).
예를 들어, 각 비트 셀이 제1 프리차징 방식으로 제2 트랜지스터(T2)를 더 포함하는 경우, 비트 셀의 구조는 2TnC 구조로 지칭될 수 있다. 도 16에 도시된 바와 같이, 2TnC 구조의 비트 셀을 조합함으로써 3차원 적층 강유전체 메모리를 얻을 수도 있다. 또한, 3차원 적층 강유전체 메모리에서는, 동일한 층에 있는 모든 SL이 서로 연결될 수 있고, 동일한 층에 있는 모든 제2 게이트(G2)가 동일한 제어 라인(CTL)을 사용하여 서로 연결될 수 있다. 2TnC 구조의 비트 셀을 결합하는 방식은 전술한 1TnC 구조의 비트 셀을 결합하는 방식과 유사하며, 그 세부사항은 본 출원의 실시예에서 다시 설명하지 않음에 유의하여야 한다.
구체적으로, 도 17에 도시된 바와 같이, 2TnC 구조의 비트 셀의 경우, 비트 셀에 의해 형성된 복수의 메모리 셀 중 타겟 메모리 셀에 데이터가 기록되면, CTL에 특정 전압이 인가되어 제2 트랜지스터(T2)가 켜지도록 하여, BL의 전위가 제1 게이트(G1)로 전달된다. 이 경우 SL은 1/2Vw로 설정될 수 있다. BL의 전위가 -1/2 Vw이고 타겟 메모리 셀에 대응하는 WL의 전압이 양전압(예컨대, 1/2 Vw)이면, 데이터 "0"이 기록될 수 있다. 또는 BL의 전위가 1/2 Vw이고 타겟 메모리 셀에 대응하는 WL의 전압이 음전압(예컨대, -1/2 Vw)이면, 데이터 "1"이 기록될 수 있다. 데이터 "0" 또는 "1"이 기록되면, 제2 트랜지스터(T2)는 항상 꺼진 상태가 된다. 도 17의 BL0 및 G10은 제각기 데이터 "0"이 기록될 때 적용되는 대응하는 BL 및 G1의 전압을 나타낸다. BL1과 G11은 각각 데이터 "1"이 기록될 때 대응하는 BL 및 G1의 전압을 나타낸다. Vdd는 고정 전원 전압을 나타내고, Vth는 제2 트랜지스터(T2)의 문턱 전압을 나타낸다.
구체적으로, 도 17에 도시된 바와 같이, 2TnC 구조의 비트 셀의 경우, 비트 셀에 의해 형성되는 복수의 메모리 셀 내의 타겟 메모리 셀로부터 데이터를 읽기 전에, 그리고 제1 게이트(G1)이 프리차지될 때, 제2 트랜지스터(T2)를 켜기 위해 CTL에 특정 전압이 인가되어, BL 상의 전위(즉, 제2 트랜지스터(T2)의 문턱 전압(Vth))가 제1 게이트(G1)로 전달될 수 있다. SL 및 타겟 메모리 셀에 대응하는 WL의 전위도 Vth로 설정된다. 이 경우, 제1 게이트(G1)의 전위는 프리차지 동작을 통해 Vth까지 끌어올려질 수 있다.
도 17에 도시된 바와 같이, 비트 셀에 의해 형성된 복수의 메모리 셀 내의 타겟 메모리 셀로부터 데이터가 읽혀지면, 제2 트랜지스터(T2)가 꺼진다. 또한, SL의 전위는 VR_SL로 설정되고, 타겟 메모리 셀에 대응하는 WL의 전위는 VR_WL로 설정된다. 이 경우, 타겟 메모리 셀에 데이터 "0"이 저장되면, 강유전체의 분극 상태가 반전되지 않고, 제2 트랜지스터(T2)가 켜지며, BL의 전위가 Vth로부터 특정 전위까지 서서히 상승한다. 또는, 이 경우, 데이터 "1"이 타겟 메모리 셀에 저장되면, 강유전체의 분극 상태가 반전되고, 제2 트랜지스터(T2)가 꺼지며 BL의 전위가 Vth로 유지된다. 이런 방식으로, BL의 전위이자 데이터 "0" 및 "1"에 대응하는 전위를 기반으로, 데이터 "0" 및 "1"에 대응하는 VR_SL을 읽을 수 있는데, 여기서 "0"은 데이터를 읽을 때 BL의 전압을 나타낸다. 전술한 읽기 과정도 파괴적 읽기이다. 데이터가 읽혀진 후, 읽혀진 타겟 메모리 셀은 타겟 메모리 셀의 저장 상태가 변경되지 않도록 하기 위해 재기록될 수 있다.
본 출원의 실시예들에 따른 강유전체 메모리에서, 전술한 강유전체 메모리 내의 메모리 셀에 대한 읽기 및 쓰기 방법에서, 선택된 타겟 메모리 셀이 동일한 WL 또는 동일한 BL을 갖는 복수의 메모리 셀인 경우, 전술한 읽기 및 쓰기 방법에서 동일한 WL 또는 동일한 BL을 갖는 복수의 메모리 셀에 데이터를 동시에 쓰거나 읽을 수도 있다. 따라서, 강유전체 메모리의 읽기/쓰기 효율이 크게 향상될 수 있다.
또한, 전술한 실시예들에서 강유전체 메모리는 복수의 커패시터(C) 각각의 하나의 전극(a)이 제1 트랜지스터(T1)의 제1 게이트(G1) 상에 형성되는 구조를 포함한다. 또 다른 선택적인 실시예에서, 도 1의 제1 트랜지스터(T1)의 구조에 기초하여, 복수의 커패시터(C) 각각의 하나의 전극(a)이 제1 트랜지스터(T1)의 제1 소스(1) 또는 제1 드레인(2) 상에 교대로 형성될 수 있다. 예를 들어, 강유전체 메모리는 적어도 하나의 비트 셀을 포함하며, 적어도 하나의 비트 셀 각각은 제1 트랜지스터 및 복수의 강유전체 커패시터를 포함한다. 복수의 강유전체 커패시터의 개수는 n개일 수 있으며, 여기서 n은 양의 정수이다. 이 실시예에서, 제1 트랜지스터는 제1 게이트, 제1 채널 및 제1 채널의 양 단부에 위치한 제1 소스 및 제1 드레인을 포함한다. 복수의 강유전체 커패시터 각각의 하나의 전극은 제1 소스 또는 제1 드레인 상에 형성된다. 즉, 본 출원의 이 실시예에서는, 전술한 실시예와 유사한 방식으로 강유전체 메모리의 비트 셀 내의 제1 트랜지스터의 제1 게이트 또는 제1 소스 상에 복수의 강유전체 커패시터가 형성되고, 각 강유전체 커패시터의 다른 전극은 비트 라인 또는 소스 라인에 연결된다. 이런 방식으로, 비트 셀 내의 트랜지스터의 소스 또는 드레인이 강유전체 커패시터를 통해 복수의 비트 라인 또는 소스 라인에 결합되는 구조가 형성된다.
본 출원의 이 실시예에서는, 복수의 강유전체 커패시터가 제1 소스 또는 제1 드레인 상에 형성되는 방식, 비트 셀이 소스 라인, 비트 라인 및 워드 라인에 연결되는 방식, 및 복수의 비트 셀이 이러한 방식으로 결합되는 방식은, 앞의 명세서에서 설명하는 제1 게이트 상에 복수의 강유전체 커패시터가 형성되는 방식, 비트 셀이 소스 라인, 비트 라인 및 워드 라인에 연결되는 방식 및 복수의 비트 셀이 결합되는 방식과 유사하다. 세부사항에 대해서는 전술한 실시예의 상세한 방식을 참조한다. 또는, 요구에 따라 세팅이 수행될 수도 있다.
이에 기초하여, 본 출원의 실시예는 또한 저장 장치를 제공한다. 저장 장치는 회로 기판 및 회로 기판에 연결된 강유전체 메모리를 포함한다. 강유전체 메모리는 전술한 임의의 강유전체 메모리일 수 있다. 회로 기판은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 물론, 회로 기판은 대안적으로 연성 회로 기판(FPC) 등일 수도 있다. 회로 기판은 본 실시예에서 제한되지 않는다. 선택적으로, 저장 장치는 사용자 장비나 또는 컴퓨터, 휴대폰, 태블릿 컴퓨터, 웨어러블 장치 및 차량 탑재 장치와 같은 다른 유형의 단말 장치이다. 또는, 저장 장치는 기지국과 같은 네트워크 장치일 수 있다.
선택적으로, 저장 장치는 패키지 기판을 더 포함한다. 패키지 기판은 솔더 볼을 통해 인쇄 회로 기판(PCB)에 고정되고, 강유전체 메모리는 솔더 볼을 통해 패키지 기판 상에 고정된다.
이에 기초하여, 본 출원의 실시예는 또한 저장 장치를 제공한다. 저장 장치는 컨트롤러 및 강유전체 메모리를 포함한다. 컨트롤러는 강유전체 메모리에서 읽기/쓰기를 제어하도록 구성된다. 강유전체 메모리는 전술한 임의의 강유전체 메모리일 수 있다.
3차원 강유전체 메모리에 대한 관련 설명은 도 2 내지 도 11의 강유전체 메모리에 대한 설명을 참조할 수 있다. 상세한 설명은 본 출원의 실시예에서 다시 설명하지 않는다.
결론적으로, 전술한 설명은 본 출원의 특정 구현일 뿐이며, 본 출원의 보호 범위를 제한하려는 것은 아니다. 본 출원에 개시된 기술 범위 내의 어떠한 변형 또는 대체도 본 출원의 보호 범위에 속할 것이다. 따라서, 본 출원의 보호 범위는 청구항들의 보호 범위에 따를 것이다.

Claims (18)

  1. 강유전체 메모리로서,
    상기 강유전체 메모리는 적어도 하나의 비트 셀을 포함하고, 상기 적어도 하나의 비트 셀은 복수의 강유전체 커패시터 및 제1 트랜지스터를 포함하며,
    상기 제1 트랜지스터는 제1 게이트, 제1 채널 및 상기 제1 채널의 양 단부에 위치하는 제1 소스 및 제1 드레인을 포함하고,
    상기 복수의 강유전체 커패시터 각각의 하나의 전극은 상기 제1 게이트 상에 형성되는,
    강유전체 메모리.
  2. 제1항에 있어서,
    상기 강유전체 메모리는 비트 라인, 소스 라인 및 복수의 워드 라인을 더 포함하고, 상기 제1 소스는 상기 소스 라인에 연결되고, 상기 제1 드레인은 상기 비트 라인에 연결되며, 상기 복수의 강유전체 커패시터의 다른 전극은 상기 복수의 워드 라인에 제각기 연결되는,
    강유전체 메모리.
  3. 제1항에 있어서,
    상기 강유전체 메모리는 제1 전압 라인, 제2 전압 라인 및 복수의 제3 전압 라인을 더 포함하고, 상기 제1 소스는 상기 제1 전압 라인에 연결되고, 상기 제1 드레인은 상기 제2 전압 라인에 연결되며, 상기 복수의 강유전체 커패시터의 다른 전극은 상기 복수의 제3 전압 라인에 제각기 연결되는,
    강유전체 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 강유전체 커패시터 각각의 상기 전극은 상기 제1 게이트인,
    강유전체 메모리.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 복수의 강유전체 커패시터는 적어도 하나의 제1 커패시터 및 적어도 하나의 제2 커패시터를 포함하고, 상기 적어도 하나의 제1 커패시터는 상기 제1 소스에 가까운 상기 제1 게이트의 표면에 형성되고, 상기 적어도 하나의 제2 커패시터는 상기 제1 소스로부터 먼쪽의 상기 제1 게이트의 표면에 형성되는,
    강유전체 메모리.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 복수의 강유전체 커패시터 및 상기 제1 트랜지스터는 금속 배선층에 배치되는,
    강유전체 메모리.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 강유전체 메모리는 제2 트랜지스터를 더 포함하며,
    상기 제2 트랜지스터는 제2 게이트, 제2 채널 및 상기 제2 채널의 양 단부에 위치하는 제2 소스 및 제2 드레인을 포함하고, 상기 제2 소스는 상기 제1 게이트에 연결되고, 상기 제2 드레인은 상기 제1 드레인에 연결되며, 상기 제2 게이트는 제어 신호를 수신하도록 구성되는,
    강유전체 메모리.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 적어도 하나의 비트 셀은 제1 비트 셀 및 제2 비트 셀을 포함하고, 상기 제1 비트 셀 및 상기 제2 비트 셀은 적층 방식으로 배치되는,
    강유전체 메모리.
  9. 제8항에 있어서,
    상기 제1 비트 셀과 상기 제2 비트 셀 사이에 절연 층이 배치되는,
    강유전체 메모리.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 복수의 강유전체 커패시터는 대응하는 복수의 메모리 셀을 형성하고, 상기 복수의 메모리 셀 중 타겟 메모리 셀에 데이터가 기록될 경우, 상기 제1 소스와 제1 드레인 사이의 전압차는 0이고, 상기 타겟 메모리 셀에 대응하는 강유전체 커패시터의 상기 다른 전극과 상기 제1 드레인 사이의 전압차의 절대값은 제1 특정 전압과 동일한,
    강유전체 메모리.
  11. 제10항에 있어서,
    상기 타겟 메모리 셀 이외의 타겟 메모리 셀에 대응하는 상기 복수의 강유전체 커패시터 내의 강유전체 커패시터의 전극 및 상기 제1 드레인이 플로팅 상태(floating state)이거나, 또는 이들 둘 사이의 전압차의 절대값이 제1 특정 전압의 1/2 미만인,
    강유전체 메모리.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 복수의 강유전체 커패시터는 복수의 메모리 셀을 형성하고, 상기 복수의 메모리 셀 내의 타겟 메모리 셀로부터 데이터가 읽혀질 경우, 상기 제1 소스의 바이어스 전압은 0이고, 상기 제1 드레인의 바이어스 전압은 제2 특정 전압이며, 상기 타겟 메모리 셀에 대응하는 상기 강유전체 커패시터의 상기 전극의 바이어스 전압은 제3 특정 전압인,
    강유전체 메모리.
  13. 제12항에 있어서,
    상기 타겟 메모리 셀 이외의 상기 메모리 셀에 대응하는, 상기 복수의 메모리 셀 내의 강유전체 커패시터의 전극은 플로팅 상태이거나 또는 접지되는,
    강유전체 메모리.
  14. 강유전체 메모리로서,
    상기 강유전체 메모리는 적어도 하나의 비트 셀을 포함하고, 상기 적어도 하나의 비트 셀은 복수의 강유전체 커패시터 및 제1 트랜지스터를 포함하며,
    상기 제1 트랜지스터는 제1 게이트, 제1 채널 및 상기 제1 채널의 양 단부에 위치하는 제1 소스 및 제1 드레인을 포함하고,
    상기 복수의 강유전체 커패시터 각각의 하나의 전극은 상기 제1 게이트, 상기 제1 소스 및 상기 제1 드레인 중 하나 상에 형성되는,
    강유전체 메모리.
  15. 제14항에 있어서,
    상기 복수의 강유전체 커패시터의 다른 전극은 복수의 소스 라인 또는 복수의 비트 라인에 제각기 결합되는,
    강유전체 메모리.
  16. 제14항 또는 제15항에 있어서,
    상기 복수의 강유전체 커패시터 각각의 하나의 전극은 상기 제1 소스 또는 상기 제1 드레인인,
    강유전체 메모리.
  17. 저장 장치로서,
    상기 저장 장치는 회로 기판 및 상기 회로 기판에 연결된 강유전체 메모리를 포함하고, 상기 강유전체 메모리는 제1항 내지 제16항 중 어느 한 항에 따른 강유전체 메모리인,
    저장 장치.
  18. 저장 장치로서,
    상기 저장 장치는 컨트롤러와 강유전체 메모리를 포함하고, 상기 컨트롤러는 상기 강유전체 메모리에서의 읽기/쓰기를 제어하도록 구성되며, 상기 강유전체 메모리는 제1항 내지 제16항 중 어느 한 항에 따른 강유전체 메모리인,
    저장 장치.
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