TWI760122B - 多閘極鐵電記憶體以及記憶體陣列裝置 - Google Patents

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Abstract

一種多閘極鐵電記憶體，包含：鰭狀通道層、前鐵電層、後鐵電層、前閘極以及後閘極。前鐵電層及後鐵電層分別設置於鰭狀通道層的一側及另一側。前閘極貼接於前鐵電層且遠離鰭狀通道層，前閘極用於連接字元線，後閘極貼接於後鐵電層且遠離鰭狀通道層，後閘極用於連接位元線。本發明更揭露一種記憶體陣列裝置，包含佈置為陣列的多閘極鐵電記憶體、多條字元線以及多條位元線。該些字元線的每一字元線連接於該些多閘極鐵電記憶體的一部分的前閘極，該些位元線的每一位元線連接於該些多閘極鐵電記憶體的另一部分的後閘極。

Description

多閘極鐵電記憶體以及記憶體陣列裝置
本發明係關於一種多閘極鐵電記憶體以及記憶體陣列裝置。
現有常見記憶體陣列主要為1T1S架構（一電晶體和一記憶元件），在一記憶單元中電晶體係做為選擇元件，用以選擇此記憶元件的狀態是否要被改變。依據現有的技術，可以將許多記憶單元排列成記憶體陣列，透過將電壓輸入陣列之方式完成矩陣運算，接著收集並分析電流以完成大規模平行化之運算，故現有的記憶體陣列可以應用於類神經網路電路當中。然而，如前所述，現有的記憶體單元需要兩個元件方能實現選擇改變狀態的記憶元件，導致記憶體陣列的面積過大。此外，由於現有技術中主要是採用二氧化矽/氮化矽/二氧化矽三層絕緣體作為記憶單元的絕緣層，並以量子穿隧或熱載子之方式改變記憶單元的儲存狀態，使得改變記憶單元的儲存狀態的速度無法有效提升。
鑒於上述，本發明提供一種以滿足上述需求的多閘極鐵電記憶體以及記憶體陣列裝置。
依據本發明一實施例的多閘極鐵電記憶體，包含：一鰭狀通道層；一前鐵電層，設置於該鰭狀通道層的一側；一後鐵電層，設置於該鰭狀通道層的另一側；一前閘極，貼接於該前鐵電層且遠離該鰭狀通道層，該前閘極用於連接一字元線；以及一後閘極，貼接於該後鐵電層且遠離該鰭狀通道層，該後閘極用於連接一位元線。
依據本發明一實施例的記憶體陣列裝置，包含：多個如前述的多閘極鐵電記憶體，該些多閘極鐵電記憶體係佈置為一陣列；多條字元線，該些字元線的每一字元線連接於該些多閘極鐵電記憶體的一部分的前閘極，該部分的多閘極鐵電記憶體係沿該陣列的一第一方向排列；以及多條位元線，該些位元線的每一位元線連接於該些多閘極鐵電記憶體的另一部分的後閘極，該另一部分的多閘極鐵電記憶體係沿該陣列的一第二方向排列。
綜上所述，依據本發明一或多個實施例所示的多閘極鐵電記憶體以及記憶體陣列裝置，可以僅藉由一個元件即實現可以選擇改變狀態的記憶體，並且可以降低記憶體陣列裝置的整體尺寸及設置成本。此外，在相同的面積下可以佈置更多的記憶體，並同時具有更大的記憶空間以儲存更多資訊，且記憶體陣列裝置中的每個記憶體可以獨立運作。另外，藉由鐵電層的設置，更可以讓改變記憶體的儲存狀態的運作速度更快，同時可以有較低的工作電壓。
以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
請參考圖1，圖1係依據本發明一實施例所繪示的多閘極鐵電記憶體的示意圖，圖1繪示的示意圖係為多閘極鐵電記憶體的俯視圖。本發明所示的多閘極鐵電記憶體M較佳包含一鰭狀通道層FIN、一前鐵電層FFE、一後鐵電層BFE、一前閘極（front gate）FG以及一後閘極（back gate）BG。並且，多閘極鐵電記憶體M具有源極S及汲極D，其中多閘極鐵電記憶體M例如是非揮發型記憶體。
前鐵電層FFE係設置於鰭狀通道層FIN的一側，後鐵電層BFE係設置於鰭狀通道層FIN的另一側。前閘極FG係貼接於前鐵電層FFE且係位於前鐵電層FFE遠離鰭狀通道層FIN的一側；後閘極BG係貼接於後鐵電層BFE且係位於後鐵電層BFE遠離鰭狀通道層FIN的一側，且前閘極FG係用於連接一字元線（word line），後閘極BG係用於連接一位元線（bit line），其中前閘極FG及後閘極BG的成分含有氮化鈦（TiN）、氮化鉭（TaN）的至少一者，或高摻雜的矽，前閘極FG及後閘極BG亦可為任何金屬，本發明不以此為限。
詳細而言，本發明所示的多閘極鐵電記憶體M具有二鐵電層FFE及BFE，且該二鐵電層FFE及BFE即係由具有磁滯效應的鐵電（ferroelectric）材料製成。如圖2所示，其中圖2係繪示鐵電材料之遲滯特性的量測結果，該圖式的橫軸為電壓（V），縱軸為極性（μC/cm 2），點Pr所具有的磁場即為剩餘極化強度（remnant polarization），點Ec所具有的磁場即為矯頑磁場（coercive field）。也就是說，鐵電材料因微觀上特殊之晶格結構產生之遲滯物理現象，因而產生記憶效應故可作為記憶體裝置，其中鐵電材料例如為氧化鉿鋯（Hf(x)Zr(1-x)O 2）、鉛鋯鈦（PbZrTi）、鈦酸鋇（BaTiO 3）、氧化鋁鉿（HfAlO 2）等，鐵電材料亦可以是摻雜矽的氧化鉿（HfO 2），鐵電層亦可置換為液晶材料，本發明不以此為限。
此外，多閘極鐵電記憶體M中，前鐵電層FFE與鰭狀通道層FIN之間可以夾設例如為二氧化矽（SiO 2）的一氧化矽層Si，而後鐵電層BFE與鰭狀通道層FIN之間可以夾設同為二氧化矽的另一氧化矽層Si，其中前鐵電層FFE與鰭狀通道層FIN之間的氧化矽層Si及後鐵電層BFE與鰭狀通道層FIN之間的氧化矽層Si可以為一或多層，且氧化矽層Si可為選擇性的設置，即多閘極鐵電記憶體M的前閘極FG可以直接貼接於前鐵電層FFE，後閘極BG可以直接貼接於後鐵電層BFE，本發明不以此為限。另需說明的是，氧化矽層Si可以是氧化矽（SiO x），其中x可以為0到2之間的數值；又或者，氧化矽層Si亦可以是由二氧化矽（SiO 2）、氮化矽（Si 3N 4）、二氧化鉿（HfO 2）等堆疊而成的多層結構。
多閘極鐵電記憶體M的前閘極FG及後閘極BG並未連接於彼此，故可以藉由在前閘極FG及後閘極BG施加適當的偏壓以完成寫入（program）、抹除（erase）、抑制（inhibit）以及讀取（read）的操作。也就是說，本發明所示的多閘極鐵電記憶體M中的前閘極FG及後閘極BG可以獨立運作。
詳細而言，當對前閘極FG施加適當的正電壓（例如為+5V）以及在後閘極BG施加適當的低負電壓（例如為-1V）時，前鐵電層FFE與後鐵電層BFE由於施加的電壓而產生正電場，使前鐵電層FFE與後鐵電層BFE中的偶極（dipole）轉至同一方向，以完成寫入的操作，此時多閘極鐵電記憶體M的臨界電壓（threshold voltage）會下降。
在完成寫入操作後，當對前閘極FG施加負電壓（例如為-5V）及對後閘極BG施加適當的低負電壓（例如為-1V）時，前鐵電層FFE與後鐵電層BFE由於施加的電壓而產生負電場，使前鐵電層FFE與後鐵電層BFE中的偶極（dipole）轉至另一方向，以完成抹除的操作，此時多閘極鐵電記憶體M的臨界電壓會上升。
而若多閘極鐵電記憶體M的儲存狀態不需被改變，則可以對後閘極BG施加適當的正電壓（例如為+5V），即可抵銷前閘極FG所接收到的電壓，以完成抑制操作，此時多閘極鐵電記憶體M的臨界電壓不會改變。
經由上述旋轉鐵電層的偶極方向的操作，可以改變多閘極鐵電記憶體M的臨界電壓的大小，且可以透過在前閘極FG施加較低的電壓（例如為+1V）並關閉後閘極BG，由通道電流判斷多閘極鐵電記憶體M的臨界電位，即可判斷多閘極鐵電記憶體M的儲存狀態，以完成讀取操作。
亦即，依據本發明所示的多閘極鐵電記憶體M，由於前閘極FG及後閘極BG可以各自獨立操作，因此可以利用前閘極FG及後閘極BG同時選擇是否要進行資料儲存（只有在前閘極FG施加正電壓，在後閘極BG施加負電壓才會寫入資料）。據此，不需額外的電晶體選擇器控制寫入與否，且在相同的面積下可以佈置更多的記憶體元件（本發明的多閘極鐵電記憶體M），且因前閘極FG與後閘極BG之間有相對的電位差，故可以有更大的記憶空間以儲存更多資訊。
請接著參考圖3A及圖3B，圖3A及圖3B係繪示依據本發明的多閘極鐵電記憶體的模擬實驗圖，即圖3A及圖3B是以科技電腦輔助設計模擬（Technology Computer-Aided Design ，TCAD）軟體模擬出的結果。圖3A所示的模擬實驗圖中的曲線CMN為一般單一閘極的記憶體的模擬實驗圖，曲線IND為本發明的獨立多閘極鐵電記憶體的模擬實驗圖，其中該圖的橫軸為脈衝數，縱軸為在讀取階段的汲極電流（A/μm）。
請先參考圖3A，在脈衝數為10以前（即電流增加的階段）是對記憶體執行寫入（program）操作，在脈衝數為10以後（即電流降低的階段）是對記憶體執行抹除（erase）操作。如圖3A所示，本案的獨立多閘極記憶體的電流範圍明顯大於習知單一閘極記憶體的電流範圍，因此本案記憶體運作的自由度（degree of freedom）顯然大於習知的單一閘極記憶體，讓依據本案的獨立多閘極記憶體的儲存狀態可以更容易被辨認。並且，習知單一閘極記憶體的汲極電流明顯高於本發明的獨立多閘極記憶體的汲極電流，因此依據本發明的獨立多閘極記憶體，更可以降低記憶體運作所需的功耗。
請接著參考圖3B，圖3B示出的分別是在「寫入接著抑制」階段A及「抹除接著抑制」階段B，其中脈衝數0～2為對後閘極施加寫入電壓，而脈衝數3～20為對後閘極施加抑制電壓，其中曲線PGM1～PG10分別代表寫入的次數，即PGM1代表寫入的次數為1；PGM2代表寫入的次數為2，以此類推。舉例而言，曲線PGM2在脈衝數0～2期間是先對後閘極施加-1V的電壓使記憶體改變儲存狀態，並在脈衝數3～20期間對後閘極施加+5V的抑制電壓，故之後前閘極不論是收到寫入或抹除電壓的輸入，仍可以維持住所儲存的值。亦即，圖3B示出了本發明的多閘極鐵電記憶體的良好寫入抑制模式，並且也因本案可由後閘極獨立控制寫入與否的機制，使本案獨立多閘極記憶體的面積可以小於習知單一閘極記憶體。
請一併參考圖1以及圖4A到圖4E，圖4A到圖4E係繪示形成本發明的多閘極鐵電記憶體的製程示意圖，其中如前所述，多閘極鐵電記憶體可以不設有氧化矽層Si，圖4A到圖4E所繪示的製程示意圖即係省略氧化矽層Si的設置步驟。
請參閱圖4A，形成本發明的多閘極鐵電記憶體M的製程可以係首先在基板SUB上以微影（lithography）及蝕刻（etching）方式產生鰭狀通道層FIN。
請參閱圖4B，分別使用原子層沉積（atomic layer deposition，ALD）及物理氣相沉積（physical vapor deposition，PVD）製程沉積二氧化鋯鉿（HfZrO 2）及氮化鈦（TiN）（或其他上述可用於形成閘極的材料）以形成鐵電層FE及閘極GATE。
請接著參考圖4C，在形成鐵電層FE及閘極GATE後，以可流動氧化物（flowable oxide）OX填滿鰭狀通道層FIN周圍的空隙，其中可流動氧化物OX較佳即為氧化矽。
接著參考圖4D及4E，以反應性離子蝕刻（reactive ion etching，RIE）製程將閘極GATE分隔為前閘極FG及後閘極BG，以及將鐵電層FE分隔為前鐵電層FFE及後鐵電層BFE，並使用緩衝氧化物蝕刻液（buffered oxide etchant，BOE）去除可流動氧化物OX，以及定義前閘極FG及後閘極BG的形狀，以形成多閘極鐵電記憶體M，其中以前閘極FG作為多閘極鐵電記憶體M的前方，後閘極BG作為多閘極鐵電記憶體M的後方，則多閘極鐵電記憶體M較佳呈前後對稱的結構。
請接著一併參考圖1及圖5，其中圖5係依據本發明一實施例所繪示的記憶體陣列裝置的示意圖。亦即，記憶體陣列裝置包含多個多閘極鐵電記憶體M11、M12、M21及M22、多條字元線WL1及WL2以及多條位元線BL1及BL2，其中該些多閘極鐵電記憶體M11、M12、M21及M22係佈置為一陣列，其中多閘極鐵電記憶體M11及M12（或者多閘極鐵電記憶體M21及M22）係沿該陣列的第一方向D1排列，多閘極鐵電記憶體M11及M21（或者多閘極鐵電記憶體M12及M22）係沿該陣列的第二方向D2排列，且第一方向D1與第二方向D2相交。該些多閘極鐵電記憶體M共平面於參考平面RFS，且在此實施例中，字元線WL1及WL2及位元線BL1及BL2係位在參考面RFS的同一側。
多閘極鐵電記憶體M11具有前閘極FG11及後閘極BG11，以及前鐵電層FFE11及後鐵電層BFE11，且該二鐵電層FFE11及BFE11之間夾有鰭狀通道層FIN11；多閘極鐵電記憶體M12具有前閘極FG12及後閘極BG12，以及前鐵電層FFE12及後鐵電層BFE12，且該二鐵電層FFE12及BFE12之間夾有鰭狀通道層FIN12；多閘極鐵電記憶體M21具有前閘極FG21及後閘極BG21，以及前鐵電層FFE21及後鐵電層BFE21，且該二鐵電層FFE21及BFE21之間夾有鰭狀通道層FIN21；多閘極鐵電記憶體M22具有前閘極FG22及後閘極BG22，以及前鐵電層FFE22及後鐵電層BFE22，且該二鐵電層FFE22及BFE22之間夾有鰭狀通道層FIN22。
該些字元線WL1及WL2中的每一條連接於該些多閘極鐵電記憶體M11、M12、M21及M22的一部分的前閘極，且該部分的多閘極鐵電記憶體係沿該陣列的第一方向D1排列（例如圖5中連接於字元線WL1的多閘極鐵電記憶體M11及M12）；而該些位元線BL1及BL2中的每一條連接於該些多閘極鐵電記憶體M11、M12、M21及M22的另一部分的後閘極，且該另一部分的多閘極鐵電記憶體係沿該陣列的第二方向D2排列（例如圖5中連接於位元線BL1的多閘極鐵電記憶體M11及M21），該部分的多閘極鐵電記憶體之一與該另一部分的多閘極鐵電記憶體之一係為同一個多閘極鐵電記憶體（例如圖5中連接於字元線WL1及位元線BL1的多閘極鐵電記憶體M11）。
詳細而言，字元線WL1透過字元導電柱WCP連接於多閘極鐵電記憶體M11的前閘極FG11及多閘極鐵電記憶體M12的前閘極FG12，字元線WL2透過字元導電柱WCP連接於多閘極鐵電記憶體M21的前閘極FG21及多閘極鐵電記憶體M22的前閘極FG22。位元線BL1透過位元導電柱BCP連接於多閘極鐵電記憶體M11的後閘極BG11及多閘極鐵電記憶體M21的後閘極BG21，位元線BL2透過位元導電柱BCP連接於多閘極鐵電記憶體M12的後閘極BG12及多閘極鐵電記憶體M22的後閘極BG22。
據此，如同上述，藉由在前閘極FG11～FG22及後閘極BG11～BF22各別施加適當的偏壓可以完成寫入、抹除、抑制以及讀取的操作。舉例而言，在多閘極鐵電記憶體M11、M12、M21及M22中，若僅欲改變多閘極鐵電記憶體M12的儲存狀態，則可以透過字元線WL1及位元線BL2對多閘極鐵電記憶體M12的前閘極FG12及後閘極BG12施加適當的電壓，即可改變多閘極鐵電記憶體M12的儲存狀態，並且不影響其他多閘極鐵電記憶體M11、M21及M22的儲存狀態。也就是說，由於前閘極及後閘極可以獨立操作，故多閘極鐵電記憶體的前閘極可以用以寫入欲儲存的資料，並由後閘極作為選擇該多閘極鐵電記憶體的控制端，即可改變該多閘極鐵電記憶體的儲存狀態。據此，藉由前閘極與後閘極之間的電壓差，可以有更大的儲存空間以儲存資料。
請參考圖6，圖6係依據本發明一實施例所繪示的記憶體陣列裝置的佈局（layout）示意圖。更具體而言，每個前閘極FG皆連接到對應的字元線（例如字元線WL1或WL2），每個後閘極BG皆連接到對應的位元線（例如位元線WBL1或WBL2），並且每個多閘極鐵電記憶體的源極S皆連接到接地層GND，每個多閘極鐵電記憶體的汲極D皆連接到資料線（例如資料線RBL1及RBL2），用於在讀取模式下將電壓訊號傳輸至對應的汲極D。亦即，由於本發明所示的每個多閘極鐵電記憶體都可以被獨立控制，故在對多閘極鐵電記憶體進行陣列佈局時，可以提高記憶體陣列裝置的密度。習知的記憶體陣列裝置的佈局中，每個記憶單元需一個選擇器及一個記憶體，而本案則是如圖6所示，在佈局中使用一條字元線將相同列（row）的前閘極相互連接，以及使用一條位元線將相同行（column）的後閘極相互連接，故相較於習知的記憶體陣列裝置，本案可以降低記憶體陣列裝置中電晶體的數量，進而降低記憶體陣列裝置整體的體積及成本。
請接著參考圖7，圖7係依據本發明另一實施例所繪示的記憶體陣列裝置的示意圖。為便於說明，圖中的多閘極鐵電記憶體M11、M12、M21及M22將稱為第一多閘極鐵電記憶體M11、M12、M21及M22，字元線WL1及WL2將稱為第一字元線WL1及WL2，位元線BL1及BL2將稱為第一位元線BL1及BL2，且該些第一多閘極鐵電記憶體M11、M12、M21及M22共平面於第一參考面RFS1，而記憶體陣列裝置更包含第二字元線WL1’及WL2’、第二位元線BL1’及BL2’以及多個第二多閘極鐵電記憶體M11’、M12’、M21’及M22’，該些第二多閘極鐵電記憶體M11’、M12’、M21’及M22’共平面於第二參考面RFS2。在此實施例中，第一字元線WL1及WL2以及第二字元線WL1’及WL2’係位於第一參考面RFS1與第二參考面RFS2之間，第一位元線BL1及BL2係異於第一字元線WL1及WL2地設於第一參考面RFS1的另一側，而第二位元線BL1’及BL2’則異於第一位元線BL1及BL2地設於第二參考面RFS2的另一側。
第二多閘極鐵電記憶體M11’、M12’、M21’及M22’的結構相同於第一多閘極鐵電記憶體M11、M12、M21及M22的結構，且相似於圖5，第二多閘極鐵電記憶體M11’、M12’、M21’及M22’各個的前閘極亦是透過字元導電柱連接於對應的字元線，第二多閘極鐵電記憶體M11’、M12’、M21’及M22’各個的後閘極亦是透過字元導電柱連接於對應的位元線，故相同之處不再於此贅述。
亦即，根據圖7的實施例，第一多閘極鐵電記憶體M11、M12、M21及M22與第二多閘極鐵電記憶體M11’、M12’、M21’及M22’所連接的第一字元線WL1及WL2以及第二字元線WL1’及WL2’係位於同一層，故當需設置多層的多閘極鐵電記憶體時，可以降低記憶體陣列裝置的整體尺寸。
請參考圖8，圖8係依據本發明再一實施例所繪示的記憶體陣列裝置的示意圖。圖8的記憶體陣列裝置所包含的各元件相同於圖7的記憶體陣列裝置所包含的各元，故相同之處不再於此贅述。圖8所示的記憶體陣列裝置與圖7的不同處在於，圖8的記憶體陣列裝置的第一字元線WL1及WL2、第二字元線WL1’及WL2’、第一位元線BL1及BL2以及第二位元線BL1’及BL2’係位於第一參考平面RFS1與第二參考平面RFS2之間。
如圖8所示，第一多閘極鐵電記憶體M11、M12、M21及M22分別連接於對應的第一字元線WL1及WL2以及位元線BL1及BL2，而第二多閘極鐵電記憶體M11’、M12’、M21’及M22’則是連接於第二字元線WL1’及WL2’以及第二位元線BL1’及BL2’，故可以降低記憶體陣列裝置的整體尺寸。
需特別說明的是，在圖7及圖8的實施例中，藉由在對應的字元線及位元線施加適當的電壓（如上述的實施方式），即可同時改變一或多個多閘極鐵電記憶體的儲存狀態，並且不影響其他多閘極鐵電記憶體的儲存狀態，也就是說，每個多閘極鐵電記憶體皆可以獨立運作。
請接著參考圖9到圖12，圖9到圖12係依據本發明多個實施例所繪示的記憶體陣列裝置的示意圖，其中圖9到圖12的記憶體陣列裝置所包含的各元件相似於圖7的記憶體陣列裝置所包含的各元件，故相同之處不再於此贅述，惟圖9到圖12實施例的實施例僅包含一組位元線（BL1及BL2）或一組字元線（WL1及WL2）。
圖9所示的記憶體陣列裝置的第一字元線WL1及WL2以及位元線BL1及BL2是分別設置於第一參考面RSF1的相異兩側，位元線BL1及BL2及第二字元線WL1’及WL2’則是位於第二參考面RSF2的相異兩側。亦即，位元線BL1及BL2係位在第一參考面RFS1與第二參考面RFS2之間，而第一字元線WL1及WL2係異於位元線BL1及BL2地設於第一參考面RFS1的另一側，第二字元線WL1’及WL2’係異於位元線BL1及BL2地設於第二參考面RFS2的另一側，故第一多閘極鐵電記憶體M11、M12、M21及M22以及第二多閘極鐵電記憶體M11’、M12’、M21’及M22’即可共用位元線BL1及BL2，以降低記憶體陣列裝置的整體尺寸及設置成本。
在另一實施例中（圖10），第一位元線BL1及BL2以及字元線WL1及WL2是分別設置於第一參考面RSF1的相異兩側，字元線WL1及WL2及第二位元線BL1’及BL2’則是位於第二參考面RSF2的相異兩側，故第一多閘極鐵電記憶體M11、M12、M21及M22以及第二多閘極鐵電記憶體M11’、M12’、M21’及M22’亦可以是分別連接到第一位元線BL1及BL2及第二位元線BL1’及BL2’，並且，多閘極鐵電記憶體M11、M12、M11’及M12’共用字元線WL1，而多閘極鐵電記憶體M21、M22、M21’及M22’則是共用字元線WL2。
請再參考圖11，圖11所示的記憶體陣列裝置相似於圖8的結構，惟不同處在於圖11的記憶體陣列裝置具有一組字元線WL1及WL2及兩組位元線（第一位元線BL1及BL2以及第二位元線BL1’及BL2’），字元線WL1及WL2、第一位元線BL1及BL2以及第二位元線BL1’及BL2’皆係位於第一參考平面RFS1與第二參考平面RFS2之間。
如圖11所示，第一多閘極鐵電記憶體M11、M12、M21及M22及第二多閘極鐵電記憶體M11’、M12’、M21’及M22’分別連接於對應的第一位元線BL1及BL2以及第二位元線BL1’及BL2’，並且多閘極鐵電記憶體M11、M12、M11’及M12’共用字元線WL1，而多閘極鐵電記憶體M21、M22、M21’及M22’則是共用字元線WL2，故可以降低記憶體陣列裝置的整體尺寸。
請參考圖12，所示的記憶體陣列裝置相似於圖11的結構，惟不同處在於圖12的記憶體陣列裝置具有一組位元線BL1及BL2及兩組字元線（第一字元線WL1及WL2以及第二字元線WL1’及WL2’），位元線BL1及BL2、第一字元線WL1及WL2以及第二字元線WL1’及WL2’皆係位於第一參考平面RFS1與第二參考平面RFS2之間，故多閘極鐵電記憶體M11、M12、M11’及M12’共用位元線BL1，而多閘極鐵電記憶體M21、M22、M21’及M22’則是共用位元線BL2，進而能夠降低記憶體陣列裝置的整體尺寸。
與圖7及圖8的不同處在於，圖9到圖12所示的記憶體陣列裝置的運作方式係一次改變一個多閘極鐵電記憶體的儲存狀態，而藉由圖9到圖12的實施例可以降低記憶體陣列裝置的整體尺寸以及降低記憶體陣列裝置的設置成本。
另需特別說明的是，圖5到圖12中所示的多閘極鐵電記憶體的數量及陣列的佈置形式僅為示例，本發明不對記憶體陣列裝置中多閘極鐵電記憶體的數量及陣列的佈置形式予以限制。此外，圖5到圖12中所示的記憶體陣列裝置較佳是由晶圓接合（Wafer Bonding）的製程實現。
本發明所示的多閘極鐵電記憶體以及記憶體陣列裝置，可以應用於類神經網路（Neuromorphic）、深度學習（Deep Learning）之人工智慧（Artificial Intelligence，AI）的應用領域。由於人工智慧之演算法特性，需藉由權重（Weight）完成學習，其中權重值須仰賴記憶體陣列裝置的記憶以完成學習過程，而此記憶體陣列裝置可先在內部完成權重運算，由此克服電腦在中央處理器（CPU）與記憶體間的資料搬運（所謂von Neumann bottleneck），而本發明所示的多閘極鐵電記憶體以及記憶體陣列裝置有助於降低記憶體陣列裝置整體的體積/面積，進而提高密度並擁有較高的資料儲存能力，故更適合應用於人工智慧的應用領域。
綜上所述，依據本發明一或多個實施例所示的多閘極鐵電記憶體以及記憶體陣列裝置，可以僅藉由一個元件即實現可以選擇改變狀態的記憶體，並且可以降低記憶體陣列裝置的整體尺寸及設置成本。此外，在相同的面積下可以佈置更多的記憶體，並同時具有更大的記憶空間以儲存更多資訊，且記憶體陣列裝置中的每個記憶體可以獨立運作。另外，藉由鐵電層的設置，更可以讓改變記憶體的儲存狀態的運作速度更快，同時可以有較低的工作電壓。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
M:多閘極鐵電記憶體 M11、M12、M21、M22:多閘極鐵電記憶體 M11’、M12’、M21’、M22’:多閘極鐵電記憶體 FIN:鰭狀通道層 FFE:前鐵電層 BFE:後鐵電層 FG:前閘極 BG:後閘極 Si:氧化矽層 Pr、Ec:點 FIN11、FIN12、FIN21、FIN22:鰭狀通道層 FFE11、FFE12、FFE21、FFE22:前鐵電層 BFE11、BFE12、BFE21、BFE22:後鐵電層 FG11、FG12、FG21、FG22:前閘極 FG11’、FG12’、FG21’、FG22’:前閘極 BG11、BG12、BG21、BG22:後閘極 BG11’、BG12’、BG21’、BG22’:後閘極 WL1、WL1’、WL2、WL2’:字元線 BL1、BL1’、BL2、BL2’、WBL1、WBL2:位元線 RBL1、RBL2:資料線 GND:接地層 D1:第一方向 D2:第二方向 D:汲極 S:源極 SUB:基板 FE:鐵電層 GATE:閘極 OX:可流動氧化物 BCP、BCP’:位元導電柱 RFS:參考平面 RFS1:第一參考平面 RFS2:第二參考平面 A、B:階段 CMN、IND、PGM1～PGM10:曲線
圖1係依據本發明一實施例所繪示的多閘極鐵電記憶體的示意圖。 圖2係繪示鐵電材料之遲滯特性的量測結果。 圖3A及圖3B係繪示依據本發明的多閘極鐵電記憶體的模擬實驗圖。 圖4A到圖4E係繪示形成本發明的多閘極鐵電記憶體的製程示意圖。 圖5係依據本發明一實施例所繪示的記憶體陣列裝置的示意圖。 圖6係依據本發明一實施例所繪示的記憶體陣列裝置的佈局（layout）示意圖。 圖7係依據本發明另一實施例所繪示的記憶體陣列裝置的示意圖。 圖8係依據本發明再一實施例所繪示的記憶體陣列裝置的示意圖。 圖9到圖12係依據本發明多個實施例所繪示的記憶體陣列裝置的示意圖。
M:多閘極鐵電記憶體
D:汲極
S:源極
FG:前閘極
BG:後閘極
FIN:鰭狀通道層
FFE:前鐵電層
BFE:後鐵電層

Claims (13)

  1. 一種多閘極鐵電記憶體，包含：一鰭狀通道層；一前鐵電層，設置於該鰭狀通道層的一側；一後鐵電層，設置於該鰭狀通道層的另一側；一前閘極，貼接於該前鐵電層且遠離該鰭狀通道層，該前閘極用於連接一字元線；以及一後閘極，貼接於該後鐵電層且遠離該鰭狀通道層，該後閘極用於連接一位元線。
  2. 如請求項1所述的多閘極鐵電記憶體，其中該前鐵電層及該後鐵電層係由具有磁滯效應的一鐵電材料製成，且該鐵電材料包含氧化鉿鋯、氧化鋁鉿或摻雜矽的氧化鉿。
  3. 如請求項1所述的多閘極鐵電記憶體，其中該前閘極及該後閘極之成分含有氮化鈦、氮化鉭的至少一者。
  4. 如請求項1所述的多閘極鐵電記憶體，其中該前鐵電層及該鰭狀通道層之間夾設一氧化矽層，該後鐵電層與該鰭狀通道層之間夾設另一氧化矽層。
  5. 一種記憶體陣列裝置，包含： 多個如請求項1所述的多閘極鐵電記憶體，該些多閘極鐵電記憶體係佈置為一陣列；多條字元線，該些字元線的每一字元線連接於該些多閘極鐵電記憶體的一部分的前閘極，該部分的多閘極鐵電記憶體係沿該陣列的一第一方向排列；以及多條位元線，該些位元線的每一位元線連接於該些多閘極鐵電記憶體的另一部分的後閘極，該另一部分的多閘極鐵電記憶體係沿該陣列的一第二方向排列。
  6. 如請求項5所述的記憶體陣列裝置，其中該些字元線的數量小於該些多閘極鐵電記憶體的數量，該些位元線的數量小於該些多閘極鐵電記憶體的數量。
  7. 如請求項5所述的記憶體陣列裝置，其中該些多閘極鐵電記憶體的該些前鐵電層及該些後鐵電層係由具有磁滯效應的鐵電材料製成。
  8. 如請求項5所述的記憶體陣列裝置，其中該第一方向與該第二方向相交。
  9. 如請求項5所述的記憶體陣列裝置，其中該些多閘極鐵電記憶體共平面於一參考面，且該些字元線及該些位元線係位在該參考面的同一側。
  10. 如請求項5所述的記憶體陣列裝置，其中該些多閘極鐵電記憶體共平面於一參考面，且該些字元線及該些位元線係位在該參考面的相異兩側。
  11. 如請求項9所述的記憶體陣列裝置，其中該些字元線係多條第一字元線，該些位元線係多條第一位元線，該些多閘極鐵電記憶體係多個第一多閘極鐵電記憶體，該參考面係一第一參考面，該記憶體陣列裝置更包含多條第二字元線、多條第二位元線以及多個第二多閘極鐵電記憶體，且該些第二多閘極鐵電記憶體共平面於一第二參考面，該些第二多閘極鐵電記憶體的多個第二前閘極連接於該些第二字元線，該些第二多閘極鐵電記憶體的多個第二後閘極連接於該些第二位元線，其中該些第一字元線、該些第二字元線、該些第一位元線及該些第二位元線係位在該第一參考面與該第二參考面之間。
  12. 如請求項10所述的記憶體陣列裝置，其中該些字元線係多條第一字元線，該些位元線係多條第一位元線，該些多閘極鐵電記憶體係多個第一多閘極鐵電記憶體，該參考面係一第一參考面，該記憶體陣列裝置更包含多條第二字元線、多條第二位元線以及多個第二多閘極鐵電記憶體，且 該些第二多閘極鐵電記憶體共平面於一第二參考面，該些第二多閘極鐵電記憶體的多個第二前閘極連接於該些第二字元線，該些第二多閘極鐵電記憶體的多個第二後閘極連接於該些第二位元線，其中該些第一字元線及該些第二字元線係位在該第一參考面與該第二參考面之間，該些第一位元線係異於該些第一字元線地設於該第一參考面的另一側，該些第二位元線係異於該些第一字元線地設於該第二參考面的另一側。
  13. 如請求項10所述的記憶體陣列裝置，其中該些多閘極鐵電記憶體係多個第一多閘極鐵電記憶體，該些字元線係多條第一字元線，該參考面係一第一參考面，該記憶體陣列裝置更包含多個第二多閘極鐵電記憶體及多條第二字元線，且該些第二多閘極鐵電記憶體共平面於一第二參考面，該些第二多閘極鐵電記憶體的多個第二前閘極連接於該些第二字元線，該些第二多閘極鐵電記憶體的多個第二後閘極連接於該些位元線，其中該些位元線係位在該第一參考面與該第二參考面之間，該些第一字元線係異於該些位元線地設於該第一參考面的另一側，該些第二字元線係異於該些位元線地設於該第二參考面的另一側。
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