JP2004039229A - 揮発性メモリと不揮発性メモリとを共用するメモリバックアップシステム - Google Patents
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Abstract
【課題】揮発性メモリと不揮発性メモリを効率よく共用するバックアップ手段を提供する。
【解決手段】本発明のメモリバックアップシステムは、第１のメモリセル(310)とこの第１のメモリセル(310)に接続された不揮発性メモリセル(320)を含む。制御回路によって、第１のメモリセルまたは不揮発性メモリセルにデータを書き込むことができ、第１のメモリセルまたは不揮発性メモリセルからのデータを、第１のメモリセルまたは不揮発性メモリセルの他方に転送することができる。メモリバックアップシステムは、また、複数の第１のメモリセルと、この第１のメモリセルに接続された複数の不揮発性メモリセルを含むことができる。制御回路によって、第１のメモリセルまたは不揮発性メモリセルにデータを書き込むことができ、第１のメモリセルまたは不揮発性メモリセルから、第１のメモリセルまたは不揮発性メモリセルの他方にデータを転送することができる。
【選択図】図３
【解決手段】本発明のメモリバックアップシステムは、第１のメモリセル(310)とこの第１のメモリセル(310)に接続された不揮発性メモリセル(320)を含む。制御回路によって、第１のメモリセルまたは不揮発性メモリセルにデータを書き込むことができ、第１のメモリセルまたは不揮発性メモリセルからのデータを、第１のメモリセルまたは不揮発性メモリセルの他方に転送することができる。メモリバックアップシステムは、また、複数の第１のメモリセルと、この第１のメモリセルに接続された複数の不揮発性メモリセルを含むことができる。制御回路によって、第１のメモリセルまたは不揮発性メモリセルにデータを書き込むことができ、第１のメモリセルまたは不揮発性メモリセルから、第１のメモリセルまたは不揮発性メモリセルの他方にデータを転送することができる。
【選択図】図３
Description
本発明は一般に電子メモリに関する。より詳細には、本発明は、共用される揮発性メモリおよび不揮発性メモリに関する。
電子メモリデバイス（または電子メモリ素子。以下同じ）には、揮発性メモリおよび不揮発性メモリの両方がある。揮発性メモリは、メモリに接続された電源がオフされるときに内容（データ）が失われるメモリである。現在、大部分のランダムアクセスメモリ（ＲＡＭ）が揮発性である。不揮発性メモリは、メモリに接続された電源がオフされても内容（データ）を保持するメモリである。たとえば、リードオンリーメモリ（ＲＯＭ）は一般的に不揮発性メモリである。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は１つのタイプの揮発性メモリである。ＤＲＡＭは、パーソナルコンピュータおよびワークステーションにおいて最も一般的に用いられるＲＡＭである。ＤＲＡＭはダイナミックに動作し、スタティックＲＡＭ（ＳＲＡＭ）とは異なり、数ミリ秒毎に、その記憶セルをリフレッシュするか、あるいはその記憶セルに新たな電荷を供給する必要がある。ＤＲＡＭは一般的に、１つのキャパシタ（コンデンサ。以下同じ）および１つのトランジスタからなる１つの記憶セルに各ビットを格納する。キャパシタは急速に電荷を失う傾向があるので、充電し直す必要がある。
図１はＤＲＡＭセル１００を示す。ＤＲＡＭセル１００は充電用キャパシタＣＤと、トランジスタＱＤとを含む。充電用キャパシタＣＤ上に電荷を蓄積することにより、論理状態、すなわちビットがＤＲＡＭセル１００によって格納される。キャパシタＣＤ上の電荷は、ワード線ＷＬを通してそのＤＲＡＭセル１００を選択し、ビット線ＢＬを通してそのキャパシタＣＤにかかる電圧を読み取ることにより読み取られることができる。一般的に、キャパシタＣＤにかかる電圧を読み取ることにより、キャパシタＣＤが放電されるので、キャパシタＣＤは充電し直される必要がある。
磁気ランダムアクセスメモリ（ＭＲＡＭ）は１つのタイプの不揮発性メモリである。ＭＲＡＭは、ＭＲＡＭセルの磁界の向きを設定することにより、論理状態、すなわちビットを格納する。磁界の向きは、ＭＲＡＭセルへの電源をオフしても保持される。
図２はＭＲＡＭセル２００を示す。ＭＲＡＭメモリセル２００は、軟磁性領域２２０と、誘電体領域２３０と、硬磁性領域２１０とを含む。軟磁性領域２２０内の磁化の向きは固定されず、矢印Ｍ１によって示されるような２つの安定した向きを有することができる。硬磁性領域２１０（ピン止めされた磁性領域とも呼ばれる）は、矢印Ｍ２によって示されるように、固定された磁気の向きを有する。誘電体領域２３０は一般に、軟磁性領域２２０と硬磁性領域２１０との間を絶縁する。
先に記載されたように、軟磁性領域２２０の磁化の向きは２つの安定した向きを有することができる。これら２つの向きは、硬磁性領域２１０の磁気の向きに対して平行か反平行かのいずれかであり、ＭＲＡＭメモリセル２００の論理状態を決定する。
ＭＲＡＭメモリセルの磁気の向きは、ワード線およびビット線内に流れる電流を制御することにより、それゆえ電流によって誘導される対応する磁界により設定される（書き込まれる）。ワード線およびビット線は、選択されたメモリセルの磁化の向きを切り替える（すなわち、メモリセルに書込みを行う）ように協動するので、ワード線およびビット線はまとめて書込み線と呼ぶことができる。さらに、書込み線を用いて、メモリセルに格納された論理値を読み出すこともできる。
軟磁性領域２２０の磁化の向きは、ＭＲＡＭメモリセルへの書込み動作中に、ビット線（ＢＬ）およびワード線（ＷＬ）に電流が加えられるのに応答して決定される。ビット線およびワード線に加えられる電流は、ビット線およびワード線内に流れる電流の方向に依存して、それゆえビット線およびワード線内に流れる電流によって生成された誘導磁界の方向に依存して、軟磁性層の磁化の向きを設定する。
ＭＲＡＭメモリセルは、ＭＲＡＭメモリセルの両端にわたる抵抗を読み取ることにより読み出される。その抵抗はワード線およびビット線を通して読み取られる。
ＭＲＡＭメモリセルに対する読出しおよび書込みは、ＤＲＡＭセルに対する読出しおよび書込みよりも時間がかかる可能性がある。しかしながら、ＭＲＡＭメモリセルは不揮発性という利点を提供する。
ＭＲＡＭおよびＤＲＡＭによって提供される利点のいくつかは、ＤＲＡＭセルのアレイを含むＤＲＡＭ集積回路に隣接してＭＲＡＭセルのアレイを含むＭＲＡＭ集積回路を物理的に配置することにより実現されることができる。たとえば、ＭＲＡＭを用いてＤＲＡＭをバックアップすることができる。この構成は、ＤＲＡＭへの電源がオフされる場合に有利なものとすることができる。しかしながら、物理的な制約によってＤＲＡＭ集積回路およびＭＲＡＭ集積回路の入力／出力線を比較的少ない数に抑える必要があるので、この構成は問題である。すなわち、一般的にＤＲＡＭメモリセルのアレイにアクセスする入力／出力線の数はＤＲＡＭメモリセルのアレイ内のメモリセルの数より著しく少ないので、ＤＲＡＭセルのアレイ全体をバックアップすることは時間を要し、複雑になりうる。
本発明の目的は、揮発性メモリおよび不揮発性メモリ両方の利点を含むメモリシステムを提供することである。本発明の別の目的は、揮発性メモリと不揮発性メモリとの間で大量のデータを効率的に転送できるようにするメモリシステムを提供することである。
本発明は、揮発性メモリおよび不揮発性メモリ両方の利点を含むメモリシステムを提供するための装置および方法を含む。そのメモリシステムによれば、揮発性メモリと不揮発性メモリとの間で大量のデータを効率的に転送できるようになる。
本発明の第１の実施形態はメモリバックアップシステムを含む。そのメモリバックアップシステムは、第１のメモリセルと、その第１のメモリセルにインターフェース（接続）される不揮発性メモリセルとを含む。制御回路によって、データを第１のメモリセルまたは不揮発性メモリセルに書き込むことができ、第１のメモリセルまたは不揮発性メモリセルの一方から、第１のメモリセルまたは不揮発性メモリセルの他方にデータが転送されるようになる。
本発明の別の実施形態はメモリバックアップシステムを含む。そのメモリバックアップシステムは、複数の第１のメモリセルと、その第１のメモリセルにインターフェース（接続）される複数の不揮発性メモリセルとを含む。制御回路によって、データを第１のメモリセルまたは不揮発性メモリセルに書き込むことができ、第１のメモリセルまたは不揮発性メモリセルの一方から、第１のメモリセルまたは不揮発性メモリセルの他方にデータが転送されるようになる。
本発明の他の態様および利点は、添付の図面とともに本発明の原理を例示する以下の詳細な説明から明らかになるであろう。
本発明によれば、揮発性メモリと不揮発性メモリとを共用して、それらのメモリ間で大量のデータを効率的に転送できるようにするメモリシステムを実施することができる。
例示のための図面に示されるように、本発明は、揮発性メモリセルと不揮発性メモリセルとを統合（または集積化）するための装置および方法において具現化される。そのメモリシステムによれば、揮発性メモリと不揮発性メモリとの間で大量のデータを効率的に転送できるようになる。
図３は本発明の一実施形態を示す。この実施形態は、第１のメモリセル３１０と、その第１のメモリセル３１０にインターフェース（接続）される不揮発性メモリセル３２０とを含むＤＲＡＭ／ＭＲＡＭ共用メモリセル３００（または、ＤＲＡＭ／ＭＲＡＭ共存メモリセル３００）を含む。
第１のメモリセル３１０はＤＲＡＭメモリセルを含むことができる。図３に示されるＤＲＡＭメモリセルは、ＤＲＡＭ制御用トランジスタＱＤおよび充電用キャパシタＣＤとを含む。電荷は、充電用キャパシタＣＤ上に蓄積され、ワード線ＷＬおよびビット線ＤＢＬを通して充電用キャパシタＣＤから読み取られる。
不揮発性メモリセル３２０はＭＲＡＭメモリセルを含むことができる。図３に示されるＭＲＡＭメモリセルは、ＭＲＡＭ制御用トランジスタＱＭと、磁気抵抗トンネル接合（ＭＴＪ）メモリセルとを含む。ＭＲＡＭメモリセル３２０の磁気状態は、ビット線ＭＢＬおよび書込みワード線ＭＷＬ内に流れる電流によって生成される磁界によって設定される。ＭＲＡＭセル３２０の磁気状態は、センス線ＭＳＬおよびビット線ＭＢＬを通してＭＴＪメモリセルの抵抗を読み取ることにより読み取られる。上記のように、ＭＴＪメモリセルの磁気の向きは、ＭＴＪメモリセルの両端にわたる抵抗を決定する。
ＭＴＪメモリセルは、予め設定された磁気の方向を含む基準（ピン止め）層３２６を含む。ＭＴＪメモリセルはさらに、センス層３２２と、基準層３２６とセンス層３２２とを分離する絶縁性トンネル障壁３２４とを含む。
基準層３２６およびセンス層３２２は強磁性材料から形成されることができる。
ＭＴＪメモリセルのセンス層３２２および基準層３２６の磁化が同じ方向を向く場合には、ＭＴＪメモリセルの向きは「平行」であると呼ぶことができる。ＭＴＪメモリセルのセンス層３２２および基準層３２６の磁化が反対の方向を向く場合には、ＭＴＪメモリセルの向きは「反平行」であると呼ぶことができる。２つの向き、すなわち平行および反平行を、それぞれ、低抵抗または高抵抗のＭＴＪメモリセル状態に対応させることができる。
絶縁性トンネル障壁３２４によって、基準層３２６とセンス層３２２との間に量子力学的トンネル現象が生じるようになる。トンネル現象は電子スピン依存性であり、それによりＭＴＪメモリセルの抵抗が、基準層３２６およびセンス層３２２の磁化の方向の相対的な向きの関数になる。ＭＴＪメモリセルの抵抗状態を読み取り、基準層３２６およびセンス層３２２の磁化の向きを判定することができる。
ＭＴＪメモリセルの抵抗は、ＭＴＪメモリセルの磁化の向きが平行である場合には第１の値（Ｒ）であり、磁化の向きが反平行である場合には第２の値（Ｒ＋Δ）である。しかしながら、本発明は、２つの層、すなわちわずか２つの層の磁化の向きには限定されない。
絶縁性トンネル障壁３２４は、酸化アルミニウム、二酸化シリコン（二酸化ケイ素）、酸化タンタル、窒化シリコン（窒化ケイ素）、窒化アルミニウム、または酸化マグネシウムから形成されることができる。しかしながら、絶縁性トンネル障壁３２４のために、他の誘電体およびある特定の半導体材料を用いることもできる。絶縁性トンネル障壁３２４の厚みは、約０．５ナノメートル〜約３ナノメートルの範囲内とすることができる。しかしながら、本発明はその範囲には限定されない。
センス層３２２は強磁性材料から形成することができる。基準層３２６は、人工反強磁性体（artificial antiferromagnet）と呼ばれる場合もある、合成フェリ磁性体（ＳＦ：synthetic ferrimagnet）として実施することができる。
不揮発性メモリセルは、強誘電性ＦｅＲＡＭおよびフラッシュメモリを含む他のタイプのメモリを含むことができる。これらの他の不揮発性タイプのメモリは、デジタルエレクトロニクスの技術分野においてよく知られている。
図３のＭＲＡＭ／ＤＲＡＭメモリセル３００の構造によって、第１のメモリセル３１０および不揮発性メモリセル３２０の両方に対して同時に書込みおよび読出しを行うことが可能になる。１つのワード線ＷＬは、第１のメモリセル３１０および不揮発性メモリセル３２０の両方に接続される。
ＭＲＡＭ／ＤＲＡＭ共用メモリセル３００は、共通の基板上にＭＲＡＭおよびＤＲＡＭメモリセルを統合（または集積）できるようにする。後に示されるように、統合（または集積）されたメモリセルによって、統合（または集積）されたメモリセルアレイを形成して、大量のデータをＭＲＡＭセルからＤＲＡＭセルに、および／またはＤＲＡＭセルからＭＲＡＭセルに容易に転送できるようになる。
図４は本発明の一実施形態によるメモリセルのアレイを示す。すなわち、メモリセルアレイ４００は、図３の複数のＭＲＡＭ／ＤＲＡＭメモリセル３００から形成されることができる。後に記載されるように、ＭＲＡＭ／ＤＲＡＭメモリセルのアレイを用いて、ＭＲＡＭメモリセルとＤＲＡＭメモリセルとの間で大量のデータを容易に転送することができる。
メモリセルアレイ４００の利点を利用することができる数多くの応用形態が存在する。メモリセルアレイ４００は、揮発性メモリおよび不揮発性メモリの両方の利点を提供することができる。揮発性メモリは高速アクセスを提供することができ、一方、不揮発性メモリは揮発性メモリのメモリバックアップを提供することができる。
図５は、本発明の別の実施形態に従った共用メモリセルを示す。図５は、図３のＭＲＡＭ／ＤＲＡＭメモリセル３００を実際に実施した一実施形態である。
この実施形態は、シリコンの基板５００上に形成されることができる。基板５００内の拡散領域を用いて、ＭＲＡＭ制御用トランジスタＱＭおよびＤＲＡＭ制御用トランジスタＱＤのドレイン（Ｄ）およびソース（Ｓ）を形成することができる。
基板５００内に形成されたトレンチを導電性材料および誘電体材料で充填して、ＤＲＡＭキャパシタＣＤを形成することができる。
第１のメタライゼーション層（metallization layer。または、金属被膜層）を用いて、ＭＲＡＭ制御用トランジスタのソース（Ｓ）、ＭＲＡＭ制御用トランジスタのゲート（Ｇ）、ＤＲＡＭ制御用トランジスタのドレイン（Ｄ）、ＤＲＡＭ制御用トランジスタのゲート（Ｇ）およびＤＲＡＭキャパシタとの導電性コンタクト（接点部）を形成することができる。ＭＲＡＭ制御用トランジスタのソースはグランド（ＧＮＤ）に接続されることができる。ＭＲＡＭ制御用トランジスタのゲート（Ｇ）はワード線（ＷＬ）に接続されることができる。ＤＲＡＭ制御用トランジスタのドレイン（Ｄ）はＤＲＡＭビット線ＤＢＬに接続されることができる。ＤＲＡＭ制御用トランジスタのソース（Ｓ）はＤＲＡＭキャパシタＣＤの第１の端子に接続される。これらの接続は、ＤＲＡＭ制御用トランジスタのソース（Ｓ）をＤＲＡＭキャパシタＣＤの第１の端子に近接して形成して、ソース（Ｓ）と第１の端子を電気的に接続することにより形成されることができる。ＤＲＡＭキャパシタＣＤの第２の端子はグランド（ＧＮＤ）に接続されることができる。
第２のメタライゼーション層を用いて、ＭＲＡＭメモリセルの磁気トンネル接合（ＭＴＪ）メモリセルに対する導電性コンタクトを形成することができる。その導電性コンタクトはＭＲＡＭビット線ＭＢＬに接続されることができる。
第３のメタライゼーション層を用いて、ＭＲＡＭメモリセルの磁気トンネル接合素子に対する導電性コンタクトを形成することもできる。その導電性コンタクトはＭＲＡＭセンス線ＭＳＬに接続されることができる。
第４のメタライゼーション層を用いて、ＭＲＡＭ書込みワード線ＭＷＬを形成することができる。
これらのメタライゼーション層は、タンタル、銅またはアルミニウムから形成することができる。
図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図６Ｅは図５の実施形態を形成するために用いることができる工程を示す。図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図６Ｅに示される各構造を形成するためにいくつかの処理ステップが必要とされる。本明細書では、この実施形態を形成するために必要とされる処理ステップの全ての組のうちの一部の組のみを説明する。
図６Ａは、第１の組の処理ステップを示す。この処理ステップの組は、基板５００内に拡散領域を形成するステップを含む。拡散領域は、ＤＲＡＭ制御用トランジスタおよびＭＲＡＭ制御用トランジスタのソース（Ｓ）およびドレイン（Ｄ）を形成する。
基板内にトレンチが形成される。そのトレンチは反応性イオンエッチング工程によって形成されることができる。トレンチ内に第１の金属（製）層が堆積される。その後、トレンチ内に誘電体が堆積される。最後に、その誘電体上に第２の金属（製）層またはポリシリコンが堆積され、ＤＲＡＭキャパシタＣＤが形成される。ＤＲＡＭ制御用トランジスタのソース（Ｓ）およびＤＲＡＭキャパシタＣＤの第１の金属（製）層は、それらが互いに電気的に接触するのに十分に近接して形成されることができる。トレンチキャパシタの形成は、半導体処理の技術分野においてよく知られている。
図６Ｂは第２の組の処理ステップを示す。この処理ステップの組は、ＭＲＡＭ制御用トランジスタおよびＤＲＡＭ制御用トランジスタのゲート（Ｇ）を形成するステップを含む。ゲート（Ｇ）を、ゲート酸化膜をパターニング（パターン形成）して形成し、その後、ポリシリコンを堆積かつパターニング（パターン形成。以下同じ）して、ゲート（Ｇ）の形成を完了することできる。
その後、誘電体を堆積することができる。その後、１組のバイアを形成できるようにするために、その誘電体はあるパターンにしたがってエッチングされる。その後、パターニングされ、エッチングされた穴に導電性材料を堆積することによりバイアが形成される。導電性材料には、窒化タンタルを用いることができる。
その後、誘電体およびバイアが、典型的には、化学機械的に研磨され、誘電体およびバイアが平坦化され、その後、先に記載された第１のメタライゼーション層が堆積される。その後、堆積された第１のメタライゼーション層はパターニングされて、ＭＲＡＭ制御用トランジスタのソース（Ｓ）、ＭＲＡＭ制御用トランジスタのゲート（Ｇ）、ＤＲＡＭ制御用トランジスタのドレイン（Ｄ）、ＤＲＡＭ制御用トランジスタのゲート（Ｇ）およびＤＲＡＭキャパシタとの導電性コンタクトが形成される。ＭＲＡＭ制御用トランジスタＱＭのドレイン（Ｄ）に接続され、最終的にはＭＲＡＭセンス線ＭＳＬに接続されることになるバイアも形成される。
図６Ｃは第３の組の処理ステップを示す。この処理ステップの組は、別の誘電体層を堆積するステップを含む。その後、誘電体層はあるパターンにしたがってエッチングされ、ＭＲＡＭセンス線（ＭＳＬ）接続の形成が続けられる。その後、誘電体は、典型的には、化学機械的に研磨され、誘電体およびバイアが平坦化されて、その後、上記の第２のメタライゼーション層が堆積される。
第２のメタライゼーション層が堆積されパターニングされて、ＭＲＡＭメモリセルの磁気トンネル接合（ＭＴＪ）メモリセルに対する導電性コンタクトが形成される。導電性コンタクトはＭＲＡＭビット線ＭＢＬに接続されることができる。
図６Ｄは第３の組の処理ステップを示す。この処理ステップの組は、ＭＲＡＭビット線ＭＢＬ上に磁気トンネル接合（ＭＴＪ）メモリセルを形成するステップを含む。磁気トンネル接合（ＭＴＪ）メモリセルの形成は、上記のセンス層、基準層および絶縁性トンネル障壁の形成を含む。
絶縁性トンネル障壁３２４は、酸化アルミニウム、二酸化シリコン（二酸化ケイ素）、酸化タンタル、窒化シリコン（窒化ケイ素）、窒化アルミニウム、あるいは酸化マグネシウムから形成されることができる。しかしながら、絶縁性トンネル障壁３２４のために、他の誘電体およびある特定の半導体材料を用いることもできる。絶縁性トンネル障壁３２４の厚みは、約０．５ナノメートル〜約３ナノメートルの範囲内とすることができる。しかしながら、本発明はその範囲には限定されない。
センス層３２２は強磁性材料から形成することができる。基準層３２６は、人工反強磁性体と呼ばれる場合もある、合成フェリ磁性体（ＳＦ）として実施することができる。
その後、ＭＴＪメモリセルおよび第２のメタライゼーション層上に別の誘電体層を堆積することができる。その後、この誘電体層はあるパターンにしたがってエッチングされ、ＭＳＬバイアの形成が続けられ、ＭＴＪメモリセルに対するバイアを形成することができる。その後、エッチングによって形成された穴に導電性材料を堆積することにより、バイアが形成される。その後、バイアおよび誘電体層は、典型的には、化学機械的に研磨され、その後、上記の第３のメタライゼーション層が堆積される。
その後、第３のメタライゼーション層が堆積され、ＭＲＡＭメモリセルのＭＴＪメモリセル、およびＭＲＡＭ制御用トランジスタＱＭのドレイン（Ｄ）に対する導電性コンタクトが形成される。
図６Ｅは第４の組の処理ステップを示す。この処理ステップの組は、別の誘電体層を堆積するステップを含む。その後、この誘電体層を化学機械的に研磨することができ、その後上記の第４のメタライゼーション層が堆積される。
第４のメタライゼーション層を堆積しパターニングして、ＭＲＡＭワード線ＭＷＬを形成することができる。ＭＲＡＭワード線ＭＷＬ内に流れる電流がＭＴＪメモリセル内の磁界の向きを設定できるようにするために、ＭＲＡＭワード線ＭＷＬはＭＴＪメモリセルに近接して形成されなければならない。
図７は本発明の一実施形態による共用メモリシステムを示す。このシステムによって、大量のデータを、ＤＲＡＭからＭＲＡＭに、およびＭＲＡＭからＤＲＡＭに一度の動作で転送することができるようになる。ＤＲＡＭメモリセルとＭＲＡＭメモリセルとの間のデータ線の数は１０２４より大きくすることができる。
ＭＲＡＭ／ＤＲＡＭアドレスコントローラ７１０が、中央処理装置（ＣＰＵ）またはいくつかの他のタイプのコントローラからアクセスされるメモリアドレスを受信する。標準的なアドレスコントローラと同様に、ＭＲＡＭ／ＤＲＡＭアドレスコントローラ７１０は行アドレスおよび列アドレスを生成する。行アドレスおよび列アドレスは、ＤＲＡＭまたはＭＲＡＭ内のいずれかのＮ行のうちの１つと、ＤＲＡＭまたはＭＲＡＭ内のＭ列のうちの１つを選択する。
行アドレスはＭＲＡＭ／ＤＲＡＭ行アドレス復号器７２０によって受信される。ＭＲＡＭ／ＤＲＡＭ行アドレス復号器７２０は有効にワード線（ＷＬ）選択を生成する。選択されたワード線ＷＬはＭＲＡＭおよびＤＲＡＭのメモリのＮ行のうちの１つを選択する。
列アドレスはＭＲＡＭ／ＤＲＡＭ列アドレス復号器７３０によって受信される。ＭＲＡＭ／ＤＲＡＭ列アドレス復号器７３０は有効にビット線（ＢＬ）選択を生成する。選択されたビット線ＢＬは、ＭＲＡＭおよびＤＲＡＭのメモリのＭ列のうちの１つを選択する。
ＭＲＡＭメモリセル７４０のアレイは、ＭＲＡＭメモリセルのＮ行およびＭ列を含む。ＭＲＡＭメモリセル７４０のアレイはさらに、標準的なＭＲＡＭ読出し／書込み回路を含む。
ＤＲＡＭメモリセル７５０のアレイは、ＤＲＡＭメモリセルのＮ行およびＭ列を含む。ＤＲＡＭメモリセル７５０のアレイはさらに、標準的なＤＲＡＭ読出し／書込み回路を含む。
マルチポートデータレジスタ７６０は、センス増幅器と、ＭＲＡＭメモリセル７４０のアレイおよびＤＲＡＭメモリセル７５０のアレイの両方の列とに接続されるワイドデータレジスタを含む。マルチポートデータレジスタ７６０は、ＭＲＡＭメモリおよびＤＲＡＭメモリが共用される（または共存する）アレイにデータ入力およびデータ出力を与える共用メモリＩ／Ｏを含む。マルチポートデータレジスタ７６０は、ＭＲＡＭ／ＤＲＡＭ列アドレス復号器７３０から、選択されたビット線ＢＬを受信する。外部制御線（図示せず）は、マルチポートデータレジスタ７６０内のレジスタがＤＲＡＭおよび／またはＭＲＡＭのメモリセルに対してデータを転送するか、そのメモリセルからデータが転送されるかを決定する。マルチポートデータレジスタは、デジタルエレクトロニクスの技術分野においてよく知られている。
外部制御線の動作は、ＭＲＡＭ／ＤＲＡＭアドレスコントローラ７１０によって受信されるアドレス選択とともに、どのデータが、ＤＲＡＭまたはＭＲＡＭのいずれに対して書込まれまたは読出されるかを決定する。ＤＲＡＭメモリセルおよびＭＲＡＭメモリセルの両方の多数のメモリセルに接続されるワイドデータ線マルチポートデータレジスタ７６０を含むことにより、大量のデータをＤＲＡＭメモリセルからＭＲＡＭメモリセルに、あるいはＭＲＡＭメモリセルからＤＲＡＭメモリセルに単一の動作で転送することができるようになる。
図７の共用メモリシステムには数多くの異なる応用形態がある。たとえば、図８は、ＣＰＵ８３０と、本発明の一実施形態による共用メモリシステム８４０とを含むコンピューティング装置８１０を示す。
コンピューティング装置８１０には、たとえばラップトップコンピュータを用いることができる。ＤＲＡＭメモリをラップトップコンピュータの通常の動作中に使用して、高速メモリアクセスを提供することができる。ＤＲＡＭのセクタを、ＤＲＡＭのセクタがアクセスされていない時間にＭＲＡＭでバックアップすることができる。
ラップトップコンピュータの電源が落とされるか、スタンバイモードにされると、ＤＲＡＭはもはやリフレッシュされず、そのデータを失う。共用メモリシステム８４０の動作によって、ＭＲＡＭバックアップメモリを用いて、ＤＲＡＭ内のバックアップデータを単一の動作で復元することができる。
状況によっては、ＭＲＡＭメモリセルはＤＲＡＭメモリセルよりも高速の書込み動作を実行できる場合がある。図９はイメージングシステム９１０を示しており、グラフィクスバッファあるいはカメラ記憶装置がＭＲＡＭメモリセルの高速書込み動作を利用して画像を記憶する。ＤＲＡＭの高速読出し能力を、データの高速読出しのために用いることができる。イメージングシステム９１０は一般に、共用メモリシステム９４０の動作を制御するＣＰＵ９３０を含む。
本発明の特定の実施形態を説明し図示したが、本発明は、そのように説明し図示した特定の形態または部分の構成に限定されない。本発明は、特許請求の範囲によってのみ限定される。
尚、上記実施態様において、共用されるワイドデータ線は、少なくとも２５６のデータ線を含むことが可能である。また、本発明のメモリバックアップシステムは、第１のメモリセル(310)とこの第１のメモリセル(310)に接続された不揮発性メモリセル(320)を含む。制御回路によって、第１のメモリセル(310)または不揮発性メモリセル(320)にデータを書き込むことができ、第１のメモリセル(310)または不揮発性メモリセル(320)からのデータを、第１のメモリセル(310)または不揮発性メモリセル(320)の他方に転送することができる。メモリバックアップシステムは、また、複数の第１のメモリセル(310)と、この第１のメモリセル(310)に接続された複数の不揮発性メモリセル(320)を含むことができる。制御回路によって、第１のメモリセル(310)または不揮発性メモリセル(320)にデータを書き込むことができ、第１のメモリセル(310)または不揮発性メモリセル(320)から、第１のメモリセル(310)または不揮発性メモリセル(320)の他方にデータを転送することができる。
３００ ＭＲＡＭ／ＤＲＡＭ共用メモリセル
３１０ 第１のメモリセル
３２０ 不揮発性メモリセル
５００ 基板
３１０ 第１のメモリセル
３２０ 不揮発性メモリセル
５００ 基板
Claims (21)
- メモリバックアップシステムであって、
第１のメモリセル（３１０）と、
前記第１のメモリセル（３１０）に接続される不揮発性メモリセル（３２０）と、
データを前記第１のメモリセル（３１０）および前記不揮発性メモリセル（３２０）のうちの一方に書き込むことができるようにし、前記第１のメモリセル（３１０）および前記不揮発性メモリセル（３２０）の一方から、前記第１のメモリセル（３１０）および前記不揮発性メモリセル（３２０）の他方へのデータの転送を提供する制御回路
とを備えるメモリバックアップシステム。 - 前記制御回路は、さらに、前記第１のメモリセル（３１０）および前記不揮発性メモリセル（３２０）のうちの一方からデータを読み出すことができるようにする、請求項１に記載のメモリバックアップシステム。
- 前記第１のメモリセル（３１０）および前記不揮発性メモリセル（３２０）は、共通の基板（５００）上に集積される請求項１に記載のメモリバックアップシステム。
- 前記不揮発性メモリセル（３２０）はＭＲＡＭメモリセルである請求項１に記載のメモリバックアップシステム。
- 前記不揮発性メモリセル（３２０）は、ＭＲＡＭメモリ、強誘電性ＦｅＲＡＭおよびフラッシュメモリのうちの少なくとも１つを含む請求項１に記載のメモリバックアップシステム。
- 前記第１のメモリセル（３１０）は基板（５００）に隣接して形成され、前記不揮発性メモリセル（３２０）は前記第１のメモリセル（３１０）に隣接して形成される請求項１に記載のメモリバックアップシステム。
- 複数の第１のメモリセル（３１０）および複数の不揮発性メモリセル（３２０）をさらに含む請求項１に記載のメモリバックアップシステム。
- 前記複数の第１のメモリセル（３１０）および前記複数の不揮発性メモリセル（３２０）は、共通の基板（５００）上に集積される請求項７に記載のメモリバックアップシステム。
- 前記複数の第１のメモリセル（３１０）および前記複数の不揮発性メモリセル（３２０）は、１組の共通のアクセス制御線を通してアクセスされる請求項７に記載のメモリバックアップシステム。
- 前記１組の共通のアクセス制御線は、行選択線および列選択線のうちの少なくとも一方を含む請求項９に記載のメモリバックアップシステム。
- 前記複数の第１のメモリセル（３１０）および前記複数の不揮発性メモリセル（３２０）は、１組の共用されるワイドデータ線を含む請求項７に記載のメモリバックアップシステム。
- 前記１組の共用されるワイドデータ線は、少なくとも２５６のデータ線を含む請求項１１に記載のメモリバックアップシステム。
- メモリバックアップシステムであって、
揮発性メモリセル（３１０）と、
前記揮発性メモリセル（３１０）に接続される不揮発性メモリセル（３２０）と、
前記揮発性メモリセル（３１０）および前記不揮発性メモリセル（３２０）に接続される共通制御線であって、該共通制御線によって前記揮発性メモリセル（３１０）および前記不揮発性メモリセル（３２０）に同時にデータを書き込むことが可能である、共通制御線
とを備えるメモリバックアップシステム。 - 前記揮発性メモリセル（３１０）はＤＲＡＭメモリセルであり、前記不揮発性メモリセル（３２０）はＭＲＡＭメモリセルである請求項１３に記載のメモリバックアップシステム。
- 前記共通制御線と協働して、前記揮発性メモリセル（３１０）を選択できるようにする第２の制御線をさらに含む請求項１３に記載のメモリバックアップシステム。
- 前記共通制御線と協働して、前記不揮発性メモリセル（３２０）を選択できるようにする第３の制御線をさらに含む請求項１３に記載のメモリバックアップシステム。
- 揮発性メモリセル（３１０）のアレイと、
不揮発性メモリセル（３２０）のアレイであって、該不揮発性メモリセル（３２０）の各々は対応する揮発性メモリセル（３１０）と接続される、不揮発性メモリセルのアレイと、
複数の共通制御線であって、それぞれが対応する複数の揮発性メモリセル（３１０）および不揮発性メモリセル（３２０）に接続され、前記対応する複数の揮発性メモリセル（３１０）および不揮発性メモリセル（３２０）にデータを同時に書き込むことができるようにする、複数の共通制御線
とをさらに含む請求項１３に記載のメモリバックアップシステム。 - メモリバックアップシステムであって、
複数の第１のメモリセル（３１０）と、
該第１のメモリセル（３１０）に接続される複数の不揮発性メモリセル（３２０）と、
データを前記第１のメモリセル（３１０）および前記不揮発性メモリセル（３２０）のうちの１つに書き込むことができるようにし、前記第１のメモリセル（３１０）および前記不揮発性メモリセル（３２０）の一方から、前記第１のメモリセル（３１０）および前記不揮発性メモリセル（３２０）の他方へのデータの転送を提供する制御回路
とを備えるメモリバックアップシステム。 - 前記制御回路は、さらに、前記第１のメモリセル（３１０）および前記不揮発性メモリセル（３２０）のうちの一方からデータを読み出せるようにする、請求項１８に記載のメモリバックアップシステム。
- コンピューティング装置であって、
コントローラと、
該コントローラに接続されるメモリ装置とを含み、該メモリ装置は、
揮発性メモリセル（３１０）のアレイと、
不揮発性メモリセル（３２０）のアレイであって、該不揮発性メモリセル（３２０）の各々は対応する揮発性メモリセル（３１０）と接続される、不揮発性メモリセルのアレイと、
複数の共通制御線であって、それぞれが対応する複数の揮発性メモリセル（３１０）および前記不揮発性メモリセル（３２０）に接続され、前記対応する複数の揮発性メモリセル（３１０）および前記不揮発性メモリセル（３２０）にデータを同時に書き込めるようにする、複数の共通制御線
とを含むことからなる、コンピューティング装置。 - 画像記憶装置であって、
画像を受信するための手段と、
前記画像を格納するためのメモリ装置とを含み、該メモリ装置は、
揮発性メモリセル（３１０）のアレイと、
不揮発性メモリセル（３２０）のアレイであって、該不揮発性メモリセル（３２０）の各々は対応する揮発性メモリセル（３１０）と接続される、不揮発性メモリセルのアレイと、
複数の共通制御線であって、それぞれが対応する複数の揮発性メモリセル（３１０）および前記不揮発性メモリセル（３２０）に接続され、前記対応する複数の揮発性メモリセル（３１０）および前記不揮発性メモリセル（３２０）にデータを同時に書き込めるようにする、複数の共通制御線
とを含むことからなる、画像記憶装置。
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