JP5049733B2

JP5049733B2 - 情報処理システム

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Publication number: JP5049733B2
Application number: JP2007269772A
Authority: JP
Inventors: 宏行永嶋; 弘人中井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-10-17
Filing date: 2007-10-17
Publication date: 2012-10-17
Anticipated expiration: 2027-10-17
Also published as: CN101828234A; JP2009099200A; CN103594115A; KR20100044213A; EP2198428A1; WO2009051276A1; CN101828234B; US20100211725A1; EP2198428A4

Description

本発明は、コンピュータシステム、大容量カードシステム等の情報システムに関し、特に記憶媒体として可変抵抗素子を使用した不揮発性半導体記憶装置を備えた情報システムに関する。

近年、コンピュータシステムでは、様々な、アプリケーションの開発に伴い、そのパフォーマンスの向上のために、メインメモリの更なる大容量化、高速化が求められている。従来、コンピュータシステムで使用されるメインメモリとしては、ＤＲＡＭが一般的であるが、ＤＲＡＭは１トランジスタ１セル（１Ｔ１Ｃ）構造であるため、微細化には限界があり、メインメモリの大容量化が困難になりつつある。

一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている（特許文献１）。この種の抵抗変化型メモリは、例えばカルコゲナイドガラスの結晶−非結晶の抵抗比が１００：１以上と大きいことを利用して、その異なる抵抗値状態を情報として記憶する。この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。

しかし、上述した抵抗変化型メモリは、頻繁にアクセスされるメインメモリとしての利用は想定されておらず、高速性及び信頼性の点で問題がある。
特表２００２−５４１６１３号特表２００５−５２２０４５号

本発明は、記憶装置の高速性及び高信頼性を確保しつつ大容量化を図ることができる情報処理システムを提供することを目的とする。

本発明の一態様に係る情報処理システムは、データを記憶するメインメモリと、このメインメモリに対してデータをアクセスする制御回路とを有し、前記メインメモリは、可変抵抗素子を使用した電気的に書き換え可能な不揮発性のメモリセルを有する不揮発性半導体記憶装置と、前記制御回路と前記不揮発性半導体記憶装置との間にキャッシュメモリとして配置されるＤＲＡＭとを備えたことを特徴とする。

本発明の他の態様に係る情報処理システムは、可変抵抗素子を使用した電気的に書き換え可能な不揮発性のメモリセルを有する不揮発性半導体記憶装置と、この不揮発性半導体記憶装置をアクセスする制御回路とを有し、前記不揮発性半導体記憶装置は、記憶されたデータを再書き込みするリフレッシュモードを有し、前記制御回路は、前記不揮発性半導体記憶装置に対するアクセス回数に基づいて前記不揮発性半導体記憶装置のリフレッシュモードを起動することを特徴とする。

本発明によれば、記憶装置の高速性及び高信頼性を確保しつつ大容量化を図ることができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［第１の実施形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る情報処理システムであるコンピュータシステムの構成を示すブロック図である。

このコンピュータシステムは、ＣＰＵ（中央処理ユニット）１０と、このＣＰＵ１０によってアクセスされるメインメモリ２０と、メインメモリ２０を介してＣＰＵ１０と接続される外部記憶装置としてのＨＤＤ（ハードディスクドライブ装置）３０とを備えて構成されている。ＣＰＵ１１は、例えば内部キャッシュメモリとして動作するＳＲＡＭ１１を有し、バス１２を介してメインメモリ２０と接続されている。メインメモリ２０は、ＤＲＡＭ２１と抵抗変化型不揮発性メモリ２２とから構成されている。ＤＲＡＭ２１は、このコンピュータシステムの中に低次のキャッシュメモリとして機能し、抵抗変化型不揮発性メモリ２２が大容量メモリとして機能する。両者は高速バス２３を介して接続されている。なお、メインメモリ２０とバス２４を介して接続される外部記憶装置としては、ＨＤＤ３０の他に、フレキシブルディスク装置、ＣＤ−ＲＯＭ、ＤＶＤ等がある。

このように構成することにより、ＣＰＵ１０は、ＤＲＡＭ２１との間で高速アクセスをしつつ、抵抗変化型不揮発性メモリ２２によってメインメモリ２０の大容量化を図ることができる。なお、ＣＰＵ１０とメインメモリ２０との間に、更に一次、二次、三次キャッシュ等が配置されていても良い。

［不揮発性メモリの構成］
図２は、メインメモリ２０に使用される不揮発性メモリ２２のブロック図である。

この不揮発性メモリ２２は、後述するＰＣＲＡＭ（相変化型素子）、ＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、ＤＲＡＭ２１と高速バス２３を介して接続されると共にＣＰＵ１０とコントロールバスを介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。ＣＰＵ１０からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ＣＰＵ１０からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ＣＰＵ１０からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ＣＰＵ１０からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のＣＰＵ１０は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。

また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。

なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。

［メモリセルアレイ及びその周辺回路］
図３は、メモリセルアレイ１の一部の斜視図、図４は、図３におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。

複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。

メモリセルＭＣは、図４に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。

可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）等を用いることができる。

図５及び図６は、後者の可変抵抗素子の例を示す図である。図５に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ_２Ｏ_４）、イルメナイト構造（ＡＭＯ_３）、デラフォサイト構造（ＡＭＯ_２）、ＬｉＭｏＮ_２構造（ＡＭＮ_２）、ウォルフレマイト構造（ＡＭＯ_４）、オリビン構造（Ａ_２ＭＯ_４）、ホランダイト構造（ＡｘＭＯ_２）、ラムスデライト構造（Ａ_ｘＭＯ_２）パロブスカイト構造（ＡＭＯ_３）等の結晶構造を持つ材料により構成される。

図５の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。

図６の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。

図６の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移還元イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。

この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。

非オーミック素子ＮＯは、例えば図７に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図４と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。

また、図８に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図９は、図８のII−II′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。

なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。

図１０は、非オーミック素子ＮＯとしてダイオードＳＤを用いたメモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。

図１０において、メモリセルＭＣを構成するダイオードのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部であるセンスアンプ（Ｓ／Ａ）２ａに接続されている。センスアンプ２ａには、各ビット線ＢＬに接続された選択メモリセルＭＣに対して書き込むデータ又は選択メモリセルＭＣから読み出されたデータを格納するラッチ２ｂが設けられている。また、各ワード線ＷＲの一端はロウ制御回路３に接続されている。

なお、メモリセルＭＣは、個別に選択されても、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータが一括で読み出される形式でも良い。また、メモリセルアレイ１は、図１０に示した回路とは、ダイオードＳＤの極性を逆にして、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。

［不揮発性メモリの動作］
次に、このように構成されたコンピュータシステムにおける不揮発性半導体メモリの動作について説明する。

メモリセルＭＣを構成する可変抵抗素子ＶＲの抵抗値は、図１１に示すように、消去状態では１００ｋΩ〜１ＭΩの高抵抗範囲に分布し、書き込み（プログラム）状態では１ｋΩ〜１０ｋΩの低抵抗範囲に分布する。書き込みは、消去状態の可変抵抗素子ＶＲに所定の書き込み電圧Ｖprogを印加して、可変抵抗素子ＶＲの抵抗値を低抵抗範囲内に移動させる処理となる。

いま、図１０の点線円で示すように、ワード線ＷＬ２及びビット線ＢＬ０につながるメモリセルＭＣを選択セルＡとしてデータを書き込む（プログラム）場合を考えると、図１２に示すように、選択ワード線ＷＬ２に書き込み電圧Ｖprogを印加し、非選択ワード線ＷＬ０，ＷＬ１に０Ｖを印加する。そして、選択ビット線ＢＬ０に０Ｖを印加し、非選択ビット線ＢＬ１，ＢＬ２に書き込み電圧Ｖprogを印加する。これにより、選択セルＡの可変抵抗素子ＶＲには、書き込み電圧Ｖprogが順バイアスで印加され、可変抵抗素子ＶＲの抵抗値は、高抵抗分布から低抵抗分布へと移動する。

また、選択セルＡを含む、ワード線ＷＬ２につながるメモリセルＭＣの一括消去を行う場合には、図１２に示すように、選択ワード線ＷＬ２に消去電圧Ｖeraを印加すると共に、非選択ワード線ＷＬ０，ＷＬ１に０Ｖを印加する。そして、選択ビット線ＢＬ０〜ＢＬ２に０Ｖを印加する。なお、書き込み状態のセルを消去する場合、書き込み状態のセルは低抵抗状態となっているため、この消去電圧Ｖeraとしては、プログラム電圧Ｖprogよりも低い電圧を長めに印加する。このように、低抵抗状態にある可変抵抗素子ＶＲに長い時間、多めの電流を流すことにより、ジュール熱によって可変抵抗素子ＶＲが高抵抗状態にリセットされる。これにより、選択ワード線ＷＬ２につながるメモリセルＭＣを一括消去することができる。

更に、選択セルＡからデータを読み出す際には、図１２に示すように、選択ワード線ＷＬ２にＶread電圧を印加すると共に、非選択ワード前ＷＬ０，ＷＬ１に０Ｖを印加する。また、選択ビット線ＢＬ０に０Ｖを印加するが、非選択ビット線ＢＬ１，ＢＬ２には、０Ｖ〜Ｖreadの電圧を印加する。これにより、選択セルＡのダイオードが順方向バイアスされるので、選択セルＡにはほぼ、Ｖreadの電圧が印加される。このとき、セルの抵抗値が高抵抗か低抵抗かにより、セルを介して流れる電流が変化するので、それをセンスアンプ２ａで検知してデータの読み出しを行う。

ここで、読み出し電圧Ｖreadは、書き込み電圧Ｖprog及び消去電圧Ｖeraよりも低い電圧でなければならない。一方、非選択セルについて考えると、ワード線ＷＬ２に接続される非選択セルはワード線ＷＬ２側にＶreadが印加されている。このとき、ビット線ＢＬ１，ＢＬ２にも０Ｖ印加すれば選択セルＡと同様にビット線ＢＬ１，ＢＬ２につながるメモリセルＭＣもリード状態になり、複数セルの読み出しも可能となる。また、ビット線ＢＬ１，ＢＬ２にＶreadを与えれば、これらビット線ＢＬ１，ＢＬ２につながるセルには実効的に電圧ストレスがかからない（電流も流れない）。また、その他、ワード線ＷＬ０，ＷＬ１につながるセルは、ワード線ＷＬ０，ＷＬ１が０Ｖであるから、ビット線ＢＬ０〜ＢＬ２が０Ｖであった場合は、電圧ストレスがかからない（電流もない）。また、ビット線ＢＬ１，ＢＬ２をＶreadにしている場合でも、ビット線ＢＬ１，ＢＬ２につながる非選択セルはダイオードＳＤにより、逆バイアス状態となるため、セルに電圧ストレスは少なく、電流も少ない。更に、非選択ビット線ＢＬ１．ＢＬ２は０〜Ｖreadの間の電圧にすることも可能である。これにより、非選択セルに対する逆バイアス電圧の印加を抑えることができる。上記のように、セルは1ビット毎に読むことも、一つのワード線ＷＬに接続される全てのセルを一括で読むことも可能である。

前記のように読み出し動作を行うことができるが、このときの読み出しのバイアス条件により、リード・ディスターブ（ＲＤ：Read Disturb）が懸念される。選択セルの場合はセルに読み出し時のバイアス電圧Ｖreadが印加され、非選択セルの場合はダイオードの逆バイアス電圧が印加され、ストレスがかかることが考えられる。この不揮発性半導体メモリ２２をメインメモリ２０の中で使用するためには１０^６回以上の読み出し動作を繰り返してもデータが化けないことが期待される。そのためのシステム的な解決方法をここで示す。

図１において、ＣＰＵ１０はメインメモリ２０とアクセスを行い、メインメモリ２０に対してデータの読み出し要求を出力する。この要求により、メインメモリ２０はデータを読み出し、ＣＰＵ１０へ転送する。この際、実際には抵抗変化型不揮発性メモリ２２からデータの読み出し動作が行われ、読み出されたデータは、ＤＲＡＭ２１及びＣＰＵ１０へ転送される。ここでＲＤが懸念されるのは抵抗変化型不揮発性メモリ２２である。すなわち、前述したように選択セルには読み出し電圧Ｖreadが印加されるので、弱いストレスがかかる。この読み出し電圧Ｖreadの電圧値は、消去電圧Ｖeraの電圧値とあまり大差が無い。このため、複数回の読み出し動作を切り返すと、プログラム状態のセルが徐々に消去状態に近づいて、最終的にはデータ化けにつながるという問題が懸念される。

そこで、この実施形態では、ＣＰＵ１０から抵抗変化型不揮発性メモリ２２にリフレッシュ命令を与えるようにしている。このリフレッシュ命令を与える頻度は任意に設定が可能である。例えば、読み出し動作１０００回に１回、或いは読み出し動作１００００回に１回の割合でリフレッシュ命令を与えたり、使用開始直後と書き込み／消去回数が所定回数を上回っている場合とでリフレッシュを行う頻度を変えても良い。上記のようにリフレッシュ命令を受けて、不揮発性メモリ２２はリフレッシュ動作を開始する。

どのエリアをリフレッシュするかは、ＦＡＴ（File Allocation Table）領域の情報を元に決定しても良いし、不揮発性半導体メモリ２２自身にその情報を持たせておいても良い。

ここでは一例として図１３に示すようなリフレッシュ動作を実行する。まず初めに、データの読み出しを行う。すなわち、図１３に示すように、選択ワード線ＷＬ２に読み出し電圧Ｖreadを印加し、非選択ワード線ＷＬ０，ＷＬ１に０Ｖを印加する。また、ビット線ＢＬ０〜ＢＬ２には、０Ｖを印加する。ここではページ（ＷＬ）毎の読み出し動作が望ましいが、メモリセルアレイ１がＭＡＴ毎に分かれている場合は、複数ＭＡＴでの一括読み出しを行っても良い。この読み出しデータをセンスアンプ２ａのラッチ回路２ｂに保存しておく。

次に、消去動作を実行する。すなわち、図１３に示すように、選択ワード線ＷＬ２に消去電圧Ｖeraを印加すると共に、非選択ワード線ＷＬ０，ＷＬ１に０Ｖを印加し、ビット線ＢＬ０〜ＢＬ２に０Ｖを印加する。これにより選択セルのデータは消去され、非選択セルのデータは消去されない。このように消去動作も、例えばページ毎に一括に行っても良いし、複数のＭＡＴで一括消去を行っても良い。

その後、最初に読み出してラッチ回路２ｂに保持していたリードデータを再びセルに書き戻す。この書き込み動作もページ単位であるとする。図１３に示すように、選択ワード線WＬ２に書き込み電圧Ｖprogを印加し、非選択ワード線ＷＬ０，ＷＬ２に０Ｖを印加する。そして、ビット線ＢＬ０〜ＢＬ２には、前記読み出したデータをセットする。読み出しデータが消去状態のときにはビット線ＢＬに書き込み電圧Ｖprogを与え、書き込み状態だったときにはビット線ＢＬに０Ｖを与える。このバイアス関係により、ページ毎のプログラムが一括で行われる。

以上により、不揮発性半導体メモリ２２のワード線ＷＬ２に対するリフレッシュ動作は終了である。この動作を任意のリフレッシュを行いたいエリアに対して繰り返し実行することで、リフレッシュ動作は終了となる。これにより、複数回の読み出し動作により受けた読み出し時のバイアスのストレスを０に戻し、ＲＤに対する信頼性向上を図ることができる。

［第２の実施形態］
上記第１の実施形態では、リフレッシュ動作をページ毎に読み出し、消去及び書き込みの順に行った。この場合、データを元の記憶場所に完全に書き直すだけであり、ＦＡＴの変更等は必要ない。

これに対し、本実施形態では、データを一旦別の領域にコピーすることでリフレッシュ動作を実行する。

本実施形態によるリフレッシュ動作を図１４に示す。ここではコピー動作によるリフレッシュを行うため、メモリアレイ１を、図１５のように複数のＭＡＴ（又はブロック）に分割する。各ＭＡＴには、それらを独立にアクセスするためのロウ制御回路３及びセンスアンプ２ａが設けられている。そしてこのＭＡＴを他のＭＡＴにコピーすることでデータのリフレッシュを行う。

まず、初めに図１４に示すように、読み出し動作を行う。例えば、ＭＡＴ０のデータを１ページ分読み出す。ＭＡＴ０内に記憶された1ページのデータがセンスアンプ２ａに読み出され、ラッチ回路２ｂにラッチされる。その後、このデータをＭＡＴ４に書き込む。このとき、ＭＡＴ０とＭＡＴ４のセンスアンプ２ａを共通としておけば、転送回路等を必要とせずにＭＡＴ４のビット線ＢＬにＭＡＴ０の読み出しデータを転送することができる。これにより、読み出したデータをそのまま書き込むことができる。そのほか、ＭＡＴ０とＭＡＴ１のセンスアンプ２ａを共有にしたり、複数層のクロスポイント型メモリセルアレイの場合は、上下層のメモリセルアレイのＭＡＴで１つのセンスアンプを共有しても良い（図示せず）。以上の動作をＭＡＴの中のページ全体に行うことにより、ＭＡＴ０のデータがＭＡＴ４へ全てコピーされる。

最後に、図１４に示すように、ＭＡＴ０のデータの一括消去を行う。すなわち、ＭＡＴ０内の全てのワード線ＷＬに消去電圧Ｖeraを与え、全てのビット線ＢＬに０Ｖを与える。これにより、１ＭＡＴ分の一括消去が可能となる。その後、ＦＡＴ領域の管理データを書き換えればリフレッシュ動作が完了する。

［第３の実施形態］
図１６は、本発明の第３の実施形態に係る大容量カードシステムの構成を示すブロック図である。先の実施形態では、抵抗変化型不揮発性メモリ２２をコンピュータシステムのメインメモリ２０に使用し、リフレッシュ命令は、コンピュータシステムのＣＰＵ１０から発行されていた。

これに対し、この実施形態では、抵抗変化型不揮発性メモリ２２を大容量メモリカードとして用いる大容量カードシステム内にホスト装置４０が設けられている。ホスト装置４０は、内部にコントローラ４１とシステムバッファ４２とを備え、抵抗変化型不揮発性メモリ２２をアクセスコントロールする。従って、リフレッシュ命令はホスト装置４０内のコントローラ４１が内部的に発行する。これにより、大容量カードシステムというメモリ単体の内部で自発的リフレッシュ動作が可能になる。

［第４の実施形態］
図１７は、本発明の第４の実施形態に係る不揮発性半導体記憶装置のリフレッシュ動作を説明するためのメモリの構成を示す図である。

この実施形態では、メモリセルを、それぞれが独立にアクセス可能な複数の分割単位（ＭＡＴ）に分割し、各分割単位について１セルのデータを一斉に読み出し、読み出したデータに応じてそのセルをプログラム（上書き）又は消去するアクセスを一斉に行うことによりリフレッシュを行うようにしたものである。

すなわち、各ＭＡＴにおいて１ビットずつアクセスし、全てのＭＡＴでパラレルにアクセスする形態を想定すると、データの書き込みの際には、各ＭＡＴへの入力データに応じてＭＡＴ毎に個別に書き込み及び消去を実行することができる。このため、入力データが０のときは書き込み（Set）パルスをロウ制御回路３に転送し、入力データが１のときは消去（Reset）パルスをロウ制御回路３に転送することを全てのＭＡＴについて一斉に行えば、全ＭＡＴに対してパラレルに一括書き込み、一括消去を同時に行うことができる。

このようなアクセス方式を利用してリフレッシュ動作を行う場合には、初めに全ＭＡＴからデータを読み出して、これをセンスアンプ２ａのラッチ回路２ｂに保存する。次に、そのデータを使用して各ＭＡＴに上書きを行う。すなわち、読み出されたデータが０のときは書き込みパルスをロウ制御回路３に転送し、読み出されたデータが１のときは消去パルスをロウ制御回路３に転送する。この動作を一斉に行うと、セット状態のセルとリセット状態のセルの双方を同時にリフレッシュすることができる。このため、リフレッシュ時間を先の実施形態に比べて短縮することができる。

本発明の第１の実施形態に係るコンピュータシステムの構成を示すブロック図である。同実施形態における不揮発性メモリのブロック図である。同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。同実施形態における可変抵抗素子の一例を示す模式的な断面図である。同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。同実施形態における非オーミック素子の例を示す模式的断面図である。本発明の他の実施形態に係るメモリセルアレイの一部を示す斜視図である。図７におけるII−II′線で切断して矢印方向に見たメモリセル１つ分の断面図である。同実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。二値データの場合のメモリセルの抵抗値分布とデータの関係を示すグラフである。同実施形態における書き込み、消去及び読み出し動作時のワード線及びビット線電圧を示す波形図である。同実施形態におけるリフレッシュ動作時のワード線及びビット線電圧を示す波形図である。本発明の第２の実施形態におけるリフレッシュ動作時のワード線及びビット線電圧を示す波形図である。同実施形態におけるメモリセルアレイの構成図である。本発明の第３の実施形態に係る大容量カードシステムの構成を示すブロック図である。本発明の第４の実施形態に係るリフレッシュ動作を説明するためのメモリルアレイの構成図である。

符号の説明

１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ、１０…ＣＰＵ、２０…メインメモリ、２１…ＤＲＡＭ、２２…抵抗変化型不揮発性メモリ、４０…ホスト装置、４１…コントローラ。

Claims

データを記憶するメインメモリと、
このメインメモリに対してデータをアクセスする制御回路とを有し、
前記メインメモリは、
可変抵抗素子を使用した電気的に書き換え可能な不揮発性のメモリセルを複数配列してなるメモリセルアレイを有し、当該メモリセルアレイが独立にアクセス可能な複数の分割単位で分割されている不揮発性半導体記憶装置と、
前記制御回路と前記不揮発性半導体記憶装置との間にキャッシュメモリとして配置されるＤＲＡＭと
を備え、
前記制御回路は、前記メモリセルアレイから前記分割単位毎に１メモリセルずつ並列にアクセスし、当該アクセス単位で記憶されたデータを再書き込みするリフレッシュモードを実行する
ことを特徴とする情報処理システム。
前記制御回路は、前記不揮発性半導体記憶装置に対するアクセス回数に基づいて前記不揮発性半導体記憶装置のリフレッシュモードを起動する
ことを特徴とする請求項１記載の情報処理システム。
前記不揮発性半導体記憶装置は、前記リフレッシュモード時に、前記アクセス単位のデータを一括読み出しし、前記アクセス単位に前記読み出したデータを再度書き込む
ことを特徴とする請求項１又は２記載の情報処理システム。