JP5281163B2 - 半導体装置およびメモリモジュール - Google Patents

Description

本発明は半導体装置に関し、特に記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置に関して有効な技術に関する。

現在、プログラムやデータを不揮発に保持するメモリとして、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリがある。

大容量、高速データ転送を特徴とするＮＡＮＤ型フラッシュメモリでは、ビット線とメモリセルとを接続する領域の面積を低減して、メモリセル占有率を向上していたために、読書き動作時間（１回のアクセスに対するそのアクセスの終了時間）が長い。すなわち、メモリセルを直列接続した所謂ＮＡＮＤストリングが基本構成となっているので、読書き電流経路におけるＲＣ遅延（ここで、Ｒは主にＮＡＮＤストリングやグローバルビット線の配線抵抗、Ｃは寄生容量を示す）が大きい。また、読書き動作よりも広い範囲を一括して消去する、所謂ブロック消去動作が必要であるのに加えて、数キロ・バイトの情報を長時間かけて書込むような動作方式を採用しているので、情報量の小さなデータを短時間で書込むことができない。その一方で、一つのワード線に接続されるメモリセルが多く、並列に読み書きすることができるメモリセル数が多い。従って、外部からの書込みデータを一旦バッファする構成となっている。このような構成のため、外部から書込みデータを入力する際には、２キロ・バイトのデータが連続して入力され、データ転送効率は高いと言える。

一方、入出力速度が速いＮＯＲ型フラッシュメモリでは、読書き時間を短縮するために、ビット線にメモリセルを並列接続すると共に、ビット線長を抑制している。このようなメモリアレイ構成により、読書き電流経路におけるＲＣ遅延（ここで、Ｒは主にビット線の配線抵抗、Ｃは主にビット線に寄生する容量を示す）を低減している。この一方で、ビット線とメモリセルとを接続する領域の面積の合計が、ＮＡＮＤ型フラッシュメモリと比べて大きいので、集積度が低い。このように従来のフラッシュメモリでは、ＮＡＮＤ型は大容量データ転送を要求する用途に用いられ、ＮＯＲ型は読書き時間が短い用途に応じて使用されている。従って１回のアクセスで扱うデータ量もＮＡＮＤ型では２キロ・バイト、ＮＯＲ型では１〜２バイトとそれぞれのメモリの特徴に合せて固定されていた。

一方で、書込み単位が異なるフラッシュメモリに関し特許文献１が公開されている。同文献によるフラッシュメモリはプログラム格納用フラッシュメモリＦＬＰ＿Ａ（５）、ＦＬＰ＿ＡＢ（６）と、データ格納用フラッシュＦＬＤ９を有する。２５６バイトのプログラムを書込む場合には、プログラム格納用フラッシュメモリの連続的な空間に対して、ＦＬＰ＿Ａ（５）とＦＬＰ＿ＡＢ（６）の両方にアクセスする。一方で、１２８バイトのデータを書込む場合には、ＦＬＤ９のみにアクセスする。

更には、次世代の不揮発性メモリとして、従来のＮＡＮＤ型やＮＯＲ型とは構造の異なる、カルコゲナイド材料からなる記録層とダイオードを用いた相変化メモリが提案されている。現在検討されている相変化メモリの記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。また、選択素子はダイオードを用いている。このように、カルコゲナイド材料とダイオードを用いた相変化メモリの特性は、例えば、非特許文献１のＦｉｇ．２に記載されている。

日本国特許出願公開番号 特開２００８−５９０５３号公報

「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ、 Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、（米国）、２００７年、ｐ．４７２−４７３ 「アイ・ビー・エム、ジャーナル・オブ・リサーチ・アンド・ディベロプメント（ＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ）」、（米国）、２００８年７月／９月、ｐ．４３９−４４７

ここで、従来のメモリには二つの要求が存在する。第一の要求は、書換えデータ転送速度の高速化である。例えば次世代固体ストレージの性能を論じた非特許文献２によると、生物工学や構造工学、気象予報のように計算量の多いコンピューターシステムでは、書込みデータ転送速度の速いストレージが求められている。一方、第二の要求として、入出力速度の高速化、すなわち不特定番地への読書き動作時間の短縮がある。同文献によると、データ検索や暗号解析、画像応用、多言語解析のように大量のデータ解析に特化したコンピューターシステムでは、不特定番地への早く読書きできるストレージが求められている。しかしながら、上述したとおり、従来のフラッシュメモリでは、各々用途に応じて使い分けられていたので、両方の要求に合致するフラッシュメモリは提案されていなかった。また、現在は扱うデータ量が大きくなっており、大容量の不揮発メモリが望まれている。

しかし前述したとおり、第一と第二の要求である、データ転送速度の向上と読書き時間の短縮は、従来のＮＡＮＤ型大容量フラッシュメモリでは両立しにくい性能指標であり、同時に満足することが困難であった。その理由は、特定の性能を追及したアレイ構造としているためである。

また、特許文献１は、情報量の小さなデータを短時間で書込むために、プログラム格納フラッシュメモリとデータ格納フラッシュメモリとに分割し、プログラム格納フラッシュメモリへの書込みデータサイズを大きくすることも検討している。

しかしながら、その思想は書込み単位の異なる２つのメモリを１つのコントローラで制御することである。従ってメモリをデータの種類に応じて固定的に割り当てることで、異なる種類のデータはそのメモリに書込みや読み出しができなくなり、結果的にメモリ容量を有効に使えない問題が生じる。また、用途が限定されてしまうと、通信向け半導体チップや画像処理用半導体チップと同様に量産効果を得られ難いので、チップ単価の上昇を招く虞がある。よって、メモリ領域を区別することなく、情報量に応じた動作時間内に任意のデータを読み書きできることが望ましい。しかしながら上述の要求を実現する方式については、提案されていなかった。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。半導体装置において、複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記複数のビット線と前記複数のワード線との所定の交点に配置された複数のメモリセルとを有するメモリプレーンと、前記メモリプレーンに対する書換えモードを示す動作設定コマンドと、前記複数のメモリセルに記憶されるデータと、前記データに対応するアドレスとが入力される入力バッファと、前記入力バッファに入力された前記アドレスに従って、前記メモリプレーンへの前記データの書込みを制御するメモリ領域制御回路と、前記入力バッファに入力された前記動作設定コマンドに従って、第１の書換えモード又は第２の書換えモードが設定されるページサイズレジスタと、を有し、前記メモリプレーンは、第１情報記憶領域と第２情報記憶領域とを含み、前記ページサイズレジスタが前記第１の書換えモードに設定された場合において前記動作設定コマンドが入力されたのち前記メモリプレーンへの書換え動作が終了し次の動作設定コマンドが入力されるまでの第１アクセスサイクル時間は、前記ページサイズレジスタが前記第２の書換えモードに設定された場合において前記動作設定コマンドが入力されたのち前記メモリプレーンへの書換え動作が終了し次の動作設定コマンドが入力されるまでの第２アクセスサイクル時間より短く、前記メモリ領域制御回路は、前記ページサイズレジスタが前記第１の書換えモードに設定され、前記入力バッファに前記第１情報記憶領域を示すアドレスが入力された場合には、前記第１情報記憶領域に前記データを書込み、前記ページサイズレジスタが前記第２の書換えモードに設定され、前記入力バッファに前記第１情報記憶領域を示すアドレスが入力された場合には、前記第１情報記憶領域及び前記第２情報記憶領域に前記データを書込むことを特徴とする。

また別の側面から見ると、次のとおりである。半導体装置において、複数の第１グローバルビット線と、前記複数の第１グローバルビット線のそれぞれに対し接続される複数の第１ビット線選択回路と、前記複数の第１ビット線選択回路のそれぞれに接続される複数の第１ビット線と、前記複数の第１ビット線と交差する複数の第１ワード線と、前記複数の第１ビット線と前記複数の第１ワード線の所望の交点に配置された複数の第１メモリセルとを有する第１メモリプレーンと、前記複数の第１グローバルビット線に接続される複数の第１書込み駆動回路と、前記第１メモリプレーンに対する書換えモードを示す書換えコマンドと、前記複数の第１メモリセルに記憶されるデータとが入力される入力バッファと、前記複数の第１書込み駆動回路に接続され、前記入力バッファに入力されたデータを一時保持する第１の小規模記憶情報レジスタ群及び第２の小規模記憶情報レジスタ群を含む第１の記憶情報レジスタ群と、前記書換えコマンドに従って、第１の書換えモード又は第２の書換えモードが設定されるページサイズレジスタとを具備し、前記ページサイズレジスタが前記第１の書換えモードに設定された場合に前記第１の記憶情報レジスタ群に保持されるデータ量は、前記ページサイズレジスタが前記第２の書換えモードに設定された場合に前記第１の記憶情報レジスタ群に保持されるデータ量より小さく、前記ページサイズレジスタが前記第１の書換えモードに設定された場合に、前記入力バッファに入力されたデータは、前記第１の小規模記憶情報レジスタ群に格納され、前記第１の小規模記憶情報レジスタ群から前記複数の第１書込み駆動回路に転送され、前記ページサイズレジスタが前記第２の書換えモードに設定された場合に、前記入力バッファに入力されたデータは、前記第１の小規模記憶情報レジスタ群及び前記第２の小規模記憶情報レジスタ群に格納され、前記第１の小規模記憶情報レジスタ群から前記複数の第１書込み駆動回路に転送された後、前記第２の小規模記憶情報レジスタ群から前記複数の第１書込み駆動回路に転送されることを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、使い勝手のよいメモリを実現することができる。

本発明の実施の形態１の半導体装置における相変化メモリの要部回路ブロックの構成の例を示す図である。 図１に記載の相変化メモリで用いられるコマンドの一覧を示す図である。 図１に記載の相変化メモリにおける上部メモリ領域の要部回路ブロックの構成の例を示す図である。 図３に記載の上部メモリ領域において要部回路ブロックを繋ぐ配線構成の例を示す図である。 図４に記載の上部メモリ領域おける要部回路ブロックの具体的な構成の例を示す図である。 図１に記載の相変化メモリの２キロ・バイト書換え動作の例を示す図である。 図６に記載の書換え動作における記憶情報の受信動作シーケンスの例を示す図である。 図６に記載の書換え動作においてメモリプレーンへの書換え動作シーケンスの例を示す図である。 図１に記載の相変化メモリの２キロ・バイト読出し動作の例を示す図である。 図９に記載の読出し動作においてメモリプレーンからの読出し動作シーケンスの例を示す図である。 図１に記載の相変化メモリの５１２バイト書換え動作の例を示す図である。 図１１に記載の書換え動作における記憶情報の受信動作シーケンスの例を示す図である。 図１１に記載の書換え動作においてメモリプレーンへの書換え動作シーケンスの例を示す図である。 図１に記載の相変化メモリの５１２バイト読出し動作の例を示す図である。 図１４に記載の読出し動作においてメモリプレーンからの読出し動作シーケンスの例を示す図である。 本発明の実施の形態２の半導体装置における相変化メモリのブロック消去動作の例を示す図である。 本発明の実施の形態３の半導体装置における相変化メモリの要部回路ブロックの構成の例を示す図である。 本発明の実施の形態４の半導体装置における相変化メモリにおいてベリファイ読出し動作を適用した場合の書換え動作シーケンスの例を示す図である。 本発明の実施の形態５の半導体装置における相変化メモリモジュールの構成の例を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。さらに、実施の形態の各メモリ・プレーンを構成するメモリセルは、例えば、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を弁別するメモリセルを用いた相変化メモリやＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようにブロック消去動作を必要としないメモリ・セルである。

（実施の形態１）
本実施の形態は情報量に応じて、二つの書換え動作モードと二つの読出し動作モードを有する相変化メモリのチップ構成の例について説明する。以下では、一例として、第一の書換え動作モードは２キロ・バイト書換えモード、第二の書換え動作モードは５１２バイト書換えモードとする。同様に、第一の読出し動作モードは２キロ・バイト読出しモード、第二の読出し動作モードは５１２バイト読出しモードとする。なお、第一のモードで扱う記憶情報量は、第二のモードで扱う記憶情報量よりも大きい。以下では説明を容易にするために、第一のモードで扱う記憶情報量は、従来のＮＡＮＤ型フラッシュメモリの動作単位と同等の値である２キロ・バイトとする。第二のモードで扱う記憶情報量は、ハード・ディスク・ドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ、ＨＤＤ）においてセクタと呼ばれる情報量と同等の値である５１２バイトとする。

《チップ構成》
図１は、本実施の形態における相変化メモリＰＣＭＣＰの要部回路ブロックの構成の例を示している。同図における相変化メモリＰＣＭＣＰは大別すると、入出力バッファＩＯＢＦと二つのメモリ領域、周辺回路で構成される。入出力バッファＩＯＢＦは、相変化メモリ外部の入出力線ＥＸＩＯと相変化メモリ内部の入出力線ＩＮＩＯとの間に配置され、記憶情報などの授受を双方に向かって行う。以下では、入出力線の本数を８本と仮定して説明を行う。一度に授受される記憶情報量は、８ビット（＝１バイト）である。

メモリ領域は、上部メモリ領域ＵＭＡＲと下部メモリ領域ＬＭＡＲに分離されている。これら二つのメモリ領域は、メモリプレーンＭＰ、センスラッチ及び書換え駆動回路群ＳＷＢＫ、記憶情報レジスタ群ＳＤＲＢＫ、メモリ領域制御回路ＭＡＲＣＴＬで構成される。メモリプレーンＭＰは、一つのダイオードと一つの相変化材料を用いた抵抗素子とで構成された複数個のメモリセルが、行列状に配置された構成である。メモリプレーンＭＰに記憶される情報は、グローバルビット線群ＭＧＢＬを介してセンスラッチ及び書換え駆動回路群ＳＷＢＫから書込まれる。或いは、メモリプレーンＭＰに記憶される情報は、グローバルビット線群ＭＧＢＬを介してセンスラッチ及び書換え駆動回路群ＳＷＢＫに読み出される。同図のようにメモリ領域を二つに分離して、読書き動作に必要な回路群（詳細は後述する）を夫々に配置することにより、二つのメモリ領域を同時に並列させて動作可能なため、より多くのメモリセル数が一回の選択動作で読書き可能となる。

記憶情報レジスタ群ＳＤＲＢＫは、メモリプレーンＭＰで記憶する情報を一時記憶しつつ、パラレル−シリアル又はシリアル−パラレル変換する回路ブロックである。記憶情報レジスタ群ＳＤＲＢＫは、データ線群ＭＤＬを介してセンスラッチ及び書換え駆動回路群ＳＷＢＫと接続される。また、記憶情報レジスタ群ＳＤＲＢＫは、相変化メモリ内部の入出力線ＩＮＩＯと介して入出力バッファＩＯＢＦと接続される。

センスラッチ及び書換え駆動回路群ＳＷＢＫは、読出し動作においてメモリプレーンＭＰから読み出した微小信号を分別、増幅して、さらに一時記憶する機能を有する複数のセンスラッチを有する。また、書換え動作において、記憶情報レジスタ群ＳＤＲＢＫに一時記憶された情報に応じた書換えパルスを、選択されたメモリセルに印加する機能を有する複数の書換え駆動回路を有する。

メモリ領域制御回路ＭＡＲＣＴＬは、後述するチップ制御回路ＣＰＣＴＬから入力される内部アドレスＩＮＡＤＤ及び読書き制御信号ＲＷＳＩＧに応じて、メモリ領域内部の回路ブロックを制御するための三つの信号を発生する回路ブロックである。第一の信号は、メモリプレーンＭＰ内のワード線を選択的に活性化するためのグローバルワード線群ＭＧＷＬである。第二の信号は、センスラッチ及び書換え駆動回路群ＳＷＢＫを選択的に活性化するための読書き起動信号群ＭＲＷＥＳＩＧである。第三の信号は、記憶情報レジスタ群ＳＤＲＢＫを制御するための記憶情報レジスタ起動信号群ＭＤＲＥＳＩＧである。

チップ制御回路ＣＰＣＴＬは、アドレス制御回路ＡＤＤＣＴＬ、コマンド・レジスタ及び制御論理回路ＣＲＣＬ、電圧発生回路ＶＲＧＴとで構成される。アドレス制御回路ＡＤＤＣＴＬは、アドレス・デコーダＡＤＥＣ、先頭アドレス・レジスタＡＲＥＧ、チップ内部のアドレス発生回路ＡＧＥＮを有する。アドレス・デコーダＡＤＥＣは、相変化メモリ内部の入出力線ＩＮＩＯから受信した先頭ロウ・アドレス信号及び先頭カラムアドレス信号を夫々デコードして、チップ内部の先頭アドレスＳＴＡＤＤを発生する。この先頭アドレスＳＴＡＤＤは、先頭アドレス・レジスタＡＲＥＧに一時記憶される。相変化メモリ内部のアドレス発生回路ＡＧＥＮは先頭アドレスＳＴＡＤＤと後述する読書き制御信号ＲＷＳＩＧに応じて、相変化メモリ内部のアドレスＩＮＡＤＤを発生する。内部アドレスＩＮＡＤＤは、各メモリ領域と後述するコマンド・レジスタ及び制御論理回路ＣＲＣＬに入力される。

コマンド・レジスタ及び制御論理回路ＣＲＣＬは、相変化メモリ内部の入出力線ＩＮＩＯとの間でコマンド信号の授受を行うと共に、受信したコマンド信号を一時記憶する。また、受信したコマンド信号と前述の内部アドレスＩＮＡＤＤに応じて、相変化メモリ内部を制御するための信号、すなわち読書き制御信号ＲＷＳＩＧを発生する。同図のコマンド・レジスタ及び制御論理回路ＣＲＣＬは、図２に示すページ・サイズに応じたコマンド信号を受信して、ページ・サイズに応じた値をページサイズレジスタ（Ｐａｇｅ ｓｉｚｅ ｒｅｓｉｓｔｅｒ）に一時記憶する。言い換えれば、図２に示すコマンドに従って、２キロ・バイト書き換えモードと５１２バイト書き換えモードをページサイズレジスタに設定する。制御論理回路ＣＲＣＬは、この情報を用いて、ページ・サイズに応じた期間だけ活性化される読書き制御信号ＲＷＳＩＧを発生する。

動作の詳細は後述するが、本発明による相変化メモリでは図２に示すように、一つの動作を行うに当たって、二つのコマンド信号が入力される。但し、一つのコマンド信号だけを用いてもよい。図２によれば、２キロ・バイト書換えの場合、第一サイクルにてコマンド信号ＰＧＬ１、第二サイクルにてコマンド信号ＰＧＬ２が入力される。５１２バイト書換えの場合、第一サイクルにてコマンド信号ＰＧＳ１、第二サイクルにてコマンド信号ＰＧＳ２が入力される。２キロ・バイト読出しの場合、第一サイクルにてコマンド信号ＲＤＬ１、第二サイクルにてコマンド信号ＲＤＬ２が入力される。５１２バイト読出しの場合、第一サイクルにてコマンド信号ＲＤＳ１、第二サイクルにてコマンド信号ＲＤＳ２が入力される。なお、コマンド・レジスタに一時記憶された情報を読み出す代表例として、動作状態レジスタを読み出す際には、動作状態読出しコマンド信号ＲＤＳが入力される。

電圧発生回路ＶＲＧＴは、相変化メモリ内部の入出力線ＩＮＩＯを介して受信する信号と読書き制御信号ＲＷＳＩＧとに応じて、相変化メモリ内部の電圧を制御する回路である。例えば、読出し動作の場合、選択されたメモリセルにおけるデータ破壊を防ぐために、システム電源（同図では省略）よりも低い読出し電圧を発生する。或いは、書換え動作の場合、選択されたメモリセルにおいて確実に相変化を起こすために、システム電源と同等か、それよりも高い書換え電圧を発生する。

《メモリ領域の構成》
次に、図３〜図５に従って、図１に示したメモリ領域の構成を詳細に説明する。図３は、上部メモリ領域ＵＭＡＲの回路ブロック構成を示している。同図の特徴は後述するように、メモリプレーンＭＰが（ｘ＋１）個の小規模メモリプレーンＳＭＰ０〜ＳＭＰｘに論理的に分割された構成になっているのに応じて、センスラッチ及び書換え駆動回路群ＳＷＢＫと記憶情報レジスタ群ＳＤＲＢＫも（ｘ＋１）個の回路ブロックに論理的に分割されている点にある。

センスラッチ及び書換え駆動回路群ＳＷＢＫは、（ｘ＋１）個の小規模センスラッチ及び書換え駆動回路群ＳＷＭ０〜ＳＷＭｘで構成される。これらの小規模センスラッチ及び書換え駆動回路群ＳＷＭ０〜ＳＷＭｘは、対応する小規模メモリプレーンＳＭＰ０〜ＳＭＰｘとの間で、記憶情報の読出し及び書換えを行う回路群である。これらの小規模センスラッチ及び書換え駆動回路群ＳＷＭ０〜ＳＷＭｘは、小規模グローバルビット線群ＭＧＢＬ０〜ＭＧＢＬｘを介して、小規模メモリプレーンＳＭＰ０〜ＳＭＰｘに接続される。

記憶情報レジスタ群ＳＤＲＢＫは、（ｙ＋１）個の小規模記憶情報レジスタ群ＳＤＲ０〜ＳＤＲｙで構成される。これら小規模記憶情報レジスタ群ＳＤＲ０〜ＳＤＲｙの各々は、（ｘ＋１）個のｚバイト・レジスタＺＢＲ０〜ＺＢＲｘで構成される。これらｚバイト・レジスタＺＢＲ０〜ＺＢＲｘの各々は、対応する小規模メモリプレーンＳＭＰ０〜ＳＭＰｘが記憶する情報を一時的に記憶する回路群である。小規模記憶情報レジスタ群ＳＤＲ０〜ＳＤＲｙの各々は、共通のデータ線群ＭＤＬ０〜ＭＤＬｘを介して、センスラッチ及び書換え駆動回路群ＳＷＢＫ０〜ＳＷＢＫｘに接続されている。より具体的には、各小規模記憶情報レジスタＳＤＲ０〜ＳＤＲｙにおけるｚバイト・レジスタＺＢＲ０〜ＺＢＲｘは、図４に示すように対応する小規模データ線群ＭＤＬ０〜ＭＤＬｘを介して小規模センスラッチ及び書換え駆動回路群ＳＷＭ０〜ＳＷＭｘに夫々接続されている。ここで、小規模データ線群ＭＤＬ０〜ＭＤＬｘは、図１に記載のデータ線群ＭＤＬの構成要素である。また、詳細は後述するが、図１に示した相変化メモリはメモリ領域ＵＭＡＲ、ＬＭＡＲの各々に記憶情報レジスタ群ＳＤＲＢＫを配置することにより、大容量の記憶情報を連続的に読書きすることができる。

図５は、上部メモリ領域ＵＭＡＲにおける各回路ブロックの構成を詳細に示している。小規模メモリプレーンＳＭＰ０〜ＳＭＰｘの各々は、同図における小規模メモリプレーンＳＭＰ０に代表されるように、ｍ行ｎ列の行列状に配置されたメモリタイルＭＴ００〜ＭＴｍｎで構成される。これら（ｍ＋１）ｘ（ｎ＋１）個のメモリタイルＭＴ００〜ＭＴｍｎは、（ｍ＋１）組の小規模グローバルワード線群ＭＧＷＬ０〜ＭＧＷＬｍと（ｎ＋１）組の小規模グローバルビット線ＭＧＢＬ０〜ＭＧＢＬｎとの交点に夫々配置される。ここで、（ｍ＋１）組の小規模グローバルワード線群ＭＧＷＬ０〜ＭＧＷＬｍは、グローバルワード線群ＭＧＷＬの構成要素である。また、（ｎ＋１）組の小規模グローバルビット線群ＭＧＢＬ０〜ＭＧＢＬｎは、グローバルビット線群ＭＧＢＬの構成要素である。

メモリタイルＭＴ００〜ＭＴｍｎの各々は、メモリタイルＭＴ０ｎに代表されるように、（ｊ＋１）行（ｋ＋１）列の行列状に配置されたメモリ・セルＭＣ００〜ＭＣｊｋと、ビット線選択回路ＭＵＸ、（ｊ＋１）個のワードドライバＷＤ０〜ＷＤｊとで構成される。これら（ｊ＋１）ｘ（ｋ＋１）個のメモリ・セルＭＣ００〜ＭＣｊｋは、（ｊ＋１）本のワード線ＷＬ０〜ＷＬｊと（ｋ＋１）本のビット線ＢＬ０〜ＢＬｋとの交点に夫々配置される。ビット線選択回路ＭＵＸは、（ｋ＋１）本のビット線ＢＬ０〜ＢＬｋとグローバルビット線ＧＢＬ０ｎとの間に配置されて、（ｋ＋１）本のビット線ＢＬ０〜ＢＬｋの中から選択された一本のビット線をグローバルビット線ＧＢＬ０ｎに接続する。ワードドライバＷＤ０〜ＷＤｊは、ワード線ＷＬ０〜ＷＬｊとグローバルワード線ＧＷＬ０１〜ＧＷＬ０ｊ（すなわち小規模グローバルワード線群ＭＧＷＬ０）との間に配置される。グローバルワード線ＧＷＬ０１〜ＧＷＬ０ｊの中から選択された一本のグローバルワード線に応じたワード・ドライバが活性化されことによって、（ｊ＋１）本のワード線ＷＬ０〜ＷＬｊの中の１本が選択されて、所望の電圧が供給される。このように構成することで、一つのメモリタイルにおいて、書き換わるメモリセルは一つとなる。よって、このような構成の相変化メモリは、電流により情報を書き換えるため一つのワードドライバや一つの書き換え駆動回路で駆動されるメモリセル数を抑制することで、これらの回路を小さく構成でき、メモリセルの占有率を向上させることが可能である。

センスラッチ及び書換え駆動回路群ＳＷＢＫにおいて、（ｘ＋１）個の小規模センスラッチ及び書換え駆動回路群ＳＷＭ０〜ＳＷＭｘの各々は、例えば小規模センスラッチ及び書換え駆動回路群ＳＷＭ０内のセンスラッチＳＬ０と書換え駆動回路ＷＤＣ０とによる対のような（ｎ＋１）対のセンスラッチ（ＳＬ０〜ＳＬｎ）及び書換え駆動回路（ＷＤＣ０〜ＷＤＣｎ）で構成される。これらのセンスラッチ−書換え駆動回路の対は、（ｎ＋１）本のグローバルビット線ＧＢＬ００〜ＧＢＬ０ｎ（すなわち小規模グローバルビット線ＭＧＢＬ０）に夫々配置される。なお、（ｎ＋１）対のセンスラッチ及び書換え駆動回路の各々は図４に示したように、例えば小規模センスラッチ及び書換え駆動回路群ＳＷＭ０のように小規模データ線群ＭＤＬ０を介して、記憶情報レジスタ群ＳＤＲＢＫ内の小規模記憶情報レジスタ群ＳＤＲ０〜ＳＤＲｙにおけるｚバイト・レジスタＺＢＲ０と接続されている。

《２キロ・バイト書換え動作の概要》
図６は、２キロ・バイト書換え動作の例を示している。ロウレベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウレベルに駆動する。この後、第一の２キロ・バイト書込みコマンド信号ＰＧＬ１が外部入出力線ＥＸＩＯを介して入力される。このコマンド信号ＰＧＬ１はライト起動信号ＷＥＢの立上りエッジによって、相変化メモリチップに取り込まれる。

次に、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、先頭カラム・アドレスを２回（ＣＡ１、ＣＡ２）、先頭ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立上りエッジによって相変化メモリチップに取り込まれる。なお、カラムアドレスが２回、ロウ・アドレスが３回入力されるのはＦＬＡＳＨメモリの規格に合せたものであり、これらとは異なるアドレス長が異なる順序で入力されても良い。

続いて、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動して、２キロ・バイトの記憶情報Ｄ０〜Ｄ２０４７を外部入出力線ＥＸＩＯから８ビットずつ入力する。さらに、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動して、第二の書換えコマンド信号ＰＧＬ２を外部入出力線ＥＸＩＯから入力する。このコマンド信号ＰＧＬ２は、ライト起動信号ＷＥＢの立上りエッジによって相変化メモリチップに取り込まれて、書換え動作が行われる。この時、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。書換え動作が終了すると、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動される。ここで、記憶情報Ｄ０の入力開始から書換え動作終了までに要する時間を、２キロ・バイト書換え動作時間ＴＰＧＬで表すことにする。また、スタートカラムアドレス及びスタートロウアドレスが入力されるアドレス入力時間ＴＷＡＬと、記憶情報が小規模記憶情報レジスタ群に格納されるデータ格納時間ＴＷＲＬと、レディー／ビジー信号ＲＢＢがロウ・レベルに駆動されるビジー時間ＴＷＢＬとを含む時間をアクセスサイクル時間ＴＷＣＬとする。２キロ・バイト書換え動作時間ＴＰＧＬの大半は、データ格納時間ＴＷＲＬとビジー時間ＴＷＢＬである。

最後に、書換え動作が成功したか否かを確認するために、状態読出しコマンド信号ＲＤＳを入力する。状態読出しコマンド信号ＲＤＳは、書換え起動信号ＷＥＢの立ち上がりエッジにてチップ内部に取り込まれる。そして、読出し起動信号ＲＥＢに同期して、書換え後の状態ＲＩＯ０が外部入出力線ＥＸＩＯから出力される。

《２キロ・バイト書換え動作における一時記憶動作》
外部入出力線ＥＸＩＯから内部入出力線ＩＮＩＯへ入力された２キロ・バイトの記憶情報Ｄ０〜Ｄ２０４７は、図７に示すような手順でメモリ領域ＵＭＡＲ、ＬＭＡＲ内の記憶情報レジスタ群ＳＤＲＢＫに取り込まれる。図７に示された動作シーケンスの特徴は、２キロ・バイトの記憶情報Ｄ０〜Ｄ２０４７が１２８バイト単位に分割されて、メモリ領域ＵＭＡＲ、ＬＭＡＲへ交互に転送される点にある。ここで、図４に示したメモリ領域ＵＭＡＲの記憶情報レジスタＳＤＲＢＫには、２キロ・バイトの半分のデータである１０２４バイトが転送され、１２８バイトを１つの単位とした８つの小規模記憶情報レジスタ群ＳＤＲ０〜ＳＤＲｙ（ｙ＝７）で形成されるのが、１０２４バイトのデータが全て格納できる点から望ましい。また、小規模記憶情報レジスタ群ＳＤＲ０〜ＳＤＲ７の各々は、１２８個のｚバイト・レジスタＺＢＲ０〜ＺＢＲｘ（ｘ＝１２７）で形成されているものと仮定する。

同図には、読書き制御信号ＲＷＳＩＧの構成要素のうち、グローバル・記憶情報レジスタ起動信号ＧＷＩＥＵ、ＧＷＩＥＬが記載されている。一方の起動信号ＧＷＩＥＵは、上部メモリ領域ＵＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬに入力されて、内部入出力線ＩＮＩＯから入力された記憶情報を上部メモリ領域ＵＭＡＲ内の記憶情報レジスタ群ＳＤＲＢＫに一時記憶するために用いられる。他方の起動信号ＧＷＩＥＬは、下部メモリ領域ＬＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬに入力されて、内部入出力線ＩＮＩＯから入力された記憶情報を下部メモリ領域ＬＭＡＲ内の記憶情報レジスタ群ＳＤＲＢＫに一時記憶するために用いられる。また、内部アドレスＩＮＡＤＤの構成要素のうち、内部ロウ・アドレスＩＸと内部カラム・アドレスＩＹが記載されている。

さらに、同図には、メモリ領域ＵＭＡＲ、ＬＭＡＲにおける記憶情報レジスタ起動信号群ＭＤＲＥＳＩＧの構成要素のうち、記憶情報入力起動信号ＷＩＥと記憶情報出力起動信号ＷＯＥが記載されている。前者の記憶情報入力起動信号ＷＩＥは、内部入出力線ＩＮＩＯから転送されてきた記憶情報をメモリ領域内の記憶情報レジスタ群ＳＤＲＢＫに一時記憶するために用いられる。後者の記憶情報出力起動信号ＷＯＥは、記憶情報レジスタ群ＳＤＲＢＫに一時記憶している情報を、データ線群ＭＤＬを介してセンスラッチ及び書換え駆動回路群ＳＷＢＫに選択的に送信するために用いられる。以下に、動作の詳細を述べる。

まず、先頭アドレス信号（同図では、ＲＡ２及びＲＡ３）の入力が完了すると、始めの１２８バイトの記憶情報を取り込むための内部カラム・アドレスＩＹ０Ｕ〜ＩＹ１２７Ｕと、１２８周期のグローバル・記憶情報レジスタ起動信号ＧＷＩＥＵが夫々発生される。すると、上部メモリ領域ＵＭＡＲにおいて、グローバル・記憶情報レジスタ起動信号ＧＷＩＥＵに同期した記憶情報入力起動信号ＷＩＥが発生される。これら内部カラム・アドレスＩＹ０Ｕ〜ＩＹ１２７Ｕと記憶情報入力起動信号ＷＩＥに同期して、記憶情報Ｄ０〜Ｄ１２７が上部メモリ領域ＵＭＡＲ内の記憶情報レジスタ群ＳＤＢＫにおける小規模記憶情報レジスタ群ＳＤＲ０のｚバイト・レジスタＺＢＲ０〜ＺＢＲ１２７へ順に入力される。

次に、記憶情報Ｄ１２８〜Ｄ２５５を取り込むための内部カラム・アドレスＩＹ０Ｌ〜ＩＹ１２７Ｌと、１２８周期のグローバル・記憶情報レジスタ起動信号ＧＷＩＥＬが夫々発生される。すると、下部メモリ領域ＬＭＡＲにおいて、グローバル・記憶情報レジスタ起動信号ＧＷＩＥＬに同期した記憶情報入力起動信号ＷＩＥが発生される。これら内部カラム・アドレスＩＹ０Ｌ〜ＩＹ１２７Ｌと記憶情報入力起動信号ＷＩＥに同期して、記憶情報Ｄ１２８〜Ｄ２５５が下部メモリ領域ＬＭＡＲ内の記憶情報レジスタ群ＳＤＢＫにおける小規模記憶情報レジスタ群ＳＤＲ０のｚバイト・レジスタＺＢＲ０〜ＺＢＲ１２７へ順に入力される。

続いて、記憶情報Ｄ２５６〜Ｄ３８３を取り込むための内部カラム・アドレスＩＹ１２８Ｕ〜ＩＹ２５５Ｕと、１２８周期のグローバル・記憶情報レジスタ起動信号ＧＷＩＥＵが夫々発生される。すると、上部メモリ領域ＵＭＡＲにおいて、グローバル・記憶情報レジスタ起動信号ＧＷＩＥＵに同期した記憶情報入力起動信号ＷＩＥが発生される。これら内部カラム・アドレスＩＹ１２８Ｕ〜ＩＹ２５５Ｕと記憶情報入力起動信号ＷＩＥに同期して、記憶情報Ｄ２５６〜Ｄ３８３が上部メモリ領域ＵＭＡＲ内の記憶情報レジスタ群ＳＤＢＫにおける小規模記憶情報レジスタ群ＳＤＲ１のｚバイト・レジスタＺＢＲ０〜ＺＢＲ１２７へ順に入力される。以下同様に、記憶情報の転送が行われて、記憶情報Ｄ１７９２〜Ｄ１９１９がメモリ領域ＵＭＡＲ内の記憶情報レジスタＳＤＲＢＫにおける小規模記憶情報レジスタ群ＳＤＲ７へ、記憶情報Ｄ１９２０〜Ｄ２０４７がメモリ領域ＬＭＡＲ内の記憶情報レジスタＳＤＲＢＫにおける小規模記憶情報レジスタ群ＳＤＲ７へ入力される。以上で、記憶情報の転送が終了する。このとき、ページ・サイズに対応して受信されるデータの全てが書換え駆動回路群ＳＷＢＫに記憶される前に、一部のデータを先行してセンスラッチに送ることもできる。また、センスラッチに送られたデータをメモリタイルに書込む際に１２８バイトを数分割し、タイミングをずらして書込むことで、各サブワードドライバに流れる電流の総和が大きくならないようにすることもできる。

《メモリプレーンへの２キロ・バイト書換え動作》
メモリ領域ＵＭＡＲ、ＬＭＡＲの記憶情報レジスタＳＤＲＢＫに入力された記憶情報は、図８に示すようにグローバルワード線が順々に選択されることによって、１２８バイトに分割されたデータが上下２つのメモリプレーンＭＰへ平行して転送され、２つのメモリプレーンＭＰを合せると２５６バイトずつ書込まれることになる。同図には、読書き制御信号ＲＷＳＩＧの構成要素のうち、グローバル書換え起動信号ＧＷＥＵ、ＧＷＥＬが記載されている。一方の起動信号ＧＷＥＵは、上部メモリ領域ＵＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬに入力される。他方の起動信号ＧＷＩＥＬは、下部メモリ領域ＬＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬに入力される。また、メモリ領域ＵＭＡＲ、ＬＭＡＲにおける記憶情報レジスタ起動信号群ＭＤＲＥＳＩＧに加えて、読書き起動信号群ＭＲＷＥＳＩＧの構成要素である読出し起動信号ＲＥと書換え起動信号ＷＥとが記載されている。前者の読出し起動信号ＲＥは、センスラッチ及び書換え駆動回路群ＳＷＢＫ内の各センスラッチを起動するために用いられる。後者の書換え起動信号ＷＥは、同回路群内の各書換え駆動回路を起動するために用いられる。

まず、各メモリ領域ＵＭＡＲ、ＬＭＡＲ内の記憶情報レジスタ群ＳＤＲＢＫへの記憶情報取込みが終了し、第二のコマンド信号ＰＧＬ２が入力されると、８周期のグローバル書換え起動信号ＧＷＥＵ、ＧＷＥＬと８つの内部ロウ・アドレスＩＸｍ０〜ＩＸｍ７、記憶情報出力起動信号ＷＯＥ０〜ＷＯＥ７が夫々順に発生される。また、上記期間の間、書換え起動信号ＷＥがロウ・レベルに活性化される。

さて、第一の内部ロウ・アドレスＩＸｍ０が発行されると、各メモリ領域ＵＭＡＲ、ＬＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬが、内部ロウ・アドレスＩＸｍ０に応じたグローバルワード線ＧＷＬｍ０を選択する。すると、小規模メモリプレーンＳＭＰ０〜ＳＭＰｘ（ｘ＝１２７）の各々でグローバルワード線ＧＷＬｍ０と交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるワードドライバＷＤ０が活性化される。また、メモリ領域制御回路ＭＡＲＣＴＬは先頭アドレス・レジスタＡＲＥＧにて生成された先頭アドレスに従って、各メモリタイル内のビット線を制御するためにビット線選択回路ＭＵＸを制御する。この結果、メモリ領域ＵＭＡＲ内のワード線ＷＬｍ０上のメモリセル（例えばＭＣ００）に、記憶情報Ｄ０〜Ｄ１２７が書込まれる。同様に、メモリ領域ＬＭＡＲ内のワード線ＷＬｍ０上のメモリセル（例えばＭＣ００）に、記憶情報Ｄ１２８〜Ｄ２５５が書込まれる。

次に、第二の内部ロウ・アドレスＩＸｍ１が発行されると、各メモリ領域ＵＭＡＲ、ＬＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬが、内部ロウ・アドレスＩＸｍ１に応じたグローバルワード線ＧＷＬｍ１を選択する。すると、小規模メモリプレーンＳＭＰ０〜ＳＭＰｘ（ｘ＝１２７）の各々でグローバルワード線ＧＷＬｍ１と交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるワードドライバＷＤ１が活性化される。この結果、メモリ領域ＵＭＡＲ内のワード線ＷＬｍ１上のメモリセル（例えばＭＣ００）に、記憶情報Ｄ２５６〜Ｄ３８３が書込まれる。同様に、メモリ領域ＬＭＡＲ内のワード線ＷＬｍ０上のメモリセル（例えばＭＣ１０）に、記憶情報Ｄ３８４〜Ｄ５１２が書込まれる。以下、同様に書込み動作が続けられる。最後に、第８の内部ロウ・アドレスＩＸｍ７に応じて各メモリ領域ＵＭＡＲ、ＬＭＡＲ内のグローバルワード線ＧＷＬｍ７が選択されて、記憶情報Ｄ１７９２〜Ｄ１９１９がメモリ領域ＵＭＡＲへ、記憶情報Ｄ１９２０〜Ｄ２０４７がメモリ領域ＬＭＡＲに夫々書込まれる。以上で、記憶情報の書込みを終了する。以上のとおり２キロ・バイト書換えモードでは２キロ・バイトのデータを１２８バイトずつ１６個に分割してＵＭＤＲ、ＬＭＤＲに対し、それぞれ８回書換え動作を行う。このため、メモリプレーンＭＰに対する内部アドレスを８回生成する。また小規模レジスタ群を１２８バイト毎に８本（両方で１６本）準備している。

なお、別の方法として、記憶情報Ｄ０〜Ｄ２０４７と内部カラム・アドレスＩＹがそれぞれ一対一に対応したデータ構造を取らない方法もある。小規模記憶情報レジスタ群ＳＤＲ０〜７に入力されるデータの個数をカウントするカウンタを用いて、送られてきたデータの個数を判定し、データの個数が所定の値になったとき、次の小規模記憶情報レジスタ群ＳＤＲ（ｙ＋１）に入力データを切り替える。この方法を用いると、先頭部分のデータ以外の記憶情報は内部カラム・アドレスＩＹに対して一対一に対応させる必要がなくなり、アドレスデータ小規模記憶情報レジスタ群に送信するデータを低減させることができる。これらの２つの方法は２キロ・バイトの書込み動作だけでなく、下記に記載した読み込み動作やデータ長を変えた動作においても適用可能である。

また、これまでは、一時格納されたデータを小規模記憶情報レジスタ群ＳＤＲ０〜７の中の一つから小規模メモリプレーンＳＭＰ０〜ＳＭＰｘ（ｘ＝１２７）に書込む度に、ワード線を選択し直していた。しかし、メモリセルの選択動作はこれに限定されず、１つのメモリタイル内にビット線ＢＬ０〜ＢＬｋを８本以上（ｋ＞７）配置すれば、メモリタイル内の１つのビット線選択回路ＭＵＸだけを切り替えるようなメモリ選択動作も可能である。この場合、８つの小規模記憶情報レジスタ群ＳＤＲ０〜ＳＤＲｙの全てのデータが、同一ワード線上のメモリセルに書込まれる。

《２キロ・バイト読み出し動作の概要》
図９は、読み出し動作の例を示している。ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の読み出しコマンド信号ＲＤＬ１を外部入出力線ＥＸＩＯを介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の読み出しコマンド信号ＲＤＬ１が相変化メモリに取り込まれる。次に、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベル、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに夫々駆動して、第二の読み出しコマンド信号ＲＤＬ２を外部入出力線ＥＸＩＯに入力する。この第二の読み出しコマンド信号ＲＤＬ２が、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリに取り込まれることにより、メモリ領域ＵＭＡＲ、ＬＭＡＲにて、読み出し動作が行われる。なお、読み出し動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。メモリアレイから読み出された記憶情報はチップ内部を転送されて、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動されてから、読み出し起動信号ＲＥＢの立ち上がりエッジに同期してＤ０〜Ｄ２０４７の順に８ビットずつ出力される。ここで、読出し動作を開始してから記憶情報Ｄ２０４７の出力を終了するまでに要する時間を、２キロ・バイト読出し動作時間ＴＲＤＬで表すことにする。また、スタートカラムアドレス及びスタートロウアドレスが入力されるアドレス入力時間ＴＲＡＬと、レディー／ビジー信号ＲＢＢがロウ・レベルに駆動されるビジー時間ＴＲＢＬと、記憶情報を小規模記憶情報レジスタ群から入出力バッファに転送するのに要する時間ＴＲＲＬとを含む時間をアクセスサイクル時間ＴＲＣＬとする。２キロ・バイト読出し動作時間ＴＲＤＬの大半は、ビジー時間ＴＲＢＬとデータ転送時間ＴＲＲＬである。

《メモリプレーンからの２キロ・バイト読み出し動作》
内部入出力線ＩＮＩＯ（８ビット幅）から外部入出力線ＥＸＩＯ（８ビット幅）へ出力される２キロ・バイトの記憶情報Ｄ０〜Ｄ２０４７は、前述の書込み動作とは反対に、図１０に示すような手順でメモリ領域ＵＭＡＲ、ＬＭＡＲから読み出される。すなわち、２キロ・バイトの記憶情報Ｄ０〜Ｄ２０４７が、メモリ領域ＵＭＡＲ、ＬＭＡＲの双方から１２８バイトずつ読み出されて、記憶情報レジスタ群ＳＤＲＢＫに一時記憶される。２キロ・バイトが読み出された後、これらの記憶情報は、内部入出力線ＩＮＩＯを介して外部入出力線ＥＸＩＯへ順に転送される。

同図には、読書き制御信号ＲＷＳＩＧの構成要素のうち、読書き制御信号ＲＷＳＩＧの別の構成要素であるグローバル読出し起動信号ＧＲＥＵ、ＧＲＥＬ、グローバル・記憶情報レジスタ起動信号ＧＲＯＥＵ、ＧＲＯＥＬが記載されている。起動信号ＧＲＥＵは、上部メモリ領域ＵＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬに入力される。起動信号ＧＲＥＬは、下部メモリ領域ＬＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬに入力される。起動信号ＧＲＯＥＵは、上部メモリ領域ＵＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬに入力されて、上部メモリ領域ＵＭＡＲ内の記憶情報レジスタ群ＳＤＲＢＫに一時記憶された情報を内部入出力線ＩＮＩＯに出力するために用いられる。起動信号ＧＲＯＥＬは、下部メモリ領域ＬＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬに入力されて、下部メモリ領域ＬＭＡＲ内の記憶情報レジスタ群ＳＤＲＢＫに一時記憶された情報を内部入出力線ＩＮＩＯに出力するために用いられる。

また、メモリ領域ＵＭＡＲ、ＬＭＡＲにおける読書き起動信号群ＭＲＷＥＳＩＧに加えて、記憶情報レジスタ起動信号群ＭＤＲＥＳＩＧの別の構成要素である記憶情報入力起動信号ＲＩＥと記憶情報出力起動信号ＲＯＥが記載されている。前者の記憶情報入力起動信号ＲＩＥは、後述する動作にてセンスラッチに読み出した記憶情報を、データ線群ＭＤＬを介して記憶情報レジスタ群ＳＤＲＢＫに一時記憶するために用いられる。後者の記憶情報出力起動信号ＲＯＥは、記憶情報レジスタ群ＳＤＲＢＫに一時記憶している情報を、内部入出力線ＩＮＩＯに選択的に出力するために用いられる。以下に、動作の詳細を説明する。

まず、先頭アドレスの受信を終了して、第二のコマンド信号ＰＧＬ２が入力されると、８周期のグローバル読出し起動信号ＧＲＥＵ、ＧＲＥＬと８つの内部ロウ・アドレスＩＸｍ０〜ＩＸｍ７、記憶情報入力起動信号ＲＩＥ０〜ＲＩＥ７が夫々順に発生される。また、上記期間の間、読出し起動信号ＲＥがロウ・レベルに活性化される。

さて、第一の内部ロウ・アドレスＩＸｍ０が発行されると、各メモリ領域ＵＭＡＲ、ＬＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬが、内部ロウ・アドレスＩＸｍ０に応じたグローバルワード線ＧＷＬｍ０を選択する。すると、小規模メモリプレーンＳＭＰ０〜ＳＭＰｘ（ｘ＝１２７）の各々でグローバルワード線ＧＷＬｍ０と交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるワードドライバＷＤ０が活性化される。この結果、メモリ領域ＵＭＡＲ内のワード線ＷＬｍ０上のメモリセル（例えばＭＣ００）から、記憶情報Ｄ０〜Ｄ１２７が読み出される。同様に、メモリ領域ＬＭＡＲ内のワード線ＷＬｍ０上のメモリセル（例えばＭＣ００）から、記憶情報Ｄ１２８〜Ｄ２５５が読み出される。

次に、第二の内部ロウ・アドレスＩＸｍ１が発行されると、各メモリ領域ＵＭＡＲ、ＬＭＡＲ内のメモリ領域制御回路ＭＡＲＣＴＬが、内部ロウ・アドレスＩＸｍ１に応じたグローバルワード線ＧＷＬｍ１を選択する。すると、小規模メモリプレーンＳＭＰ０〜ＳＭＰｘ（ｘ＝１２７）の各々でグローバルワード線ＧＷＬｍ１と交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるワードドライバＷＤ１が活性化される。この結果、メモリ領域ＵＭＡＲ内のワード線ＷＬｍ１上のメモリセル（例えばＭＣ１０）から、記憶情報Ｄ２５６〜Ｄ３８３が読み出される。同様に、メモリ領域ＬＭＡＲ内のワード線ＷＬｍ０上のメモリセル（例えばＭＣ１０）から、記憶情報Ｄ３８４〜Ｄ５１２が読み出される。

以下、同様に読出し動作が続けられる。最後に、第８の内部ロウ・アドレスＩＸｍ７に応じて各メモリ領域ＵＭＡＲ、ＬＭＡＲ内のグローバルワード線ＧＷＬｍ７が選択されて、記憶情報Ｄ１７９２〜Ｄ１９１９がメモリ領域ＵＭＡＲから、記憶情報Ｄ１９２０〜Ｄ２０４７がメモリ領域ＬＭＡＲから夫々読み出される。

この後、始めの１２８バイトの記憶情報を出力するための内部カラム・アドレスＩＹ０Ｕ〜ＩＹ１２７Ｕと、１２８周期のグローバル・記憶情報レジスタ起動信号ＧＲＯＥＵが夫々発生される。すると、上部メモリ領域ＵＭＡＲにおいて、グローバル・記憶情報レジスタ起動信号ＧＲＯＥＵに同期した記憶情報出力起動信号ＲＯＥが発生される。これら内部カラム・アドレスＩＹ０Ｕ〜ＩＹ１２７Ｕと記憶情報出力起動信号ＲＯＥに同期して、記憶情報Ｄ０〜Ｄ１２７が上部メモリ領域ＵＭＡＲ内の記憶情報レジスタ群ＳＤＢＫにおける小規模記憶情報レジスタ群ＳＤＲ０のｚバイト・レジスタＺＢＲ０〜ＺＢＲ１２７から順に出力される。

同図では省略されているが、同様に、記憶情報Ｄ１２８〜Ｄ２５５を出力するための内部カラム・アドレスＩＹ０Ｌ〜ＩＹ１２７Ｌと、１２８周期のグローバル・記憶情報レジスタ起動信号ＧＲＯＥＬが夫々発生される。すると、下部メモリ領域ＬＭＡＲにおいて、グローバル・記憶情報レジスタ起動信号ＧＲＯＥＬに同期した記憶情報入力起動信号ＲＯＥが発生される。これら内部カラム・アドレスＩＹ０Ｌ〜ＩＹ１２７Ｌと記憶情報出力起動信号ＲＯＥに同期して、記憶情報Ｄ１２８〜Ｄ２５５が下部メモリ領域ＬＭＡＲ内の記憶情報レジスタ群ＳＤＢＫにおける小規模記憶情報レジスタ群ＳＤＲ０のｚバイト・レジスタＺＢＲ０〜ＺＢＲ１２７から順に出力される。以下、同様に記憶情報をメモリ領域ＵＭＡＲ、ＬＭＡＲから交互に１２８バイトずつ内部入出力線ＩＮＩＯを介して外部入出力線ＥＸＩＯへ順に転送して、記憶情報の読出しを完了する。

《５１２バイト書換え動作》
図１１は、５１２バイト書換え動作の例を示している。図９に示した２キロ・バイト書換え動作との相違点は、コマンド対がＰＧＬ１、ＰＧＬ２からＰＧＳ１、ＰＧＳ２に変更になった点にある。コマンド対ＰＧＳ１、ＰＧＳ２が入力されることによって、外部入出力線ＥＸＩＯ（８ビット幅）から内部入出力線ＩＮＩＯ（８ビット幅）へ入力された５１２バイトの記憶情報Ｄ０〜Ｄ５１１は、１２８バイト単位に分割されて、メモリ領域ＵＭＡＲ、ＬＭＡＲへ交互に転送される。これらの記憶情報は、例えば図１２に示すように、記憶情報レジスタＳＤＲＢＫ内の小規模記憶情報レジスタ群ＳＤＲ０、ＳＤＲ１に順に一時記憶される。同図に示されているように、記憶情報の宛先は、内部カラム・アドレスＩＹ０Ｕ〜ＩＹ２５５Ｕ、ＩＹ０Ｌ〜ＩＹ２５５Ｌによって決まる。

メモリ領域ＵＭＡＲ、ＬＭＡＲの記憶情報レジスタＳＤＲＢＫに入力された記憶情報は、図１３に示すように二本のグローバルワード線が順々に選択されることによって、２５６バイトずつメモリプレーンＭＰへ書込まれる。同図では、２周期のグローバル書換え起動信号ＧＷＥＵ、ＧＷＥＬと２つの内部ロウ・アドレスＩＸｍ０〜ＩＸｍ１、記憶情報出力起動信号ＷＯＥ０〜ＷＯＥ１を用いて書換え動作が行われる例が示されている。この場合、第一の内部ロウ・アドレスＩＸｍ０と第二の内部ロウ・アドレスＩＸｍ１に対応するグローバルワード線ＧＷＬｍ０〜ＧＷＬｍ１が選択されることによって、グローバルワード線ＧＷＬｍ０〜ＧＷＬｍ１に対応するワード線ＷＬ０〜ＷＬ１上のメモリセル（例えばＭＣ００、ＭＣ１０）に、記憶情報Ｄ０〜Ｄ５１１が書込まれる。以上のとおり５１２バイト書換えモードでは５１２キロ・バイトのデータを１２８バイトずつ４個に分割してＵＭＤＲ、ＬＭＤＲに対し、それぞれ２回書換え動作を行う。このため、メモリプレーンＭＰに対する内部アドレスを２回生成する。また小規模レジスタ群を１２８バイト毎に２本（両方で４本）準備している。即ち、２キロ・バイト書換えモードに対し、一回の書込み単位は同じとし、内部アドレスの発生回数を少なくすることで少ないデータ量の書換えを実現する。また、小規模記憶情報レジスタ群は、２キロ・バイト書換えモードで使用したレジスタ群の一部を使用することで回路面積の低減を図っている。なお、図１１において、記憶情報Ｄ０の入力開始から書換え動作終了までに要する時間を、５１２バイト書換え動作時間ＴＰＧＳで表すことにする。また、スタートカラムアドレス及びスタートロウアドレスが入力されるアドレス入力時間ＴＷＡＳと、レディー／ビジー信号ＲＢＢがロウ・レベルに駆動されるビジー時間ＴＷＢＳと、記憶情報が小規模記憶情報レジスタ群に格納されるデータ格納時間ＴＷＲＳとを含む時間をアクセスサイクル時間ＴＷＣＳとする。５１２バイト書換え動作時間ＴＰＧＳの大半は、データ格納時間ＴＷＲＳとビジー時間ＴＷＢＳである。ここで，５１２バイトモードのアクセスサイクル時間ＴＷＣＳと図６に示した２キロ・バイトモードのアクセスサイクル時間ＴＷＣＬとを比較したとき、アドレス入力時間ＴＷＡＬとＴＷＡＳは同一である。しかし、５１２バイトモードのデータ格納時間ＴＷＲＳ及びビジー時間ＴＷＢＳ、書換え動作時間ＴＰＧＳは、２キロ・バイトモードのデータ格納時間ＴＷＲＬ及びビジー時間ＴＷＢＬ、書換え動作時間ＴＰＧＬより短い。これは、５１２バイトモードの時の方が，入出力されるデータが少ないためである。したがって、５１２バイトモードの時のアクセスサイクル時間ＴＷＣＳを２キロ・バイトモードの時のアクセスサイクル時間ＴＷＣＬよりも短くすることが可能となる。

なお、２キロ・バイト書込み動作と同様にページ・サイズに対応して受信されるデータの全てが書換え駆動回路群ＳＷＢＫに記憶される前に、一部のデータを先行してセンスラッチに送ることもできる。また、センスラッチに送られたデータをメモリタイルに書込む際に１２８バイトを数分割し、タイミングをずらして書込むことで、各サブワードドライバに流れる電流の総和が大きくならないようにすることもできる。

《５１２バイト読み出し動作》
図１４は、読み出し動作の例を示している。図６に示した２キロ・バイト読出し動作との相違点は、コマンド対がＲＤＬ１、ＲＤＬ２からＲＤＳ１、ＲＤＳ２に変更になった点にある。コマンド対ＲＤＳ１、ＲＤＳ２が入力されることによって、５１２バイトの記憶情報Ｄ０〜Ｄ５１１が、メモリ領域ＵＭＡＲ、ＬＭＡＲから読み出される。

メモリ領域ＵＭＡＲ、ＬＭＡＲにおいては、図１５に示すように二本のグローバルワード線が順々に選択されることによって、１２８バイトの記憶情報が二回に分けて、メモリプレーンＭＰから記憶情報レジスタ群ＳＤＲＢＫ内の二つの小規模記憶情報レジスタ群へ読み出される。例えば、同図に示されているように、２周期のグローバル読出し起動信号ＧＲＥＵ、ＧＲＥＬと２つの内部ロウ・アドレスＩＸｍ０〜ＩＸｍ１、記憶情報入力起動信号ＲＩＥ０〜ＲＩＥ１が夫々順に発生される。この場合、第一の内部ロウ・アドレスＩＸｍ０と第二の内部ロウ・アドレスＩＸｍ１に対応するグローバルワード線ＧＷＬｍ０〜ＧＷＬｍ１が選択されることによって、グローバルワード線ＧＷＬｍ０〜ＧＷＬｍ１に対応するワード線ＷＬ０〜ＷＬ１上のメモリセル（例えばＭＣ００、ＭＣ１０）から、記憶情報Ｄ０〜Ｄ５１１が、小規模記憶情報レジスタ群ＳＤＲ０、ＳＤＲ１へ読み出される。そして、これらの記憶情報はメモリ領域ＵＭＡＲ、ＬＭＡＲから交互に１２８バイトずつ、外部入出力線ＥＸＩＯ（８ビット幅）へ転送される。なお、図１４において、読出し動作を開始してから記憶情報Ｄ５１１の出力を終了するまでに要する時間は、５１２バイト読出し動作時間ＴＲＤＳで表されている。また、スタートカラムアドレス及びスタートロウアドレスが入力されるアドレス入力時間ＴＲＡＳと、レディー／ビジー信号ＲＢＢがロウ・レベルに駆動されるビジー時間ＴＲＢＳと、記憶情報を小規模記憶情報レジスタ群から入出力バッファへ転送するのに要する時間ＴＲＲＳとを含む時間は、アクセスサイクル時間ＴＲＣＳで表されている。５１２バイト読出し動作時間ＴＲＤＳの大半は、ビジー時間ＴＲＢＳとデータ転送時間ＴＲＲＳである。５１２バイトモードのアドレス入力時間ＴＲＡＳは，図９に示した２キロ・バイトモードのアドレス入力時間ＴＲＡＬと同じである。しかし、５１２バイトモードのビジー時間ＴＲＢＳと記憶情報が転送される時間ＴＲＲＳは上記の構成と動作によって，２キロ・バイトモードのビジー時間ＴＲＢＬと記憶情報が転送される時間ＴＲＲＬよりも短くすることが可能となる。したがって、５１２バイトモードのときのアクセスサイクル時間ＴＲＣＳを２キロ・バイトモードのときのアクセスサイクル時間ＴＲＣＬよりも短くすることが可能となる。

以上の構成と動作により、下記の二つの効果が得られる。第一の効果は、図２に示したように記憶情報量に応じたコマンドを複数用いて、書込むデータ量の異なるモードをページサイズレジスタに設定し、当該ページサイズレジスタに設定されたモードに従って、メモリプレーンＭＰへ書込む記憶情報量を制御することにより、一回の入出力記憶情報を読み出し／書込みするアクセス期間内に、所望の処理を行うことができる。第二の効果は、図１に示した双方のメモリ領域において、図８、図１０、図１３、図１５に示すように同時に読書き動作を行うのに加えて、図７、図１０、図１２、図１５に示すように記憶情報を双方のメモリ領域に配置した記憶情報レジスタ群ＳＤＲＢＫへ交互に一時記憶することにより、特に小容量の記憶情報（本実施の形態の例では５１２バイト）の転送時間を削減できて、読書き動作時間を短縮することが可能となる。すなわち、ここで、５１２バイト書換え動作時間ＴＰＧＳ（図１１）を２キロ・バイト書換え動作時間ＴＰＳＬ（図６）よりも短く、５１２バイト読出し動作時間ＴＲＤＳ（図１４）を２キロ・バイト読出し動作時間ＴＲＤＬ（図９）よりも短くすることが可能となる。

なお、前述したアクセスサイクル時間はアドレス入力時間ＴＷＡＬと、データ格納時間ＴＷＲＬと、ビジー時間ＴＷＢＬとを含む時間と述べたが、本願でいうアクセスサイクル時間はこれに限定されるものではない。例えば、メモリプレーンに対して記憶情報を書込みまたは読み出しを示すコマンド（例えばＰＧＬ２やＲＤＳ２）が入力され、次の動作を示すコマンド（例えばＲＤＳ）が入力される間の時間もアクセスサイクル時間といえる。何れの定義であっても，選択するモードによって、メモリプレーンに書込んだり，メモリプレーンから読み出したりする時間を短くすることが可能である。

（実施の形態２）
本実施の形態では、従来のＮＡＮＤ型フラッシュメモリが適用されていた半導体記憶装置において、ＮＡＮＤ型フラッシュメモリを相変化メモリのようにブロック消去動作を必要としないメモリで置き換える場合に用いるアーキテクチャを説明する。本アーキテクチャの特徴は、従来のファームウェアで処理されるアプリケーションにおいて受信するであろうブロック消去コマンドに対する応答を実現するものである。以下、図１、図２、図１６に従って説明する。

本アーキテクチャの構造面での特徴は、図１に示すようにコマンド・レジスタ及び制御論理回路ＣＲＣＬ内に、ブロック消去レジスタ（Ｂｌｏｃｋ ｅｒａｓｅ ｒｅｇｉｓｔｅｒ）を設ける点にある。本レジスタには、図２に示すブロック消去コマンドＢＥ１、ＢＥ２を受信したことを示す情報が一時記憶される。これらのコマンドは図１６に示すように、第一のブロック消去コマンドＢＥ１、ロウ・アドレスＲＡ１〜ＲＡ３、第二のブロック消去コマンドＢＥ２の順に入力される。ブロック消去コマンドＢＥ１、ＢＥ２を受信後、一定期間だけ、レディー／ビジー信号ＲＢＢを送信する。この間、メモリプレーンＭＰにおけて、読書き動作は行われない。この一定期間は、２キロ・バイト書き換えモードや５１２バイト書き換えモードにおいて、レディー／ビジー信号が送信される時間より短くするのが望ましい。

以上の構成と動作によって、半導体記憶装置を司る中央演算装置（ＣＰＵ）は、相変化メモリにおけるブロック消去動作が直ちに完了したと認知して、後続のタスクを実行することができる。よって、半導体記憶装置の製造業者は従来のＮＡＮＤ型フラッシュメモリが適用されていた半導体記憶装置に用いられていたファームウェアを用いて、相変化メモリのようにブロック消去動作を必要としないメモリを適用したシステムを実現することができる。本半導体記憶装置のユーザーは、ＮＡＮＤ型フラッシュメモリで要していたブロック消去動作時間だけ、情報処理時間を短縮することができる。

（実施の形態３）
本実施の形態では、相変化メモリ容量がさらに大規模になった場合のチップ構成と動作について説明する。本チップ構成の特徴は、図１７に示すように四つのメモリ領域ＵＬＭＡＲ、ＵＲＭＡＲ、ＬＬＭＡＲ、ＬＲＭＡＲを有する点にある。本チップ動作の特徴は、四つのメモリ領域のうち二つのメモリ領域（同図の例では、メモリ領域ＵＬＭＡＲ、ＬＬＭＡＲ）を活性化して、読書き動作を行う点にある。

四つのメモリ領域ＵＬＭＡＲ、ＵＲＭＡＲ、ＬＬＭＡＲ、ＬＲＭＡＲは、図１に示したメモリ領域ＵＭＡＲ、ＬＭＡＲと同じ回路ブロック構成である。また、活性化されたメモリ領域対の動作は、実施の形態１及び実施の形態２で説明したものと同じである。このような構成により、大容量の相変化メモリにおいて、グローバルビット線の長さを抑制することができる。すなわち、グローバルビット線における配線抵抗と配線容量を抑制することにより、読書き動作における所要時間や動作電圧を抑制することが可能となる。

（実施の形態４）
本実施の形態では、実施の形態１で説明したメモリ領域における書換え動作の別の例を説明する。本動作シーケンスの特徴は、同時に読出すバイト数が同時に書換えるバイト数よりも多いようなベリファイ読出し動作を行う点にある。ベリファイ読出し動作の回数は、メモリセルの特性バラツキや、再書換え動作戦略に依存する。以下では、ベリファイ読出し動作を１０回行うものと仮定して、本実施の形態による動作を説明する。

図１８は、図１に示した相変化メモリの一方のメモリ領域における動作シーケンスを示している。１２８バイトの記憶情報Ｄ０〜Ｄ１２７の書換え動作における１サイクル目に注目すると、書換え動作は１６バイトずつ選択的に行われる。このような選択動作は、書換え起動信号ＷＥ０〜ＷＥ７に従って行われる。これらの書換え起動信号ＷＥ０〜ＷＥ７は、読書き制御信号ＲＷＳＩＧの構成要素であり、図５におけるセンスラッチ及び書換え駆動回路群ＳＷＢＫにおける小規模センスラッチ及び書換え駆動回路群ＳＷＭ０〜ＳＷＭｘ（ｘ＝１２７）に対応して設けられる。記憶情報Ｄ０〜Ｄ１２７の書換え動作の後、これら１２８バイト同時を読み出して、書換え動作が成功したか失敗したかの判定が行われる。

このような構成と動作により、次の三つの効果が得られる。第一に、ベリファイ読出し動作を適用することにより、メモリセルの特性バラツキが大きい場合の相変化メモリにおいて、書換え動作を確実に行うことが可能となる。第二に、同時に書換えるバイト数を抑制することにより、消費電流のピーク値を抑制することが可能となる。第三に、同時に書換えるバイト数よりも多いメモリセルを同時に読出すことにより、ベリファイ読出し時間の増加分を抑制することが可能となる。

（実施の形態５）
本実施の形態では，先の実施の形態１〜４で説明した相変化メモリのセルアレイを適用したメモリモジュールの構成例について，図１９を参照しながら説明する。本メモリモジュールＰＣＭＭＤＬは、相変化メモリＰＣＭ０〜ＰＣＭ３、外付けのランダム・アクセス・メモリＲＡＭ１、コントローラブロックＣＴＬＲＢＬＫで構成される。相変化メモリＰＣＭＣＰ０〜ＰＣＭＣＰ３の各々は，相変化メモリアレイＰＣＭＡと周辺回路ＰＥＲＩとで構成される。相変化メモリアレイＰＣＭＡは例えば，図１に示した回路構成である。周辺回路ＰＥＲＩは，記憶情報やアドレス，コマンドの授受を行う入出力回路や，アドレスのデコード回路，電源回路などを有する。

外付けのランダム・アクセス・メモリＲＡＭ１は、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）またはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）である。コントローラブロックＣＴＬＲＢＬＫは、マイクロ・プロセッサ・ユニットＭＰＵ、ランダム・アクセス・メモリＲＡＭ０、読出し専用メモリ（リード・オンリー・メモリ）ＲＯＭ、相変化メモリインタフェイスＰＣＭＩＦ、ホスト機器インタフェイスＨＯＳＴＩＦで構成される。ランダム・アクセス・メモリＲＡＭ０は、ＳＲＡＭまたはＤＲＡＭである。外付けのランダム・アクセス・メモリＲＡＭ１やランダム・アクセス・メモリＲＡＭ０は、相変化メモリＰＣＭＣＰ０〜ＰＣＭＣＰ３から読出した記憶情報や、相変化メモリＰＣＭＣＰ０〜ＰＣＭＣＰ３へ新たに書込む情報を一時保持する。Ｗｅａｒ ｌｅｖｅｌｉｎｇや誤り訂正などのプログラムは、読出し専用メモリＲＯＭに記憶されている。マイクロ・プロセッサ・ユニットＭＰＵは、このプログラムを読み出して、Ｗｅａｒ ｌｅｖｅｌｉｎｇを実行する。コントローラＣＴＬＲの各ユニットは、相変化メモリインタフェイスＰＣＭＩＦから相変化メモリ信号群ＰＣＭＳＩＧを介して相変化メモリＰＣＭＣＰ０〜ＰＣＭＣＰ３と接続される。また、ＲＡＭ信号群ＲＡＭＳＩＧを介して外付けのランダム・アクセス・メモリＲＡＭ１と接続される。さらに、ホスト機器インタフェイスＨＯＳＴＩＦからホスト機器信号群ＨＯＳＴＳＩＧを介してホスト機器ＨＯＳＴと接続される。コントローラブロックＣＴＬＲＢＬＫはホスト機器ＨＯＳＴから転送された命令に基づいて，図２に示したコマンドを発行して相変化メモリインタフェイスＰＣＭＩＦに出力したり，相変化メモリＰＣＭＣＰ０〜ＰＣＭＣＰ３へのデータ転送のタイミング調整を行ったりする。

以上のような構成と機能により，大容量かつ高信頼のメモリモジュールを実現することができる。また、ホスト機器ＨＯＳＴから送られてくるコマンドやデータはコントローラブロックＣＴＬＲＢＬＫを介して相変化メモリＰＣＭＣＰ０〜ＰＣＭＣＰ３に入力されるので、ホスト機器ＨＯＳＴからは直接的に図２に示したコマンドを送信する必要がない。コントローラブロックＣＴＬＲＢＬＫはホスト機器ＨＯＳＴから送られてきたコマンドやデータから判断し、図２に示したコマンドを相変化メモリＰＣＭＣＰ０〜ＰＣＭＣＰ３に送信することもできる。また、コントローラブロックＣＴＬＲＢＬＫは、ホスト機器ＨＯＳＴから送られてくるコマンドに応じて図２に示したコマンドを生成し、相変化メモリＰＣＭＣＰ０〜ＰＣＭＣＰ３に送信する。また、コントローラブロックＣＴＬＲＢＬＫは、図６や図９、図１１、図１４に示したタイミングチャートを満足するようにタイミング調整して、データの授受を行う。これにより、ホスト機器ＨＯＳＴ側は従来の記憶装置から利用されていたコマンドを使用することができる。よって、記憶装置の入出力インタフェイスの互換性が維持されることにより、本発明による半導体装置の実装コストを抑制することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、これまでは、入力されたコマンド信号に応じて読書き動作時間、すなわちページ・サイズが制御される構成と動作を説明してきたが、動作時間を制御する手段はコマンド信号に限定されない。例えば、ボンディング・オプションによってページ・サイズの異なる相変化メモリチップを製造することが可能である。しかし、このようなチップは、ページ・サイズが固定されるので、適用シーンが限られてしまう虞がある。よって、ユーザーの利便性を向上するには、出荷後にページ・サイズを変更できるようなチップ構成とすべきであり、実施の形態１で説明したように、コマンド信号に応じてページ・サイズを変更できるようにするのが望ましい。

図８では、記憶情報レジスタ群ＳＤＲＢＫに一時記憶した情報を、複数のグローバルワード線を順に活性化しながら、異なるワード線上のメモリセルに書込む動作を説明した。しかし、書換え先は異なるワード線上のメモリセルに限らず、同一ワード線上で、異なるビット線との交点にあるメモリ・セルであっても良い。このような動作は、ビット線選択回路ＭＵＸを用いて、複数のビット線を順に選択することにより実現される。また、同じワード線を選択して書込む場合でも、異なるメモリタイルに順に書込む方法もある。例えばグローバルワード線ＧＷＬ００を選択した後、次には異なるメモリタイルのグローバルワード線ＧＷＬ１０を選択する。これによりメモリセル内の発熱がさらに分散されて、隣接セルにおける熱ディスターブを緩和することができるようになる。

また、図１７では、四つのメモリ領域を有する相変化メモリ構成を説明したが、メモリ領域の数は特に制限されない。例えば、グローバルビット線の長さやグローバルワード線の流さを短くして大容量相変化メモリを高速化するために、メモリタイル数を適宜調整して、八つのメモリ領域を有するチップ構成とすることもできる。さらに、図１７では、四つのメモリ領域にメモリ領域制御回路ＭＡＲＣＴＬを夫々配置する構成としたが、例えば、隣接するメモリ領域ＵＬＭＡＲ、ＵＲＭＡＲが一つのメモリ領域制御回路を共有する構成としても良い。このような構成とすることにより、回路ブロック点数を削減できて、チップ面積を抑制することができる。

なお、本発明は、単体メモリチップに限らず、オンチップ・メモリに適用することも可能である。また、本発明の概念は、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提にしていた。しかし、記憶素子の材料は限定されず、相変化メモリに限らず、磁気抵抗ランダム・アクセス・メモリや抵抗性メモリなど、ブロック消去動作を必要としない様々な半導体メモリに適用することも可能である。

ＰＣＭＣＰ、ＰＣＭＣＰ０〜ＰＣＭＣＰ３ 相変化メモリ
ＩＯＢＦ 入出力バッファ
ＥＸＩＯ 外部入出力線
ＩＮＩＯ 内部入出力線
ＵＭＡＲ、ＬＭＡＲ、ＵＬＭＡＲ、ＵＲＭＡＲ、ＬＬＭＡＲ、ＬＲＭＡＲ メモリ領域
ＭＰ メモリプレーン
ＳＭＰ０〜ＳＭＰｘ 小規模メモリプレーン
ＳＷＢＫ センスラッチ及び書換え駆動回路群
ＳＷＭ０〜ＳＷＭｘ 小規模センスラッチ及び書換え駆動回路群
ＭＡＲＣＴＬ メモリ領域制御回路
ＭＧＢＬ グローバルビット線群
ＭＧＢＬ０〜ＭＧＢＬｘ 小規模グローバルビット線群
ＳＤＲＢＫ 記憶情報レジスタ群
ＳＤＲ０〜ＳＤＲｙ 小規模記憶情報レジスタ群
ＺＢＲ０〜ＺＢＲｘ ｚバイト・レジスタ
ＭＡＲＣＴＬ メモリ領域制御回路
ＣＰＣＴＬ チップ制御回路
ＩＮＡＤＤ 内部アドレス
ＩＸ、ＩＸｍ０〜ＩＸｍ７ 内部ロウ・アドレス
ＩＹ、ＩＹ０Ｕ〜ＩＹ１０２３Ｕ、ＩＹ０Ｌ〜ＩＹ１０２３Ｌ 内部カラム・アドレス
ＲＷＳＩＧ 読書き制御信号
ＧＷＩＥＵ、ＧＷＩＥＬ グローバル・記憶情報レジスタ起動信号
ＧＷＥＵ、ＧＷＥＬ グローバル書換え起動信号
ＧＲＯＥＵ、ＧＲＯＥＬ グローバル・記憶情報レジスタ起動信号
ＧＲＥＵ、ＧＲＥＬ グローバル読出し起動信号
ＭＧＷＬ グローバルワード線群
ＭＧＷＬ０〜ＭＧＷＬｍ 小規模グローバルワード線群
ＭＲＷＥＳＩＧ 読書き起動信号群
ＲＥ 読出し起動信号
ＷＥ、ＷＥ０〜ＷＥ７ 書換え起動信号
ＭＤＲＥＳＩＧ 記憶情報レジスタ起動信号群
ＷＩＥ 記憶情報入力起動信号
ＷＯＥ 記憶情報出力起動信号
ＲＩＥ 記憶情報入力起動信号
ＲＯＥ 記憶情報出力起動信号
ＣＰＣＴＬ チップ制御回路
ＡＤＤＣＴＬ アドレス制御回路
ＣＲＣＬ コマンド・レジスタ及び制御論理回路
ＶＲＧＴ 電圧発生回路
ＡＤＥＣ アドレス・デコーダ
ＡＲＥＧ 先頭アドレス・レジスタ
ＡＧＥＧ アドレス発生回路
ＰＧＬ１、ＰＧＬ２、ＰＧＳ１、ＰＧＳ２、ＲＤＬ１、ＲＤＬ２、ＲＤＳ コマンド信号
ＭＤＬ データ線群
ＭＤＬ０〜ＭＤＬｘ 小規模データ線群
ＭＴ００〜ＭＴｍｎ メモリタイル
ＭＣ００〜ＭＣｊｋ メモリセル
ＭＵＸ ビット線選択回路
ＷＤ０〜ＷＤｊ ワードドライバ
ＳＬ０〜ＳＬｎ センスラッチ
ＷＤＣ０〜ＷＤＣｎ 書換え駆動回路
ＣＬＥ コマンド・ラッチ起動信号
ＣＥＢ チップ起動信号
ＡＬＥ アドレス・ラッチ起動信号
ＷＥＢ ライト起動信号
ＣＡ１、ＣＡ２ 先頭カラム・アドレス
ＲＡ１、ＲＡ２、ＲＡ３ 先頭ロウ・アドレス
Ｄ０〜Ｄ２０４７ 記憶情報
ＲＢＢ レディー／ビジー信号
ＲＥＢ 読出し起動信号
ＴＷＡＬ、ＴＷＡＳ 書込みアドレス入力時間
ＴＲＡＬ、ＴＲＡＳ 読み出しアドレス入力時間
ＴＷＲＬ、ＴＷＲＳ 書込みデータ格納時間
ＴＲＲＬ、ＴＲＲＳ 読み出しデータ格納時間
ＴＷＢＬ、ＴＷＢＳ 書込みビジー時間
ＴＲＢＬ、ＴＲＢＳ 読み出しビジー時間
ＴＷＣＬ、ＴＷＣＳ 書込みアクセスサイクル時間
ＴＲＣＬ、ＴＲＣＳ 読み出しアクセスサイクル時間
ＴＰＧＬ、ＴＰＧＳ 書換え動作時間
ＴＲＤＬ、ＴＲＤＳ 読み出し動作時間
ＰＣＭＭＤＬ メモリモジュール
ＲＡＭ０ ランダム・アクセス・メモリ
ＲＡＭ１ 外付けのランダム・アクセス・メモリ
ＣＴＬＲＢＬＫ コントローラブロック
ＰＣＭＡ 相変化メモリアレイ
ＰＥＲＩ 周辺回路
ＭＰＵ マイクロ・プロセッサ・ユニット
ＲＯＭ 読出し専用メモリ（リード・オンリー・メモリ）
ＰＣＭＩＦ 相変化メモリインタフェイス
ＨＯＳＴＩＦ ホスト機器インタフェイス
ＰＣＭＩＦ 相変化メモリインタフェイス
ＰＣＭＳＩＧ 相変化メモリ信号群
ＲＡＭＳＩＧ ＲＡＭ信号群
ＨＯＳＴＳＩＧ ホスト機器信号群
ＨＯＳＴ ホスト機器

Claims (20)

1. 複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記複数のビット線と前記複数のワード線との所定の交点に配置された複数のメモリセルとを有するメモリプレーンと、
   前記メモリプレーンに対する動作を設定する動作設定コマンドと、前記複数のメモリセルに記憶されるデータと、前記データに対応するアドレスとが入力される入力バッファと、
   前記入力バッファに入力された前記アドレスに従って、前記メモリプレーンへの前記データの書込みを制御するメモリ領域制御回路と、
   前記入力バッファに入力された前記動作設定コマンドに従って、第１の書換えモード又は第２の書換えモードが設定されるページサイズレジスタと、を有し、
   前記メモリプレーンは、第１情報記憶領域と第２情報記憶領域とを含み、
   前記ページサイズレジスタが前記第１の書換えモードに設定された場合において前記動作設定コマンドが入力されたのち前記メモリプレーンへの書換え動作が終了し次の動作設定コマンドが入力されるまでの第１アクセスサイクル時間は、前記ページサイズレジスタが前記第２の書換えモードに設定された場合において前記動作設定コマンドが入力されたのち前記メモリプレーンへの書換え動作が終了し次の動作設定コマンドが入力されるまでの第２アクセスサイクル時間より短く、
   前記メモリ領域制御回路は、前記ページサイズレジスタが前記第１の書換えモードに設定され、前記入力バッファに前記第１情報記憶領域を示すアドレスが入力された場合には、前記第１情報記憶領域に前記データを書込み、前記ページサイズレジスタが前記第２の書換えモードに設定され、前記入力バッファに前記第１情報記憶領域を示すアドレスが入力された場合には、前記第１情報記憶領域及び前記第２情報記憶領域に前記データを書込むことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置は、さらにレディー／ビジー信号線を有し、
   前記メモリ領域制御回路は、前記ページサイズレジスタが前記第１の書換えモードに設定され、前記入力バッファに前記第１情報記憶領域を示すアドレスが入力された場合には、第１のビジー時間、前記レディー／ビジー信号線が活性化し、
   前記ページサイズレジスタが前記第２の書換えモードに設定され、前記入力バッファに前記第１情報記憶領域を示すアドレスが入力された場合には、第２のビジー時間、前記レディー／ビジー信号線が活性化され、
   前記第１のビジー時間は前記第２のビジー時間よりも短いことを特徴とする半導体装置。
3. 請求項２に記載の半導体装置は、さらに、前記入力バッファにブロック消去コマンドが入力された際に、ブロック消去モードが設定されるブロック消去レジスタを有し、
   前記メモリ領域制御回路は、前記ブロック消去レジスタが前記ブロック消去モードに設定された場合には、前記第１のビジー時間より短い第３のビジー時間、前記レディー／ビジー信号線が活性化することを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記メモリプレーンはさらに、前記複数のワード線が延在する第１方向及び前記第１方向と交差する第２方向にアレイ状に配置された複数のメモリタイル領域と、前記第１方向に延在する複数のグローバルワード線と、前記第２方向に延在する複数のグローバルビット線とを有し、
   前記複数のメモリタイル領域のそれぞれは、前記複数のワード線のうち所定数のワード線と、前記複数のビット線のうち所定数のビット線と、前記所定数のワード線のそれぞれに接続される複数のワードドライバと、前記所定数のビット線に接続されるビット線選択回路とを有し、
   前記複数のグローバルワード線のそれぞれは、前記第１方向に並ぶ複数のメモリタイル領域に含まれる複数のワードドライバに共通に接続され、
   前記複数のグローバルビット線のそれぞれは、前記第２方向に並ぶ複数のメモリタイル領域に含まれる複数のビット線選択回路に共通に接続され、
   第１書込み期間において、前記複数のグローバルワード線の１つが選択され、かつ、前記ビット線選択回路が接続される前記所定数のビット線のうち１つを選択することにより、１つの前記メモリタイル領域内において、１つのメモリセルに対して書込みを行うことを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１書込み期間において、前記選択されたグローバルワード線に対応する複数のメモリタイル領域に含まれる複数のビット線選択回路は、並列に前記所定数のビット線のうち一つを選択することを特徴とする半導体装置。
6. 請求項４に記載の半導体装置において、
   前記第１方向に並ぶ複数のメモリタイル領域は、第１及び第２のメモリタイル領域群を含む複数のメモリタイル領域群に分けられ、
   前記第１書込み期間において、前記第１のメモリタイル領域群に含まれるメモリセルにデータを書込んだ後に、前記第２のメモリタイル領域群に含まれるメモリセルにデータを書込むことを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１及び前記第２のメモリタイル領域群にデータを書込んだ後、前記第１のメモリタイル領域群及び第２のメモリタイル領域群から並行してデータを読み出し、ベリファイ動作を行うことを特徴とする半導体装置。
8. 請求項１に記載の半導体装置において、前記メモリプレーンを２つ以上有し、
   前記入力バッファに入力されたデータは、前記メモリプレーンの個数と同じ個数に分割され、前記２つ以上のメモリプレーンは、並列して書込み動作を行うことを特徴とする半導体装置。
9. 請求項６に記載の半導体装置において、
   前記入力バッファに入力されたデータは、前記第１書込み期間にて前記複数のメモリタイル領域に書込まれるビット数単位に分割され、前記複数のメモリタイル領域に書込まれるビット数単位ごとに順に２つ以上あるメモリプレーンに対して転送されることを特徴とする半導体装置。
10. 請求項１に記載の半導体装置において、
    前記メモリ領域制御回路は、前記ページサイズレジスタに設定された書換えモードにより、前記複数のワード線を選択するための内部アドレスを生成する回数を制御することを特徴とする半導体装置。
11. 複数の第１グローバルビット線と、前記複数の第１グローバルビット線のそれぞれに対し接続される複数の第１ビット線選択回路と、前記複数の第１ビット線選択回路のそれぞれに接続される複数の第１ビット線と、前記複数の第１ビット線と交差する複数の第１ワード線と、前記複数の第１ビット線と前記複数の第１ワード線の所望の交点に配置された複数の第１メモリセルとを有する第１メモリプレーンと、
    前記複数の第１グローバルビット線に接続される複数の第１書込み駆動回路と、
    前記第１メモリプレーンに対する書換えモードを示す書換えコマンドと、前記複数の第１メモリセルに記憶されるデータとが入力される入力バッファと、
    前記複数の第１書込み駆動回路に接続され、前記入力バッファに入力されたデータを一時保持する第１の小規模記憶情報レジスタ群及び第２の小規模記憶情報レジスタ群を含む第１の記憶情報レジスタ群と、
    前記書換えコマンドに従って、第１の書換えモード又は第２の書換えモードが設定されるページサイズレジスタとを具備し、
    前記ページサイズレジスタが前記第１の書換えモードに設定された場合に前記第１の記憶情報レジスタ群に保持されるデータ量は、前記ページサイズレジスタが前記第２の書換えモードに設定された場合に前記第１の記憶情報レジスタ群に保持されるデータ量より小さく、
    前記ページサイズレジスタが前記第１の書換えモードに設定された場合に、前記入力バッファに入力されたデータは、前記第１の小規模記憶情報レジスタ群に格納され、前記第１の小規模記憶情報レジスタ群から前記複数の第１書込み駆動回路に転送され、
    前記ページサイズレジスタが前記第２の書換えモードに設定された場合に、前記入力バッファに入力されたデータは、前記第１の小規模記憶情報レジスタ群及び前記第２の小規模記憶情報レジスタ群に格納され、前記第１の小規模記憶情報レジスタ群から前記複数の第１書込み駆動回路に転送された後、前記第２の小規模記憶情報レジスタ群から前記複数の第１書込み駆動回路に転送されることを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記第１メモリプレーンはさらに、前記複数の第１ワード線に接続される複数の第１ワードドライバと、前記複数の第１ワードドライバに接続される複数の第１グローバルワード線とを有し、
    前記複数の第１ワードドライバは、前記複数の第１ビット線選択回路のそれぞれに対応して、複数の第１ワードドライバ群に分割され、
    前記第１メモリプレーンは、前記複数の第１ビット線選択回路の一つと前記複数の第１ワードドライバ群の一つとで区切られる複数の第１メモリタイル領域をさらに有し、
    前記複数の第１グローバルワード線のそれぞれは、前記複数の第１ワード線が伸びる第１方向に配置される複数の第１メモリタイル領域に含まれる複数の第１ワードドライバに共通に接続され、
    前記複数の第１グローバルビット線のそれぞれは、前記第１方向と交差する第２方向に並ぶ複数の第１メモリタイル領域に含まれる複数の第１ビット線選択回路に共通に接続され、
    第１書込み期間において、前記複数の第１グローバルワード線の１つが選択され、かつ、前記第１ビット線選択回路が接続される所定数の第１ビット線のうち１つを選択することにより、１つの前記第１メモリタイル領域内において、１つのメモリセルに対して書込みを行うことを特徴とする半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記第１書込み期間において、前記第１または第２の小規模記憶情報レジスタ群の一方から前記複数の第１書込み駆動回路に対し、並列に保持しているデータを転送し、
    前記複数の第１書込み駆動回路は、前記転送されたデータに従って、前記複数の第１ビット線選択回路を並列に駆動し、
    前記第１方向に並ぶ複数の第１メモリタイル領域に含まれる複数の第１ビット線選択回路は、並列に対応する前記所定数の第１ビット線のうち一つを選択することを特徴とする半導体装置。
14. 請求項１２に記載の半導体装置において、
    前記複数の第１書込み駆動回路は、第１及び第２書込み駆動回路群を含む複数の書込み駆動回路群に分けられ、
    前記第１書込み期間において、前記第１の書込み駆動回路群に対応するメモリセルに書込んだ後に、前記第２の書込み駆動回路群に対応するメモリセルにデータを書込むことを特徴とする半導体装置。
15. 請求項１４に記載の半導体装置において、
    前記第１方向に並ぶ複数の第１メモリタイル領域は、第１及び第２のメモリタイル領域群を含む複数のメモリタイル領域群に分けられ、
    前記第１及び前記第２のメモリタイル領域群にデータを書込んだ後、前記第１のメモリタイル領域群及び第２のメモリタイル領域群から並行してデータを読み出し、ベリファイ動作を行う半導体装置。
16. 請求項１２に記載の半導体装置において、
    複数の第２グローバルビット線と、前記複数の第２グローバルビット線のそれぞれに対し接続される複数の第２ビット線選択回路と、前記複数の第２ビット線選択回路のそれぞれに接続される複数の第２ビット線と、前記複数の第２ビット線と交差する複数の第２ワード線と、前記複数の第２ビット線と前記複数の第２ワード線の所望の交点に配置された複数の第２メモリセルとを有する第２メモリプレーンと、
    前記複数の第２グローバルビット線に接続される複数の第２書込み駆動回路と、
    前記複数の第２書込み駆動回路に接続され、前記入力バッファに入力されたデータを一時保持する第３の小規模記憶情報レジスタ群及び第４の小規模記憶情報レジスタ群を含む第２の記憶情報レジスタ群と、を更に具備し、
    前記第１の書換えモードにおいて、前記入力バッファから入力されたデータは、前記第１の小規模記憶情報レジスタ群及び前記第３の小規模記憶情報レジスタ群に格納されると共に、前記第１メモリプレーンと前記第２メモリプレーンへのデータの書込みは並列して行なわれ、
    前記第２の書換えモードにおいて、前記入力バッファから入力されたデータは、前記第１ないし第４の小規模記憶情報レジスタ群に格納されると共に、前記第１および第３の小規模記憶情報レジスタ群に格納されたデータは、前記第１メモリプレーンと前記第２メモリプレーンへ並列して書込まれ、前記第２及び第４の小規模記憶情報レジスタ群に格納されたデータは、前記第１メモリプレーンと前記第２メモリプレーンへ並列して書込まれることを特徴とする半導体装置。
17. 請求項１６に記載の半導体装置において、
    前記並列して読書き動作を行うとき、前記入力バッファに入力されたデータは、前記第１書込み期間にて前記複数の第１メモリタイル領域に書込まれるビット数単位に分割され、２つ以上あるメモリプレーンに対し所定の順序で転送されることを特徴とする半導体装置。
18. 請求項１１に記載の半導体装置において、
    前記第１及び第２の小規模記憶情報レジスタ群のそれぞれのビット数と前記複数の第１書込み駆動回路とが同数であり、
    前記第１の小規模記憶情報レジスタ群の夫々のビットは、前記複数の第１書込み駆動回路のうちの一つに接続され、
    前記第２の小規模記憶情報レジスタ群の夫々のビットは、前記複数の第１書込み駆動回路のうちの一つに接続されることを特徴とする半導体装置。
19. 請求項１１に記載の半導体装置において、
    さらに、前記ページサイズレジスタに設定された書換えモードにより、前記複数の第１ワード線を選択するための内部アドレスを生成する回数を制御するメモリ領域制御回路を有することを特徴とする半導体装置。
20. データを記憶するメモリチップと、前記メモリチップと外部入出力部との間のデータ転送を制御する周辺回路と、を有し、
    前記メモリチップは、
    複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記複数のビット線と前記複数のワード線との所定の交点に配置された複数のメモリセルとを有するメモリプレーンと、
    前記メモリプレーンに対する書換えモードを示す動作設定コマンドと、前記複数のメモリセルに記憶されるデータと、前記データに対応するアドレスとが入力される入力バッファと、
    前記入力バッファに入力された前記アドレスに従って、前記メモリプレーンへの前記データの書込みを制御するメモリ領域制御回路と、
    前記入力バッファに入力された前記動作設定コマンドに従って、第１の書換えモード又は第２の書換えモードが設定されるページサイズレジスタと、を有し、
    前記メモリプレーンは、第１情報記憶領域と第２情報記憶領域とを含み、
    前記周辺回路は、前記外部入出力部から送られてくる記憶情報のデータサイズに応じた前記動作設定コマンドを前記ページサイズレジスタに対して発行し、前記ページサイズレジスタを前記第１の書換えモードに設定した場合において次の動作設定コマンドが入力されるまでの第１アクセスサイクル時間よりも、前記ページサイズレジスタを前記第２の書換えモードに設定した場合において次の動作設定コマンドが入力されるまでの第２アクセスサイクル時間を短くし、
    前記周辺回路が前記ページサイズレジスタを前記第１の書換えモードに設定し前記入力バッファに前記第１情報記憶領域を示すアドレスが入力された場合には、前記メモリ領域制御回路は前記第１情報記憶領域に前記データを書込み、前記周辺回路が前記ページサイズレジスタを前記第２の書換えモードに設定し前記入力バッファに前記第１情報記憶領域を示すアドレスが入力された場合には、前記メモリ領域制御回路は前記第１情報記憶領域及び前記第２情報記憶領域に前記データを書込むことを特徴とするメモリモジュール。

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