JP5416079B2 - 半導体記憶装置、およびメモリモジュール - Google Patents
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Description
図1は、本発明の実施の形態1における相変化メモリチップの要部回路の構成の一例を示すブロック図、図2は、図1の相変化メモリチップにおける上部メモリ領域の要部回路の構成の一例を示すブロック図、図3は、図2の上部メモリ領域における要部回路を繋ぐ配線構成の一例を示すブロック図、図4は、図3の上部メモリ領域おける要部回路の具体的な構成の一例を示す説明図、図5は、図3の上部メモリ領域おけるメモリセルの構成の一例を示す説明図、図6は、図1の相変化メモリチップにおける2キロ・バイト書き換え動作の一例を示すタイミングチャート、図7は、図6の書き換え動作における記憶情報の受信動作シーケンスの一例を示すタイミングチャート、図8は、図7の書き換え動作におけるメモリプレーンへの書き換え動作シーケンスの一例を示すタイミングチャート、図9は、図8の書き換え動作シーケンスにおける書き換え動作とベリファイ読み出し動作の位相関係の一例を示すタイミングチャート、図10は、図8の書き換え動作シーケンスにおける上部メモリ領域の詳細動作の一例を示すタイミングチャート、図11は、図8の書き換え動作シーケンスにおける下部メモリ領域の詳細動作の一例を示すタイミングチャートである。
本発明の第1の概要は、第1、および第2のメモリ領域(上部メモリ領域UMAR、下部メモリ領域LMAR)を有し、前記第1のメモリ領域は、複数のメモリセルが、行列状に配置された第1、および第2のメモリプレーン(小規模メモリプレーンUSMP0、小規模メモリプレーンUSMP1)と、前記第1、および前記第2のメモリプレーンに情報を、書き込み/読み出しする第1、および第2のセンスラッチ及び書き換え駆動回路群(センスラッチ及び書き換え駆動回路群USWM0,USWM1)と、入力された内部アドレス(内部アドレスINADD)、および読み書き制御信号(読み書き制御信号RWSIG)に応じて、前記第1のセンスラッチ及び書き換え駆動回路群に出力する第1の書き換え起動信号、前記第2のセンスラッチ及び書き換え駆動回路群に出力する第2の書き換え起動信号(書き換え起動信号WE0U、WE1U)、および前記第1、および前記第2のセンスラッチ及び書き換え駆動回路群に出力する第1の読み出し起動信号(読み出し起動信号REU)をそれぞれ生成する第1のメモリ領域制御回路(メモリ領域制御回路UMARCTL)とを有している。
図1は、本実施の形態における相変化メモリチップPCMCPの要部回路ブロックの構成の例を示している。図1における相変化メモリチップPCMCPは大別すると、入出力バッファIOBF、データの書き込み/読み出し動作などを行う2つのメモリ領域(上部メモリ領域UMAR、下部メモリ領域LMAR)、およびチップ制御回路CPCTLによって構成される。
次に、図2〜図4に従って、図1に示したメモリ領域の構成を詳細に説明する。
図6は、2キロ・バイト書き換え動作の一例を示している。ロウレベルとなっているコマンド・ラッチ起動信号CLEをハイレベルに駆動し、ハイレベルとなっているチップ起動信号CEB、およびアドレス・ラッチ起動信号ALEをロウレベルに駆動する。
外部の入出力線EXIOから内部の入出力線INIOへ入力された2キロ・バイトの記憶情報D0〜D2047は、図7に示すような手順で上部メモリ領域UMAR、および下部メモリ領域LMAR内の記憶情報レジスタ群USDRBK,LSDRBKに夫々取り込まれる。
上部メモリ領域UMAR、および下部メモリ領域LMARの記憶情報レジスタ群USDRBK,LSDRBKに入力された合計2キロ・バイトの記憶情報は、図8に示すように2つのメモリプレーンUMP,LMRにおけるグローバルワード線が交互に選択されることによって、128バイトずつ書き込まれる。
図12は、本発明の実施の形態2における相変化メモリチップの書き換え動作シーケンスの書き換え動作とベリファイ読み出し動作の位相関係の一例を示すタイミングチャート、図13は、図12に記載の書き換え動作シーケンスにおける上部メモリ領域の詳細動作の一例を示すタイミングチャート、図14は、図13の書き換え動作シーケンスにおける下部メモリ領域の詳細動作の一例を示す図である。
本発明の第2の概要は、第1、および第2のメモリ領域(上部メモリ領域UMAR、下部メモリ領域LMAR)を有し、前記第1のメモリ領域は、 複数のメモリセルが、行列状に配置された第1、および第2のメモリプレーン(小規模メモリプレーンUSMP0,USMP1)と、前記第1、および前記第2のメモリプレーンに情報を、書き込み/読み出しする第1、および第2のセンスラッチ及び書き換え駆動回路群(小規模センスラッチ及び書き換え駆動回路群USWM0,USWM1)と、入力された内部アドレス(内部アドレスINADD)、および読み書き制御信号(読み書き制御信号RWSIG)に応じて、前記第1のセンスラッチ及び書き換え駆動回路群に出力する第1の書き換え起動信号、前記第2のセンスラッチ及び書き換え駆動回路群に出力する第2の書き換え起動信号(書き換え起動信号WE0U,WE1U)、前記第1のセンスラッチ及び書き換え駆動回路群に出力する第1の読み出し起動信号、および前記第2のセンスラッチ及び書き換え駆動回路群に出力する第2の読み出し起動信号(読み出し起動信号RE0U,RE1U)をそれぞれ生成する第1のメモリ領域制御回路(図1のUMARCTL)とを有している。
図15は、本発明の実施の形態3における相変化メモリチップを用いて構成したメモリモジュールの構成の一例を示すブロック図である。
本発明の第3の概要は、複数のメモリチップ(相変化メモリチップPCMCP0〜PCMCP3)と、前記メモリチップの動作制御を行うコントローラチップ(コントローラブロックCTLRBLK)とを有したメモリモジュール(メモリモジュールPCMMDL)から構成されている。
UMAR 上部メモリ領域
LMAR 下部メモリ領域
LMP メモリプレーン
USMP0 小規模メモリプレーン
USMP1 小規模メモリプレーン
USWBK センスラッチ及び書き換え駆動回路群
USWM0〜USWMx 小規模センスラッチ及び書き換え駆動回路群
UMARCTL メモリ領域制御回路
LMARCTL メモリ領域制御回路
IOBF 入出力バッファ
CPCTL チップ制御回路
EXIO 入出力線
INIO 入出力線
UMP メモリプレーン
USDRBK 記憶情報レジスタ群
LSDRBK 記憶情報レジスタ群
LSWBK センスラッチ及び書き換え駆動回路群
UMGBL グローバルビット線群
LMGBL グローバルビット線群
UMDL データ線群
LMDL データ線群
UMGWL グローバルワード線群
LMGWL グローバルワード線群
ADDCTL アドレス制御回路
VRGT 電圧発生回路
CRCL コマンド・レジスタ及び制御論理回路
USWM0〜USWMx 小規模センスラッチ及び書き換え駆動回路群
UMGBL0〜UMGBLx 小規模グローバルビット線群
USDR0〜USDRy 小規模記憶情報レジスタ群
UZBR0〜UZBRx zバイト・レジスタ
UMDL0〜UMDLx データ線群
MT00〜MTmn メモリタイル
UMGWL0〜UMGWLm 小規模グローバルワード線群
MC00〜MCjk メモリセル
MUX ビット線選択回路
WD0〜WDj ワードドライバ
WL0〜WLj ワード線
BL0〜BLk ビット線
R 記憶素子
D ダイオード
GBL00U〜GBL0nU グローバルビット線
GWL00U〜GWL0jU グローバルワード線
SL0〜SLn センスラッチ
WDC0〜WDCn 書き換え駆動回路
LSDR0〜LSDRy 小規模記憶情報レジスタ群
LZBR0〜LZBR7 zバイト・レジスタ
CTLRBLK コントローラブロック
PCMMDL メモリモジュール
PCM0〜PCM3 相変化メモリ
RAM1,RAM1 メモリ
PCMA 相変化メモリアレイ
PERI 周辺回路
MPU マイクロ・プロセッサ・ユニット
PCMIF 相変化メモリインタフェイス
HOSTIF ホスト機器インタフェイス
ROM 専用メモリ
PCMSIG 相変化メモリ信号線群
RAMSIG RAM信号線群
HOSTSIG ホスト機器信号線群
HOST ホスト機器
Claims (7)
- 第1、および第2のメモリ領域を有し、
前記第1のメモリ領域は、
複数のメモリセルが、行列状に配置された第1、および第2のメモリプレーンと、
前記第1、および前記第2のメモリプレーンに情報を、書き込み/読み出しする第1、および第2のセンスラッチ及び書き換え駆動回路群と、
入力された内部アドレス、および読み書き制御信号に応じて、前記第1のセンスラッチ及び書き換え駆動回路群に出力する第1の書き換え起動信号、前記第2のセンスラッチ及び書き換え駆動回路群に出力する第2の書き換え起動信号、および前記第1、および前記第2のセンスラッチ及び書き換え駆動回路群に出力する第1の読み出し起動信号をそれぞれ生成する第1のメモリ領域制御回路とを有し、
前記第2のメモリ領域は、
複数のメモリセルが、行列状に配置された第3、および第4のメモリプレーンと、
前記第3、および前記第4のメモリプレーンに情報を、書き込み/読み出しする第3、および第4のセンスラッチ及び書き換え駆動回路群と、
入力された内部アドレス、および読み書き制御信号に応じて、前記第3のセンスラッチ及び書き換え駆動回路群に出力する第3の書き換え起動信号、前記第4のセンスラッチ及び書き換え駆動回路群に出力する第4の書き換え起動信号、および前記第3、および前記第4のセンスラッチ及び書き換え駆動回路群に出力する第2の読み出し起動信号をそれぞれ生成する第2のメモリ領域制御回路とを有し、
前記第1のメモリ領域制御回路の第1の読み出し起動信号が活性化され、前記第1のメモリ領域において、前記第1、および前記第2のセンスラッチ及び書き換え駆動回路群が第1のベリファイ読み出し動作を行っている第1の期間に、前記第2のメモリ領域制御回路の第3、および第4の書き換え起動信号が活性化され、前記第2のメモリ領域において、前記第3、および前記第4のセンスラッチ及び書き換え駆動回路群が第1、および第2の書き換え動作を行うことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記第1の期間に続いて、前記第1、および前記第2の書き換え起動信号が活性化され、前記第1のメモリ領域において、第3、および第4の書き換え動作が行われている第2の期間に、前記第2の読み出し起動信号が活性化され、前記第2のメモリ領域において第2のベリファイ読み出し動作が行われる第2の期間を有することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記複数のメモリセルは、
記憶素子としてカルコゲナイド材料を用いた記録層を有することを特徴とする半導体記憶装置。 - 請求項3記載の半導体記憶装置において、
前記複数のメモリセルは、
さらに選択素子としてダイオードを有することを特徴とする半導体記憶装置。 - 複数のメモリチップと、前記メモリチップの動作制御を行うコントローラチップとを有したメモリモジュールであって、
前記メモリチップは、
第1、および第2のメモリ領域を有し、
前記第1のメモリ領域は、
複数のメモリセルが、行列状に配置された第1、および第2のメモリプレーンと、
前記第1、および前記第2のメモリプレーンに情報を、書き込み/読み出しする第1、および第2のセンスラッチ及び書き換え駆動回路群と、
入力された内部アドレス、および読み書き制御信号に応じて、前記第1のセンスラッチ及び書き換え駆動回路群に出力する第1の書き換え起動信号、前記第2のセンスラッチ及び書き換え駆動回路群に出力する第2の書き換え起動信号、および前記第1、および前記第2のセンスラッチ及び書き換え駆動回路群に出力する第1の読み出し起動信号をそれぞれ生成する第1のメモリ領域制御回路とを有し、
前記第2のメモリ領域は、
複数のメモリセルが、行列状に配置された第3、および第4のメモリプレーンと、
前記第3、および前記第4のメモリプレーンに情報を、書き込み/読み出しする第3、および第4のセンスラッチ及び書き換え駆動回路群と、
入力された内部アドレス、および読み書き制御信号に応じて、前記第3のセンスラッチ及び書き換え駆動回路群に出力する第3の書き換え起動信号、前記第4のセンスラッチ及び書き換え駆動回路群に出力する第4の書き換え起動信号、および前記第3、および前記第4のセンスラッチ及び書き換え駆動回路群に出力する第2の読み出し起動信号をそれぞれ生成する第2のメモリ領域制御回路とを有し、
前記第1のメモリ領域制御回路の第1の読み出し起動信号が活性化され、前記第1のメモリ領域において、前記第1、および前記第2のセンスラッチ及び書き換え駆動回路群が第1のベリファイ読み出し動作を行っている第1の期間に、前記第2のメモリ領域制御回路の第3、および第4の書き換え起動信号が活性化され、前記第2のメモリ領域において、前記第3、および前記第4のセンスラッチ及び書き換え駆動回路群が第1、および第2の書き換え動作を行うことを特徴とするメモリモジュール。 - 請求項5記載のメモリモジュールにおいて、
前記第1の期間に続いて、前記第1、および前記第2の書き換え起動信号が活性化され、前記第1、および前記第2のセンスラッチ及び書き換え駆動回路群が前記第1のメモリ領域において第3、および第4の書き換え動作を行う第2の期間に、前記第2の読み出し起動信号が活性化され、前記第3、および前記第4のセンスラッチ及び書き換え駆動回路群が前記第2のメモリ領域において第2のベリファイ読み出し動作を行う第2の期間を有することを特徴とするメモリモジュール。 - 請求項5記載のメモリモジュールにおいて、
前記複数のメモリセルは、
記憶素子としてカルコゲナイド材料を用いた記録層を有することを特徴とするメモリモジュール。
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