JPH0528779A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
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- JPH0528779A JPH0528779A JP3178202A JP17820291A JPH0528779A JP H0528779 A JPH0528779 A JP H0528779A JP 3178202 A JP3178202 A JP 3178202A JP 17820291 A JP17820291 A JP 17820291A JP H0528779 A JPH0528779 A JP H0528779A
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Abstract
(57)【要約】
【目的】この発明は、データバスが多ビット化した場合
においても、書込み時の電流の増大を抑えることを目的
とする。 【構成】読出し書込み制御回路２０から出力されるチッ
プイネーブル信号／ＣＥに対応した書込み制御信号は、
アンド回路２１、２２において、カウンタ２４から出力
される分割信号ＤＶによって分割される。第１、第２の
書込み回路１７、１８はこの分割信号ＤＶによって交互
にデータをメモリセルアレイ１１に書込む。したがっ
て、データバスが多ビット化した場合においても、デー
タを一括して書込む場合に比べて、書込み時の電流の増
大を抑えることができる。
においても、書込み時の電流の増大を抑えることを目的
とする。 【構成】読出し書込み制御回路２０から出力されるチッ
プイネーブル信号／ＣＥに対応した書込み制御信号は、
アンド回路２１、２２において、カウンタ２４から出力
される分割信号ＤＶによって分割される。第１、第２の
書込み回路１７、１８はこの分割信号ＤＶによって交互
にデータをメモリセルアレイ１１に書込む。したがっ
て、データバスが多ビット化した場合においても、デー
タを一括して書込む場合に比べて、書込み時の電流の増
大を抑えることができる。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリ、例
えばEPROM(Electrical Programable Read Only Memory)
に係わり、特に、データの書込み方式を改良した不揮発
性メモリ装置に関する。
えばEPROM(Electrical Programable Read Only Memory)
に係わり、特に、データの書込み方式を改良した不揮発
性メモリ装置に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータの周辺記憶
装置として、あるいは内蔵の記憶装置として、EPROM や
EEPROM(Electrical Erasable and Programable Read On
lyMemory)が盛んに開発されている。このうちEPROM
は、１つのメモリセルを１つのトランジスタによって構
成できるため、チップの占有面積がEEPROMに比べて少な
く、大容量化に有利である。
装置として、あるいは内蔵の記憶装置として、EPROM や
EEPROM(Electrical Erasable and Programable Read On
lyMemory)が盛んに開発されている。このうちEPROM
は、１つのメモリセルを１つのトランジスタによって構
成できるため、チップの占有面積がEEPROMに比べて少な
く、大容量化に有利である。
【０００３】一方、マイクロコンピュータの発展も目覚
ましく、１６ビットから３２ビットと今後も多ビット
化、高速化、高機能化が進むと考えられている。特に、
データバスの多ビット化は、一度に扱うことができるデ
ータ量が増加するため、マイクロコンピュータにとって
大きなメリットの１つである。したがって、マイクロコ
ンピュータに使用されるEPROM 等の記憶装置のデータバ
スも多ビット化すると考えられている。
ましく、１６ビットから３２ビットと今後も多ビット
化、高速化、高機能化が進むと考えられている。特に、
データバスの多ビット化は、一度に扱うことができるデ
ータ量が増加するため、マイクロコンピュータにとって
大きなメリットの１つである。したがって、マイクロコ
ンピュータに使用されるEPROM 等の記憶装置のデータバ
スも多ビット化すると考えられている。
【０００４】図５は、周知のEPROM を示すものであり、
図６に示すＳＣは、このEPROM の静特性を示すものであ
る。同図において、Ｘ軸はメモリセルのドレイン／ソー
ス間電圧Ｖdsであり、Ｙ軸はメモリセルのドレイン／ソ
ース間電流Ｉdsである。図６から明らかなように、ドレ
イン／ソース間電圧Ｖdsの増加に伴って、ドレイン／ソ
ース間電流Ｉdsが除々に流れ始め、さらに、ドレイン／
ソース間電圧Ｖdsが増加すると、フローティングゲート
への電子の注入が始まる。これによりメモリセルの閾値
電圧が上昇すると、ドレイン／ソース間電流Ｉdsは逆に
減少する。そして、さらに、ドレイン／ソース間電圧Ｖ
dsを増加すると、メモリセルがブレークダウンして、大
電流が流れるようになる。
図６に示すＳＣは、このEPROM の静特性を示すものであ
る。同図において、Ｘ軸はメモリセルのドレイン／ソー
ス間電圧Ｖdsであり、Ｙ軸はメモリセルのドレイン／ソ
ース間電流Ｉdsである。図６から明らかなように、ドレ
イン／ソース間電圧Ｖdsの増加に伴って、ドレイン／ソ
ース間電流Ｉdsが除々に流れ始め、さらに、ドレイン／
ソース間電圧Ｖdsが増加すると、フローティングゲート
への電子の注入が始まる。これによりメモリセルの閾値
電圧が上昇すると、ドレイン／ソース間電流Ｉdsは逆に
減少する。そして、さらに、ドレイン／ソース間電圧Ｖ
dsを増加すると、メモリセルがブレークダウンして、大
電流が流れるようになる。
【０００５】図６に示すＬＣは、書込みトランジスタの
負荷特性を示すものである。通常、書込み時の動作点Ｐ
は、メモリセルがブレークダウンした位置にある。この
ため、メモリセルにデータを書き込む場合、１ビット当
り数ｍＡの書込み電流Ｉppが流れる。また、この特性か
ら分かるように、負荷特性が少し変化しただけで、書込
み電流Ｉppが大きく増加する可能性を有している。図７
は、上記EPROM を使用した、従来の不揮発性メモリ装置
の一例を示すものである。
負荷特性を示すものである。通常、書込み時の動作点Ｐ
は、メモリセルがブレークダウンした位置にある。この
ため、メモリセルにデータを書き込む場合、１ビット当
り数ｍＡの書込み電流Ｉppが流れる。また、この特性か
ら分かるように、負荷特性が少し変化しただけで、書込
み電流Ｉppが大きく増加する可能性を有している。図７
は、上記EPROM を使用した、従来の不揮発性メモリ装置
の一例を示すものである。
【０００６】同図において、メモリセルアレイ８１は、
EPROM ８２からなるメモリセルによって構成され、１ワ
ードが例えば１６ビットによって構成されている。この
メモリセルアレイ８１には、カラムデコーダ８３、ロー
デコーダ８４が接続されており、これらカラムデコーダ
８３、ローデコーダ８４はアドレスポート８５に接続さ
れている。このアドレスポート８５には、アドレス信号
Ａ0 〜Ａ23が供給される。前記カラムデコーダ８３、ロ
ーデコーダ８４はアドレスポート８５に供給されたアド
レス信号Ａ0 〜Ａ23に応じて、メモリセルアレイ８１の
メモリセルを選択する。
EPROM ８２からなるメモリセルによって構成され、１ワ
ードが例えば１６ビットによって構成されている。この
メモリセルアレイ８１には、カラムデコーダ８３、ロー
デコーダ８４が接続されており、これらカラムデコーダ
８３、ローデコーダ８４はアドレスポート８５に接続さ
れている。このアドレスポート８５には、アドレス信号
Ａ0 〜Ａ23が供給される。前記カラムデコーダ８３、ロ
ーデコーダ８４はアドレスポート８５に供給されたアド
レス信号Ａ0 〜Ａ23に応じて、メモリセルアレイ８１の
メモリセルを選択する。
【０００７】また、データポート８６には、データ信号
Ｄ0 〜Ｄ15が供給される。このデータポート８６には、
メモリセルアレイ８１にデータを書き込む書込み回路８
７、およびメモリセルアレイ８１からデータを読み出す
読出し回路８８が接続されている。
Ｄ0 〜Ｄ15が供給される。このデータポート８６には、
メモリセルアレイ８１にデータを書き込む書込み回路８
７、およびメモリセルアレイ８１からデータを読み出す
読出し回路８８が接続されている。
【０００８】さらに、読出し書込み制御回路８９には、
書込み電圧Ｖpp、アウトプットイネーブル信号／０Ｅ、
チップイネーブル信号／ＣＥが供給されている。この読
出し書込み制御回路８９は、書込み電圧Ｖpp、アウトプ
ットイネーブル信号／０Ｅ、チップイネーブル信号／Ｃ
Ｅに応じて、読出し制御信号、および書込み制御信号を
生成するものであり、この生成された読出し信号は前記
読出し回路８８に供給され、書込み制御信号は書込み回
路８７に供給される。
書込み電圧Ｖpp、アウトプットイネーブル信号／０Ｅ、
チップイネーブル信号／ＣＥが供給されている。この読
出し書込み制御回路８９は、書込み電圧Ｖpp、アウトプ
ットイネーブル信号／０Ｅ、チップイネーブル信号／Ｃ
Ｅに応じて、読出し制御信号、および書込み制御信号を
生成するものであり、この生成された読出し信号は前記
読出し回路８８に供給され、書込み制御信号は書込み回
路８７に供給される。
【０００９】上記構成において、アドレスポート８５に
アドレス信号Ａ0 〜Ａ23が供給され、データポート８６
にデータ信号Ｄ0 〜Ｄ15が供給された状態において、図
８に示すごとく、読出し書込み制御回路８９に供給され
る書込み電圧Ｖppが高電位、アウトプットイネーブル信
号／０Ｅがハイレベル、チップイネーブル信号／ＣＥが
ローレベルとなると、読出し書込み制御回路８９から書
込み制御信号が出力される。この書込み制御信号は、書
込み回路８７に供給される。したがって、前記データポ
ート１６に供給された１６ビットのデータ信号Ｄ0 〜Ｄ
15は、書込み回路８７によって、一括してメモリセルア
レイ１１に書き込まれる。
アドレス信号Ａ0 〜Ａ23が供給され、データポート８６
にデータ信号Ｄ0 〜Ｄ15が供給された状態において、図
８に示すごとく、読出し書込み制御回路８９に供給され
る書込み電圧Ｖppが高電位、アウトプットイネーブル信
号／０Ｅがハイレベル、チップイネーブル信号／ＣＥが
ローレベルとなると、読出し書込み制御回路８９から書
込み制御信号が出力される。この書込み制御信号は、書
込み回路８７に供給される。したがって、前記データポ
ート１６に供給された１６ビットのデータ信号Ｄ0 〜Ｄ
15は、書込み回路８７によって、一括してメモリセルア
レイ１１に書き込まれる。
【００１０】
【発明が解決しようとする課題】ところで、前述したよ
うにマイクロコンピュータの多ビット化に伴い、EPROM
のデータバスが多ビット化した場合、１回の書込みに要
する電流が増大する。例えば８ビットの場合、仮に１ビ
ット当り４ｍＡとすると、書込み時の電流は３２ｍＡ、
１６ビットの場合は６４ｍＡ、３２ビットの場合は１２
８ｍＡとなる。一般に、集積回路は５０ｍＡ〜１００ｍ
Ａ程度の電流については耐え得る構造となっている。し
かし、これ以上の電流の場合、アルミ配線やボンディン
グワイヤ等が溶断したり、発熱によって損傷を受ける等
の問題が発生する。また、書込みに要する電流が増大し
た場合、書込み用電源の電流容量を大きくする必要が生
ずるため、集積回路の大幅な設計変更を余儀無くされ
る。したがって、書込み用の電流は例えば５０ｍＡ以下
に抑えることが望ましい。
うにマイクロコンピュータの多ビット化に伴い、EPROM
のデータバスが多ビット化した場合、１回の書込みに要
する電流が増大する。例えば８ビットの場合、仮に１ビ
ット当り４ｍＡとすると、書込み時の電流は３２ｍＡ、
１６ビットの場合は６４ｍＡ、３２ビットの場合は１２
８ｍＡとなる。一般に、集積回路は５０ｍＡ〜１００ｍ
Ａ程度の電流については耐え得る構造となっている。し
かし、これ以上の電流の場合、アルミ配線やボンディン
グワイヤ等が溶断したり、発熱によって損傷を受ける等
の問題が発生する。また、書込みに要する電流が増大し
た場合、書込み用電源の電流容量を大きくする必要が生
ずるため、集積回路の大幅な設計変更を余儀無くされ
る。したがって、書込み用の電流は例えば５０ｍＡ以下
に抑えることが望ましい。
【００１１】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、データバ
スが多ビット化した場合においても、書込み時の電流の
増大を抑えることが可能な不揮発性メモリ装置を提供し
ようとするものである。
されたものであり、その目的とするところは、データバ
スが多ビット化した場合においても、書込み時の電流の
増大を抑えることが可能な不揮発性メモリ装置を提供し
ようとするものである。
【００１２】
【課題を解決するための手段】この発明は、ｎビット構
成のメモリセルアレイと、複数に分割された書込み制御
信号を生成する生成手段と、この生成手段から出力され
る複数に分割された書込み制御信号に応じて、ｎビット
構成のデータを前記メモリセルアレイに分割して書き込
む書込み回路とを有している。また、前記メモリセルア
レイは、EPROM または記憶データを一括して消去するこ
とが可能な一括消去型EEPROMによって構成されている。
成のメモリセルアレイと、複数に分割された書込み制御
信号を生成する生成手段と、この生成手段から出力され
る複数に分割された書込み制御信号に応じて、ｎビット
構成のデータを前記メモリセルアレイに分割して書き込
む書込み回路とを有している。また、前記メモリセルア
レイは、EPROM または記憶データを一括して消去するこ
とが可能な一括消去型EEPROMによって構成されている。
【００１３】さらに、前記書込み回路は、ｎビット構成
のデータを分割して前記メモリセルアレイに書き込む少
なくとも第１、第２の書込み回路によって構成され、前
記生成手段は、外部から供給される外部制御信号に応じ
て書込み制御信号を生成する書込み制御信号生成回路
と、所定周期のクロック信号を発振する発振器と、この
発振器から出力されるクロック信号を分周するカウンタ
と、このカウンタの出力信号に応じて、前記生成された
書込み制御信号を前記少なくとも第１、第２の書込み回
路に供給する論理回路とを有している。
のデータを分割して前記メモリセルアレイに書き込む少
なくとも第１、第２の書込み回路によって構成され、前
記生成手段は、外部から供給される外部制御信号に応じ
て書込み制御信号を生成する書込み制御信号生成回路
と、所定周期のクロック信号を発振する発振器と、この
発振器から出力されるクロック信号を分周するカウンタ
と、このカウンタの出力信号に応じて、前記生成された
書込み制御信号を前記少なくとも第１、第２の書込み回
路に供給する論理回路とを有している。
【００１４】また、前記書込み回路は、ｎビット構成の
データを分割して前記メモリセルアレイに書き込む少な
くとも第１、第２の書込み回路によって構成され、前記
生成手段は、時間的に複数に分割され外部から供給され
る外部制御信号に応じて書込み制御信号を生成する書込
み制御信号生成回路と、前記複数に分割された外部制御
信号を分周するカウンタと、このカウンタの出力信号に
応じて、前記生成された書込み制御信号を前記少なくと
も第１、第２の書込み回路に交互に供給する論理回路と
を有している。
データを分割して前記メモリセルアレイに書き込む少な
くとも第１、第２の書込み回路によって構成され、前記
生成手段は、時間的に複数に分割され外部から供給され
る外部制御信号に応じて書込み制御信号を生成する書込
み制御信号生成回路と、前記複数に分割された外部制御
信号を分周するカウンタと、このカウンタの出力信号に
応じて、前記生成された書込み制御信号を前記少なくと
も第１、第２の書込み回路に交互に供給する論理回路と
を有している。
【００１５】
【作用】すなわち、この発明は、生成手段によって複数
に分割された書込み制御信号を生成し、書込み回路はこ
の複数に分割された書込み制御信号に応じて、ｎビット
構成のデータをメモリセルアレイに分割して書き込んで
いる。したがって、ｎビット構成のデータを一括してメ
モリセルアレイに書き込む場合に比べて、書込み電流を
減少できる。
に分割された書込み制御信号を生成し、書込み回路はこ
の複数に分割された書込み制御信号に応じて、ｎビット
構成のデータをメモリセルアレイに分割して書き込んで
いる。したがって、ｎビット構成のデータを一括してメ
モリセルアレイに書き込む場合に比べて、書込み電流を
減少できる。
【００１６】また、発振器から出力されるクロック信号
をカウンタによって分周し、このカウンタの出力信号に
応じて、論理回路を制御して書込み制御信号を前記第
１、第２の書込み回路に交互に供給し、これら第１、第
２の書込み回路によって、メモリセルアレイにデータを
分割して書き込んでいる。したがって、簡単な回路構成
によって、メモリセルアレイにデータを分割して書き込
むことができるものである。
をカウンタによって分周し、このカウンタの出力信号に
応じて、論理回路を制御して書込み制御信号を前記第
１、第２の書込み回路に交互に供給し、これら第１、第
２の書込み回路によって、メモリセルアレイにデータを
分割して書き込んでいる。したがって、簡単な回路構成
によって、メモリセルアレイにデータを分割して書き込
むことができるものである。
【００１７】さらに、時間的に分割された外部制御信号
を使用することにより、カウンタの構成を簡略化するこ
とができるため、パターン面積の増大を防止できるもの
である。
を使用することにより、カウンタの構成を簡略化するこ
とができるため、パターン面積の増大を防止できるもの
である。
【００１８】
【実施例】以下、この発明の一実施例について、図面を
参照して説明する。
参照して説明する。
【００１９】図１は、この発明の第１の実施例を示すも
のである。図１において、メモリセルアレイ１１は、EP
ROM １２からなるメモリセルによって構成され、１ワー
ドが例えば１６ビットによって構成されている。このメ
モリセルアレイ１１には、カラムデコーダ１３、ローデ
コーダ１４が接続されており、これらカラムデコーダ１
３、ローデコーダ１４はアドレスポート１５に接続され
ている。このアドレスポート１５には、アドレス信号Ａ
0 〜Ａ23が供給される。前記カラムデコーダ１３、ロー
デコーダ１４はアドレスポート１５に供給されたアドレ
ス信号Ａ0 〜Ａ23に応じて、メモリセルアレイ１１のメ
モリセルを選択する。
のである。図１において、メモリセルアレイ１１は、EP
ROM １２からなるメモリセルによって構成され、１ワー
ドが例えば１６ビットによって構成されている。このメ
モリセルアレイ１１には、カラムデコーダ１３、ローデ
コーダ１４が接続されており、これらカラムデコーダ１
３、ローデコーダ１４はアドレスポート１５に接続され
ている。このアドレスポート１５には、アドレス信号Ａ
0 〜Ａ23が供給される。前記カラムデコーダ１３、ロー
デコーダ１４はアドレスポート１５に供給されたアドレ
ス信号Ａ0 〜Ａ23に応じて、メモリセルアレイ１１のメ
モリセルを選択する。
【００２０】また、データポート１６には、データ信号
Ｄ0 〜Ｄ15が供給される。このデータポート１６には、
メモリセルアレイ１１にデータを書き込む第１、第２の
書込み回路１７、１８、およびメモリセルアレイ１１か
らデータを読み出す読出し回路１９が接続されている。
第１、第２の書込み回路１７、１８、および読み出す読
出し回路１９はメモリセルアレイ１１に接続されてい
る。前記第１、第２の書込み回路１７、１８には、１６
ビットのデータ信号Ｄ0 〜Ｄ15のうち、８ビットずつが
供給され、読出し回路１９には、１６ビットのデータ信
号Ｄ0 〜Ｄ15が供給されている。
Ｄ0 〜Ｄ15が供給される。このデータポート１６には、
メモリセルアレイ１１にデータを書き込む第１、第２の
書込み回路１７、１８、およびメモリセルアレイ１１か
らデータを読み出す読出し回路１９が接続されている。
第１、第２の書込み回路１７、１８、および読み出す読
出し回路１９はメモリセルアレイ１１に接続されてい
る。前記第１、第２の書込み回路１７、１８には、１６
ビットのデータ信号Ｄ0 〜Ｄ15のうち、８ビットずつが
供給され、読出し回路１９には、１６ビットのデータ信
号Ｄ0 〜Ｄ15が供給されている。
【００２１】さらに、読出し書込み制御回路２０には、
書込み電圧Ｖpp、アウトプットイネーブル信号／０Ｅ、
チップイネーブル信号／ＣＥが供給されている。この読
出し書込み制御回路２０は、書込み電圧Ｖpp、アウトプ
ットイネーブル信号／０Ｅ、チップイネーブル信号／Ｃ
Ｅに応じて、読出し制御信号、および書込み制御信号を
生成するものであり、この生成された読出し信号は前記
読出し回路１９に供給され、書込み制御信号はアンド回
路２１、２２の一方入力端に供給される。これらアンド
回路２１、２２の他方入力端には、チップイネーブル信
号／ＣＥがアクティブとされている期間に、書込み制御
信号を例えば２分割するための分割信号ＤＶが供給され
る。アンド回路２１から出力される分割された書込み制
御信号は第１の書込み回路１７に供給され、アンド回路
２２から出力される分割された書込み制御信号は第２の
書込み回路１８に供給される。したがって、第１の書込
み回路１７と第２の書込み回路１８は交互に動作され
る。
書込み電圧Ｖpp、アウトプットイネーブル信号／０Ｅ、
チップイネーブル信号／ＣＥが供給されている。この読
出し書込み制御回路２０は、書込み電圧Ｖpp、アウトプ
ットイネーブル信号／０Ｅ、チップイネーブル信号／Ｃ
Ｅに応じて、読出し制御信号、および書込み制御信号を
生成するものであり、この生成された読出し信号は前記
読出し回路１９に供給され、書込み制御信号はアンド回
路２１、２２の一方入力端に供給される。これらアンド
回路２１、２２の他方入力端には、チップイネーブル信
号／ＣＥがアクティブとされている期間に、書込み制御
信号を例えば２分割するための分割信号ＤＶが供給され
る。アンド回路２１から出力される分割された書込み制
御信号は第１の書込み回路１７に供給され、アンド回路
２２から出力される分割された書込み制御信号は第２の
書込み回路１８に供給される。したがって、第１の書込
み回路１７と第２の書込み回路１８は交互に動作され
る。
【００２２】前記分割信号ＤＶは、例えばリング発振器
２３およびｎビットのカウンタ２４を用いて生成され
る。前記リング発振器２３は、例えば電源電圧を昇圧し
て書込み電圧Ｖppを生成する図示せぬ昇圧回路に使用さ
れるものと共用することが可能である。このリング発振
器２３から出力されるクロック信号は、カウンタ２４に
供給され、このカウンタ２４によって分周される。カウ
ンタ２４の例えばＭＳＢに対応する信号は前記分割信号
ＤＶとして、前記アンド回路２１の他方入力端に供給さ
れるとともに、反転された分割信号ＤＶとして、アンド
回路２２の他方入力端に供給される。カウンタ２４のビ
ット数はリング発振器２３の周波数に応じて適宜設定す
ればよい。上記構成において、図２を参照して動作につ
いて説明する。
２３およびｎビットのカウンタ２４を用いて生成され
る。前記リング発振器２３は、例えば電源電圧を昇圧し
て書込み電圧Ｖppを生成する図示せぬ昇圧回路に使用さ
れるものと共用することが可能である。このリング発振
器２３から出力されるクロック信号は、カウンタ２４に
供給され、このカウンタ２４によって分周される。カウ
ンタ２４の例えばＭＳＢに対応する信号は前記分割信号
ＤＶとして、前記アンド回路２１の他方入力端に供給さ
れるとともに、反転された分割信号ＤＶとして、アンド
回路２２の他方入力端に供給される。カウンタ２４のビ
ット数はリング発振器２３の周波数に応じて適宜設定す
ればよい。上記構成において、図２を参照して動作につ
いて説明する。
【００２３】アドレスポート１５にアドレス信号Ａ0 〜
Ａ23が供給され、データポート１６にデータ信号Ｄ0 〜
Ｄ15が供給された状態において、読出し書込み制御回路
２０に供給される書込み電圧Ｖppが高電位、アウトプッ
トイネーブル信号／０Ｅがハイレベル、チップイネーブ
ル信号／ＣＥがローレベルとなると、読出し書込み制御
回路２０から書込み制御信号が出力される。この書込み
制御信号は、アンド回路２１、２２において、カウンタ
２４から供給される分割信号ＤＶによって、チップイネ
ーブル信号／ＣＥがローレベルの期間に２分割される。
この分割された書込み制御信号は、第１、第２の書込み
回路１７、１８に順次供給される。したがって、前記デ
ータポート１６に供給された１６ビットのデータ信号Ｄ
0 〜Ｄ15は、第１、第２の書込み回路１７、１８によっ
て、８ビットずつメモリセルアレイ１１に書き込まれ
る。
Ａ23が供給され、データポート１６にデータ信号Ｄ0 〜
Ｄ15が供給された状態において、読出し書込み制御回路
２０に供給される書込み電圧Ｖppが高電位、アウトプッ
トイネーブル信号／０Ｅがハイレベル、チップイネーブ
ル信号／ＣＥがローレベルとなると、読出し書込み制御
回路２０から書込み制御信号が出力される。この書込み
制御信号は、アンド回路２１、２２において、カウンタ
２４から供給される分割信号ＤＶによって、チップイネ
ーブル信号／ＣＥがローレベルの期間に２分割される。
この分割された書込み制御信号は、第１、第２の書込み
回路１７、１８に順次供給される。したがって、前記デ
ータポート１６に供給された１６ビットのデータ信号Ｄ
0 〜Ｄ15は、第１、第２の書込み回路１７、１８によっ
て、８ビットずつメモリセルアレイ１１に書き込まれ
る。
【００２４】上記実施例によれば、１６ビットのデータ
信号を８ビットずつ書き込む第１、第２の書込み回路１
７、１８を設けるとともに、書込み制御信号を２分割
し、この２分割された書込み制御信号によって第１、第
２の書込み回路１７、１８を順次制御している。したが
って、書込み電流は、最大で８ビット分であるため、書
込み電流の増大を抑えることができる。
信号を８ビットずつ書き込む第１、第２の書込み回路１
７、１８を設けるとともに、書込み制御信号を２分割
し、この２分割された書込み制御信号によって第１、第
２の書込み回路１７、１８を順次制御している。したが
って、書込み電流は、最大で８ビット分であるため、書
込み電流の増大を抑えることができる。
【００２５】また、書込み時間は、一括して書込む場合
に比べて２倍となるが、素子の微細化等が進んでいるた
めかなり高速である。したがって、書込み時間は、問題
となるほど遅くはない。図３は、この発明の第２の実施
例を示すものである。
に比べて２倍となるが、素子の微細化等が進んでいるた
めかなり高速である。したがって、書込み時間は、問題
となるほど遅くはない。図３は、この発明の第２の実施
例を示すものである。
【００２６】第１の実施例において、分割信号ＤＶはリ
ング発振器２３およびカウンタ２４を用いて生成した。
この実施例においては、チップイネーブル信号／ＣＥを
用いて分割信号ＤＶを生成する。すなわち、チップイネ
ーブル信号／ＣＥは、図４に示すごとく、２分割され、
この２分割されたチップイネーブル信号／ＣＥは、１ビ
ットのカウンタ３０に供給される。このカウンタ３０の
出力信号は、前記アンド回路２１、２２の他方入力端に
供給される。これらアンド回路２１、２２は、読出し書
込み制御回路２０からチップイネーブル信号／ＣＥに対
応して出力される書込み制御信号を、カウンタ３０から
出力される分割信号ＤＶに応じて、第１、第２の書込み
回路１７、１８に振り分けている。したがって、第１、
第２の書込み回路１７、１８によって、１６ビットのデ
ータ信号が８ビットずつメモリセルアレイ１１に書き込
まれる。この実施例によっても、第１の実施例と同様の
効果を得ることができる。
ング発振器２３およびカウンタ２４を用いて生成した。
この実施例においては、チップイネーブル信号／ＣＥを
用いて分割信号ＤＶを生成する。すなわち、チップイネ
ーブル信号／ＣＥは、図４に示すごとく、２分割され、
この２分割されたチップイネーブル信号／ＣＥは、１ビ
ットのカウンタ３０に供給される。このカウンタ３０の
出力信号は、前記アンド回路２１、２２の他方入力端に
供給される。これらアンド回路２１、２２は、読出し書
込み制御回路２０からチップイネーブル信号／ＣＥに対
応して出力される書込み制御信号を、カウンタ３０から
出力される分割信号ＤＶに応じて、第１、第２の書込み
回路１７、１８に振り分けている。したがって、第１、
第２の書込み回路１７、１８によって、１６ビットのデ
ータ信号が８ビットずつメモリセルアレイ１１に書き込
まれる。この実施例によっても、第１の実施例と同様の
効果を得ることができる。
【００２７】なお、上記実施例においては、カウンタの
ＭＳＢを用いて書込み制御信号を２分割したが、分割数
は２分割に限定されるものではなく、４分割以上として
もよい。
ＭＳＢを用いて書込み制御信号を２分割したが、分割数
は２分割に限定されるものではなく、４分割以上として
もよい。
【００２８】また、上記両実施例においては、書込み制
御信号を分割したが、これに限らず、データ信号を分割
し、一部のデータを一時的に非書込み状態の値に固定す
ることによる分割書き込み方式も可能である。さらに、
書込み制御信号はチップイネーブル信号に応じて生成し
たが、これに限らず、チップセレクト信号に応じて生成
してもよい。
御信号を分割したが、これに限らず、データ信号を分割
し、一部のデータを一時的に非書込み状態の値に固定す
ることによる分割書き込み方式も可能である。さらに、
書込み制御信号はチップイネーブル信号に応じて生成し
たが、これに限らず、チップセレクト信号に応じて生成
してもよい。
【００２９】また、上記実施例は、この発明をEPROM に
適用した場合について説明したが、これに限らず、記憶
データを一括して消去することが可能な所謂一括消去型
EEPROMに適用することも可能である。その他、この発明
の要旨を変えない範囲において、種々変形実施可能なこ
とは勿論である。
適用した場合について説明したが、これに限らず、記憶
データを一括して消去することが可能な所謂一括消去型
EEPROMに適用することも可能である。その他、この発明
の要旨を変えない範囲において、種々変形実施可能なこ
とは勿論である。
【００３０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、データバスが多ビット化した場合においても、書込
み時の電流の増大を抑えることが可能な不揮発性メモリ
装置を提供できる。
ば、データバスが多ビット化した場合においても、書込
み時の電流の増大を抑えることが可能な不揮発性メモリ
装置を提供できる。
【図１】この発明の第１の実施例に係わる不揮発性メモ
リ装置を示す構成図。
リ装置を示す構成図。
【図２】図１の動作を説明するために示すタイミングチ
ャート。
ャート。
【図３】この発明の第２の実施例に係わる不揮発性メモ
リ装置を示す構成図。
リ装置を示す構成図。
【図４】図３の動作を説明するために示すタイミングチ
ャート。
ャート。
【図５】一般的なEPROM を示す図。
【図６】図５に示すEPROM の特性を示す図。
【図７】従来の不揮発性メモリ装置を示す構成図。
【図８】図８の動作を説明するために示すタイミングチ
ャート。
ャート。
１１…メモリセルアレイ、１７、１８…第１、第２の書
込み回路、２０…読出し書込み制御回路、２１、２２…
アンド回路、２３…リング発振器、２４、３０…カウン
タ。
込み回路、２０…読出し書込み制御回路、２１、２２…
アンド回路、２３…リング発振器、２４、３０…カウン
タ。
Claims (4)
- 【請求項１】 ｎビット構成のメモリセルアレイと、 複数に分割された書込み制御信号を生成する生成手段
と、 この生成手段から出力される複数に分割された書込み制
御信号に応じて、ｎビット構成のデータを前記メモリセ
ルアレイに分割して書き込む書込み回路と、 を有することを特徴とする不揮発性メモリ装置。 - 【請求項２】 前記メモリセルアレイは、EPROM または
記憶データを一括して消去することが可能な一括消去型
EEPROMによって構成されていることを特徴とする請求項
１記載の不揮発性メモリ装置。 - 【請求項３】 前記書込み回路は、ｎビット構成のデー
タを分割して前記メモリセルアレイに書き込む少なくと
も第１、第２の書込み回路によって構成され、前記生成
手段は、外部から供給される外部制御信号に応じて書込
み制御信号を生成する書込み制御信号生成回路と、所定
周期のクロック信号を発振する発振器と、この発振器か
ら出力されるクロック信号を分周するカウンタと、この
カウンタの出力信号に応じて、前記生成された書込み制
御信号を前記少なくとも第１、第２の書込み回路に供給
する論理回路とを有することを特徴とする請求項１記載
の不揮発性メモリ装置。 - 【請求項４】 前記書込み回路は、ｎビット構成のデー
タを分割して前記メモリセルアレイに書き込む少なくと
も第１、第２の書込み回路によって構成され、前記生成
手段は、時間的に複数に分割され外部から供給される外
部制御信号に応じて書込み制御信号を生成する書込み制
御信号生成回路と、前記複数に分割された外部制御信号
を分周するカウンタと、このカウンタの出力信号に応じ
て、前記生成された書込み制御信号を前記少なくとも第
１、第２の書込み回路に交互に供給する論理回路とを有
することを特徴とする請求項１記載の不揮発性メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178202A JPH0528779A (ja) | 1991-07-18 | 1991-07-18 | 不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178202A JPH0528779A (ja) | 1991-07-18 | 1991-07-18 | 不揮発性メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528779A true JPH0528779A (ja) | 1993-02-05 |
Family
ID=16044362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178202A Pending JPH0528779A (ja) | 1991-07-18 | 1991-07-18 | 不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528779A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06259320A (ja) * | 1993-03-04 | 1994-09-16 | Hitachi Ltd | 不揮発性メモリ装置 |
| JPH11306774A (ja) * | 1998-04-24 | 1999-11-05 | Toshiba Corp | 半導体記憶装置 |
| JP2012128918A (ja) * | 2010-12-16 | 2012-07-05 | Hitachi Ltd | 半導体記憶装置、およびメモリモジュール |
-
1991
- 1991-07-18 JP JP3178202A patent/JPH0528779A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06259320A (ja) * | 1993-03-04 | 1994-09-16 | Hitachi Ltd | 不揮発性メモリ装置 |
| JPH11306774A (ja) * | 1998-04-24 | 1999-11-05 | Toshiba Corp | 半導体記憶装置 |
| JP2012128918A (ja) * | 2010-12-16 | 2012-07-05 | Hitachi Ltd | 半導体記憶装置、およびメモリモジュール |
| US8614922B2 (en) | 2010-12-16 | 2013-12-24 | Hitachi, Ltd. | Semiconductor storage apparatus or semiconductor memory module |
| US9111605B2 (en) | 2010-12-16 | 2015-08-18 | Hitachi, Ltd. | Semiconductor storage apparatus or semiconductor memory module |
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