JPH11260078A - プログラム動作を選択する不揮発性半導体メモリ装置 - Google Patents
プログラム動作を選択する不揮発性半導体メモリ装置Info
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- JPH11260078A JPH11260078A JP37151998A JP37151998A JPH11260078A JP H11260078 A JPH11260078 A JP H11260078A JP 37151998 A JP37151998 A JP 37151998A JP 37151998 A JP37151998 A JP 37151998A JP H11260078 A JPH11260078 A JP H11260078A
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Abstract
(57)【要約】
【課題】 低い電源電圧でチャージポンブ回路を使用せ
ずプログラムを行うことができ、高い電源電圧でもプロ
グラムを行うことができる不揮発性メモリ装置を提供す
ること。 【解決手段】 複数のプログラムサイクルが可能な不揮
発性半導体メモリ装置において、ビットラインとワード
ラインに連結される複数のメモリセルが形成されるメモ
リセルアレーと、複数のデータビットを受ける複数のデ
ータバッファと、前記メモリセルアレーとデータバッフ
ァの間に配列される複数の書き込み駆動回路と、電源電
圧の電流レベルに応じて前記書き込み駆動回路の制御の
ための選択信号を発生する回路とを含み、前記選択信号
は、プログラムサイクルのうち、１サイクルで、プログ
ラムされるデータビットの数を決定する。
ずプログラムを行うことができ、高い電源電圧でもプロ
グラムを行うことができる不揮発性メモリ装置を提供す
ること。 【解決手段】 複数のプログラムサイクルが可能な不揮
発性半導体メモリ装置において、ビットラインとワード
ラインに連結される複数のメモリセルが形成されるメモ
リセルアレーと、複数のデータビットを受ける複数のデ
ータバッファと、前記メモリセルアレーとデータバッフ
ァの間に配列される複数の書き込み駆動回路と、電源電
圧の電流レベルに応じて前記書き込み駆動回路の制御の
ための選択信号を発生する回路とを含み、前記選択信号
は、プログラムサイクルのうち、１サイクルで、プログ
ラムされるデータビットの数を決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関するものであり、より詳しくは、プログラ
ム動作をする不揮発性半導体メモリ装置に関するもので
ある。
モリ装置に関するものであり、より詳しくは、プログラ
ム動作をする不揮発性半導体メモリ装置に関するもので
ある。
【０００２】
【従来の技術】電気的にプログラム及び消去読出動作が
できる不揮発性メモリ装置のうち、フラッシュメモリ装
置は、データ処理において、動作速度が速い。フラッシ
ュメモリ装置の高速動作の長所は、携帯用コンピュータ
ー装置、セルラーフォン、又はディジタルスティルカメ
ラに非常に好適である。一般的にフラッシュメモリは、
２つに分類され、メモリセルがビットラインに直列に連
結されるナンド型（NANDtype）とメモリセルがビットラ
インに並列に連結されるノア型（NOR type）がある。
よく知られたように、ノアタイプのフラッシュメモリ
は、データ処理速度が問題であり、ノアタイプがナンド
型より高周波メモリシステムでもっと有利である。
できる不揮発性メモリ装置のうち、フラッシュメモリ装
置は、データ処理において、動作速度が速い。フラッシ
ュメモリ装置の高速動作の長所は、携帯用コンピュータ
ー装置、セルラーフォン、又はディジタルスティルカメ
ラに非常に好適である。一般的にフラッシュメモリは、
２つに分類され、メモリセルがビットラインに直列に連
結されるナンド型（NANDtype）とメモリセルがビットラ
インに並列に連結されるノア型（NOR type）がある。
よく知られたように、ノアタイプのフラッシュメモリ
は、データ処理速度が問題であり、ノアタイプがナンド
型より高周波メモリシステムでもっと有利である。
【０００３】図１は、マルチビット貯蔵のため、使用さ
れるフラッシュメモリセルの断面図である。
れるフラッシュメモリセルの断面図である。
【０００４】Ｐ＋半導体基板２にＮ＋不純物で形成され
たソース３及びドレーン４が基板２に定義されるチャン
ネル領域を介して互いに外れている。フローティングゲ
ート６が１００オングストローム以下の薄い絶縁膜７を
介してチャンネル領域上に形成され、O-N-O（Oxide−Ni
tride−Oxide）のような薄い絶縁膜９を介してフローテ
ィングゲート６とコントロールゲート８が分離される。
ソース３、ドレーン４、コントロールゲート８、そして
半導体基板２は、プログラム、消去、読出動作のための
電源電圧Ｖｓ（ソース電圧）、Ｖｄ（ドレーン電圧）、
Ｖｇ（ゲート電圧）、Ｖｂ（バルク電圧）に、各々連結
される。
たソース３及びドレーン４が基板２に定義されるチャン
ネル領域を介して互いに外れている。フローティングゲ
ート６が１００オングストローム以下の薄い絶縁膜７を
介してチャンネル領域上に形成され、O-N-O（Oxide−Ni
tride−Oxide）のような薄い絶縁膜９を介してフローテ
ィングゲート６とコントロールゲート８が分離される。
ソース３、ドレーン４、コントロールゲート８、そして
半導体基板２は、プログラム、消去、読出動作のための
電源電圧Ｖｓ（ソース電圧）、Ｖｄ（ドレーン電圧）、
Ｖｇ（ゲート電圧）、Ｖｂ（バルク電圧）に、各々連結
される。
【０００５】一般的なプログラムにおいて、選択された
メモリセルは、チャンネル領域とフローティングゲート
６の間のホット電子注入（hot electron injection）
によってプログラムされ、ホット電子注入は、ソース３
及び基板２が接地され、高電圧がコントロールゲート８
に印加され、ホットエレクトロンを発生させるため、ド
レーン４に５−６Ｖの電圧を印加することによって行わ
れる。プログラムされた後、選択されたメモリセルのス
レショルド電圧は、電子の蓄積によって増加される。プ
ログラムされたセルのデータを読出するため、ドレーン
４に約１Ｖの電圧を印加し、コントロールゲート８に約
４．５Ｖの電源電圧を印加し、ソース３を接地電圧に維
持させる。スレショルド電圧が増加されたプログラムさ
れたメモリセルは、読出動作の間、ゲート電圧の上昇を
防ぐ役割を果たし、プログラムされたセルは、６−７Ｖ
のスレショルド電圧を有するオフ−セルと見なす。
メモリセルは、チャンネル領域とフローティングゲート
６の間のホット電子注入（hot electron injection）
によってプログラムされ、ホット電子注入は、ソース３
及び基板２が接地され、高電圧がコントロールゲート８
に印加され、ホットエレクトロンを発生させるため、ド
レーン４に５−６Ｖの電圧を印加することによって行わ
れる。プログラムされた後、選択されたメモリセルのス
レショルド電圧は、電子の蓄積によって増加される。プ
ログラムされたセルのデータを読出するため、ドレーン
４に約１Ｖの電圧を印加し、コントロールゲート８に約
４．５Ｖの電源電圧を印加し、ソース３を接地電圧に維
持させる。スレショルド電圧が増加されたプログラムさ
れたメモリセルは、読出動作の間、ゲート電圧の上昇を
防ぐ役割を果たし、プログラムされたセルは、６−７Ｖ
のスレショルド電圧を有するオフ−セルと見なす。
【０００６】メモリセルの消去は、Ｆ−Ｎトンネリング
（Fowler−Nordheim）によって行われ、Ｆ−Ｎトンネリ
ングは、コントロールゲート８に約−１０Ｖの負の電圧
を印加し、バルクとコントロールゲート８との間にトン
ネリングを発生させるため基板９又バルク）に約５Ｖの
正の高電圧を印加する。このとき、ドレーンは、高イン
ピーダンス状態（フローティング状態である。電圧バイ
アス電圧条件によってコントロールゲート８とバルク領
域との間に強い電界が形成され、そのため、電子がソー
スに放出される。一般的に、Ｆ−Ｎトンネリングは、１
００オングストローム以下の薄い絶縁膜によって隔離さ
れるフローティングゲートとバルク領域との間に６−７
ＭＶ／cmの電界が形成されるとき、発生される。消去さ
れたセルは、前よりスレショルド電圧がさらに低くな
り、１−３Ｖのスレショルド電圧を有するオン−セルに
感知される。
（Fowler−Nordheim）によって行われ、Ｆ−Ｎトンネリ
ングは、コントロールゲート８に約−１０Ｖの負の電圧
を印加し、バルクとコントロールゲート８との間にトン
ネリングを発生させるため基板９又バルク）に約５Ｖの
正の高電圧を印加する。このとき、ドレーンは、高イン
ピーダンス状態（フローティング状態である。電圧バイ
アス電圧条件によってコントロールゲート８とバルク領
域との間に強い電界が形成され、そのため、電子がソー
スに放出される。一般的に、Ｆ−Ｎトンネリングは、１
００オングストローム以下の薄い絶縁膜によって隔離さ
れるフローティングゲートとバルク領域との間に６−７
ＭＶ／cmの電界が形成されるとき、発生される。消去さ
れたセルは、前よりスレショルド電圧がさらに低くな
り、１−３Ｖのスレショルド電圧を有するオン−セルに
感知される。
【０００７】一般的なフラッシュメモリのメモリセル構
造において、バルク領域（又は基板）は、メモリセル活
性領域の結合であり、同一バルク領域内に形成されたメ
モリセルは同時に消去される。そのため、消去単位（例
えば、６４Ｋ、以下セクタと称する）は、バルク領域の
分離数によって決定される。表１は、プログラム消去及
び読出動作時電圧レベルを示す。
造において、バルク領域（又は基板）は、メモリセル活
性領域の結合であり、同一バルク領域内に形成されたメ
モリセルは同時に消去される。そのため、消去単位（例
えば、６４Ｋ、以下セクタと称する）は、バルク領域の
分離数によって決定される。表１は、プログラム消去及
び読出動作時電圧レベルを示す。
【０００８】
【表１】
【０００９】図２（Ａ）から分かるように、バイアス条
件で、約５Ｖの電圧が印加されるドレーンで０Ｖが印加
されるソース端子に約400μAの電流が流れる。ホット電
子がチャンネル領域とフローティングゲートの間のトン
ネルオキサイド膜７を通してフローティングゲート６に
蓄積される。セルトランジスター当たり400μAもなる多
くの量の電流が流れることによって、多くの数のビット
を１回にプログラムできない。一般的に、殆ど全てのフ
ラッシュメモリは、バイト単位とかワードラインにプロ
グラムが行われる。バイトを単位にプログラムを行う場
合、３．２mA（400μA×8）の電流が消耗され、ワード
単位にプログラムを行う場合、６．４mA（400μA×１
６）の電流が消費される。
件で、約５Ｖの電圧が印加されるドレーンで０Ｖが印加
されるソース端子に約400μAの電流が流れる。ホット電
子がチャンネル領域とフローティングゲートの間のトン
ネルオキサイド膜７を通してフローティングゲート６に
蓄積される。セルトランジスター当たり400μAもなる多
くの量の電流が流れることによって、多くの数のビット
を１回にプログラムできない。一般的に、殆ど全てのフ
ラッシュメモリは、バイト単位とかワードラインにプロ
グラムが行われる。バイトを単位にプログラムを行う場
合、３．２mA（400μA×8）の電流が消耗され、ワード
単位にプログラムを行う場合、６．４mA（400μA×１
６）の電流が消費される。
【００１０】バイトや、ワード単位にプログラムが行わ
れる場合、電源電圧からブーストされる５Ｖの電圧を作
るため、複数のチャージポンブ回路が必要であり、その
ため、レイアウト面積及び電流消費が増加する。
れる場合、電源電圧からブーストされる５Ｖの電圧を作
るため、複数のチャージポンブ回路が必要であり、その
ため、レイアウト面積及び電流消費が増加する。
【００１１】プログラム時、レイアウト面積と電流消費
増加の問題を解決するため、ANDの間では、96VLSI Cir
cuirsの“A ２.７only 8Mb×16 NOR Flash Memor
y”に記述したように、４回に亙って１ワードを４ビッ
トずつプログラムする方法を提案した。
増加の問題を解決するため、ANDの間では、96VLSI Cir
cuirsの“A ２.７only 8Mb×16 NOR Flash Memor
y”に記述したように、４回に亙って１ワードを４ビッ
トずつプログラムする方法を提案した。
【００１２】図３は、フラッシュ不揮発性半導体メモリ
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【００１３】フラッシュ不揮発性半導体メモリ装置は、
メモリセルアレー１０、アドレスバッファ２０、行デコ
ーダ３０、列デコーダ４０、Y−パスゲート回路５０、
データ入出力ラインI／O0−I／O15に対応するデータ入
出力バッファDBF0−DBF15、そしてビットライン選択信
号S0−S3に対応する書き込み駆動回路W／D0−3乃至W／D
12−15を備えている。メモリセルアレー１０は、行方向
にワードラインと、列方向にビットラインとを含む。ビ
ットラインが列デコーダから提供されるデコーディング
信号の使用によってビットラインを選択するY−パスゲ
ート回路５０に連結され、ビットラインは選択信号によ
って書き込み駆動回路に供給されるビットライン駆動信
号に応じて活性化される。
メモリセルアレー１０、アドレスバッファ２０、行デコ
ーダ３０、列デコーダ４０、Y−パスゲート回路５０、
データ入出力ラインI／O0−I／O15に対応するデータ入
出力バッファDBF0−DBF15、そしてビットライン選択信
号S0−S3に対応する書き込み駆動回路W／D0−3乃至W／D
12−15を備えている。メモリセルアレー１０は、行方向
にワードラインと、列方向にビットラインとを含む。ビ
ットラインが列デコーダから提供されるデコーディング
信号の使用によってビットラインを選択するY−パスゲ
ート回路５０に連結され、ビットラインは選択信号によ
って書き込み駆動回路に供給されるビットライン駆動信
号に応じて活性化される。
【００１４】メモリ装置のプログラム動作において、16
個のデータビットが４ビット単位にデータバッファDBFi
に最初に貯蔵される。このとき、４ビット単位にプログ
ラムするため、４つのビットラインを同時に選択しなけ
ればならず、このため、書き込み駆動回路に同一のビッ
トライン選択信号S0−S3を印加しなければならない。
個のデータビットが４ビット単位にデータバッファDBFi
に最初に貯蔵される。このとき、４ビット単位にプログ
ラムするため、４つのビットラインを同時に選択しなけ
ればならず、このため、書き込み駆動回路に同一のビッ
トライン選択信号S0−S3を印加しなければならない。
【００１５】図４は、プログラム動作時の、選択信号の
波形を示す。
波形を示す。
【００１６】図４を参考すると、選択信号S0−S3が順次
イネイブルされて４サイクルに亙って４ビット単位にワ
ード（word）のためのプログラムが行われる。
イネイブルされて４サイクルに亙って４ビット単位にワ
ード（word）のためのプログラムが行われる。
【００１７】外部電源電圧は、低い電源電圧の条件での
動作の要求が増加することによって、low Vccとか広い
範囲（wide range）のVccにもプログラム及び消去読出
動作が要求されている傾向である。しかし上述のよう
に、フラッシュ半導体メモリ装置は、低いVccで、プロ
グラム動作を行うとき、チャージポンプ回路を通して供
給される５Ｖの電圧を発生するが、長い時間かかるよう
になる。そして広い範囲Vccでは、低いVccを基準として
１回できるが、プログラムビット数を分けて設計する
と、プログラム動作を行うことができるが、従前よりプ
ログラム動作回数が増加するようになる。そして相対的
に高い電圧では、低いVccを基準としてプログラム動作
を行うと、プログラムが行われるときまで、多くの量の
電流が消費される問題点が発生される。
動作の要求が増加することによって、low Vccとか広い
範囲（wide range）のVccにもプログラム及び消去読出
動作が要求されている傾向である。しかし上述のよう
に、フラッシュ半導体メモリ装置は、低いVccで、プロ
グラム動作を行うとき、チャージポンプ回路を通して供
給される５Ｖの電圧を発生するが、長い時間かかるよう
になる。そして広い範囲Vccでは、低いVccを基準として
１回できるが、プログラムビット数を分けて設計する
と、プログラム動作を行うことができるが、従前よりプ
ログラム動作回数が増加するようになる。そして相対的
に高い電圧では、低いVccを基準としてプログラム動作
を行うと、プログラムが行われるときまで、多くの量の
電流が消費される問題点が発生される。
【００１８】
【発明が解決しようとする課題】従って、本発明の目的
は、上述の諸般問題点を解決するため、電源レベルと無
関係に、最大なプログラム動作を実行できる不揮発性メ
モリ装置を提供することである。
は、上述の諸般問題点を解決するため、電源レベルと無
関係に、最大なプログラム動作を実行できる不揮発性メ
モリ装置を提供することである。
【００１９】
【課題を解決するための手段】上述のような本発明の目
的を達成するための本発明の特徴によると、複数のプロ
グラムサイクルが可能である。不揮発性半導体メモリ装
置は、ビットラインとワードラインに連結される複数の
メモリセルが形成されるメモリセルアレーと、複数のデ
ータビットを受ける複数のデータバッファの間に配列さ
れる複数の書き込み駆動回路と、電源電圧の電流レベル
に応じて書き込み駆動回路の制御のための複数の選択信
号を発生する回路とを含む。選択信号は、プログラムサ
イクルのうち、１つでプログラムされるデータビットの
数を決定する。
的を達成するための本発明の特徴によると、複数のプロ
グラムサイクルが可能である。不揮発性半導体メモリ装
置は、ビットラインとワードラインに連結される複数の
メモリセルが形成されるメモリセルアレーと、複数のデ
ータビットを受ける複数のデータバッファの間に配列さ
れる複数の書き込み駆動回路と、電源電圧の電流レベル
に応じて書き込み駆動回路の制御のための複数の選択信
号を発生する回路とを含む。選択信号は、プログラムサ
イクルのうち、１つでプログラムされるデータビットの
数を決定する。
【００２０】本発明によると、電源電圧のレベルに無関
係に安定的なプログラムを行うことができる。
係に安定的なプログラムを行うことができる。
【００２１】
【発明の実施の形態】以下、本発明による実施形態を添
付された図面、図５乃至９を参照して詳細に説明する。
付された図面、図５乃至９を参照して詳細に説明する。
【００２２】図５を参照すると、フラッシュメモリは、
メモリセルアレー１００、アドレスバッファ１１０、行
デコーダ１２０、列デコーダ１３０、y−パスゲート回
路１４０、電源電圧検出回路１５０、選択制御回路１６
０、データバッファDBF0−DBF15、そして書き込み駆動
回路W／D0−W／D15とを含む。メモリセルアレー１００
において、ワードラインとビットラインがマトリックス
形態に配列され、セルトランジスターがビットラインと
接地電圧の間に連結され、セルトランジスターのゲート
はワードラインに連結され、セル構造をノア型セルアレ
ー（NOR type cell array）と称する。
メモリセルアレー１００、アドレスバッファ１１０、行
デコーダ１２０、列デコーダ１３０、y−パスゲート回
路１４０、電源電圧検出回路１５０、選択制御回路１６
０、データバッファDBF0−DBF15、そして書き込み駆動
回路W／D0−W／D15とを含む。メモリセルアレー１００
において、ワードラインとビットラインがマトリックス
形態に配列され、セルトランジスターがビットラインと
接地電圧の間に連結され、セルトランジスターのゲート
はワードラインに連結され、セル構造をノア型セルアレ
ー（NOR type cell array）と称する。
【００２３】アドレスバッファ２０は、外部アドレス信
号を受け、ワードライン及びビットラインを選択するた
めのアドレス信号を発生する。行デコーダ１３０は、ワ
ードラインを選択するためアドレスバッファから提供さ
れるアドレス信号をデコーディングし、列デコーダ１３
０は、ビットラインを選択するためアドレスバッファ１
１０から提供されるアドレス信号をデコーディングす
る。Y−パスゲート回路１４０、列デコーダ１３０から
発生されるデコーディング信号に応じて、ビットライン
を選択する。Vcc検証回路１５０は、基準電圧と外部Vcc
を比較した結果の検証信号Vcc＿detを発生する。Vcc＿d
etは、選択制御回路１６０に印加される。
号を受け、ワードライン及びビットラインを選択するた
めのアドレス信号を発生する。行デコーダ１３０は、ワ
ードラインを選択するためアドレスバッファから提供さ
れるアドレス信号をデコーディングし、列デコーダ１３
０は、ビットラインを選択するためアドレスバッファ１
１０から提供されるアドレス信号をデコーディングす
る。Y−パスゲート回路１４０、列デコーダ１３０から
発生されるデコーディング信号に応じて、ビットライン
を選択する。Vcc検証回路１５０は、基準電圧と外部Vcc
を比較した結果の検証信号Vcc＿detを発生する。Vcc＿d
etは、選択制御回路１６０に印加される。
【００２４】選択制御回路１６は、選択回路１７０から
発生される選択信号S0−S7に基づいて選択制御信号4BS0
−4BS3を発生する。データバッファDBF0−DBF15は、４
つのグループに分かれ、各グループは４つが１単位に構
成された入力／出力ラインに対応する４つのデータバッ
ファで構成される。データバッファに貯蔵された入力デ
ータは書き込み駆動回路の４つがセットで伝達され、各
セットは、４つの書き込み駆動回路に対応される。書き
込み駆動回路は、選択回路１７０から供給される選択信
号S0−S7に応じて、Y−パスゲート回路１４０を通して
ビットラインにデータを伝達する。選択回路、各々は２
つの書き込み駆動回路の制御のため設計される。
発生される選択信号S0−S7に基づいて選択制御信号4BS0
−4BS3を発生する。データバッファDBF0−DBF15は、４
つのグループに分かれ、各グループは４つが１単位に構
成された入力／出力ラインに対応する４つのデータバッ
ファで構成される。データバッファに貯蔵された入力デ
ータは書き込み駆動回路の４つがセットで伝達され、各
セットは、４つの書き込み駆動回路に対応される。書き
込み駆動回路は、選択回路１７０から供給される選択信
号S0−S7に応じて、Y−パスゲート回路１４０を通して
ビットラインにデータを伝達する。選択回路、各々は２
つの書き込み駆動回路の制御のため設計される。
【００２５】図６を参照すると、Vcc検出回路１５０
は、ノアゲートNR1を通してプログラムイネイブル信号n
PGM及びチップイネイブル信号nCEを受ける。ノアゲート
NR1の出力は、抵抗R2の一端と基板電圧（又は接地電
圧）との間に連結されるNMOSトランジスターMN1のゲー
トに連結される。抵抗R2の他端であるノードN1は、抵抗
R1を通してVccと連結される。ノードN1は、又比較器COM
1の一入力端にも連結され、比較器COMP1の他入力端は、
基準電圧Vrefに連結される。比較器COM1の出力は、イン
バータI1を通して検出信号Vcc_detになる。ノードN1で
の電圧レベルは、Vccの変化に応じる。ノードN1から分
配された電圧は、nPGM及びnCEが活性化状態として低レ
ベルに維持されるとき、決定される。Vcc_detは、ノー
ドN1の電圧がVrefより高い場合、高レベルに遷移され、
ノードN1がVrefより低い場合、低レベルに遷移される。
は、ノアゲートNR1を通してプログラムイネイブル信号n
PGM及びチップイネイブル信号nCEを受ける。ノアゲート
NR1の出力は、抵抗R2の一端と基板電圧（又は接地電
圧）との間に連結されるNMOSトランジスターMN1のゲー
トに連結される。抵抗R2の他端であるノードN1は、抵抗
R1を通してVccと連結される。ノードN1は、又比較器COM
1の一入力端にも連結され、比較器COMP1の他入力端は、
基準電圧Vrefに連結される。比較器COM1の出力は、イン
バータI1を通して検出信号Vcc_detになる。ノードN1で
の電圧レベルは、Vccの変化に応じる。ノードN1から分
配された電圧は、nPGM及びnCEが活性化状態として低レ
ベルに維持されるとき、決定される。Vcc_detは、ノー
ドN1の電圧がVrefより高い場合、高レベルに遷移され、
ノードN1がVrefより低い場合、低レベルに遷移される。
【００２６】図７を参照すると、選択制御回路は、偶数
番目選択信号S0、S2、S4、S6を受けるナンドゲートD1−
D4を含む。ナンドゲートD1−D4の各入力は、Vcc検出回
路150から発生されるVcc＿detに連結される。ナンドゲ
ートD1−D4の各入力は、インバータI2−I5を通して各々
選択制御信号4BS0−4BS3になる。図８を参照すると、選
択回路は、ナンドゲートD5、D8、D11、D14及びナンドゲ
ートと直列に連結され、偶数番目選択信号S0、S2、S4、
S6を発生するインバータI6、I8、I10、I12を含む。
番目選択信号S0、S2、S4、S6を受けるナンドゲートD1−
D4を含む。ナンドゲートD1−D4の各入力は、Vcc検出回
路150から発生されるVcc＿detに連結される。ナンドゲ
ートD1−D4の各入力は、インバータI2−I5を通して各々
選択制御信号4BS0−4BS3になる。図８を参照すると、選
択回路は、ナンドゲートD5、D8、D11、D14及びナンドゲ
ートと直列に連結され、偶数番目選択信号S0、S2、S4、
S6を発生するインバータI6、I8、I10、I12を含む。
【００２７】選択制御信号4BS0−4BS3は、インバータI
7、I9、I11、I13を通してナンドゲートD6、D9、D12、D1
5の出力と共にナンドゲートD7、D10、D13、D15に認可さ
れる。ナンドゲートD7、D10、D13、D16は、奇数番目選
択信号S1、S3、S5、S7を発生する。ナンドゲートD5、D
6、D8、D9、D11、D12、D14、D15は、列デコーダ130から
それに対応するデコーディング信号DA01−DA03、DA11−
DA13、DA21−DA23、DA31−DA33、DA41−DA43、DA51−DA
53、DA61−DA63、DA71−DA73を各々受ける。
7、I9、I11、I13を通してナンドゲートD6、D9、D12、D1
5の出力と共にナンドゲートD7、D10、D13、D15に認可さ
れる。ナンドゲートD7、D10、D13、D16は、奇数番目選
択信号S1、S3、S5、S7を発生する。ナンドゲートD5、D
6、D8、D9、D11、D12、D14、D15は、列デコーダ130から
それに対応するデコーディング信号DA01−DA03、DA11−
DA13、DA21−DA23、DA31−DA33、DA41−DA43、DA51−DA
53、DA61−DA63、DA71−DA73を各々受ける。
【００２８】図９及び図１０は、Vccが2.5Vより高い場
合と低い場合の、選択信号の状態を示す。
合と低い場合の、選択信号の状態を示す。
【００２９】まず、Vccが2.5Vよりも高いと、Vcc＿det
は、高レベルになり、選択制御信号4BS0−4BS3は、偶数
番目選択信号S0、S2、S4、S6のロジック状態による。S0
が第1プログラムサイクルで活性化されるとき、4BS0
は、他の選択制御信号が低レベルに維持される間、高レ
ベルになる。図８で高レベルの4BS0によってS1は、高レ
ベルになる。S0とS1が全部高レベルになることによっ
て、書き込み駆動回路W/D0−W/D3が動作し、それによっ
て、データバッファDBF0−DBF3から提供される4ビット
のデータが4つの書き込み駆動回路W/D0−W/D3を通して
対応するビットラインにアクセスされる。
は、高レベルになり、選択制御信号4BS0−4BS3は、偶数
番目選択信号S0、S2、S4、S6のロジック状態による。S0
が第1プログラムサイクルで活性化されるとき、4BS0
は、他の選択制御信号が低レベルに維持される間、高レ
ベルになる。図８で高レベルの4BS0によってS1は、高レ
ベルになる。S0とS1が全部高レベルになることによっ
て、書き込み駆動回路W/D0−W/D3が動作し、それによっ
て、データバッファDBF0−DBF3から提供される4ビット
のデータが4つの書き込み駆動回路W/D0−W/D3を通して
対応するビットラインにアクセスされる。
【００３０】その次、第2プログラムサイクルから、S2
は高レベルにイネイブルされ、これは高レベルのS3を形
成する。S2とS3がモード高レベルになることによって書
き込み駆動回路W/D4−W/D7が動作し、それによってデー
タバッファDBF4−DBF7から提供される4ビットのデータ
が4つの書き込み駆動回路W/D4−W/D7を通して対応する
ビットラインにアクセスされる。
は高レベルにイネイブルされ、これは高レベルのS3を形
成する。S2とS3がモード高レベルになることによって書
き込み駆動回路W/D4−W/D7が動作し、それによってデー
タバッファDBF4−DBF7から提供される4ビットのデータ
が4つの書き込み駆動回路W/D4−W/D7を通して対応する
ビットラインにアクセスされる。
【００３１】第3プログラムサイクルにおいて、高レベ
ルのS4は、高レベルのS5を形成し、それによって、書き
込み駆動回路W/D8−W/D11が動作し、それによってデー
タバッファDBF8−DBF11から提供される4ビットのデータ
が4つの書き込み駆動回路W/D8−W/D11を通して対応する
ビットラインにアクセスする。第4プログラムサイクル
から、前述した方法と同一にS6とS7が高レベルになり、
4番目セットを含む書き込み駆動回路WD12−WD15が動作
し、それによってデータバッファDBF12−DBF15から提供
される4ビットのデータが4つの書き込み駆動回路W/D12
−W/D15を通して対応するビットラインにアクセスす
る。
ルのS4は、高レベルのS5を形成し、それによって、書き
込み駆動回路W/D8−W/D11が動作し、それによってデー
タバッファDBF8−DBF11から提供される4ビットのデータ
が4つの書き込み駆動回路W/D8−W/D11を通して対応する
ビットラインにアクセスする。第4プログラムサイクル
から、前述した方法と同一にS6とS7が高レベルになり、
4番目セットを含む書き込み駆動回路WD12−WD15が動作
し、それによってデータバッファDBF12−DBF15から提供
される4ビットのデータが4つの書き込み駆動回路W/D12
−W/D15を通して対応するビットラインにアクセスす
る。
【００３２】図１０を参照すると、Vccが2.5Vより小さ
い場合、Vcc＿detは、低レベルに遷移され、それによっ
て選択制御信号4BS0−4BS3は、全部低レベルに設定され
る。そのため、図１０から分かるように、コーディング
入力に対応する選択信号S0−S7が活性化される。各選択
信号が2つの書き込み駆動回路に割り当てられることに
よって、第1プログラムサイクルから、高レベルのS0
は、書き込み駆動回路W/D0及びW/D1が2ビットのビット
ラインに対応するデータバッファDBF0、DBF1から提供さ
れる2ビットデータが伝達されるようにする。
い場合、Vcc＿detは、低レベルに遷移され、それによっ
て選択制御信号4BS0−4BS3は、全部低レベルに設定され
る。そのため、図１０から分かるように、コーディング
入力に対応する選択信号S0−S7が活性化される。各選択
信号が2つの書き込み駆動回路に割り当てられることに
よって、第1プログラムサイクルから、高レベルのS0
は、書き込み駆動回路W/D0及びW/D1が2ビットのビット
ラインに対応するデータバッファDBF0、DBF1から提供さ
れる2ビットデータが伝達されるようにする。
【００３３】第2プログラムサイクルから、高レベルのS
1は、書き込み駆動回路W/D2及びW/D3が2ビットのビット
ラインに対応するデータバッファDBF2、DBF3から提供さ
れる2ビットデータが伝達されるようにする。第3プログ
ラムサイクルから、高レベルのS2は、書き込み駆動回路
W/D4及びW/D5が2ビットのビットラインに対応するデー
タバッファDBF4、DBF5から提供される2ビットデータが
伝達されるようにする。第4プログラムサイクルから、
高レベルのS3は、書き込み駆動回路W/D6及びW/D7が2ビ
ットのビットラインに対応するデータバッファDBF6、DB
F7から提供される2ビットデータが伝達されるようにす
る。
1は、書き込み駆動回路W/D2及びW/D3が2ビットのビット
ラインに対応するデータバッファDBF2、DBF3から提供さ
れる2ビットデータが伝達されるようにする。第3プログ
ラムサイクルから、高レベルのS2は、書き込み駆動回路
W/D4及びW/D5が2ビットのビットラインに対応するデー
タバッファDBF4、DBF5から提供される2ビットデータが
伝達されるようにする。第4プログラムサイクルから、
高レベルのS3は、書き込み駆動回路W/D6及びW/D7が2ビ
ットのビットラインに対応するデータバッファDBF6、DB
F7から提供される2ビットデータが伝達されるようにす
る。
【００３４】第5プログラムサイクルから、高レベルのS
4は、書き込み駆動回路W/D8及びW/D9が2ビットのビット
ラインに対応するデータバッファDBF8、DBF9から提供さ
れる2ビットデータが伝達されるようにする。第6プログ
ラムサイクルから、高レベルのS5は、書き込み駆動回路
W/D10及びW/D11が2ビットのビットラインに対応するデ
ータバッファDBF10、DBF11から提供される2ビットデー
タが伝達されるようにする。第7プログラムサイクルか
ら、高レベルのS6は、書き込み駆動回路W/D12及びW/D13
が2ビットのビットラインに対応するデータバッファDBF
12、DBF13から提供される2ビットデータが伝達されるよ
うにする。第8プログラムサイクルから、高レベルのS7
は、書き込み駆動回路W/D14及びW/D15が2ビットのビッ
トラインに対応するデータバッファDBF14、DBF15から提
供される2ビットデータが伝達されるようにする。
4は、書き込み駆動回路W/D8及びW/D9が2ビットのビット
ラインに対応するデータバッファDBF8、DBF9から提供さ
れる2ビットデータが伝達されるようにする。第6プログ
ラムサイクルから、高レベルのS5は、書き込み駆動回路
W/D10及びW/D11が2ビットのビットラインに対応するデ
ータバッファDBF10、DBF11から提供される2ビットデー
タが伝達されるようにする。第7プログラムサイクルか
ら、高レベルのS6は、書き込み駆動回路W/D12及びW/D13
が2ビットのビットラインに対応するデータバッファDBF
12、DBF13から提供される2ビットデータが伝達されるよ
うにする。第8プログラムサイクルから、高レベルのS7
は、書き込み駆動回路W/D14及びW/D15が2ビットのビッ
トラインに対応するデータバッファDBF14、DBF15から提
供される2ビットデータが伝達されるようにする。
【００３５】上述のように、データビットのプログラム
単位は、電源電圧の電流レベルによって限定される。本
実施形態によると、高い電源電圧は、4ビットプログラ
ム動作をイネイブルさせ、低い電源電圧は、2ビットの
プログラム動作を遂行するようにする。本発明は、高い
電源電圧でプログラムができ、チャージンプ回路なしに
低い電源電圧でもプログラムができる。
単位は、電源電圧の電流レベルによって限定される。本
実施形態によると、高い電源電圧は、4ビットプログラ
ム動作をイネイブルさせ、低い電源電圧は、2ビットの
プログラム動作を遂行するようにする。本発明は、高い
電源電圧でプログラムができ、チャージンプ回路なしに
低い電源電圧でもプログラムができる。
【００３６】以上から、本発明による回路の構成及び動
作を説明し、また図面によって図示したが、これは例を
挙げて説明したことに過ぎないし、本発明の技術的思想
を外れない範囲内で、多様な変化及び変更が可能であ
る。
作を説明し、また図面によって図示したが、これは例を
挙げて説明したことに過ぎないし、本発明の技術的思想
を外れない範囲内で、多様な変化及び変更が可能であ
る。
【００３７】
【発明の効果】以上のような本発明によると、低い電源
電圧でチャージポンブ回路を使用せずプログラムを行う
ことができ、高い電源電圧でもプログラムを行うことが
できる。
電圧でチャージポンブ回路を使用せずプログラムを行う
ことができ、高い電源電圧でもプログラムを行うことが
できる。
【図１】電気的に消去及びプログラムができるメモリセ
ルの断面を示す図面である。
ルの断面を示す図面である。
【図２】 プログラム電圧が印加されるフラッシュメモ
リセルの状態を示す図面である。
リセルの状態を示す図面である。
【図３】 従来技術によるフラッシュメモリ装置の構成
を支援すブロック図である。
を支援すブロック図である。
【図４】 図３から、プログラムの間、選択信号の波形
を示す図面である。
を示す図面である。
【図５】 本発明によるフラッシュメモリ装置の構成を
示すブロック図である。
示すブロック図である。
【図６】 図５の電源感知界とを示す回路図である。
【図７】 図５の選択制御回路を示す回路図である。
【図８】 図５の選択回路を示す回路図である。
【図９】 Vccが２．５Ｖより高い場合、プログラムモ
ードの間、選択信号の波形を示す図面である。
ードの間、選択信号の波形を示す図面である。
【図１０】 Vccが２．５Ｖより低い場合、プログラム
モードの間、選択信号の波形を示す図面である。
モードの間、選択信号の波形を示す図面である。
１０、１００：メモリセルアレー ２０、１１０：アドレスバッファ ３０、１２０：行デコーダ ４０、１３０：列デコーダ ５０、１４０：Ｙ−パスゲート １５０：電源検出回路 １６０：選択駆動回路 １７０：選択回路
Claims (2)
- 【請求項１】 複数のプログラムサイクルが可能な不揮
発性半導体メモリ装置において、 ビットラインとワードラインに連結される複数のメモリ
セルが形成されるメモリセルアレーと、 複数のデータビットを受ける複数のデータバッファと、 前記メモリセルアレーとデータバッファの間に配列され
る複数の書き込み駆動回路と、 電源電圧の電流レベルに応じて前記書き込み駆動回路の
制御のための選択信号を発生する回路とを含み、 前記選択信号は、プログラムサイクルのうち、１サイク
ルで、プログラムされるデータビットの数を決定するこ
とを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 複数のプログラムサイクルができる不揮
発性半導体メモリ装置において、 ビットラインとワードラインに連結される複数のメモリ
セルが形成されるメモリセルアレーと、 複数のデータビットを受け、前記データビットに対応す
る複数のデータバッファと、 前記メモリセルアレーとデータバッファとの間に配列さ
れ、データバッファに対応する複数の書き込み駆動回路
と、 電源電圧の電流レベルに応じて信号を発生する検出回路
と、 前記検証回路から提供される信号に応じて、前記書き込
み駆動回路を制御するための複数の選択信号を発生する
回路とを含み、 前記選択信号は、プログラムサイクルのうち、１つで活
性化される前記書き込み駆動回路の数を決定し、 前記１つのプログラムサイクルで、データビットの数
は、選択される書き込み駆動回路の数によって決定され
ることを特徴とする不揮発性半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081000A KR100268442B1 (ko) | 1997-12-31 | 1997-12-31 | 불 휘발성 반도체 메모리 장치의 프로그램 방법 |
| KR199781000 | 1997-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11260078A true JPH11260078A (ja) | 1999-09-24 |
| JP4068247B2 JP4068247B2 (ja) | 2008-03-26 |
Family
ID=19530473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37151998A Expired - Fee Related JP4068247B2 (ja) | 1997-12-31 | 1998-12-25 | プログラム動作を選択する不揮発性半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6434052B1 (ja) |
| JP (1) | JP4068247B2 (ja) |
| KR (1) | KR100268442B1 (ja) |
| TW (1) | TW434553B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1378914A2 (en) | 2002-07-03 | 2004-01-07 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2007294105A (ja) * | 2007-07-09 | 2007-11-08 | Renesas Technology Corp | マイクロコンピュータ |
| JP2011181131A (ja) * | 2010-02-26 | 2011-09-15 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385228B1 (ko) * | 2001-04-18 | 2003-05-27 | 삼성전자주식회사 | 불휘발성 메모리를 프로그램하는 방법 및 장치 |
| JP2003203488A (ja) * | 2001-12-28 | 2003-07-18 | Mitsubishi Electric Corp | 不揮発性半導体メモリ |
| JP4124692B2 (ja) * | 2003-04-25 | 2008-07-23 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US7233528B2 (en) * | 2005-07-25 | 2007-06-19 | Atmel Corporation | Reduction of programming time in electrically programmable devices |
| ITMI20060220A1 (it) * | 2006-02-09 | 2007-08-10 | St Microelectronics Srl | Seletrtore di riga con ridotta occupazione d'area per dispositivi di memoria a semiconduttore |
| US8817543B2 (en) * | 2012-07-11 | 2014-08-26 | Ememory Technology Inc. | Flash memory |
| KR20210084955A (ko) * | 2019-12-30 | 2021-07-08 | 에스케이하이닉스 주식회사 | 데이터 입출력 회로를 포함하는 메모리 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125800A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 書込み・消去可能な読出し専用メモリ |
| JPH0512891A (ja) * | 1990-09-17 | 1993-01-22 | Toshiba Corp | 半導体記憶装置 |
| JPH0684396A (ja) * | 1992-04-27 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815458A (en) * | 1996-09-06 | 1998-09-29 | Micron Technology, Inc. | System and method for writing data to memory cells so as to enable faster reads of the data using dual wordline drivers |
| US5898637A (en) * | 1997-01-06 | 1999-04-27 | Micron Technology, Inc. | System and method for selecting shorted wordlines of an array having dual wordline drivers |
-
1997
- 1997-12-31 KR KR1019970081000A patent/KR100268442B1/ko not_active IP Right Cessation
-
1998
- 1998-12-23 TW TW087121508A patent/TW434553B/zh not_active IP Right Cessation
- 1998-12-25 JP JP37151998A patent/JP4068247B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-03 US US09/222,044 patent/US6434052B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1378914A2 (en) | 2002-07-03 | 2004-01-07 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2007294105A (ja) * | 2007-07-09 | 2007-11-08 | Renesas Technology Corp | マイクロコンピュータ |
| JP2011181131A (ja) * | 2010-02-26 | 2011-09-15 | Toshiba Corp | 半導体記憶装置 |
| US8514640B2 (en) | 2010-02-26 | 2013-08-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW434553B (en) | 2001-05-16 |
| US6434052B1 (en) | 2002-08-13 |
| JP4068247B2 (ja) | 2008-03-26 |
| KR100268442B1 (ko) | 2000-10-16 |
| KR19990060756A (ko) | 1999-07-26 |
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