JPH0629498A

JPH0629498A - 半導体記憶装置

Info

Publication number: JPH0629498A
Application number: JP20591792A
Authority: JP
Inventors: Kazuyoshi Shiba; 和佳志波; Kenichi Kuroda; 謙一黒田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-07-09
Filing date: 1992-07-09
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】低電圧動作可能なフラッシュメモリ等の半導
体記憶装置を実現する。また、フラッシュメモリ等のメ
モリセルの消去特性バラツキを抑制しそのベリファイ電
圧等を安定化して、フラッシュメモリひいてはフラッシ
ュメモリを内蔵するマイクロコンピュータ等の信頼性を
高める。【構成】その選択レベルが例えば＋３Ｖすなわち電源
電圧ＶＣＣのような正電位とされるワード線Ｗ０〜Ｗｍ
の非選択レベルを、例えば−２Ｖすなわち電源電圧−Ｖ
Ｇ１のような負電位とする。これにより、メモリセルの
消去後におけるしきい値電圧が比較的大きなバラツキを
呈する場合でも、メモリアレイＭＡＲＹにおけるメモリ
セルの選択動作を確実に行わせることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、マイクロコンピュータ等に内蔵されるフラ
ッシュメモリに利用して特に有効な技術に関するもので
ある。

【０００２】

【従来の技術】記憶データを紫外線により消去し電気的
に書き込みうるＥＰＲＯＭ（ＵＶＥｒａｓａｂｌｅ
ａｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌ
ｙＭｅｍｏｒｙ）がある。また、記憶データを電気的
に消去しかつ書き込みうるＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒ
ａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）
がある。さらに、ＥＰＲＯＭと同様に、そのゲート酸化
膜がトンネル酸化膜からなるメモリセルを基本に構成さ
れ、しかも記憶データを一括して消去しうるいわゆるフ
ラッシュメモリ（フラッシュＥＥＰＲＯＭ）がある。

【０００３】フラッシュメモリについて、例えば、１９
８５年、『アイ・イー・ディー・エム（ＩＥＤＭ：Ｉｎ
ｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅｓＭｅｅｔｉｎｇ）テクニカルダイジェスト
（ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ）』第６１６頁〜
第６１９頁に記載されている。

【０００４】

【発明が解決しようとする課題】一括消去機能を有する
従来のフラッシュメモリにおいて、指定されたメモリセ
ルの読み出し動作は、メモリセルの制御ゲートすなわち
対応するワード線を例えば＋５Ｖ（ボルト）すなわち電
源電圧ＶＣＣのような選択レベルとし、メモリセルのド
レインすなわち対応するビット線に例えば＋１Ｖのよう
な所定のバイアス電圧を与えることによって行われる。
このとき、メモリセルのソース及び半導体基板には例え
ば０Ｖすなわち接地電位ＶＳＳが供給され、上記ワード
線以外の非選択ワード線にも接地電位ＶＳＳが供給され
る。一方、指定されたメモリセルに対する書き込み動作
は、対応するワード線を例えば＋１２Ｖすなわち電源電
圧ＶＰＰのような高電位の選択レベルとし、対応するビ
ット線に例えば＋６Ｖすなわち電源電圧ＶＰＰを降圧し
た電圧又は接地電位ＶＳＳをその書き込みデータに従っ
て選択的に与えることによって行われる。このとき、メ
モリセルのソース及び半導体基板には接地電位ＶＳＳが
供給され、上記ワード線以外の非選択ワード線にも接地
電位ＶＳＳが供給される。さらに、記憶データの一括消
去動作は、メモリセルのソースに電源電圧ＶＰＰを供給
して、その浮遊ゲートに蓄積された電荷をＦＮ（Ｆｏｗ
ｌｅｒＮｏｒｄｈｅｉｍ）トンネル電流としてソース
側に放出することによって行われる。このとき、対応す
るビット線は開放状態とされ、対応するワード線及び半
導体基板には接地電位ＶＳＳが供給される。しかるに、
この種のフラッシュメモリでは、＋５Ｖのような電源電
圧ＶＣＣに加えて、＋１２Ｖのような高電位の電源電圧
ＶＰＰを外部から供給することが必要となる。

【０００５】これに対処するため、メモリセルのゲート
長を縮小し書き込み効率を向上すること、一括消去時に
おけるワード線の選択レベルを負電位とすることで、電
源電圧の単一化を図ったフラッシュメモリがある。この
フラッシュメモリにおいて、指定されたメモリセルの読
み出し動作は、対応するワード線を例えば＋５Ｖすなわ
ち電源電圧ＶＣＣのような選択レベルとし、対応するビ
ット線に例えば＋１Ｖのような所定のバイアス電圧を与
えることによって行われる。このとき、メモリセルのソ
ース及び半導体基板には例えば０Ｖすなわち接地電位Ｖ
ＳＳが供給され、上記ワード線以外の非選択ワード線に
も接地電位ＶＳＳが供給される。一方、指定されたメモ
リセルに対する書き込み動作は、比較的電流容量が小さ
くてすむワード線を、例えば電源電圧ＶＣＣを昇圧して
得られる＋１２Ｖすなわち電源電圧ＶＰＰのような高電
位の選択レベルとし、比較的大きな電流容量を必要とす
るビット線に対して、電源電圧ＶＣＣ又は接地電位ＶＳ
Ｓをその書き込みデータに従って選択的に与えることに
よって行われる。このとき、メモリセルのソース及び半
導体基板には接地電位ＶＳＳが供給され、上記ワード線
以外の非選択ワード線にも接地電位ＶＳＳが供給され
る。さらに、記憶データの一括消去動作は、メモリセル
のソースに電源電圧ＶＣＣを供給し対応するワード線に
電源電圧ＶＣＣをもとに形成される−１２Ｖのような負
電位を供給することによって行われる。このとき、対応
するビット線は開放状態とされ、半導体基板には接地電
位ＶＳＳが供給される。

【０００６】ところで、フラッシュメモリ等の高集積化
・大規模化にともなって、その電源電圧は例えば＋３Ｖ
程度に低電圧化される傾向にあるが、上記のような動作
形態を採る従来のフラッシュメモリをそのまま低電圧化
した場合、次のような問題点が生じることが本願発明者
等によって明らかとなった。すなわち、上記フラッシュ
メモリでは、いずれの場合においても、読み出し及び書
き込みモードにおけるワード線の選択レベルが電源電圧
ＶＣＣとされ、その非選択レベルは接地電位ＶＳＳとさ
れる。ところが、外部から供給される＋３Ｖの電源電圧
ＶＣＣには±１０％すなわち±０．３Ｖ程度の電位変動
が許されることから、電源電圧ＶＣＣの最低電位は＋
２．７Ｖ程度となり、その最高電位も、従来システムへ
の適応から＋５．５Ｖまで保証する必要がある。さら
に、フラッシュメモリを構成するメモリセルの一括消去
後におけるしきい値電圧は、図７に例示されるように、
例えば１．５Ｖを中心として±１．０Ｖ程度の比較的大
きなバラツキを呈し、その最大値は２．５Ｖ程度にも達
する。しかるに、電源電圧ＶＣＣが＋２．７Ｖのような
最低電位となりメモリセルのしきい値電圧が２．５Ｖの
ような最大値となる最悪ケースでは、メモリアレイにお
けるメモリセルの選択動作が正常に行われない。このた
め、フラッシュメモリの読み出し及び書き込み動作が不
安定となり、これによってその低電圧化が制約される結
果となる。

【０００７】一方、単一電源方式を採る従来のフラッシ
ュメモリでは、前述のように、外部から供給される電源
電圧ＶＣＣが、消去モード時におけるメモリセルのソー
ス電圧として与えられ、またベリファイ電圧として与え
られる。ところが、この電源電圧ＶＣＣには、前述のよ
うに、＋２．７Ｖから＋５．５Ｖ程度の電位変動が許さ
れる。このため、電源電圧ＶＣＣの電位変動にともなっ
てメモリセルの消去特性にバラツキが生じるとともに、
安定したベリファイ電圧を得ることができず、これによ
ってフラッシュメモリの信頼性が低下する結果となる。

【０００８】この発明の目的は、低電圧動作可能なフラ
ッシュメモリ等の半導体記憶装置を提供することにあ
る。この発明の他の目的は、フラッシュメモリ等のメモ
リセルの消去特性バラツキを抑制しそのベリファイ電圧
を安定化して、フラッシュメモリ等の信頼性を高めるこ
とにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、マイクロコンピュータに内蔵
されるフラッシュメモリ等において、その選択レベルが
例えば＋３Ｖのような正電位とされるワード線の読み出
し及び書き込みモードにおける非選択レベルを、例えば
−２Ｖのような負電位とする。また、消去時にメモリセ
ルのソースに供給される電圧やベリファイ電圧を、外部
から供給される電源電圧を昇圧しクランプした後、抵抗
等により分圧することによって形成する

【００１１】

【作用】上記手段によれば、メモリセルの消去後のしき
い値電圧が比較的大きなバラツキを呈する場合でも、メ
モリアレイにおけるワード線の選択動作を確実に行い、
フラッシュメモリ等の読み出し及び書き込み動作を安定
化することができるとともに、消去時にメモリセルのソ
ースに供給される電圧やベリファイ電圧の電源電圧変動
に伴う電位変動を抑えて、メモリセルの消去特性バラツ
キを抑制し、フラッシュメモリ等の読み出し及び書き込
み動作をさらに安定化することができる。これらの結
果、フラッシュメモリひいてはマイクロコンピュータ等
の低電圧化を推進し、その信頼性を高めることができ
る。

【００１２】

【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹの一実施例の回路図が示されている。これ
らの図をもとに、まずこの実施例のフラッシュメモリの
構成及び動作の概要について説明する。なお、この実施
例のフラッシュメモリは、特に制限されないが、プログ
ラムや固定データ等を格納するためのメモリとして、所
定のマイクロコンピュータに内蔵される。図２の回路素
子ならびに図１の各ブロックを構成する回路素子は、マ
イクロコンピュータを構成する図示されない他の回路素
子とともに、単結晶シリコンのような１個の半導体基板
上に形成される。

【００１３】図１において、この実施例のフラッシュメ
モリは、その大半の面積を占めて配置されるメモリアレ
イＭＡＲＹを基本構成とする。メモリアレイＭＡＲＹ
は、図２に示されるように、同図の水平方向に平行して
配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直方向
に平行して配置されるｎ＋１本のビット線Ｂ０〜Ｂｎと
を含む。これらのワード線及びビット線の交点には、
（ｍ＋１）×（ｎ＋１）個の不揮発性メモリセルＭＣが
格子状に配置される。メモリアレイＭＡＲＹの同一の列
に配置されるｍ＋１個のメモリセルＭＣのドレインは、
対応するビット線Ｂ０〜Ｂｎにそれぞれ共通結合され
る。また、メモリアレイＭＡＲＹの同一の行に配置され
るｎ＋１個のメモリセルＭＣの制御ゲートは、対応する
ワード線Ｗ０〜Ｗｍにそれぞれ共通結合される。すべて
のメモリセルＭＣのソースは、ソース線ＳＬに共通結合
され、さらにソーススイッチＳＳに結合される。

【００１４】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、その一方において正電圧Ｘアドレスデコ
ーダＰＸＤに結合され、その他方において負電圧Ｘアド
レスデコーダＮＸＤに結合される。正電圧Ｘアドレスデ
コーダＰＸＤには、ＸアドレスバッファＸＢからｉ＋１
ビットの内部アドレス信号Ｘ０〜Ｘｉが供給され、外部
端子ＶＣＣを介して入力される電源電圧ＶＣＣと電圧発
生回路ＶＰＧ２により形成される電源電圧ＶＰ２とが供
給される。また、負電圧ＸアドレスデコーダＮＸＤに
は、ＸアドレスバッファＸＢから上記内部アドレス信号
Ｘ０〜Ｘｉが供給され、電圧発生回路ＶＧＧ１により形
成される電源電圧−ＶＧ１と電圧発生回路ＶＧＧ２によ
り形成される電源電圧−ＶＧ２が供給される。さらに、
ＸアドレスバッファＸＢには、アドレス入力端子ＡＸ０
〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給
される。なお、電源電圧ＶＣＣは、特に制限されない
が、＋３Ｖのような比較的絶対値の小さな正電位（第１
の正電位）とされ、電源電圧ＶＰ２は、＋１２Ｖのよう
な比較的絶対値の大きな正電位（第２の正電位）とされ
る。また、電源電圧−ＶＧ１は、−２Ｖのような比較的
絶対値の小さな負電位（第１の負電位）とされ、電源電
圧−ＶＧ２は、−１２Ｖのような比較的絶対値の大きな
負電位（第２の負電位）とされる。

【００１５】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み・保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成して、ＸアドレスデコーダＸＤ及びソーススイッ
チＳＳに供給する。

【００１６】正電圧ＸアドレスデコーダＰＸＤ及び負電
圧ＸアドレスデコーダＮＸＤは、フラッシュメモリの動
作モードに応じて選択的に動作状態とされ、Ｘアドレス
バッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘ
ｉをデコードして、メモリアレイＭＡＲＹの対応するワ
ード線Ｗ０〜Ｗｍを択一的に選択状態とする。この実施
例において、ワード線Ｗ０〜Ｗｍの読み出しモードにお
ける選択レベルは、後述するように、正電圧Ｘアドレス
デコーダＰＸＤにより設定され、＋３Ｖすなわち電源電
圧ＶＣＣとされる。また、これらのワード線の書き込み
モードにおける選択レベルは、同様に正電圧Ｘアドレス
デコーダＰＸＤにより設定され、＋１２Ｖすなわち電源
電圧ＶＰ２とされる。ワード線Ｗ０〜Ｗｍの読み出し及
び書き込みモードにおける非選択レベルは、負電圧Ｘア
ドレスデコーダＮＸＤにより設定され、−２Ｖすなわち
電源電圧−ＶＧ１とされる。一方、ワード線Ｗ０〜Ｗｍ
の消去モードにおける選択レベルは、負電圧Ｘアドレス
デコーダＮＸＤにより設定され、−１２Ｖすなわち電源
電圧−ＶＧ２とされる。これらのワード線の消去モード
における非選択レベルは、接地状態とされる。

【００１７】ソーススイッチＳＳには、外部端子ＶＣＣ
を介して入力される電源電圧ＶＣＣと電圧発生回路ＶＰ
Ｇ１により形成される電源電圧ＶＰ１とが供給される。
ここで、電源電圧ＶＰ１は、＋５Ｖのような正の電源電
圧とされる。

【００１８】ソーススイッチＳＳは、ソース線ＳＬを介
して、メモリアレイＭＡＲＹを構成するメモリセルＭＣ
のソースにフラッシュメモリの動作モードに応じた所定
のソース電圧を供給する。すなわち、ソーススイッチＳ
Ｓは、フラッシュメモリが読み出し又は書き込みモード
とされるとき、メモリセルＭＣのソースに０Ｖすなわち
接地電位ＶＳＳのようなソース電圧を供給する。また、
フラッシュメモリが消去モードとされるとき、メモリセ
ルＭＣのソースに＋５Ｖすなわち電源電圧ＶＰ１のよう
なソース電圧を供給する。

【００１９】次に、メモリアレイＭＡＲＹを構成するｎ
＋１本のビット線は、ＹスイッチＹＳに結合され、さら
に指定される８本がこのＹスイッチＹＳを介して選択的
に共通データ線ＣＤ０〜ＣＤ７に接続される。Ｙスイッ
チＹＳには、ＹアドレスデコーダＹＤからビット線選択
信号が供給される。また、ＹアドレスデコーダＹＤに
は、ＹアドレスバッファＹＢからｊ＋１ビットの内部ア
ドレス信号Ｙ０〜Ｙｊが供給され、Ｙアドレスバッファ
ＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹ
アドレス信号ＡＹ０〜ＡＹｊが供給される。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み・保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊ
を形成して、ＹアドレスデコーダＹＤに供給する。Ｙア
ドレスデコーダＹＤは、ＹアドレスバッファＹＢから供
給される内部アドレス信号Ｙ０〜Ｙｊをデコードして、
対応するビット線選択信号を択一的にハイレベルとす
る。ＹスイッチＹＳは、メモリアレイＭＡＲＹの各ビッ
ト線に対応して設けられるｎ＋１個のスイッチＭＯＳＦ
ＥＴを含む。これらのスイッチＭＯＳＦＥＴは、ビット
線選択信号が択一的にハイレベルとされることで８個ず
つ選択的にオン状態となり、メモリアレイＭＡＲＹの対
応する８本のビット線と共通データ線ＣＤ０〜ＣＤ７と
を選択的に接続状態とする。

【００２１】共通データ線ＣＤ０〜ＣＤ７は、リードラ
イト回路ＲＷの対応する単位回路に結合される。リード
ライト回路ＲＷは、共通データ線ＣＤ０〜ＣＤ７に対応
して設けられる８個の単位回路を含み、各単位回路は、
それぞれ１個のライトアンプ及びリードアンプを含む。
リードライト回路ＲＷの各単位回路を構成するライトア
ンプは、フラッシュメモリが書き込みモードとされると
き、選択的に動作状態とされる。この動作状態におい
て、各ライトアンプは、対応するデータ入出力端子Ｄ０
〜Ｄ７を介して供給される書き込みデータをもとに所定
の書き込み信号を形成し、共通データ線ＣＤ０〜ＣＤ７
を介してメモリアレイＭＡＲＹの選択された８個のメモ
リセルに書き込む。なお、リードライト回路ＲＷの各ラ
イトアンプから共通データ線ＣＤ０〜ＣＤ７を介して選
択されたメモリセルに与えられる書き込み信号のハイレ
ベルは、＋５Ｖすなわち電源電圧ＶＰ１とされ、そのロ
ウレベルは、接地電位ＶＳＳすなわち０Ｖとされる。

【００２２】一方、リードライト回路ＲＷの各単位回路
を構成するリードアンプは、フラッシュメモリが読み出
しモードとされるとき選択的に動作状態とされ、メモリ
アレイＭＡＲＹの選択された８個のメモリセルから共通
データ線ＣＤ０〜ＣＤ７を介して出力される読み出し信
号を増幅し、データ入出力端子Ｄ０〜Ｄ７を介して出力
する。このとき、リードアンプは、メモリアレイＭＡＲ
Ｙの選択されたメモリセルに対して、＋１Ｖのような所
定のバイアス電圧ＶＢを与える。

【００２３】タイミング発生回路ＴＧは、マイクロコン
ピュータの図示されない前段回路から起動制御信号とし
て供給されるチップイネーブル信号ＣＥＢ，ライトイネ
ーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢをもと
に上記各種の内部制御信号を選択的に形成し、フラッシ
ュメモリの各部に供給する。

【００２４】この実施例のフラッシュメモリは、さら
に、外部端子ＶＣＣを介して供給される電源電圧ＶＣＣ
をもとに、上記各種の電源電圧を形成する電圧発生回路
ＶＰＧ１及びＶＰＧ２ならびにＶＧＧ１及びＶＧＧ２を
備える。このうち、電圧発生回路ＶＰＧ１及びＶＰＧ２
は、電源電圧ＶＣＣを昇圧し分圧して、＋５Ｖのような
電源電圧ＶＰ１ならびに＋１２Ｖのような電源電圧ＶＰ
２をそれぞれ形成する。また、電圧発生回路ＶＧＧ１及
びＶＧＧ２は、電源電圧ＶＣＣを逆電位で昇圧し分圧し
て、−２Ｖのような電源電圧−ＶＧ１ならびに−１２Ｖ
のような電源電圧−ＶＧ２をそれぞれ形成する。

【００２５】図２には、図１のフラッシュメモリの読み
出しモードにおける一実施例の接続図が示されている。
また、図３には、図１のフラッシュメモリの書き込みモ
ードにおける一実施例の接続図が示され、図４には、そ
の消去モードにおける一実施例の接続図が示されてい
る。これらの図をもとに、この実施例のフラッシュメモ
リの各動作モードの概要とその特徴について説明する。
なお、図３ないし図５では、ワード線Ｗ０とビット線Ｂ
０及びＢ１との交点に配置される２個のメモリセルＭＣ
００及びＭＣ０１と、ワード線Ｗ２とビット線Ｂ０及び
Ｂ１との交点に配置される２個のメモリセルＭＣ２０及
びＭＣ２１とが例示され、さらにこれらのワード線Ｗ０
及びＷ２に関係する正電圧ＸアドレスデコーダＰＸＤの
一部が例示される。また、図３及び図４では、メモリセ
ルＭＣ００及びＭＣ０１に代表されるように、ワード線
Ｗ０とビット線Ｂ０〜Ｂ７との交点に配置される８個の
メモリセルＭＣ００〜ＭＣ０７が選択状態とされ、いず
れの場合においてもメモリセルＭＣ００とＭＣ２０のみ
がデプレッション型とされる。さらに、図５では、メモ
リセルＭＣ００及びＭＣ０１に代表されるように、ワー
ド線Ｗ０に結合されるｎ＋１個のメモリセルＭＣ００〜
ＭＣ０ｎが選択状態とされ、一括消去の対象となる。こ
の他の組み合わせについては、類推されたい。

【００２６】フラッシュメモリが読み出しモードとされ
るとき、正電圧ＸアドレスデコーダＰＸＤでは、図３に
示されるように、内部アドレス信号Ｘ０〜Ｘｉのデコー
ド結果として、指定されたワード線Ｗ０に対応するワー
ド線駆動回路Ｄ０の入力端子に接地電位ＶＳＳが供給さ
れ、対応するＰチャンネル型の負電位カットＭＯＳＦＥ
ＴＰ３のゲートにも接地電位ＶＳＳが供給される。ま
た、指定外のワード線Ｗ２等に対応するワード線駆動回
路Ｄ２等の入力端子には電源電圧ＶＣＣが供給され、対
応する負電位カットＭＯＳＦＥＴＰ４等のゲートにも電
源電圧ＶＣＣが供給される。このとき、ワード線駆動回
路Ｄ０及びＤ２等の動作電源は、電源電圧ＶＣＣとされ
る。また、負電圧ＸアドレスデコーダＮＸＤでは、指定
されたワード線Ｗ０がＯＰＥＮつまり開放状態とされ、
指定外のワード線Ｗ２等には−２Ｖのような電源電圧Ｖ
Ｇ１が供給される。

【００２７】ＹスイッチＹＳでは、内部アドレス信号Ｙ
０〜Ｙｊのデコード結果として、指定された８本のビッ
ト線Ｂ０〜Ｂ７が共通データ線ＣＤ０〜ＣＤ７を介して
リードライト回路ＲＷの対応するリードアンプに結合さ
れ、指定外のビット線Ｂ８〜Ｂｎは開放状態とされる。
ビット線Ｂ０〜Ｂ７には、リードライト回路ＲＷの対応
するリードアンプから＋１Ｖのような所定のバイアス電
圧ＶＢが供給される。メモリアレイＭＡＲＹを構成する
すべてのメモリセルには、ソーススイッチＳＳからソー
ス線ＳＬを介して接地電位ＶＳＳが供給される。

【００２８】これらのことから、メモリアレイＭＡＲＹ
では、指定されたワード線Ｗ０が、対応するワード線駆
動回路Ｄ０から供給される電源電圧ＶＣＣによって＋３
Ｖのようなハイレベルの選択状態とされ、指定外のワー
ド線Ｗ２等が、負電圧ＸアドレスデコーダＮＸＤから供
給される電源電圧−ＶＧ１によって−２Ｖのような非選
択状態とされる。この結果、ビット線Ｂ０には、デプレ
ッション型とされるメモリセルＭＣ００を介して太線の
矢印で示されるような読み出し電流が得られるが、ビッ
ト線Ｂ１等には、対応するメモリセルＭＣ０１等がデプ
レッション型とされないことから点線の矢印で示される
ような読み出し電流は得られない。さらに、非選択状態
とされるワード線Ｗ２等に結合されるメモリセルＭＣ２
０及びＭＣ２１等は、非選択レベルが−２Ｖとされるこ
とで安定したオフ状態とされ、やはり点線の矢印で示さ
れるような読み出し電流は流れない。

【００２９】次に、フラッシュメモリが書き込みモード
とされるとき、正電圧ＸアドレスデコーダＰＸＤでは、
図４に示されるように、内部アドレス信号Ｘ０〜Ｘｉの
デコード結果として、指定されたワード線Ｗ０に対応す
るワード線駆動回路Ｄ０の入力端子に接地電位ＶＳＳが
供給され、対応するＰチャンネル型の負電位カットＭＯ
ＳＦＥＴＰ３のゲートにも接地電位ＶＳＳが供給され
る。また、指定外のワード線Ｗ２等に対応するワード線
駆動回路Ｄ２等の入力端子には電源電圧ＶＰ２が供給さ
れ、対応する負電位カットＭＯＳＦＥＴＰ４等のゲート
にも電源電圧ＶＰ２が供給される。このとき、ワード線
駆動回路Ｄ０及びＤ２等の動作電源は、電源電圧ＶＰ２
とされる。また、負電圧ＸアドレスデコーダＮＸＤで
は、指定されたワード線Ｗ０がＯＰＥＮつまり開放状態
とされ、指定外のワード線Ｗ２等には−２Ｖのような電
源電圧ＶＧ１が供給される。

【００３０】ＹスイッチＹＳでは、内部アドレス信号Ｙ
０〜Ｙｊのデコード結果として、指定された８本のビッ
ト線Ｂ０〜Ｂ７が共通データ線ＣＤ０〜ＣＤ７を介して
リードライト回路ＲＷの対応するライトアンプに結合さ
れ、指定外のビット線Ｂ８〜Ｂｎは開放状態とされる。
ビット線Ｂ０〜Ｂ７には、リードライト回路ＲＷの対応
するライトアンプから、＋５Ｖすなわち電源電圧ＶＰ１
のようなハイレベルあるいは０Ｖすなわち接地電位ＶＳ
Ｓのようなロウレベルが対応する書き込みデータの論理
レベルに従って選択的に供給される。メモリアレイＭＡ
ＲＹを構成するすべてのメモリセルのソースには、ソー
ススイッチＳＳからソース線ＳＬを介して接地電位ＶＳ
Ｓが供給される。

【００３１】これらのことから、メモリアレイＭＡＲＹ
では、指定されたワード線Ｗ０が、対応するワード線駆
動回路Ｄ０から供給される電源電圧ＶＰ２によって＋１
２Ｖのような高いハイレベルの選択状態とされ、指定外
のワード線Ｗ２等が、負電圧ＸアドレスデコーダＮＸＤ
から供給される電源電圧−ＶＧ１によって−２Ｖのよう
な非選択状態とされる。この結果、ワード線Ｗ０及びビ
ット線Ｂ０の交点に配置されるメモリセルＭＣ００で
は、太線の矢印で示されるようなチャンネル電流が流
れ、ホットエレクトロンにより浮遊ゲートに電荷の注入
が行われ、ワード線Ｗ０及びビット線Ｂ１等の交点に配
置されるメモリセルＭＣ０１等では、点線の矢印で示さ
れるような電流が流れないので、浮遊ゲートに電荷の注
入は行われない。さらに、非選択状態とされるワード線
Ｗ２等に結合されるメモリセルＭＣ２０及びＭＣ２１等
は、非選択レベルが−２Ｖとされることで安定したオフ
状態とされ、やはり点線の矢印で示されるような電流が
流れない。

【００３２】一方、フラッシュメモリが消去モードとさ
れるとき、正電圧ＸアドレスデコーダＰＸＤでは、図５
に示されるように、すべてのワード線Ｗ０〜Ｗｍに対応
するワード線駆動回路Ｄ０及びＤ２等の入力端子に電源
電圧ＶＣＣが供給され、対応する負電位カットＭＯＳＦ
ＥＴＰ３及びＰ４等のゲートにも電源電圧ＶＣＣが供給
される。このとき、すべてのワード線駆動回路Ｄ０及び
Ｄ２等の動作電源は、電源電圧ＶＣＣとされる。また、
負電圧ＸアドレスデコーダＮＸＤでは、内部アドレス信
号Ｘ０〜Ｘｉのデコード結果を受けて指定されたワード
線Ｗ０に−１２Ｖのような電源電圧−ＶＧ２が択一的に
供給され、指定外のワード線Ｗ２等はすべて接地状態と
される。さらに、ＹスイッチＹＳが非動作状態とされる
ことで、すべてのビット線Ｂ０〜Ｂｎは開放状態とさ
れ、メモリアレイＭＡＲＹを構成するすべてのメモリセ
ルのソースには、ソーススイッチＳＳからソース線ＳＬ
を介して＋５Ｖのような電源電圧ＶＰ１が供給される。

【００３３】これらのことから、メモリアレイＭＡＲＹ
では、指定されたワード線Ｗ０が、負電圧Ｘアドレスデ
コーダＮＸＤから供給される電源電圧−ＶＧ２を受けて
−１２Ｖのような負電位の選択状態とされる。これによ
り、ワード線Ｗ０に結合されるすべてのメモリセルＭＣ
００〜ＭＣ０ｎのソース側のトンネル酸化膜に所定の電
界が印加され、太線の矢印で示されるようなＦＮトンネ
ル電流が流れて、これらのメモリセルの保持データが一
括消去される。このとき、指定外のワード線Ｗ２等で
は、これらのワード線が開放状態とされるために必要な
電界が得られず、点線の矢印で示されるようなＦＮトン
ネル電流は流されない。

【００３４】以上のように、この実施例のフラッシュメ
モリでは、外部から供給すべき動作電源が電源電圧ＶＣ
Ｃのみに単一化され、またその電位が＋３Ｖのように低
電圧化される。しかし、メモリアレイＭＡＲＹを構成す
るワード線Ｗ０〜Ｗｍが、選択時において＋３Ｖのよう
な電源電圧ＶＣＣとされ、非選択時において−２Ｖのよ
うな電源電圧−ＶＧ１とされることで、ワード線の選択
レベルと非選択レベルとの間の電位差は５Ｖに拡大され
る。このため、消去後においてメモリセルのしきい値電
圧が図７に示されるような比較的大きなバラツキを呈す
る場合でも、消去後におけるしきい値電圧を例えば０．
５Ｖを中心に±１Ｖとしても、その最大値１．５Ｖは、
電源電圧ＶＣＣが＋２．７Ｖのような最低電位となって
もその電位差は１．２Ｖあるので、メモリアレイＭＡＲ
Ｙにおけるメモリセルの選択動作は確実に行われ、安定
した読み出し又は書き込み動作が行われるものとなる。

【００３５】ところで、書き込みモードにおいてビット
線Ｂ０〜Ｂｎのハイレベルとして供給されかつ消去モー
ドにおいてメモリセルのソースに供給される電源電圧Ｖ
Ｐ１と、書き込みモードにおいてワード線の選択レベル
として供給される電源電圧ＶＰ２は、前述のように、フ
ラッシュメモリに内蔵される電圧発生回路ＶＰＧ１及び
ＶＰＧ２によって形成される。これらの電圧発生回路
は、図６の電圧発生回路ＶＰ１に代表して示されるよう
に、電源電圧ＶＣＣを受ける昇圧回路ＢＶと、この昇圧
回路ＢＶの出力端子と接地電位ＶＳＳとの間に設けられ
るクランプ回路ＣＬとを含む。このうち、昇圧回路ＢＶ
は、例えば容量によるチャージポンプ回路を基本構成と
し、電源電圧ＶＣＣを所定の高電位に昇圧する。また、
クランプ回路ＣＬは、例えばツェナーダイオードを基本
構成とし、昇圧回路ＢＶによって形成される高電位を所
定の中間電位にクランプする。

【００３６】電圧発生回路ＶＰＧ１は、さらに、昇圧回
路ＢＶの出力端子と接地電位ＶＳＳとの間に直列形態に
設けられる２個の分圧抵抗Ｒ１及びＲ２を含む。これら
の抵抗は、所定の抵抗値Ｒ１及びＲ２を有するものとさ
れ、その共通結合されたノードは、電圧発生回路ＶＰＧ
１の出力端子に結合される。この結果、電圧発生回路Ｖ
ＰＧ１によって形成される電源電圧ＶＰ１の電位ＶＰ１
は、クランプ回路ＣＬにより得られる中間電位をＶＰＣ
１とするとき、ＶＰ１＝ＶＰＣ１×Ｒ２／（Ｒ１＋Ｒ２）となる。前述のように、電源電圧ＶＣＣには、＋２．７
Ｖから＋５．５Ｖの範囲の電位変動が許される。しか
し、クランプ回路ＣＬを構成するツェナーダイオードの
特性をもとに中間電位ＶＰＣ１の電位を＋１０Ｖ±０．
５Ｖ程度に設定し、抵抗Ｒ１及びＲ２の抵抗値を等しく
した場合、電源電圧ＶＰ１の電位は、ほぼ＋５Ｖ±０．
２５Ｖとなり、充分に安定化される。この結果、メモリ
セルの消去特性バラツキを抑制できるとともに、フラッ
シュメモリの読み出し及び書き込み特性を安定化するこ
とができるものとなる。

【００３７】以上の本実施例に示されるように、この発
明をマイクロコンピュータ等に内蔵されるフラッシュメ
モリ等の半導体記憶装置に適用することで、次のような
作用効果が得られる。すなわち、（１）マイクロコンピュータに内蔵されるフラッシュメ
モリ等において、その選択レベルが例えば＋３Ｖのよう
な正電位とされるワード線の読み出し及び書き込みモー
ドにおける非選択レベルを、例えば−２Ｖのような負電
位とすることで、メモリセルの消去後のしきい値電圧が
比較的大きなバラツキを呈する場合でも、メモリアレイ
におけるメモリセルの選択動作を確実に行わせることが
できるという効果が得られる。（２）上記（１）項により、その電源電圧が例えば＋３
Ｖ程度に低電圧化される場合でも、フラッシュメモリ等
の読み出し及び書き込み動作を正常に行うことができる
という効果が得られる。

【００３８】（３）上記（１）項及び（２）項におい
て、消去時にメモリセルのソースに供給される電圧やベ
リファイ電圧を、外部から供給される電源電圧を昇圧し
クランプした後、抵抗等により分圧して形成すること
で、消去時にメモリセルのソースに供給される電圧やベ
リファイ電圧の電源電圧変動に伴う電位変動を抑えて、
メモリセルの消去特性バラツキを抑制し、フラッシュメ
モリ等の読み出し及び書き込み動作をさらに安定化でき
るという効果が得られる。（４）上記（１）項〜（３）項により、フラッシュメモ
リ等ひいてはフラッシュメモリを内蔵するマイクロコン
ピュータ等の低電圧化を推進し、その信頼性を高めるこ
とができるという効果が得られる。

【００３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、正電圧ＸアドレスデコーダＰＸＤ及
び負電圧ＸアドレスデコーダＮＸＤは、メモリアレイＭ
ＡＲＹの片側にまとめて配置することができるし、１個
のＸアドレスデコーダとしてまとめることもできる。ま
た、電圧発生回路ＶＰＧ１及びＶＰＧ２ならびに電圧発
生回路ＶＧＧ１及びＶＧＧ２は、それぞれ共通の昇圧回
路及びクランプ回路により形成される中間電位を異なる
２組の分圧抵抗によって分圧することで形成してもよ
い。フラッシュメモリは、メモリアレイＭＡＲＹを構成
するすべてのメモリセルの記憶データを一斉に消去する
ためのチップ消去モードを備えることができる。さら
に、フラッシュメモリは、例えば１６ビット又は３２ビ
ットの記憶データを同時に入力又は出力するものであっ
てよいし、そのブロック構成や電源電圧の極性及び絶対
値等は、種々の実施形態を採りうる。

【００４０】図２において、メモリアレイＭＡＲＹは、
複数のサブメモリアレイに分割することができる。図３
ないし図５において、ワード線及びビット線等の選択レ
ベル及び非選択レベルやソース電圧の絶対値ならびに正
電圧ＸアドレスデコーダＰＸＤの具体的構成等は、これ
らの実施例による制約を受けない。

【００４１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマイ
クロコンピュータに内蔵されるフラッシュメモリに適用
した場合について説明したが、それに限定されるもので
はなく、例えば、フラッシュメモリとして単体で形成さ
れるものやＥＰＲＯＭ及びＥＥＰＲＯＭ等の各種メモリ
集積回路装置にも適用できる。この発明は、少なくとも
選択的に選択状態とされる複数のワード線を含むメモリ
アレイを具備する半導体記憶装置ならびにこのような半
導体記憶装置を内蔵するディジタル集積回路装置に広く
適用できる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、マイクロコンピュータに内
蔵されるフラッシュメモリ等において、その選択レベル
が例えば＋３Ｖのような正電位とされるワード線の読み
出し及び書き込みモードにおける非選択レベルを、例え
ば−２Ｖのような負電位とする。また、消去時にメモリ
セルのソースに供給される電圧やベリファイ電圧を、外
部から供給される電源電圧を昇圧しクランプした後、抵
抗等により分圧することによって形成する。これによ
り、メモリセルの消去後のしきい値電圧が比較的大きな
バラツキを呈する場合でも、メモリアレイにおけるワー
ド線の選択動作を確実に行い、フラッシュメモリ等の読
み出し及び書き込み動作を正常に行うことができるとと
もに、消去時にメモリセルのソースに供給される電圧や
ベリファイ電圧の電源電圧変動に伴う電位変動を抑え
て、メモリセルの消去特性バラツキを抑制し、フラッシ
ュメモリ等の読み出し及び書き込み動作をさらに安定化
できる。この結果、フラッシュメモリひいてはマイクロ
コンピュータ等の低電圧化を推進し、その信頼性を高め
ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリのメモリアレイの一実
施例を示す回路図である。

【図３】図１のフラッシュメモリの読み出しモードの一
実施例を示す接続図である。

【図４】図１のフラッシュメモリの書き込みモードの一
実施例を示す接続図である。

【図５】図１のフラッシュメモリの消去モードの一実施
例を示す接続図である。

【図６】図１のフラッシュメモリの電圧発生回路の一実
施例を示すブロック図である。

【図７】フラッシュメモリを構成するメモリセルの消去
後におけるしきい値電圧の一例を示す分布図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＰＸＤ・・・正電圧Ｘア
ドレスデコーダ、ＮＸＤ・・・負電圧Ｘアドレスデコー
ダ、ＸＢ・・・Ｘアドレスバッファ、ＳＳ・・ソースス
イッチ、ＹＳ・・Ｙスイッチ、ＹＤ・・・Ｙアドレスデ
コーダ、ＹＢ・・・Ｙアドレスバッファ、ＲＷ・・リー
ドライト回路、ＴＧ・・・タイミング発生回路、ＶＰＧ
１，ＶＰＧ２，ＶＧＧ１，ＶＧＧ２・・・電圧発生回
路。ＭＣ・・・不揮発性メモリセル、Ｗ０〜Ｗｍ・・・
ワード線、Ｂ０〜Ｂｎ・・・ビット線、ＳＬ・・・ソー
ス線。ＭＣ００，ＭＣ０１，ＭＣ２０，ＭＣ２１・・・
不揮発性メモリセル、Ｄ０，Ｄ２・・・ワード線駆動回
路、Ｐ１〜Ｐ４・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１
〜Ｎ２・・・ＮチャンネルＭＯＳＦＥＴ。ＢＶ・・・昇
圧回路、ＣＬ・・・クランプ回路、Ｒ１〜Ｒ２・・・抵
抗。

Claims

【特許請求の範囲】

【請求項１】複数のワード線を含むメモリアレイを具
備し、上記ワード線の読み出しモード及び書き込みモー
ドにおける非選択レベルがその選択レベルとは逆極性の
電位とされることを特徴とする半導体記憶装置。
【請求項２】上記半導体記憶装置は、フラッシュメモ
リであり、上記ワード線の読み出しモードにおける選択
レベルは、比較的絶対値の小さな第１の正電位とされ、
書き込みモードにおける選択レベルは、比較的絶対値の
大きな第２の正電位とされるものであって、上記ワード
線の読み出しモード及び書き込みモードにおける非選択
レベルは、比較的絶対値の小さな第１の負電位とされる
ものであることを特徴とする請求項１の半導体記憶装
置。
【請求項３】上記半導体記憶装置は、指定されるワー
ド線に結合される複数のメモリセルの記憶データを一括
消去するための消去モードを備えるものであり、上記ワ
ード線の消去モードにおける選択レベルは、比較的絶対
値の大きな第２の負電位とされ、その非選択レベルは、
接地状態とされるものであることを特徴とする請求項１
又は請求項２の半導体記憶装置。
【請求項４】上記半導体記憶装置は、外部から供給さ
れる所定の電源電圧をもとに所定の正電位又は負電位を
形成する電圧発生回路を具備するものであって、上記電
圧発生回路のそれぞれは、上記電源電圧を所定の電位に
昇圧する昇圧回路と、昇圧後の電位を所定の中間電位に
クランプするクランプ回路と、上記中間電位を分圧して
上記正電位又は負電位を出力する分圧抵抗とを含むもの
であることを特徴とする請求項１，請求項２又は請求項
３の半導体記憶装置。