JP2003208794A

JP2003208794A - 不揮発性半導体記憶装置

Info

Publication number: JP2003208794A
Application number: JP2002003402A
Authority: JP
Inventors: Kanji Natori; 完治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-01-10
Filing date: 2002-01-10
Publication date: 2003-07-25
Also published as: US20030137875A1; US6707716B2

Abstract

(57)【要約】【課題】不揮発性半導体記憶装置全体の占有面積をあ
まり増加させることなく、動作の切替時においてアクセ
ス可能となるまでの時間を短縮化する。【解決手段】チャージポンプ回路の出力電圧が設定電
圧となるように発振回路の動作を制御するレベルセンス
回路は、制御回路によって制御される第１の動作モード
から第２の動作モードへの切替後、チャージポンプ回路
の出力電圧が、制御回路によって設定された第２のモー
ドに対応する第２の設定電圧となったことを検出するこ
とにより、第1の動作モードから第2の動作モードへの切
替時に動作を開始したディスチャージ回路の動作の終了
タイミングを検出する。制御回路は、終了タイミングの
検出結果に基づいて、ディスチャージ回路の動作を終了
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に電源電圧を昇圧させるチャージポン
プを具備した不揮発性半導体記憶装置に関する。

【０００２】

【背景技術】半導体記憶装置は、機能に応じて様々な種
類に分類される。このような半導体記憶装置において
は、一般的に、メモリセルがマトリクス状に配列されて
構成されるメモリセルアレイに対して、行方向と列方向
のアドレスを指定することで、各メモリセルに対するリ
ード（読み出し）、プログラム（書き込み）、イレース
（消去）等を行うようになっている。

【０００３】各メモリセルに接続された行方向の信号線
と列方向の信号線とに印加する電圧を制御することで、
特定のメモリセルにアクセスしてリード、プログラム及
びイレースのうち所定の動作をすることが可能である。
即ち、所定のメモリセルを選択するためには、他のメモ
リセルに印加する電圧とは異なる電圧を電源電圧から発
生させて印加させればよい。

【０００４】ところで、近年、電気的な消去が可能で不
揮発性を有する不揮発性半導体記憶装置として、ＭＯＮ
ＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまた
は-substrate）型が開発されている。このＭＯＮＯＳ型
不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,20
00 Symposiumon VLSI Technology Digest of Technical
Papers p.122-p.123）に詳述されているように、各メ
モリセルがそれぞれ２つのメモリ素子を有する。

【０００５】この文献にも記載されているように、この
ようなＭＯＮＯＳ型不揮発性半導体記憶装置の各メモリ
素子に対して、各メモリセルの数に応じた信号線（制御
線）でアクセスするためには、各信号線（制御線）に応
じた複数種類の電圧値を設定する必要がある。また、こ
れらの設定電圧は、メモリの各動作（リード、プログラ
ム及びイレース）によっても異なっている。

【０００６】この場合には、電源電圧で動作するチャー
ジポンプ回路による昇圧回路及びレギュレータの組の装
置を、メモリの各動作に対して必要な電圧の種類だけ用
意すればよい。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ように、昇圧回路及びレギュレータの組の装置をメモリ
の各動作に対して必要な電圧の種類だけ用意するとする
と、装置全体に対するこれらの占有面積が大きくなり好
ましくない。

【０００８】そこで、昇圧回路によって生成される電圧
およびレギュレータによって生成される電圧をメモリの
各動作に応じて切り替えることが考えられている。

【０００９】しかし、昇圧回路の出力には、電圧蓄積用
のキャパシタや寄生キャパシタが存在しており、昇圧回
路によって生成される電圧をメモリの各動作に応じて切
り替える場合、切替の応答性が遅い。特に、プログラム
モードからリードモードへの移行時のように、比較的高
い電圧を比較的低い電圧に変化させようとする場合に
は、チャージポンプ回路の動作が停止するため、キャパ
シタに蓄積されている電荷のディスチャージに長時間を
要し、リードアクセス可能となるまでに長時間を要する
という問題があった。

【００１０】この問題は、ディスチャージ回路およびデ
ィスチャージ動作の終了タイミングを検出する検出セン
サを新たに用意することにより問題を解決できるが、デ
ィスチャージ回路および検出センサが新たに必要となる
ため、これらの占有面積の増加によりさらに装置全体が
大きくなるという問題があった。

【００１１】この発明は、上述の課題を解決するために
なされたものであり、不揮発性半導体記憶装置全体の占
有面積をあまり増加させることなく、動作の切替時にお
いてアクセス可能となるまでの時間を短縮化できる不揮
発性半導体記憶装置を提供することを目的とする。

【００１２】

【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、本発明の装
置は、複数の不揮発性メモリ素子によって構成されたメ
モリセルアレイを有する不揮発性半導体記憶装置であっ
て、電源電圧に基づいて、前記不揮発性半導体記憶装置
の各種動作モードに応じた昇圧電圧を発生する昇圧回路
と、前記メモリセルアレイ内の所定の不揮発性メモリ素
子に対して、前記各種動作モードに応じた動作を実行さ
せるための動作電圧を発生する動作電圧発生回路と、前
記各種動作モードに応じて、少なくとも前記動作電圧発
生回路および前記昇圧回路の動作を制御する制御回路
と、を備え、前記昇圧回路は、前記電源電圧を昇圧する
チャージポンプ回路と、前記チャージポンプ回路の動作
を制御するクロック信号を出力する発振回路と、前記制
御回路によって、前記各種動作モードのうち、第１の動
作モードにおいては比較的高い第１の設定電圧に設定さ
れ、第２の動作モードにおいては比較的低い第２の設定
電圧に設定されるとともに、前記チャージポンプ回路の
出力電圧が、前記設定電圧になるように前記発振回路の
動作を制御するレベルセンス回路と、前記第１の動作モ
ードから前記第２の動作モードへの切替時において動作
を開始し、前記チャージポンプ回路の出力電圧のレベル
を低下させるディスチャージ回路と、を備え、前記レベ
ルセンス回路は、前記第１の動作モードから前記第２の
動作モードへの切替後、前記チャージポンプ回路の出力
電圧が前記第２の設定電圧となったことを検出すること
により、前記ディスチャージ回路の動作の終了タイミン
グを検出し、前記制御回路は、前記終了タイミングの検
出結果に基づいて、前記ディスチャージ回路の動作を終
了させることを特徴とする。

【００１３】このような構成によれば、ディチャージ回
路の動作の終了タイミングを昇圧回路のレベルセンス回
路を用いて検出することが可能である。これにより、不
揮発性半導体記憶装置全体の占有面積をあまり増加させ
ることなく、動作モードの切替時においてアクセス可能
となるまでの時間を短縮化できる。

【００１４】前記不揮発性メモリ素子は、１つのワード
ゲートと、２つのコントロールゲートによって制御され
るツインメモリセルを構成するメモリ素子であることが
好ましい。

【００１５】このような構成によれば、ツインメモリセ
ルによるメモリせるアレイに対して、例えばリード、プ
ログラム又は消去の複数の動作モードによる動作が可能
である。

【００１６】前記不揮発性メモリ素子は、酸化膜
（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ
膜を電荷のトラップサイトとすることが好ましい。

【００１７】このような構成によれば、ＭＯＮＯＳ型不
揮発性メモリを用いた装置の動作電圧の設定が可能であ
る。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の不
揮発性半導体記憶装置に係る実施の形態ついて詳細に説
明する。

【００１９】Ａ．不揮発性半導体記憶装置の構成概要：
図１は、本発明の一実施の形態に係る不揮発性半導体記
憶装置の全体構成を示す概略ブロック図である。この不
揮発性半導体記憶装置１０は、概略、メモリセルアレイ
１２と、プリデコーダ１４と、行デコーダ１６と、列デ
コーダ１８と、列選択回路２０と、Ｉ／Ｏ回路２２と、
コントロールロジック２４と、電圧発生回路２６とを備
えている。なお、この不揮発性半導体記憶装置は、さら
に、図示しないアドレスバッファ、入出力バッファ、コ
ントロールバッファ、センスアンプ等の種々の回路を備
えているが、本発明の実施の形態を説明するために、特
に必要ではないため、省略する。

【００２０】プリデコーダ１４と、行デコーダ１６と、
列デコーダ１８とは、メモリセルアレイ１２内の選択対
象の不揮発性メモリ素子（選択メモリ素子）を特定する
アドレス信号をデコードするものである。なお、図１で
は、２１ビットのアドレス信号ＡＤ［２０−０］がプリ
デコーダ１４に入力される例を示している。

【００２１】列選択回路２０は、列デコーダ１８によっ
て特定される選択セルに対応するビット線を選択し、Ｉ
／Ｏ回路２２内のセンスアンプ等の回路に接続するもの
である。Ｉ／Ｏ回路２２は、読み出されたデータの出力
または書き込みデータの入力を実行するものである。

【００２２】コントロールロジック２４は、図示しない
各種制御入力に基づいて各種制御信号、例えば、電圧発
生回路２６に対する制御信号を生成するものである。な
お、電圧発生回路２６に対する制御信号については後述
する。

【００２３】電圧発生回路２６は、コントロールロジッ
ク２４に制御されて、メモリセルアレイ１２に与えられ
る複数種類の電圧を発生するものである。

【００２４】Ｂ．メモリセルの構成およびその動作：次
に、メモリセルアレイ１２を構成する記憶素子として用
いられるツインメモリセルの構成及びその動作について
説明する。図２は、ツインメモリセルの構造を示す模式
的断面図である。

【００２５】図２に示すように、Ｐ型ウェル１０２上に
は、複数のツインメモリセル１００（…，１００
［ｉ］，１００［ｉ＋１］，…：ｉは１以上の正数）が
Ｂ方向（以下、行方向又はワード線方向という）に配列
されて構成されている。ツインメモリセル１００は、列
方向（図２の紙面に垂直な方向）（以下、ビット線方向
ともいう）にも複数配列されており、メモリセルアレイ
１２は、ツインメモリセル１００がマトリクス状に配列
されて構成される。

【００２６】各ツインメモリセル１００は、Ｐ型ウェル
１０２上にゲート絶縁膜を介して形成されるワードゲー
ト１０４と、第１のコントロールゲート１０６Ａを有す
る第１のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ
と、第２のコントロールゲート１０６Ｂを有する第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ｂとによっ
て構成される。

【００２７】第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各々は、Ｐ型ウェル１０２上に、酸化膜（Ｏ）、窒
化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９
を有し、ＯＮＯ膜１０９にて電荷をトラップすることが
可能である。第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各ＯＮＯ膜１０９上には、それぞれ第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂが形成されてい
る。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０
８Ｂの動作状態は、ＭＯＮＯＳのＭ（金属）に相当する
ポリシリコンにて形成される第１，第２のコントロール
ゲート１０６Ａ，１０６Ｂによって、それぞれ制御され
る。なお、第１，第２のコントロールゲート１０６Ａ，
１０６Ｂは、シリサイドなどの導電材で構成することも
できる。

【００２８】第１，第２のメモリ素子１０８Ａ，１０８
Ｂ相互間には、電気的に絶縁されて、例えばポリシリコ
ンを含む材料によって形成されたワードゲート１０４が
形成されている。ワードゲート１０４に印加される電圧
によって、各ツインメモリセル１００の第１，第２のメ
モリ素子１０８Ａ，１０８Ｂが選択されるか否かが決定
される。

【００２９】このように、１つのツインメモリセル１０
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂに対して１
つのワードゲート１０４が共用される。

【００３０】第１，第２のＭＯＮＯＳメモリ素子１０８
Ａ，１０８Ｂは、独立して電荷のトラップサイトとして
機能する。電荷のトラップを制御するワードゲート１０
４は、図２に示すように、Ｂ方向（行方向）に間隔をお
いて配列されて、ポリサイド等で形成される１本のワー
ド線ＷＬに共通接続されている。ワード線ＷＬに所定の
信号を供給することで、同一行の各ツインメモリセル１
００の第１及び第２のメモリ素子１０８Ａ，１０８Ｂの
少なくとも１つを選択可能とすることができる。

【００３１】各コントロールゲート１０６Ａ，１０６Ｂ
は、列方向に沿って延び、同一列に配列された複数のツ
インメモリセル１００にて共用されて、コントロールゲ
ート線として機能する。行方向に隣接するツインメモリ
セル１００同士の相互に隣接するコントロールゲート１
０６Ａ，１０６Ｂは、サブコントロールゲート線ＳＣＧ
（…，ＳＣＧ［ｉ］，ＳＣＧ［ｉ＋１］，…）に共通接
続されている。サブコントロールゲート線ＳＣＧは、例
えばワードゲート１０４、コントロールゲート１０６
Ａ，１０６Ｂ及びワード線ＷＬよりも上層の金属層で形
成される。各サブコントロールゲート線ＳＣＧに独立し
て電圧を印加することによって、後述するように、各メ
モリセル１００の２つのメモリ素子１０８Ａ及びメモリ
素子１０８Ｂを独立して制御することができる。

【００３２】行方向に隣接するメモリセル１００同士の
相互に隣接するメモリ素子１０８Ａ，１０８Ｂ相互間に
は、Ｐ型ウェル１０２内において不純物層１１０（…，
１１０［ｉ］，１１０［ｉ＋１］，…）が形成されてい
る。これらの不純物層１１０は、例えばＰ型ウェル１０
２内に形成されたｎ型不純物層であり、列方向に沿って
延び、同一列に配列された複数のツインメモリセル１０
０にて共用されて、ビット線ＢＬ（…，ＢＬ［ｉ］，Ｂ
Ｌ［ｉ＋１］，…）として機能する。

【００３３】ビット線ＢＬに対する電圧の印加及び電流
検出によって、ワード線ＷＬ及びサブコントロールゲー
ト線ＳＣＧによって選択された各メモリセル１００の一
方のメモリ素子に対して、電荷（情報）のリード（読み
出し）及びプログラム（書き込み）が可能となる。

【００３４】次にメモリ素子に対するデータ読み出し、
データ書き込み、およびデータ消去の各動作について説
明する。図３は、メモリ素子に対するデータ読み出し、
データ書き込み、およびデータ消去の各動作における設
定電圧を示す説明図である。なお、図４の説明図に示す
ように、１つのツインメモリセル１００を、ワードゲー
ト１０４により駆動されるトランジスタＴ２と、第１，
第２のコントロールゲート１０６Ａ，１０６Ｂによりそ
れぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接
続したものと模式化して説明する。

【００３５】Ｂ１．データ読み出し：図５は、図２に示
すツインメモリセルにおけるデータ読み出し動作を示す
概略説明図である。図５は、１本のワード線ＷＬに接続
されたツインメモリセル１００［ｉ］を選択セルとし、
選択セルのワードゲート１０４に隣接するＭＯＮＯＳメ
モリ素子１０８Ｂ側を選択サイドとして、選択メモリ素
子１０８Ｂからデータをリバースモードで読み出す場合
の各所の電位設定を示している。また、図５は、選択セ
ル及び選択セルに隣接した非選択セルであるツインメモ
リセル１００［ｉ−１］〜１００［ｉ＋２］の各所の電
位設定を示している。なお、以下では、選択セルの各メ
モリ素子のうち選択メモリ素子の逆側を対向サイドとし
て、対向サイドのメモリ素子１０８Ａを対向メモリ素子
とする。

【００３６】選択セルであるツインメモリセル１００
［ｉ］のワードゲート１０４が接続されているワード線
ＷＬに、読み出し用ワード線選択電圧としてＶｄｄ（例
えば１．８Ｖ）を印加する。このワード線ＷＬに接続さ
れている各ツインメモリセル１００の各トランジスタＴ
２が全てオンとなる。なお、他の選択されないワード線
ＷＬには、０Ｖを印加する。

【００３７】ツインメモリセル１００［ｉ］の対向サイ
ドのコントロールゲート１０６Ａに対して、サブコント
ロ―ルゲート線ＳＣＧ［ｉ］を介してオーバライド電圧
（例えば３Ｖ）を印加する。また、ツインメモリセル１
００［ｉ］の選択サイドのコントロールゲート１０６Ｂ
に供給するゲート電圧ＶCGとして、読み出し電圧Ｖｒｅ
ａｄ（例えば１．５Ｖ）を印加する。

【００３８】なお、オーバライド電圧は、ツインメモリ
セル１００［ｉ］中の対向メモリ素子のプログラムの有
無（電荷のトラップの有無）に拘わらず、その対向メモ
リ素子に相当するトランジスタ（本例ではＴ１）をオン
させるために必要な電圧を意味している。

【００３９】対向サイドのコントロールゲート１０６Ａ
に印加されたオーバライド電圧によって、ＭＯＮＯＳメ
モリ素子１０８Ａに相当するトランジスタＴ１はオンと
なる。この場合には、ＭＯＮＯＳメモリ素子１０８Ｂに
相当するトランジスタＴ３の動作は、選択メモリ素子で
あるＭＯＮＯＳメモリ素子１０８Ｂに電荷が蓄積されて
いたか否かによって異なる。

【００４０】図６は、横軸に選択サイドのコントロール
ゲートに対するゲート電圧ＶCGをとり縦軸に選択メモリ
素子に相当するトランジスタのソース・ドレイン間に流
れる電流Ｉｄｓをとって、両者の関係を示す説明図であ
る。

【００４１】図６に示すように、選択メモリ素子である
ＭＯＮＯＳメモリ素子１０８Ｂに電荷が蓄積されていな
い場合には、コントロールゲート電圧ＶCGが低いしきい
値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。こ
れに対して、選択メモリ素子であるＭＯＮＯＳメモリ素
子１０８Ｂに電荷が蓄積されている場合には、選択サイ
ドのコントロールゲート電圧ＶCGが高いしきい値電圧Ｖ
ｈｉｇｈを超えない限り電流Ｉｄｓは流れ始めない。

【００４２】データ読み出し時に選択サイドのコントロ
ールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２
つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧
に設定される。従って、選択メモリ素子であるＭＯＮＯ
Ｓメモリ素子１０８Ｂに電荷が蓄積されていない場合に
は、電流Ｉｄｓが流れ、選択メモリ素子であるＭＯＮＯ
Ｓメモリ素子１０８Ｂに電荷が蓄積されている場合には
電流Ｉｄｓが流れないことになる。

【００４３】データ読み出し時には、対向メモリ素子に
接続されたビット線ＢＬ［ｉ］（不純物層１１０
［ｉ］）には図示しないセンスアンプを接続する。ま
た、他のビット線ＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋
２］の電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を
０Ｖにそれぞれ設定する。そうすると、選択メモリ素子
であるＭＯＮＯＳメモリ素子１０８Ｂに電荷が蓄積され
ていない場合には、電流Ｉｄｓが流れて、オン状態のト
ランジスタＴ１，Ｔ２を介して、対向サイドのビット線
ＢＬ［ｉ］に例えば２５μＡ以上の電流が流れる。これ
に対し、選択メモリ素子であるＭＯＮＯＳメモリ素子１
０８Ｂに電荷が蓄積されている場合には、電流Ｉｄｓが
流れず、トランジスタＴ１，Ｔ２がオン状態であって
も、対向メモリ素子に接続されたビット線ＢＬ［ｉ］に
流れる電流は、例えば１０ｎＡ未満となる。

【００４４】このように、対向サイドのビット線ＢＬ
［ｉ］に流れる電流をセンスアンプにて検出すること
で、選択メモリ素子であるツインメモリセル１００
［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂからのデータ読
み出しが可能となる。

【００４５】なお、各ビット線ＢＬ［ｉ−１］〜ＢＬ
［ｉ＋２］は、列選択回路２０のそれぞれ図示しないビ
ット線選択トランジスタによってアクティブ／非アクテ
ィブの制御が行われる。センスアンプに接続されるビッ
ト線ＢＬに対応する、すなわち、対向サイドに対応する
ビット線選択トランジスタのゲート電圧ＢＳは、図３に
示すように、４．５Ｖに設定される。一方、選択サイド
に対応するビット線選択トランジスタのゲート電圧ＢＳ
は、電源電圧Ｖｄｄに設定される。

【００４６】また、非選択メモリセルについては、図３
に示す各電圧値に設定される。

【００４７】Ｂ２．データ書き込み：図７は、図２に示
すツインメモリセルにおけるデータ書き込み動作を示す
概略説明図である。図７は、１本のワード線ＷＬに接続
されたツインメモリセル１００［ｉ］を選択セルとし、
選択セルのワードゲート１０４に隣接するＭＯＮＯＳメ
モリ素子１０８Ｂ側を選択サイドとして、選択メモリ素
子１０８Ｂに対するデータプログラミングを行う場合の
各所の電位設定を示している。なお、このデータプログ
ラミング動作の前には、後述するデータ消去動作が実施
されている。

【００４８】図７では、図５と同様に、サブコントロー
ルゲート線ＳＣＧ［ｉ］の電位は、オーバライド電位
（例えば２．５Ｖ）に設定され、サブコントロールゲー
ト線ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は、０Ｖに設
定されている。

【００４９】また、選択セルであるツインメモリセル１
００［ｉ］のワードゲート１０４の電位は、電源電圧Ｖ
ｄｄより低い１．０Ｖ程度のプログラム用ワード線選択
電圧に設定される。また、ツインメモリセル１００
［ｉ］の選択メモリ素子のコントロールゲート１０６Ｂ
には、サブコントロールゲート線ＳＣＧ［ｉ＋１］を介
して、プログラム用コントロールゲート電圧である書き
込み電圧Ｖｗｒｉｔｅ（例えば５．５Ｖ））が印加され
る。

【００５０】ビット線ＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋
１］は、プログラム用ビット線電圧である例えば５Ｖに
設定される。一方、ビット線ＢＬ［ｉ＋２］は、電圧Ｖ
ｄｄに設定される。また、ビット線ＢＬ［ｉ−１］，Ｂ
Ｌ［ｉ］には、図示しない定電流源からの電流が流れ
る。なお、ビット線ＢＬ［ｉ−１］に接続されたＭＯＮ
ＯＳセルは、そのサブコントロールゲート線ＳＣＧ［ｉ
−１］が０Ｖでありオフしている。従って、このＭＯＮ
ＯＳセルには電流が流れず、ビット線ＢＬ［ｉ−１］は
定電流源を介して０Ｖに設定される。

【００５１】このような設定では、ツインメモリセル１
００［ｉ］のトランジスタＴ１，Ｔ２がいずれもオンと
なり、ビット線ＢＬ［ｉ］に向けて電流Ｉｄｓが流れる
一方で、ＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０
９にはチャンネルホットエレクトロン（ＣＨＥ）がトラ
ップされる。こうして、ＭＯＮＯＳメモリ素子１０８Ｂ
のプログラミング動作が実施されて、データの「０」が
書き込まれる。

【００５２】上述の動作上、非選択メモリセルであるツ
インメモリセル１００［ｉ＋１］の左側の不揮発性メモ
リ素子１０８Ａのコントロールゲートにも５．５Ｖが印
加される。この場合でも、ツインメモリセル１００［ｉ
＋１］の右側のコントロールゲートＣＧ［ｉ＋２］に印
加する電圧は０Ｖとしているので、ツインメモリセル１
００［ｉ＋１］のソース・ドレイン間（ビット線間）に
は電流が流れない。しかし、ビット線ＢＬ［ｉ＋１］に
は５Ｖが印加されるので、ツインメモリセル１００［ｉ
＋１］のソース・ドレイン間（ビット線間）に高電界が
かかると、パンチスルー電流が流れて、ライトディスタ
ーブが生じてしまう。

【００５３】そこで、ビット線ＢＬ［ｉ＋２］の電圧を
０Ｖでなく、例えばＶｄｄとし、ソース・ドレイン間の
電位差を小さくして、ライトディスターブを防止する。
また、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖを超える電
圧、好ましくはプログラム時のワード線選択電圧と同等
以上とすることで、ツインメモリセル１００［ｉ＋１］
のトランジスタＴ２がオンされにくくなるため、これに
よってもディスターブを防止することができる。

【００５４】なお、上述のようにビット線ＢＬ［ｉ＋
１］には５Ｖの電圧を供給する必要があることから、ビ
ット線ＢＬ［ｉ＋１］を選択するためのビット線選択ト
ランジスタのゲート電圧ＢＳは図３に示すように８．０
Ｖに設定される。また、ビット線ＢＬ［ｉ＋２］は上述
した理由で電源電圧Ｖｄｄ以上に設定される必要がある
ため、ビット線ＢＬ［ｉ＋２］を選択するための図示し
ないビット線選択トランジスタのゲート電圧ＢＳも８Ｖ
に設定される。

【００５５】また、非選択メモリセルについては、図３
に示す各電圧値に設定される。

【００５６】Ｂ３．データ消去：図８は、図２に示すツ
インメモリセルにおけるデータし消去動作を示す概略説
明図である。図８は、データ消去する場合の各所の電位
設定を示している。

【００５７】図８に示すように、データ消去時には、各
ワードゲート１０４の電位を、ワード線ＷＬによって０
Ｖに設定し、コントロールゲート１０６Ａ，１０６Ｂの
電位を、サブコントロールゲート線ＳＣＧ［ｉ］，［ｉ
＋１］，［ｉ＋２］によって、例えば−１〜−３Ｖ程度
の消去用コントロールゲート線電圧に設定する。更に、
ビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位
を、図示しないビット線選択トランジスタを介して、例
えば４．５〜５Ｖの消去用ビット線電圧に設定する。

【００５８】この場合には、コントロールゲートに印加
された消去用コントロールゲート電圧と、ビット線に印
加された消去用ビット線電圧とで形成される電界によっ
てトンネル効果が生じ、各ＭＯＮＯＳメモリ素子１０８
Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電
子は移動してＯＮＯ膜１０９から消去される。こうし
て、複数のツインメモリセルの各メモリ素子のデータは
同時に“１”となってデータの消去が行われる。

【００５９】なお、消去動作としては、上述のものとは
異なり、ビットとなる不純物層の表面のバンド−バンド
トンネリングによりホットホールを形成し、蓄えられて
いたエレクトロンを消去することも可能である。

【００６０】以上説明したように、ワードゲートやコン
トロールゲート、ビット線等は、メモリ素子に対するデ
ータ読み出し、データ書き込み、データ消去の各動作モ
ードに応じて、それぞれ図３に示す種々の電位に設定さ
れる。

【００６１】Ｃ．電圧発生回路の構成および動作：上述
のように、メモリ素子に対するデータ読み出し、データ
書き込み、データ消去の各動作モードに応じて、異なっ
た種々の電圧が必要となるため、電圧発生回路２６は各
動作モードにおいて必要な種々の電圧を発生する。

【００６２】図９は、電圧発生回路２６の具体的な構成
を示すブロック図である。電圧発生回路２６は、昇圧回
路２６０と制御電圧発生回路２６２とを備えている。

【００６３】制御電圧発生回路２６２は、昇圧回路２６
０から出力される出力電圧ＨＶを利用して、各動作モー
ドにおいて必要な複数種類の電圧を生成する。制御電圧
発生回路２６２は、種々の一般的なレギュレータ回路に
より構成される。

【００６４】昇圧回路２６０は、電源電圧Ｖｄｄから昇
圧電圧ＨＶを生成する。具体的には、図３に示すよう
に、読み出し（リード）モード時（Ｒｅａｄ）に要求さ
れる最高電圧は４．５Ｖであり、書き込み（プログラ
ム）モード時（Ｐｒｏｇｒａｍ）及び消去（イレース）
モード時（Ｅｒａｓｅ）に要求される最高電圧は８Ｖで
ある。このため、昇圧回路２６０では、書き込みモード
時および消去モード時において、高電圧の出力電圧ＨＶ
［ｈｉｇｈ］として８．０Ｖを生成し、読み出しモード
時において、低電圧の出力電圧ＨＶ［ｌｏｗ］として
５．０Ｖを生成する。

【００６５】Ｃ１．昇圧回路の構成および電圧発生動
作：図１０は、昇圧回路２６０の具体的な構成を示す説
明図である。この昇圧回路２６０は、発振回路３００
と、チャージポンプ回路３１０と、レベルセンサ３２０
と、ディスチャージ回路３４０とを備えている。

【００６６】この昇圧回路２６０は、１つの電源電圧Ｖ
ｄｄから複数種類の電圧を発生する。本実施の形態にお
いて、昇圧回路２６０は、例えば、１．８Ｖの電源電圧
Ｖｄｄを昇圧して、メモリセルアレイの動作状態によっ
て、スタンバイモード時およびリード（読み出し）モー
ド時には５．０Ｖ、プログラム（書き込み）モード時お
よびイレース（消去）モード時には８．０Ｖの出力電圧
ＨＶを発生する。なお、スタンバイモードとは、リー
ド、プログラム、イレースのいずれのアクセスも行わな
い待機の状態を意味しているが、本説明しておいは、特
に必要ではないため、詳細な説明は省略する。

【００６７】チャージポンプ回路３１０は、発振回路３
００から供給されるクロックＯＳＣＫに基づいて動作
し、電源電圧Ｖｄｄを昇圧した出力電圧ＨＶを出力す
る。チャージポンプ回路３１０の出力端と基準電位点
（ＧＮＤ）との間には、プールキャパシタＣｈｖが設け
られている。プールキャパシタＣｈｖは、チャージポン
プ回路３１０の出力電圧ＨＶをプールするようになって
いる。

【００６８】レベルセンサ３２０は、コントロールロジ
ック２４から供給されるリード信号ＲＤＭと、スタンバ
イ信号ＳＴＭと、プログラム信号ＰＧＭと、イレース信
号ＥＲＳとに基づいて、チャージポンプ回路３１０の出
力電圧ＨＶの電圧が、スタンバイ時およびリード時には
比較的低い電圧である５．０Ｖより高いか低いか、プロ
グラム時およびイレース時には比較的高い電圧である
８．０Ｖより高いか低いかを検出し、その検出信号ＣＰ
Ｏを、発振回路３００のイネーブル信号ＥＮＢとしてフ
ィードバックする。

【００６９】発振回路３００は、レベルセンサ３２０か
らイネーブル信号ＥＮＢとして供給されるレベル検出出
力ＣＰＯに応じて、チャージポンプ回路３１０に供給す
るクロック信号ＯＳＣＫを出力する。例えば、スタンバ
イモード時およびリードモード時において、出力電圧Ｈ
Ｖが５．０Ｖより高い場合には、イネーブル信号ＥＮＢ
としての検出出力ＣＰＯは非アクティブ（本例ではロウ
レベル）となり、発振回路３００の発振動作が停止され
る。一方、出力電圧ＨＶが５．０Ｖよりも低い場合に
は、検出出力ＣＰＯはアクティブ（本例ではハイレベ
ル）となり、発振回路３００の発振動作が開始される。
プログラム時およびイレース時においても、同様に、出
力電圧ＨＶが８．０Ｖより高い場合には、検出出力ＣＰ
Ｏが非アクティブ（本例ではロウレベル）となって発振
回路３００の発振動作が停止され、出力電圧ＨＶが８．
０Ｖよりも低い場合には、検出出力ＣＰＯがアクティブ
（本例ではハイレベル）となって発振回路３００の発振
動作が開始される。

【００７０】レベルセンサ３２０は、コンパレータ３２
２を有している。コンパレータ３２２の負入力端子
（−）には、基準電圧Ｖｒｆが入力されている。一方、
コンパレータ３２２の正入力端子（＋）には、出力電圧
ＨＶを分圧した検出電圧ＨＶｒｆが入力されている。

【００７１】検出電圧ＨＶｒｆは、第１の抵抗３２４
と、第２の抵抗３２６およびこれに直列に接続された第
１のトランジスタ３３０とで構成された第１の分圧回
路、または、第１の抵抗３２４と、第３の抵抗３２８お
よびこれに直列に接続された第２のトランジスタ３３２
とで構成された第２の分圧回路によって出力電圧ＨＶを
分圧した電圧である。

【００７２】第１のトランジスタ３３０のゲート入力端
子には、ＯＲ回路３３４の出力が接続されている。ＯＲ
回路３３４の入力端子には、リード時を示すリード信号
ＲＤＭと、スタンバイ時を示すスタンバイ信号ＳＴＭ
と、後述するリカバリ時に対応するディスチャージ信号
ＤＳＣとが接続されている。第１のトランジスタ３３０
は、リード信号ＲＤＭと、スタンバイ信号ＳＴＭと、後
述するディスチャージ信号ＤＳＣのいずれかがアクティ
ブ（本例ではハイレベル）である場合にオンとなるスイ
ッチとして機能する。同様に、第２のトランジスタ３３
２のゲート入力端子には、ＯＲ回路３３６の出力が接続
されている。ＯＲ回路３３６の入力端子には、プログラ
ム時を示すプログラム信号ＰＧＭと、イレース時を示す
イレース信号ＥＲＳとが接続されている。第２のトラン
ジスタ３３２は、プログラムＰＧＭと、イレース信号Ｅ
ＲＳのいずれかがアクティブ（本例ではハイレベル）で
ある場合にオンとなるスイッチとして機能する。

【００７３】リード信号ＲＤＭまたはスタンバイ信号Ｓ
ＴＭがアクティブ（ハイレベル）となって、第１のトラ
ンジスタ３３０がオンとなった場合には、第１の抵抗３
２４と、第２の抵抗３２６によって出力電圧ＨＶが分圧
されて、検出電圧ＨＶｒｆとしてコンパレータ３２２に
入力される。また、プログラムＰＧＭまたはイレース信
号ＥＲＳがアクティブとなって、第２のトランジスタ３
３２がオンとなった場合には、第１の抵抗３２４と、第
２の抵抗３２８によって出力電圧ＨＶが分圧されて、検
出電圧ＨＶｒｆとしてコンパレータ３２２に入力され
る。

【００７４】発振回路３００と、チャージポンプ回路３
１０と、レベルセンサ３２０とで構成されるフィードバ
ック回路は、検出電圧ＨＶｒｆと基準電圧Ｖｒｆとが等
しくなるように動作する。

【００７５】ここで、第１ないし第３の抵抗３２４，３
２６，３２８の抵抗値をＲ１，Ｒｒ，Ｒｐとし、第１，
第２のトランジスタ３３０，３３２のオン抵抗を無視す
ると、下式の関係が成立する。

【００７６】ＨＶ［ｌｏｗ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｒ） …（１）ＨＶ（ｈｉｇｈ）＝Ｖｒｆ・（１＋Ｒ１／Ｒｐ） …（２）

【００７７】上記（１），（２）式からわかるように、
第１ないし第３の抵抗３２４，３２６，３２８の抵抗値
Ｒ１，Ｒｒ，Ｒｐを調整することにより、第１のトラン
ジスタ３３０をオンするときの低電圧の出力電圧ＨＶ
［ｌｏｗ］と、第２のトランジスタ３３２をオンすると
きの高電圧の出力電圧ＨＶ［ｈｉｇｈ］を、独立して設
定することができる。本例では、図３に示す電圧設定条
件より、リードモード時、スタンバイモード時には、第
１のトランジスタ３３０をオンとして、低電圧の出力電
圧ＨＶ［ｌｏｗ］が５．０Ｖとなるように設定してい
る。また、プログラムモード時、イレースモード時に
は、第２のトランジスタ３３２をオンとして、高電圧の
出力電圧ＨＶ［ｈｉｇｈ］が８．０Ｖとなるように設定
している。

【００７８】以上のように、昇圧回路２６０は、レベル
センサ３２０によって検出される出力電圧ＨＶの電圧レ
ベルに応じて、発振回路３００の発振動作が制御され
て、チャージポンプ回路３１０の動作が制御される。こ
れにより、チャージポンプ回路３１０の出力電圧ＨＶ
が、スタンバイモード時およびリードモード時に対応す
る低電圧の出力電圧ＨＶ［ｌｏｗ］として５．０Ｖ、プ
ログラムモード時およびイレースモード時に対応する高
電圧の出力電圧ＨＶ［ｈｉｇｈ］として８．０Ｖとなる
ように動作する。

【００７９】Ｃ２．電圧切替：プログラムモードまたは
イレースモードの動作が終了して、リードモードの動作
に復帰する場合には、出力電圧ＨＶは８．０Ｖの高電圧
の出力電圧ＨＶ［ｈｉｇｈ］から５．０Ｖの低電圧の出
力電圧ＨＶ［ｌｏｗ］に切り替えられる。

【００８０】ここで、出力電圧ＨＶの配線上には、プー
ルキャパシタＣｈｖのほか配線上の寄生のキャパシタ等
が存在するため、高電圧の出力電圧ＨＶ［ｈｉｇｈ］の
発生状態を低電圧の出力電圧ＨＶ［ｌｏｗ］の発生状態
に復帰させるためには、これらのキャパシタに蓄積され
た電荷をディスチャージさせる必要がある。回路内の自
然放電（たとえば、出力電圧ＨＶの配線に接続されてい
るトランジスタのリーク電流）と、第１ないし第３の抵
抗３２４，３２６，３２８による分圧回路を介して流れ
るディスチャージ電流とは、流れる電流量が小さく、リ
ード可能となるまでに要する時間（リカバリ期間）が比
較的長くなるため、極力このリカバリ期間を短くするこ
とが望まれている。

【００８１】そこで、昇圧回路２６０では、このような
切替動作時において、ディスチャージ回路３４０を動作
させて、高電圧の出力電圧ＨＶ［ｈｉｇｈ］の発生状態
における電荷を強制的にディスチャージさせて低電圧の
出力電圧ＨＶ［ｌｏｗ］の発生状態に高速に復帰させて
いる。

【００８２】ディスチャージ回路３４０は、図１０に示
すように、コントロールロジック２４から供給されるデ
ィスチャージ信号ＤＳＣ（リカバリ信号ＲＥＣ）の極性
反転信号ＤＳＣ＊（以下、単に「ディスチャージ信号」
と呼ぶ）がアクティブ期間（本例では、ロウレベル）に
おいて、オンとなるスイッチとしてのトランジスタ３４
４と、ディスチャージ電流Ｉｄｓｃの電流値を決定する
負荷としてのトランジスタ３４６と、反転極性のディス
チャージ信号ＤＳＣ＊の信号レベルをトランジスタ３４
４のゲート入力として適切な信号レベルに変換するレベ
ル変換回路３４２とで構成されている。

【００８３】図１１は、出力電圧ＨＶの切替動作を示す
タイミングチャートである。図１１（ａ）は、チャージ
ポンプ回路３１０の出力電圧ＨＶを示している。図１１
（ｂ）に示すようにプログラム信号ＰＧＭがアクティブ
（本例では、ハイレベル）の間、レベルセンサ３２０の
第２のトランジスタ３３２がオンとなって、出力電圧Ｈ
Ｖが高電圧の出力電圧ＨＶ［ｈｉｇｈ］として８．０Ｖ
となるように動作する。このとき、図１１（ｅ）に示す
ようにレベルセンサ３２０の検出出力ＣＰＯは、出力電
圧ＨＶのレベル変化に応じて、アクティブ（ハイレベ
ル）あるいは非アクティブ（ロウレベル）に変化する。

【００８４】プログラム信号ＰＧＭが非アクティブ（ロ
ウレベル）となってプログラムモードが終了すると、図
１１（ｄ）に示すように、リカバリ期間を示すリカバリ
信号ＲＥＣがアクティブ（本例では、ハイレベル）とな
る。なお、リカバリ信号ＲＥＣは、ディスチャージ信号
ＤＳＣと実質的に等価な信号である。

【００８５】ディスチャージ信号ＤＳＣ、すなわち、反
転極性のディスチャージ信号ＤＳＣ＊がアクティブとな
ると、ディスチャージ回路３４０が動作して、ディスチ
ャージ電流Ｉｄｓｃが発生する。これにより、プールキ
ャパシタＣｈｖ等のキャパシタに蓄積されている電荷が
強制的にディスチャージされる。この結果、出力電圧Ｈ
Ｖは、図１１（ａ）に示すように、蓄積電荷の減少に応
じて高電圧の出力電圧ＨＶ［ｈｉｇｈ］である８．０Ｖ
から急速に低下する。

【００８６】また、ディスチャージ信号ＤＳＣがアクテ
ィブ（ハイレベル）の場合には、レベルセンサ３２０の
第１のトランジスタ３３０がオンとなる。これにより、
レベルセンサ３２０は、低電圧の出力電圧ＨＶ［ｌｏ
ｗ］である５．０Ｖの検出回路として動作する。このた
め、出力電圧ＨＶが５．０Ｖよりも高い間は、図１１
（ｅ）に示すように、コンパレータ３２２の検出出力Ｃ
ＰＯが非アクティブ（ロウレベル）を維持し、発振回路
３００およびチャージポンプ回路３１０による昇圧動作
が停止する。このため、ディスチャージ回路３４０によ
るディスチャージ動作のみが実行される。この結果、出
力電圧ＨＶは、ディスチャージ電流Ｉｄｓｃの大きさに
応じた速度で急速に低下する。

【００８７】出力電圧ＨＶが低電圧の出力電圧ＨＶ［ｌ
ｏｗ］である５．０Ｖを下回ると、レベルセンサ３２０
の検出出力ＣＰＯがアクティブ（ハイレベル）に変化
し、リカバリエンド信号ＲＥＣＥＮＤが図１１（ｆ）に
示すように、アクティブ（ハイレベル）に変化し、これ
に応じてリカバリ信号ＲＥＣが非アクティブ（ロウレベ
ル）となってリカバリ期間が終了する。リカバリ信号Ｒ
ＥＣが非アクティブとなってリカバリ期間が終了する
と、これに応じて反転極性のディスチャージ信号ＤＳＣ
＊も非アクティブ（ハイレベル）となって、ディスチャ
ージ回路３４０の動作が停止し、ディスチャージ動作が
終了する。なお、リカバリ信号ＲＥＣが非アクティブ
（ロウレベル）に変化すると、これに応じてリカバリエ
ンド信号ＲＥＣＥＮＤも非アクティブ（ロウレベル）と
なる。リカバリ期間（リカバリ信号ＲＥＣがアクティブ
な期間）が終了して出力電圧ＨＶの蓄積電荷のディスチ
ャージ動作が終了すると、昇圧回路２６０は、出力電圧
ＨＶが低電圧の出力電圧ＨＶ［ｌｏｗ］である５．０Ｖ
となるように通常の動作を開始する。

【００８８】以上のように、この昇圧回路２６０では、
プログラムモード終了時に、ディスチャージ回路３４０
を動作させることにより、出力電圧ＨＶをプログラムモ
ード時における高電圧の出力電圧ＨＶ［ｈｉｇｈ］であ
る８．０Ｖからリードモード時における低電圧の出力電
圧ＨＶ［ｌｏｗ］である５．０Ｖに高速に復帰させるこ
とが可能となる。しかも、この復帰に必要なリカバリ期
間の終了時を検出するための検出センサとして、出力電
圧ＨＶのレベルを一定の電圧に制御するためのレベルセ
ンサ３２０を共用する構成としている。このため、昇圧
回路２６０の構成を簡略化することが可能である。これ
により、本実施の形態に係る不揮発性半導体記憶装置１
０においては、ディスチャージ動作の終了タイミングを
検出するための検出センサを別途用意する必要がなく、
昇圧回路２６０の占有面積を低減してコストを下げるこ
とが可能となる。

【００８９】なお、以上の説明ではプログラム時からリ
ード時への切替の場合を例に説明しているが、消去時か
らリード時への切替の場合、すなわち、比較的高い出力
電圧ＨＶから比較的低い出力電圧ＨＶへの切替の場合も
同様である。

【００９０】また、図１０に示した昇圧回路２６０の構
成および図１１に示した切替動作のタイミングチャート
における各信号の状態として、反転極性のディスチャー
ジ信号ＤＳＣ＊を除いて、アクティブ状態がハイレベル
で非アクティブ状態がロウレベルとして説明している
が、これに限定されるものではなく、回路の構成の仕方
に応じて種々の組み合わせの状態をとることができる。

【００９１】なお、以上の説明からわかるように、制御
電圧発生回路２６２が本発明の動作電圧発生回路に相当
する。また、コントロールロジック２４が本発明の制御
回路に相当する。

【００９２】Ｄ．変形例：なお、本発明は上述した実施
の形態に限定されるものではなく、本発明の要旨の範囲
内で種々の変形実施が可能である。

【００９３】例えば、不揮発性メモリ素子１０８Ａ，１
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る不揮発性半導体記
憶装置の全体構成を示す概略ブロック図である。

【図２】ツインメモリセルの構造を示す模式的断面図で
ある。

【図３】メモリ素子に対するデータ読み出しデータ書き
込みおよびデータ消去の各動作における設定電圧を示す
説明図である。

【図４】ツインメモリセルの構造を等価的に示す説明図
である。

【図５】図２に示すツインメモリセルにおけるデータ読
み出し動作を示す概略説明図である。

【図６】選択メモリ素子に相当するトランジスタのコン
トロールゲート電圧ＶCGとソース・ドレイン間に流れる
電流Ｉｄｓとの関係を示す説明図である。

【図７】図２に示すツインメモリセルにおけるデータ書
き込み動作を示す概略説明図である。

【図８】図２に示すツインメモリセルにおけるデータし
消去動作を示す概略説明図である。

【図９】電圧発生回路２６の具体的な構成を示すブロッ
ク図である。

【図１０】昇圧回路２６０の具体的な構成を示す説明図
である。

【図１１】出力電圧ＨＶの切替動作を示すタイミングチ
ャートである。

【符号の説明】

１０…不揮発性半導体記憶装置１２…メモリセルアレイ１４…プリデコーダ１６…行デコーダ１８…列デコーダ２０…列選択回路２２…Ｉ／Ｏ回路２４…コントロールロジック２６…電圧発生回路１００…ツインメモリセル１０４…ワードゲート１０６Ａ，１０６Ｂ…コントロールゲート１０８Ａ，１０８Ｂ…不揮発性メモリ素子１０９…ＯＮＯ膜１１０…不純物層（ビット線）２６０…昇圧回路２６２…制御電圧発生回路３００…発振回路３１０…チャージポンプ回路３２０…レベルセンサ３４０…ディスチャージ回路３２２…コンパレータ３２４，３２６，３２８…抵抗３３０，３３２…トランジスタ３４２…レベル変換回路３４４，３４６…トランジスタＷＬ…ワード線ＢＬ…ビット線ＷＬ…ワード線ＳＣＧ…サブコントロールゲート線Ｔ１，Ｔ２，Ｔ３…トランジスタ

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 Ｆターム(参考） 5B025 AA04 AC04 AD10 AE05 5F083 EP18 EP28 EP33 EP34 EP35 ER02 ER14 ER21 GA01 JA04 KA08 LA04 LA05 LA10 ZA21 5F101 BA45 BB03 BC11 BD22 BE01 BE02 BE05 BE07 BE14 BF05

Claims

【特許請求の範囲】

【請求項１】複数の不揮発性メモリ素子によって構成
されたメモリセルアレイを有する不揮発性半導体記憶装
置であって、電源電圧に基づいて、前記不揮発性半導体記憶装置の各
種動作モードに応じた昇圧電圧を発生する昇圧回路と、前記メモリセルアレイ内の所定の不揮発性メモリ素子に
対して、前記各種動作モードに応じた動作を実行させる
ための動作電圧を発生する動作電圧発生回路と、前記各種動作モードに応じて、少なくとも前記動作電圧
発生回路および前記昇圧回路の動作を制御する制御回路
と、を備え、前記昇圧回路は、前記電源電圧を昇圧するチャージポンプ回路と、前記チャージポンプ回路の動作を制御するクロック信号
を出力する発振回路と、前記制御回路によって、前記各種動作モードのうち、第
１の動作モードにおいては比較的高い第１の設定電圧に
設定され、第２の動作モードにおいては比較的低い第２
の設定電圧に設定されるとともに、前記チャージポンプ
回路の出力電圧が、前記設定電圧になるように前記発振
回路の動作を制御するレベルセンス回路と、前記第１の動作モードから前記第２の動作モードへの切
替時において動作を開始し、前記チャージポンプ回路の
出力電圧のレベルを低下させるディスチャージ回路と、
を備え、前記レベルセンス回路は、前記第１の動作モードから前
記第２の動作モードへの切替後、前記チャージポンプ回
路の出力電圧が前記第２の設定電圧となったことを検出
することにより、前記ディスチャージ回路の動作の終了
タイミングを検出し、前記制御回路は、前記終了タイミングの検出結果に基づ
いて、前記ディスチャージ回路の動作を終了させる、不揮発性半導体記憶装置。
【請求項２】前記不揮発性メモリ素子は、１つのワー
ドゲートと、２つのコントロールゲートによって制御さ
れるツインメモリセルを構成するメモリ素子であること
を特徴とする請求項１に記載の不揮発性半導体記憶装
置。
【請求項３】前記不揮発性メモリ素子は、酸化膜
（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ
膜を電荷のトラップサイトとすることを特徴とする請求
項１または請求項２記載の不揮発性半導体記憶装置。