JP2003208794A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置全体の占有面積をあ
まり増加させることなく、動作の切替時においてアクセ
ス可能となるまでの時間を短縮化する。 【解決手段】 チャージポンプ回路の出力電圧が設定電
圧となるように発振回路の動作を制御するレベルセンス
回路は、制御回路によって制御される第1の動作モード
から第2の動作モードへの切替後、チャージポンプ回路
の出力電圧が、制御回路によって設定された第2のモー
ドに対応する第2の設定電圧となったことを検出するこ
とにより、第1の動作モードから第2の動作モードへの切
替時に動作を開始したディスチャージ回路の動作の終了
タイミングを検出する。制御回路は、終了タイミングの
検出結果に基づいて、ディスチャージ回路の動作を終了
させる。
まり増加させることなく、動作の切替時においてアクセ
ス可能となるまでの時間を短縮化する。 【解決手段】 チャージポンプ回路の出力電圧が設定電
圧となるように発振回路の動作を制御するレベルセンス
回路は、制御回路によって制御される第1の動作モード
から第2の動作モードへの切替後、チャージポンプ回路
の出力電圧が、制御回路によって設定された第2のモー
ドに対応する第2の設定電圧となったことを検出するこ
とにより、第1の動作モードから第2の動作モードへの切
替時に動作を開始したディスチャージ回路の動作の終了
タイミングを検出する。制御回路は、終了タイミングの
検出結果に基づいて、ディスチャージ回路の動作を終了
させる。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に電源電圧を昇圧させるチャージポン
プを具備した不揮発性半導体記憶装置に関する。
憶装置に関し、特に電源電圧を昇圧させるチャージポン
プを具備した不揮発性半導体記憶装置に関する。
【0002】
【背景技術】半導体記憶装置は、機能に応じて様々な種
類に分類される。このような半導体記憶装置において
は、一般的に、メモリセルがマトリクス状に配列されて
構成されるメモリセルアレイに対して、行方向と列方向
のアドレスを指定することで、各メモリセルに対するリ
ード(読み出し)、プログラム(書き込み)、イレース
(消去)等を行うようになっている。
類に分類される。このような半導体記憶装置において
は、一般的に、メモリセルがマトリクス状に配列されて
構成されるメモリセルアレイに対して、行方向と列方向
のアドレスを指定することで、各メモリセルに対するリ
ード(読み出し)、プログラム(書き込み)、イレース
(消去)等を行うようになっている。
【0003】各メモリセルに接続された行方向の信号線
と列方向の信号線とに印加する電圧を制御することで、
特定のメモリセルにアクセスしてリード、プログラム及
びイレースのうち所定の動作をすることが可能である。
即ち、所定のメモリセルを選択するためには、他のメモ
リセルに印加する電圧とは異なる電圧を電源電圧から発
生させて印加させればよい。
と列方向の信号線とに印加する電圧を制御することで、
特定のメモリセルにアクセスしてリード、プログラム及
びイレースのうち所定の動作をすることが可能である。
即ち、所定のメモリセルを選択するためには、他のメモ
リセルに印加する電圧とは異なる電圧を電源電圧から発
生させて印加させればよい。
【0004】ところで、近年、電気的な消去が可能で不
揮発性を有する不揮発性半導体記憶装置として、MON
OS(Metal-Oxide-Nitride-Oxide-Semiconductorまた
は-substrate)型が開発されている。このMONOS型
不揮発性半導体記憶装置は、文献(Y.Hayashi,et al,20
00 Symposiumon VLSI Technology Digest of Technical
Papers p.122-p.123)に詳述されているように、各メ
モリセルがそれぞれ2つのメモリ素子を有する。
揮発性を有する不揮発性半導体記憶装置として、MON
OS(Metal-Oxide-Nitride-Oxide-Semiconductorまた
は-substrate)型が開発されている。このMONOS型
不揮発性半導体記憶装置は、文献(Y.Hayashi,et al,20
00 Symposiumon VLSI Technology Digest of Technical
Papers p.122-p.123)に詳述されているように、各メ
モリセルがそれぞれ2つのメモリ素子を有する。
【0005】この文献にも記載されているように、この
ようなMONOS型不揮発性半導体記憶装置の各メモリ
素子に対して、各メモリセルの数に応じた信号線(制御
線)でアクセスするためには、各信号線(制御線)に応
じた複数種類の電圧値を設定する必要がある。また、こ
れらの設定電圧は、メモリの各動作(リード、プログラ
ム及びイレース)によっても異なっている。
ようなMONOS型不揮発性半導体記憶装置の各メモリ
素子に対して、各メモリセルの数に応じた信号線(制御
線)でアクセスするためには、各信号線(制御線)に応
じた複数種類の電圧値を設定する必要がある。また、こ
れらの設定電圧は、メモリの各動作(リード、プログラ
ム及びイレース)によっても異なっている。
【0006】この場合には、電源電圧で動作するチャー
ジポンプ回路による昇圧回路及びレギュレータの組の装
置を、メモリの各動作に対して必要な電圧の種類だけ用
意すればよい。
ジポンプ回路による昇圧回路及びレギュレータの組の装
置を、メモリの各動作に対して必要な電圧の種類だけ用
意すればよい。
【0007】
【発明が解決しようとする課題】しかしながら、上記の
ように、昇圧回路及びレギュレータの組の装置をメモリ
の各動作に対して必要な電圧の種類だけ用意するとする
と、装置全体に対するこれらの占有面積が大きくなり好
ましくない。
ように、昇圧回路及びレギュレータの組の装置をメモリ
の各動作に対して必要な電圧の種類だけ用意するとする
と、装置全体に対するこれらの占有面積が大きくなり好
ましくない。
【0008】そこで、昇圧回路によって生成される電圧
およびレギュレータによって生成される電圧をメモリの
各動作に応じて切り替えることが考えられている。
およびレギュレータによって生成される電圧をメモリの
各動作に応じて切り替えることが考えられている。
【0009】しかし、昇圧回路の出力には、電圧蓄積用
のキャパシタや寄生キャパシタが存在しており、昇圧回
路によって生成される電圧をメモリの各動作に応じて切
り替える場合、切替の応答性が遅い。特に、プログラム
モードからリードモードへの移行時のように、比較的高
い電圧を比較的低い電圧に変化させようとする場合に
は、チャージポンプ回路の動作が停止するため、キャパ
シタに蓄積されている電荷のディスチャージに長時間を
要し、リードアクセス可能となるまでに長時間を要する
という問題があった。
のキャパシタや寄生キャパシタが存在しており、昇圧回
路によって生成される電圧をメモリの各動作に応じて切
り替える場合、切替の応答性が遅い。特に、プログラム
モードからリードモードへの移行時のように、比較的高
い電圧を比較的低い電圧に変化させようとする場合に
は、チャージポンプ回路の動作が停止するため、キャパ
シタに蓄積されている電荷のディスチャージに長時間を
要し、リードアクセス可能となるまでに長時間を要する
という問題があった。
【0010】この問題は、ディスチャージ回路およびデ
ィスチャージ動作の終了タイミングを検出する検出セン
サを新たに用意することにより問題を解決できるが、デ
ィスチャージ回路および検出センサが新たに必要となる
ため、これらの占有面積の増加によりさらに装置全体が
大きくなるという問題があった。
ィスチャージ動作の終了タイミングを検出する検出セン
サを新たに用意することにより問題を解決できるが、デ
ィスチャージ回路および検出センサが新たに必要となる
ため、これらの占有面積の増加によりさらに装置全体が
大きくなるという問題があった。
【0011】この発明は、上述の課題を解決するために
なされたものであり、不揮発性半導体記憶装置全体の占
有面積をあまり増加させることなく、動作の切替時にお
いてアクセス可能となるまでの時間を短縮化できる不揮
発性半導体記憶装置を提供することを目的とする。
なされたものであり、不揮発性半導体記憶装置全体の占
有面積をあまり増加させることなく、動作の切替時にお
いてアクセス可能となるまでの時間を短縮化できる不揮
発性半導体記憶装置を提供することを目的とする。
【0012】
【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、本発明の装
置は、複数の不揮発性メモリ素子によって構成されたメ
モリセルアレイを有する不揮発性半導体記憶装置であっ
て、電源電圧に基づいて、前記不揮発性半導体記憶装置
の各種動作モードに応じた昇圧電圧を発生する昇圧回路
と、前記メモリセルアレイ内の所定の不揮発性メモリ素
子に対して、前記各種動作モードに応じた動作を実行さ
せるための動作電圧を発生する動作電圧発生回路と、前
記各種動作モードに応じて、少なくとも前記動作電圧発
生回路および前記昇圧回路の動作を制御する制御回路
と、を備え、前記昇圧回路は、前記電源電圧を昇圧する
チャージポンプ回路と、前記チャージポンプ回路の動作
を制御するクロック信号を出力する発振回路と、前記制
御回路によって、前記各種動作モードのうち、第1の動
作モードにおいては比較的高い第1の設定電圧に設定さ
れ、第2の動作モードにおいては比較的低い第2の設定
電圧に設定されるとともに、前記チャージポンプ回路の
出力電圧が、前記設定電圧になるように前記発振回路の
動作を制御するレベルセンス回路と、前記第1の動作モ
ードから前記第2の動作モードへの切替時において動作
を開始し、前記チャージポンプ回路の出力電圧のレベル
を低下させるディスチャージ回路と、を備え、前記レベ
ルセンス回路は、前記第1の動作モードから前記第2の
動作モードへの切替後、前記チャージポンプ回路の出力
電圧が前記第2の設定電圧となったことを検出すること
により、前記ディスチャージ回路の動作の終了タイミン
グを検出し、前記制御回路は、前記終了タイミングの検
出結果に基づいて、前記ディスチャージ回路の動作を終
了させることを特徴とする。
述の課題の少なくとも一部を解決するため、本発明の装
置は、複数の不揮発性メモリ素子によって構成されたメ
モリセルアレイを有する不揮発性半導体記憶装置であっ
て、電源電圧に基づいて、前記不揮発性半導体記憶装置
の各種動作モードに応じた昇圧電圧を発生する昇圧回路
と、前記メモリセルアレイ内の所定の不揮発性メモリ素
子に対して、前記各種動作モードに応じた動作を実行さ
せるための動作電圧を発生する動作電圧発生回路と、前
記各種動作モードに応じて、少なくとも前記動作電圧発
生回路および前記昇圧回路の動作を制御する制御回路
と、を備え、前記昇圧回路は、前記電源電圧を昇圧する
チャージポンプ回路と、前記チャージポンプ回路の動作
を制御するクロック信号を出力する発振回路と、前記制
御回路によって、前記各種動作モードのうち、第1の動
作モードにおいては比較的高い第1の設定電圧に設定さ
れ、第2の動作モードにおいては比較的低い第2の設定
電圧に設定されるとともに、前記チャージポンプ回路の
出力電圧が、前記設定電圧になるように前記発振回路の
動作を制御するレベルセンス回路と、前記第1の動作モ
ードから前記第2の動作モードへの切替時において動作
を開始し、前記チャージポンプ回路の出力電圧のレベル
を低下させるディスチャージ回路と、を備え、前記レベ
ルセンス回路は、前記第1の動作モードから前記第2の
動作モードへの切替後、前記チャージポンプ回路の出力
電圧が前記第2の設定電圧となったことを検出すること
により、前記ディスチャージ回路の動作の終了タイミン
グを検出し、前記制御回路は、前記終了タイミングの検
出結果に基づいて、前記ディスチャージ回路の動作を終
了させることを特徴とする。
【0013】このような構成によれば、ディチャージ回
路の動作の終了タイミングを昇圧回路のレベルセンス回
路を用いて検出することが可能である。これにより、不
揮発性半導体記憶装置全体の占有面積をあまり増加させ
ることなく、動作モードの切替時においてアクセス可能
となるまでの時間を短縮化できる。
路の動作の終了タイミングを昇圧回路のレベルセンス回
路を用いて検出することが可能である。これにより、不
揮発性半導体記憶装置全体の占有面積をあまり増加させ
ることなく、動作モードの切替時においてアクセス可能
となるまでの時間を短縮化できる。
【0014】前記不揮発性メモリ素子は、1つのワード
ゲートと、2つのコントロールゲートによって制御され
るツインメモリセルを構成するメモリ素子であることが
好ましい。
ゲートと、2つのコントロールゲートによって制御され
るツインメモリセルを構成するメモリ素子であることが
好ましい。
【0015】このような構成によれば、ツインメモリセ
ルによるメモリせるアレイに対して、例えばリード、プ
ログラム又は消去の複数の動作モードによる動作が可能
である。
ルによるメモリせるアレイに対して、例えばリード、プ
ログラム又は消去の複数の動作モードによる動作が可能
である。
【0016】前記不揮発性メモリ素子は、酸化膜
(O)、窒化膜(N)及び酸化膜(O)からなるONO
膜を電荷のトラップサイトとすることが好ましい。
(O)、窒化膜(N)及び酸化膜(O)からなるONO
膜を電荷のトラップサイトとすることが好ましい。
【0017】このような構成によれば、MONOS型不
揮発性メモリを用いた装置の動作電圧の設定が可能であ
る。
揮発性メモリを用いた装置の動作電圧の設定が可能であ
る。
【0018】
【発明の実施の形態】以下、図面を参照して本発明の不
揮発性半導体記憶装置に係る実施の形態ついて詳細に説
明する。
揮発性半導体記憶装置に係る実施の形態ついて詳細に説
明する。
【0019】A.不揮発性半導体記憶装置の構成概要:
図1は、本発明の一実施の形態に係る不揮発性半導体記
憶装置の全体構成を示す概略ブロック図である。この不
揮発性半導体記憶装置10は、概略、メモリセルアレイ
12と、プリデコーダ14と、行デコーダ16と、列デ
コーダ18と、列選択回路20と、I/O回路22と、
コントロールロジック24と、電圧発生回路26とを備
えている。なお、この不揮発性半導体記憶装置は、さら
に、図示しないアドレスバッファ、入出力バッファ、コ
ントロールバッファ、センスアンプ等の種々の回路を備
えているが、本発明の実施の形態を説明するために、特
に必要ではないため、省略する。
図1は、本発明の一実施の形態に係る不揮発性半導体記
憶装置の全体構成を示す概略ブロック図である。この不
揮発性半導体記憶装置10は、概略、メモリセルアレイ
12と、プリデコーダ14と、行デコーダ16と、列デ
コーダ18と、列選択回路20と、I/O回路22と、
コントロールロジック24と、電圧発生回路26とを備
えている。なお、この不揮発性半導体記憶装置は、さら
に、図示しないアドレスバッファ、入出力バッファ、コ
ントロールバッファ、センスアンプ等の種々の回路を備
えているが、本発明の実施の形態を説明するために、特
に必要ではないため、省略する。
【0020】プリデコーダ14と、行デコーダ16と、
列デコーダ18とは、メモリセルアレイ12内の選択対
象の不揮発性メモリ素子(選択メモリ素子)を特定する
アドレス信号をデコードするものである。なお、図1で
は、21ビットのアドレス信号AD[20−0]がプリ
デコーダ14に入力される例を示している。
列デコーダ18とは、メモリセルアレイ12内の選択対
象の不揮発性メモリ素子(選択メモリ素子)を特定する
アドレス信号をデコードするものである。なお、図1で
は、21ビットのアドレス信号AD[20−0]がプリ
デコーダ14に入力される例を示している。
【0021】列選択回路20は、列デコーダ18によっ
て特定される選択セルに対応するビット線を選択し、I
/O回路22内のセンスアンプ等の回路に接続するもの
である。I/O回路22は、読み出されたデータの出力
または書き込みデータの入力を実行するものである。
て特定される選択セルに対応するビット線を選択し、I
/O回路22内のセンスアンプ等の回路に接続するもの
である。I/O回路22は、読み出されたデータの出力
または書き込みデータの入力を実行するものである。
【0022】コントロールロジック24は、図示しない
各種制御入力に基づいて各種制御信号、例えば、電圧発
生回路26に対する制御信号を生成するものである。な
お、電圧発生回路26に対する制御信号については後述
する。
各種制御入力に基づいて各種制御信号、例えば、電圧発
生回路26に対する制御信号を生成するものである。な
お、電圧発生回路26に対する制御信号については後述
する。
【0023】電圧発生回路26は、コントロールロジッ
ク24に制御されて、メモリセルアレイ12に与えられ
る複数種類の電圧を発生するものである。
ク24に制御されて、メモリセルアレイ12に与えられ
る複数種類の電圧を発生するものである。
【0024】B.メモリセルの構成およびその動作:次
に、メモリセルアレイ12を構成する記憶素子として用
いられるツインメモリセルの構成及びその動作について
説明する。図2は、ツインメモリセルの構造を示す模式
的断面図である。
に、メモリセルアレイ12を構成する記憶素子として用
いられるツインメモリセルの構成及びその動作について
説明する。図2は、ツインメモリセルの構造を示す模式
的断面図である。
【0025】図2に示すように、P型ウェル102上に
は、複数のツインメモリセル100(…,100
[i],100[i+1],…:iは1以上の正数)が
B方向(以下、行方向又はワード線方向という)に配列
されて構成されている。ツインメモリセル100は、列
方向(図2の紙面に垂直な方向)(以下、ビット線方向
ともいう)にも複数配列されており、メモリセルアレイ
12は、ツインメモリセル100がマトリクス状に配列
されて構成される。
は、複数のツインメモリセル100(…,100
[i],100[i+1],…:iは1以上の正数)が
B方向(以下、行方向又はワード線方向という)に配列
されて構成されている。ツインメモリセル100は、列
方向(図2の紙面に垂直な方向)(以下、ビット線方向
ともいう)にも複数配列されており、メモリセルアレイ
12は、ツインメモリセル100がマトリクス状に配列
されて構成される。
【0026】各ツインメモリセル100は、P型ウェル
102上にゲート絶縁膜を介して形成されるワードゲー
ト104と、第1のコントロールゲート106Aを有す
る第1のメモリ素子(MONOSメモリ素子)108A
と、第2のコントロールゲート106Bを有する第2の
メモリ素子(MONOSメモリ素子)108Bとによっ
て構成される。
102上にゲート絶縁膜を介して形成されるワードゲー
ト104と、第1のコントロールゲート106Aを有す
る第1のメモリ素子(MONOSメモリ素子)108A
と、第2のコントロールゲート106Bを有する第2の
メモリ素子(MONOSメモリ素子)108Bとによっ
て構成される。
【0027】第1,第2のメモリ素子108A,108
Bの各々は、P型ウェル102上に、酸化膜(O)、窒
化膜(N)及び酸化膜(O)を積層したONO膜109
を有し、ONO膜109にて電荷をトラップすることが
可能である。第1,第2のメモリ素子108A,108
Bの各ONO膜109上には、それぞれ第1,第2のコ
ントロールゲート106A,106Bが形成されてい
る。第1,第2のMONOSメモリ素子108A,10
8Bの動作状態は、MONOSのM(金属)に相当する
ポリシリコンにて形成される第1,第2のコントロール
ゲート106A,106Bによって、それぞれ制御され
る。なお、第1,第2のコントロールゲート106A,
106Bは、シリサイドなどの導電材で構成することも
できる。
Bの各々は、P型ウェル102上に、酸化膜(O)、窒
化膜(N)及び酸化膜(O)を積層したONO膜109
を有し、ONO膜109にて電荷をトラップすることが
可能である。第1,第2のメモリ素子108A,108
Bの各ONO膜109上には、それぞれ第1,第2のコ
ントロールゲート106A,106Bが形成されてい
る。第1,第2のMONOSメモリ素子108A,10
8Bの動作状態は、MONOSのM(金属)に相当する
ポリシリコンにて形成される第1,第2のコントロール
ゲート106A,106Bによって、それぞれ制御され
る。なお、第1,第2のコントロールゲート106A,
106Bは、シリサイドなどの導電材で構成することも
できる。
【0028】第1,第2のメモリ素子108A,108
B相互間には、電気的に絶縁されて、例えばポリシリコ
ンを含む材料によって形成されたワードゲート104が
形成されている。ワードゲート104に印加される電圧
によって、各ツインメモリセル100の第1,第2のメ
モリ素子108A,108Bが選択されるか否かが決定
される。
B相互間には、電気的に絶縁されて、例えばポリシリコ
ンを含む材料によって形成されたワードゲート104が
形成されている。ワードゲート104に印加される電圧
によって、各ツインメモリセル100の第1,第2のメ
モリ素子108A,108Bが選択されるか否かが決定
される。
【0029】このように、1つのツインメモリセル10
0は、スプリットゲート(第1,第2のコントロールゲ
ート106A,106B)を備えた第1,第2のMON
OSメモリ素子108A,108Bを有し、第1,第2
のMONOSメモリ素子108A,108Bに対して1
つのワードゲート104が共用される。
0は、スプリットゲート(第1,第2のコントロールゲ
ート106A,106B)を備えた第1,第2のMON
OSメモリ素子108A,108Bを有し、第1,第2
のMONOSメモリ素子108A,108Bに対して1
つのワードゲート104が共用される。
【0030】第1,第2のMONOSメモリ素子108
A,108Bは、独立して電荷のトラップサイトとして
機能する。電荷のトラップを制御するワードゲート10
4は、図2に示すように、B方向(行方向)に間隔をお
いて配列されて、ポリサイド等で形成される1本のワー
ド線WLに共通接続されている。ワード線WLに所定の
信号を供給することで、同一行の各ツインメモリセル1
00の第1及び第2のメモリ素子108A,108Bの
少なくとも1つを選択可能とすることができる。
A,108Bは、独立して電荷のトラップサイトとして
機能する。電荷のトラップを制御するワードゲート10
4は、図2に示すように、B方向(行方向)に間隔をお
いて配列されて、ポリサイド等で形成される1本のワー
ド線WLに共通接続されている。ワード線WLに所定の
信号を供給することで、同一行の各ツインメモリセル1
00の第1及び第2のメモリ素子108A,108Bの
少なくとも1つを選択可能とすることができる。
【0031】各コントロールゲート106A,106B
は、列方向に沿って延び、同一列に配列された複数のツ
インメモリセル100にて共用されて、コントロールゲ
ート線として機能する。行方向に隣接するツインメモリ
セル100同士の相互に隣接するコントロールゲート1
06A,106Bは、サブコントロールゲート線SCG
(…,SCG[i],SCG[i+1],…)に共通接
続されている。サブコントロールゲート線SCGは、例
えばワードゲート104、コントロールゲート106
A,106B及びワード線WLよりも上層の金属層で形
成される。各サブコントロールゲート線SCGに独立し
て電圧を印加することによって、後述するように、各メ
モリセル100の2つのメモリ素子108A及びメモリ
素子108Bを独立して制御することができる。
は、列方向に沿って延び、同一列に配列された複数のツ
インメモリセル100にて共用されて、コントロールゲ
ート線として機能する。行方向に隣接するツインメモリ
セル100同士の相互に隣接するコントロールゲート1
06A,106Bは、サブコントロールゲート線SCG
(…,SCG[i],SCG[i+1],…)に共通接
続されている。サブコントロールゲート線SCGは、例
えばワードゲート104、コントロールゲート106
A,106B及びワード線WLよりも上層の金属層で形
成される。各サブコントロールゲート線SCGに独立し
て電圧を印加することによって、後述するように、各メ
モリセル100の2つのメモリ素子108A及びメモリ
素子108Bを独立して制御することができる。
【0032】行方向に隣接するメモリセル100同士の
相互に隣接するメモリ素子108A,108B相互間に
は、P型ウェル102内において不純物層110(…,
110[i],110[i+1],…)が形成されてい
る。これらの不純物層110は、例えばP型ウェル10
2内に形成されたn型不純物層であり、列方向に沿って
延び、同一列に配列された複数のツインメモリセル10
0にて共用されて、ビット線BL(…,BL[i],B
L[i+1],…)として機能する。
相互に隣接するメモリ素子108A,108B相互間に
は、P型ウェル102内において不純物層110(…,
110[i],110[i+1],…)が形成されてい
る。これらの不純物層110は、例えばP型ウェル10
2内に形成されたn型不純物層であり、列方向に沿って
延び、同一列に配列された複数のツインメモリセル10
0にて共用されて、ビット線BL(…,BL[i],B
L[i+1],…)として機能する。
【0033】ビット線BLに対する電圧の印加及び電流
検出によって、ワード線WL及びサブコントロールゲー
ト線SCGによって選択された各メモリセル100の一
方のメモリ素子に対して、電荷(情報)のリード(読み
出し)及びプログラム(書き込み)が可能となる。
検出によって、ワード線WL及びサブコントロールゲー
ト線SCGによって選択された各メモリセル100の一
方のメモリ素子に対して、電荷(情報)のリード(読み
出し)及びプログラム(書き込み)が可能となる。
【0034】次にメモリ素子に対するデータ読み出し、
データ書き込み、およびデータ消去の各動作について説
明する。図3は、メモリ素子に対するデータ読み出し、
データ書き込み、およびデータ消去の各動作における設
定電圧を示す説明図である。なお、図4の説明図に示す
ように、1つのツインメモリセル100を、ワードゲー
ト104により駆動されるトランジスタT2と、第1,
第2のコントロールゲート106A,106Bによりそ
れぞれ駆動されるトランジスタT1,T3とを直列に接
続したものと模式化して説明する。
データ書き込み、およびデータ消去の各動作について説
明する。図3は、メモリ素子に対するデータ読み出し、
データ書き込み、およびデータ消去の各動作における設
定電圧を示す説明図である。なお、図4の説明図に示す
ように、1つのツインメモリセル100を、ワードゲー
ト104により駆動されるトランジスタT2と、第1,
第2のコントロールゲート106A,106Bによりそ
れぞれ駆動されるトランジスタT1,T3とを直列に接
続したものと模式化して説明する。
【0035】B1.データ読み出し:図5は、図2に示
すツインメモリセルにおけるデータ読み出し動作を示す
概略説明図である。図5は、1本のワード線WLに接続
されたツインメモリセル100[i]を選択セルとし、
選択セルのワードゲート104に隣接するMONOSメ
モリ素子108B側を選択サイドとして、選択メモリ素
子108Bからデータをリバースモードで読み出す場合
の各所の電位設定を示している。また、図5は、選択セ
ル及び選択セルに隣接した非選択セルであるツインメモ
リセル100[i−1]〜100[i+2]の各所の電
位設定を示している。なお、以下では、選択セルの各メ
モリ素子のうち選択メモリ素子の逆側を対向サイドとし
て、対向サイドのメモリ素子108Aを対向メモリ素子
とする。
すツインメモリセルにおけるデータ読み出し動作を示す
概略説明図である。図5は、1本のワード線WLに接続
されたツインメモリセル100[i]を選択セルとし、
選択セルのワードゲート104に隣接するMONOSメ
モリ素子108B側を選択サイドとして、選択メモリ素
子108Bからデータをリバースモードで読み出す場合
の各所の電位設定を示している。また、図5は、選択セ
ル及び選択セルに隣接した非選択セルであるツインメモ
リセル100[i−1]〜100[i+2]の各所の電
位設定を示している。なお、以下では、選択セルの各メ
モリ素子のうち選択メモリ素子の逆側を対向サイドとし
て、対向サイドのメモリ素子108Aを対向メモリ素子
とする。
【0036】選択セルであるツインメモリセル100
[i]のワードゲート104が接続されているワード線
WLに、読み出し用ワード線選択電圧としてVdd(例
えば1.8V)を印加する。このワード線WLに接続さ
れている各ツインメモリセル100の各トランジスタT
2が全てオンとなる。なお、他の選択されないワード線
WLには、0Vを印加する。
[i]のワードゲート104が接続されているワード線
WLに、読み出し用ワード線選択電圧としてVdd(例
えば1.8V)を印加する。このワード線WLに接続さ
れている各ツインメモリセル100の各トランジスタT
2が全てオンとなる。なお、他の選択されないワード線
WLには、0Vを印加する。
【0037】ツインメモリセル100[i]の対向サイ
ドのコントロールゲート106Aに対して、サブコント
ロ―ルゲート線SCG[i]を介してオーバライド電圧
(例えば3V)を印加する。また、ツインメモリセル1
00[i]の選択サイドのコントロールゲート106B
に供給するゲート電圧VCGとして、読み出し電圧Vre
ad(例えば1.5V)を印加する。
ドのコントロールゲート106Aに対して、サブコント
ロ―ルゲート線SCG[i]を介してオーバライド電圧
(例えば3V)を印加する。また、ツインメモリセル1
00[i]の選択サイドのコントロールゲート106B
に供給するゲート電圧VCGとして、読み出し電圧Vre
ad(例えば1.5V)を印加する。
【0038】なお、オーバライド電圧は、ツインメモリ
セル100[i]中の対向メモリ素子のプログラムの有
無(電荷のトラップの有無)に拘わらず、その対向メモ
リ素子に相当するトランジスタ(本例ではT1)をオン
させるために必要な電圧を意味している。
セル100[i]中の対向メモリ素子のプログラムの有
無(電荷のトラップの有無)に拘わらず、その対向メモ
リ素子に相当するトランジスタ(本例ではT1)をオン
させるために必要な電圧を意味している。
【0039】対向サイドのコントロールゲート106A
に印加されたオーバライド電圧によって、MONOSメ
モリ素子108Aに相当するトランジスタT1はオンと
なる。この場合には、MONOSメモリ素子108Bに
相当するトランジスタT3の動作は、選択メモリ素子で
あるMONOSメモリ素子108Bに電荷が蓄積されて
いたか否かによって異なる。
に印加されたオーバライド電圧によって、MONOSメ
モリ素子108Aに相当するトランジスタT1はオンと
なる。この場合には、MONOSメモリ素子108Bに
相当するトランジスタT3の動作は、選択メモリ素子で
あるMONOSメモリ素子108Bに電荷が蓄積されて
いたか否かによって異なる。
【0040】図6は、横軸に選択サイドのコントロール
ゲートに対するゲート電圧VCGをとり縦軸に選択メモリ
素子に相当するトランジスタのソース・ドレイン間に流
れる電流Idsをとって、両者の関係を示す説明図であ
る。
ゲートに対するゲート電圧VCGをとり縦軸に選択メモリ
素子に相当するトランジスタのソース・ドレイン間に流
れる電流Idsをとって、両者の関係を示す説明図であ
る。
【0041】図6に示すように、選択メモリ素子である
MONOSメモリ素子108Bに電荷が蓄積されていな
い場合には、コントロールゲート電圧VCGが低いしきい
値電圧Vlowを超えると電流Idsが流れ始める。こ
れに対して、選択メモリ素子であるMONOSメモリ素
子108Bに電荷が蓄積されている場合には、選択サイ
ドのコントロールゲート電圧VCGが高いしきい値電圧V
highを超えない限り電流Idsは流れ始めない。
MONOSメモリ素子108Bに電荷が蓄積されていな
い場合には、コントロールゲート電圧VCGが低いしきい
値電圧Vlowを超えると電流Idsが流れ始める。こ
れに対して、選択メモリ素子であるMONOSメモリ素
子108Bに電荷が蓄積されている場合には、選択サイ
ドのコントロールゲート電圧VCGが高いしきい値電圧V
highを超えない限り電流Idsは流れ始めない。
【0042】データ読み出し時に選択サイドのコントロ
ールゲート106Bに印加される電圧Vreadは、2
つのしきい値電圧Vlow,Vhighのほぼ中間電圧
に設定される。従って、選択メモリ素子であるMONO
Sメモリ素子108Bに電荷が蓄積されていない場合に
は、電流Idsが流れ、選択メモリ素子であるMONO
Sメモリ素子108Bに電荷が蓄積されている場合には
電流Idsが流れないことになる。
ールゲート106Bに印加される電圧Vreadは、2
つのしきい値電圧Vlow,Vhighのほぼ中間電圧
に設定される。従って、選択メモリ素子であるMONO
Sメモリ素子108Bに電荷が蓄積されていない場合に
は、電流Idsが流れ、選択メモリ素子であるMONO
Sメモリ素子108Bに電荷が蓄積されている場合には
電流Idsが流れないことになる。
【0043】データ読み出し時には、対向メモリ素子に
接続されたビット線BL[i](不純物層110
[i])には図示しないセンスアンプを接続する。ま
た、他のビット線BL[i−1],[i+1],[i+
2]の電位VD[i−1],[i+1],[i+2]を
0Vにそれぞれ設定する。そうすると、選択メモリ素子
であるMONOSメモリ素子108Bに電荷が蓄積され
ていない場合には、電流Idsが流れて、オン状態のト
ランジスタT1,T2を介して、対向サイドのビット線
BL[i]に例えば25μA以上の電流が流れる。これ
に対し、選択メモリ素子であるMONOSメモリ素子1
08Bに電荷が蓄積されている場合には、電流Idsが
流れず、トランジスタT1,T2がオン状態であって
も、対向メモリ素子に接続されたビット線BL[i]に
流れる電流は、例えば10nA未満となる。
接続されたビット線BL[i](不純物層110
[i])には図示しないセンスアンプを接続する。ま
た、他のビット線BL[i−1],[i+1],[i+
2]の電位VD[i−1],[i+1],[i+2]を
0Vにそれぞれ設定する。そうすると、選択メモリ素子
であるMONOSメモリ素子108Bに電荷が蓄積され
ていない場合には、電流Idsが流れて、オン状態のト
ランジスタT1,T2を介して、対向サイドのビット線
BL[i]に例えば25μA以上の電流が流れる。これ
に対し、選択メモリ素子であるMONOSメモリ素子1
08Bに電荷が蓄積されている場合には、電流Idsが
流れず、トランジスタT1,T2がオン状態であって
も、対向メモリ素子に接続されたビット線BL[i]に
流れる電流は、例えば10nA未満となる。
【0044】このように、対向サイドのビット線BL
[i]に流れる電流をセンスアンプにて検出すること
で、選択メモリ素子であるツインメモリセル100
[i]のMONOSメモリ素子108Bからのデータ読
み出しが可能となる。
[i]に流れる電流をセンスアンプにて検出すること
で、選択メモリ素子であるツインメモリセル100
[i]のMONOSメモリ素子108Bからのデータ読
み出しが可能となる。
【0045】なお、各ビット線BL[i−1]〜BL
[i+2]は、列選択回路20のそれぞれ図示しないビ
ット線選択トランジスタによってアクティブ/非アクテ
ィブの制御が行われる。センスアンプに接続されるビッ
ト線BLに対応する、すなわち、対向サイドに対応する
ビット線選択トランジスタのゲート電圧BSは、図3に
示すように、4.5Vに設定される。一方、選択サイド
に対応するビット線選択トランジスタのゲート電圧BS
は、電源電圧Vddに設定される。
[i+2]は、列選択回路20のそれぞれ図示しないビ
ット線選択トランジスタによってアクティブ/非アクテ
ィブの制御が行われる。センスアンプに接続されるビッ
ト線BLに対応する、すなわち、対向サイドに対応する
ビット線選択トランジスタのゲート電圧BSは、図3に
示すように、4.5Vに設定される。一方、選択サイド
に対応するビット線選択トランジスタのゲート電圧BS
は、電源電圧Vddに設定される。
【0046】また、非選択メモリセルについては、図3
に示す各電圧値に設定される。
に示す各電圧値に設定される。
【0047】B2.データ書き込み:図7は、図2に示
すツインメモリセルにおけるデータ書き込み動作を示す
概略説明図である。図7は、1本のワード線WLに接続
されたツインメモリセル100[i]を選択セルとし、
選択セルのワードゲート104に隣接するMONOSメ
モリ素子108B側を選択サイドとして、選択メモリ素
子108Bに対するデータプログラミングを行う場合の
各所の電位設定を示している。なお、このデータプログ
ラミング動作の前には、後述するデータ消去動作が実施
されている。
すツインメモリセルにおけるデータ書き込み動作を示す
概略説明図である。図7は、1本のワード線WLに接続
されたツインメモリセル100[i]を選択セルとし、
選択セルのワードゲート104に隣接するMONOSメ
モリ素子108B側を選択サイドとして、選択メモリ素
子108Bに対するデータプログラミングを行う場合の
各所の電位設定を示している。なお、このデータプログ
ラミング動作の前には、後述するデータ消去動作が実施
されている。
【0048】図7では、図5と同様に、サブコントロー
ルゲート線SCG[i]の電位は、オーバライド電位
(例えば2.5V)に設定され、サブコントロールゲー
ト線SCG[i−1],[i+2]の電位は、0Vに設
定されている。
ルゲート線SCG[i]の電位は、オーバライド電位
(例えば2.5V)に設定され、サブコントロールゲー
ト線SCG[i−1],[i+2]の電位は、0Vに設
定されている。
【0049】また、選択セルであるツインメモリセル1
00[i]のワードゲート104の電位は、電源電圧V
ddより低い1.0V程度のプログラム用ワード線選択
電圧に設定される。また、ツインメモリセル100
[i]の選択メモリ素子のコントロールゲート106B
には、サブコントロールゲート線SCG[i+1]を介
して、プログラム用コントロールゲート電圧である書き
込み電圧Vwrite(例えば5.5V))が印加され
る。
00[i]のワードゲート104の電位は、電源電圧V
ddより低い1.0V程度のプログラム用ワード線選択
電圧に設定される。また、ツインメモリセル100
[i]の選択メモリ素子のコントロールゲート106B
には、サブコントロールゲート線SCG[i+1]を介
して、プログラム用コントロールゲート電圧である書き
込み電圧Vwrite(例えば5.5V))が印加され
る。
【0050】ビット線BL[i+1]の電圧VD[i+
1]は、プログラム用ビット線電圧である例えば5Vに
設定される。一方、ビット線BL[i+2]は、電圧V
ddに設定される。また、ビット線BL[i−1],B
L[i]には、図示しない定電流源からの電流が流れ
る。なお、ビット線BL[i−1]に接続されたMON
OSセルは、そのサブコントロールゲート線SCG[i
−1]が0Vでありオフしている。従って、このMON
OSセルには電流が流れず、ビット線BL[i−1]は
定電流源を介して0Vに設定される。
1]は、プログラム用ビット線電圧である例えば5Vに
設定される。一方、ビット線BL[i+2]は、電圧V
ddに設定される。また、ビット線BL[i−1],B
L[i]には、図示しない定電流源からの電流が流れ
る。なお、ビット線BL[i−1]に接続されたMON
OSセルは、そのサブコントロールゲート線SCG[i
−1]が0Vでありオフしている。従って、このMON
OSセルには電流が流れず、ビット線BL[i−1]は
定電流源を介して0Vに設定される。
【0051】このような設定では、ツインメモリセル1
00[i]のトランジスタT1,T2がいずれもオンと
なり、ビット線BL[i]に向けて電流Idsが流れる
一方で、MONOSメモリ素子108BのONO膜10
9にはチャンネルホットエレクトロン(CHE)がトラ
ップされる。こうして、MONOSメモリ素子108B
のプログラミング動作が実施されて、データの「0」が
書き込まれる。
00[i]のトランジスタT1,T2がいずれもオンと
なり、ビット線BL[i]に向けて電流Idsが流れる
一方で、MONOSメモリ素子108BのONO膜10
9にはチャンネルホットエレクトロン(CHE)がトラ
ップされる。こうして、MONOSメモリ素子108B
のプログラミング動作が実施されて、データの「0」が
書き込まれる。
【0052】上述の動作上、非選択メモリセルであるツ
インメモリセル100[i+1]の左側の不揮発性メモ
リ素子108Aのコントロールゲートにも5.5Vが印
加される。この場合でも、ツインメモリセル100[i
+1]の右側のコントロールゲートCG[i+2]に印
加する電圧は0Vとしているので、ツインメモリセル1
00[i+1]のソース・ドレイン間(ビット線間)に
は電流が流れない。しかし、ビット線BL[i+1]に
は5Vが印加されるので、ツインメモリセル100[i
+1]のソース・ドレイン間(ビット線間)に高電界が
かかると、パンチスルー電流が流れて、ライトディスタ
ーブが生じてしまう。
インメモリセル100[i+1]の左側の不揮発性メモ
リ素子108Aのコントロールゲートにも5.5Vが印
加される。この場合でも、ツインメモリセル100[i
+1]の右側のコントロールゲートCG[i+2]に印
加する電圧は0Vとしているので、ツインメモリセル1
00[i+1]のソース・ドレイン間(ビット線間)に
は電流が流れない。しかし、ビット線BL[i+1]に
は5Vが印加されるので、ツインメモリセル100[i
+1]のソース・ドレイン間(ビット線間)に高電界が
かかると、パンチスルー電流が流れて、ライトディスタ
ーブが生じてしまう。
【0053】そこで、ビット線BL[i+2]の電圧を
0Vでなく、例えばVddとし、ソース・ドレイン間の
電位差を小さくして、ライトディスターブを防止する。
また、ビット線BL[i+2]の電圧を0Vを超える電
圧、好ましくはプログラム時のワード線選択電圧と同等
以上とすることで、ツインメモリセル100[i+1]
のトランジスタT2がオンされにくくなるため、これに
よってもディスターブを防止することができる。
0Vでなく、例えばVddとし、ソース・ドレイン間の
電位差を小さくして、ライトディスターブを防止する。
また、ビット線BL[i+2]の電圧を0Vを超える電
圧、好ましくはプログラム時のワード線選択電圧と同等
以上とすることで、ツインメモリセル100[i+1]
のトランジスタT2がオンされにくくなるため、これに
よってもディスターブを防止することができる。
【0054】なお、上述のようにビット線BL[i+
1]には5Vの電圧を供給する必要があることから、ビ
ット線BL[i+1]を選択するためのビット線選択ト
ランジスタのゲート電圧BSは図3に示すように8.0
Vに設定される。また、ビット線BL[i+2]は上述
した理由で電源電圧Vdd以上に設定される必要がある
ため、ビット線BL[i+2]を選択するための図示し
ないビット線選択トランジスタのゲート電圧BSも8V
に設定される。
1]には5Vの電圧を供給する必要があることから、ビ
ット線BL[i+1]を選択するためのビット線選択ト
ランジスタのゲート電圧BSは図3に示すように8.0
Vに設定される。また、ビット線BL[i+2]は上述
した理由で電源電圧Vdd以上に設定される必要がある
ため、ビット線BL[i+2]を選択するための図示し
ないビット線選択トランジスタのゲート電圧BSも8V
に設定される。
【0055】また、非選択メモリセルについては、図3
に示す各電圧値に設定される。
に示す各電圧値に設定される。
【0056】B3.データ消去:図8は、図2に示すツ
インメモリセルにおけるデータし消去動作を示す概略説
明図である。図8は、データ消去する場合の各所の電位
設定を示している。
インメモリセルにおけるデータし消去動作を示す概略説
明図である。図8は、データ消去する場合の各所の電位
設定を示している。
【0057】図8に示すように、データ消去時には、各
ワードゲート104の電位を、ワード線WLによって0
Vに設定し、コントロールゲート106A,106Bの
電位を、サブコントロールゲート線SCG[i],[i
+1],[i+2]によって、例えば−1〜−3V程度
の消去用コントロールゲート線電圧に設定する。更に、
ビット線BL[i],[i+1],[i+2]の各電位
を、図示しないビット線選択トランジスタを介して、例
えば4.5〜5Vの消去用ビット線電圧に設定する。
ワードゲート104の電位を、ワード線WLによって0
Vに設定し、コントロールゲート106A,106Bの
電位を、サブコントロールゲート線SCG[i],[i
+1],[i+2]によって、例えば−1〜−3V程度
の消去用コントロールゲート線電圧に設定する。更に、
ビット線BL[i],[i+1],[i+2]の各電位
を、図示しないビット線選択トランジスタを介して、例
えば4.5〜5Vの消去用ビット線電圧に設定する。
【0058】この場合には、コントロールゲートに印加
された消去用コントロールゲート電圧と、ビット線に印
加された消去用ビット線電圧とで形成される電界によっ
てトンネル効果が生じ、各MONOSメモリ素子108
A,108BのONO膜109にトラップされていた電
子は移動してONO膜109から消去される。こうし
て、複数のツインメモリセルの各メモリ素子のデータは
同時に“1”となってデータの消去が行われる。
された消去用コントロールゲート電圧と、ビット線に印
加された消去用ビット線電圧とで形成される電界によっ
てトンネル効果が生じ、各MONOSメモリ素子108
A,108BのONO膜109にトラップされていた電
子は移動してONO膜109から消去される。こうし
て、複数のツインメモリセルの各メモリ素子のデータは
同時に“1”となってデータの消去が行われる。
【0059】なお、消去動作としては、上述のものとは
異なり、ビットとなる不純物層の表面のバンド−バンド
トンネリングによりホットホールを形成し、蓄えられて
いたエレクトロンを消去することも可能である。
異なり、ビットとなる不純物層の表面のバンド−バンド
トンネリングによりホットホールを形成し、蓄えられて
いたエレクトロンを消去することも可能である。
【0060】以上説明したように、ワードゲートやコン
トロールゲート、ビット線等は、メモリ素子に対するデ
ータ読み出し、データ書き込み、データ消去の各動作モ
ードに応じて、それぞれ図3に示す種々の電位に設定さ
れる。
トロールゲート、ビット線等は、メモリ素子に対するデ
ータ読み出し、データ書き込み、データ消去の各動作モ
ードに応じて、それぞれ図3に示す種々の電位に設定さ
れる。
【0061】C.電圧発生回路の構成および動作:上述
のように、メモリ素子に対するデータ読み出し、データ
書き込み、データ消去の各動作モードに応じて、異なっ
た種々の電圧が必要となるため、電圧発生回路26は各
動作モードにおいて必要な種々の電圧を発生する。
のように、メモリ素子に対するデータ読み出し、データ
書き込み、データ消去の各動作モードに応じて、異なっ
た種々の電圧が必要となるため、電圧発生回路26は各
動作モードにおいて必要な種々の電圧を発生する。
【0062】図9は、電圧発生回路26の具体的な構成
を示すブロック図である。電圧発生回路26は、昇圧回
路260と制御電圧発生回路262とを備えている。
を示すブロック図である。電圧発生回路26は、昇圧回
路260と制御電圧発生回路262とを備えている。
【0063】制御電圧発生回路262は、昇圧回路26
0から出力される出力電圧HVを利用して、各動作モー
ドにおいて必要な複数種類の電圧を生成する。制御電圧
発生回路262は、種々の一般的なレギュレータ回路に
より構成される。
0から出力される出力電圧HVを利用して、各動作モー
ドにおいて必要な複数種類の電圧を生成する。制御電圧
発生回路262は、種々の一般的なレギュレータ回路に
より構成される。
【0064】昇圧回路260は、電源電圧Vddから昇
圧電圧HVを生成する。具体的には、図3に示すよう
に、読み出し(リード)モード時(Read)に要求さ
れる最高電圧は4.5Vであり、書き込み(プログラ
ム)モード時(Program)及び消去(イレース)
モード時(Erase)に要求される最高電圧は8Vで
ある。このため、昇圧回路260では、書き込みモード
時および消去モード時において、高電圧の出力電圧HV
[high]として8.0Vを生成し、読み出しモード
時において、低電圧の出力電圧HV[low]として
5.0Vを生成する。
圧電圧HVを生成する。具体的には、図3に示すよう
に、読み出し(リード)モード時(Read)に要求さ
れる最高電圧は4.5Vであり、書き込み(プログラ
ム)モード時(Program)及び消去(イレース)
モード時(Erase)に要求される最高電圧は8Vで
ある。このため、昇圧回路260では、書き込みモード
時および消去モード時において、高電圧の出力電圧HV
[high]として8.0Vを生成し、読み出しモード
時において、低電圧の出力電圧HV[low]として
5.0Vを生成する。
【0065】C1.昇圧回路の構成および電圧発生動
作:図10は、昇圧回路260の具体的な構成を示す説
明図である。この昇圧回路260は、発振回路300
と、チャージポンプ回路310と、レベルセンサ320
と、ディスチャージ回路340とを備えている。
作:図10は、昇圧回路260の具体的な構成を示す説
明図である。この昇圧回路260は、発振回路300
と、チャージポンプ回路310と、レベルセンサ320
と、ディスチャージ回路340とを備えている。
【0066】この昇圧回路260は、1つの電源電圧V
ddから複数種類の電圧を発生する。本実施の形態にお
いて、昇圧回路260は、例えば、1.8Vの電源電圧
Vddを昇圧して、メモリセルアレイの動作状態によっ
て、スタンバイモード時およびリード(読み出し)モー
ド時には5.0V、プログラム(書き込み)モード時お
よびイレース(消去)モード時には8.0Vの出力電圧
HVを発生する。なお、スタンバイモードとは、リー
ド、プログラム、イレースのいずれのアクセスも行わな
い待機の状態を意味しているが、本説明しておいは、特
に必要ではないため、詳細な説明は省略する。
ddから複数種類の電圧を発生する。本実施の形態にお
いて、昇圧回路260は、例えば、1.8Vの電源電圧
Vddを昇圧して、メモリセルアレイの動作状態によっ
て、スタンバイモード時およびリード(読み出し)モー
ド時には5.0V、プログラム(書き込み)モード時お
よびイレース(消去)モード時には8.0Vの出力電圧
HVを発生する。なお、スタンバイモードとは、リー
ド、プログラム、イレースのいずれのアクセスも行わな
い待機の状態を意味しているが、本説明しておいは、特
に必要ではないため、詳細な説明は省略する。
【0067】チャージポンプ回路310は、発振回路3
00から供給されるクロックOSCKに基づいて動作
し、電源電圧Vddを昇圧した出力電圧HVを出力す
る。チャージポンプ回路310の出力端と基準電位点
(GND)との間には、プールキャパシタChvが設け
られている。プールキャパシタChvは、チャージポン
プ回路310の出力電圧HVをプールするようになって
いる。
00から供給されるクロックOSCKに基づいて動作
し、電源電圧Vddを昇圧した出力電圧HVを出力す
る。チャージポンプ回路310の出力端と基準電位点
(GND)との間には、プールキャパシタChvが設け
られている。プールキャパシタChvは、チャージポン
プ回路310の出力電圧HVをプールするようになって
いる。
【0068】レベルセンサ320は、コントロールロジ
ック24から供給されるリード信号RDMと、スタンバ
イ信号STMと、プログラム信号PGMと、イレース信
号ERSとに基づいて、チャージポンプ回路310の出
力電圧HVの電圧が、スタンバイ時およびリード時には
比較的低い電圧である5.0Vより高いか低いか、プロ
グラム時およびイレース時には比較的高い電圧である
8.0Vより高いか低いかを検出し、その検出信号CP
Oを、発振回路300のイネーブル信号ENBとしてフ
ィードバックする。
ック24から供給されるリード信号RDMと、スタンバ
イ信号STMと、プログラム信号PGMと、イレース信
号ERSとに基づいて、チャージポンプ回路310の出
力電圧HVの電圧が、スタンバイ時およびリード時には
比較的低い電圧である5.0Vより高いか低いか、プロ
グラム時およびイレース時には比較的高い電圧である
8.0Vより高いか低いかを検出し、その検出信号CP
Oを、発振回路300のイネーブル信号ENBとしてフ
ィードバックする。
【0069】発振回路300は、レベルセンサ320か
らイネーブル信号ENBとして供給されるレベル検出出
力CPOに応じて、チャージポンプ回路310に供給す
るクロック信号OSCKを出力する。例えば、スタンバ
イモード時およびリードモード時において、出力電圧H
Vが5.0Vより高い場合には、イネーブル信号ENB
としての検出出力CPOは非アクティブ(本例ではロウ
レベル)となり、発振回路300の発振動作が停止され
る。一方、出力電圧HVが5.0Vよりも低い場合に
は、検出出力CPOはアクティブ(本例ではハイレベ
ル)となり、発振回路300の発振動作が開始される。
プログラム時およびイレース時においても、同様に、出
力電圧HVが8.0Vより高い場合には、検出出力CP
Oが非アクティブ(本例ではロウレベル)となって発振
回路300の発振動作が停止され、出力電圧HVが8.
0Vよりも低い場合には、検出出力CPOがアクティブ
(本例ではハイレベル)となって発振回路300の発振
動作が開始される。
らイネーブル信号ENBとして供給されるレベル検出出
力CPOに応じて、チャージポンプ回路310に供給す
るクロック信号OSCKを出力する。例えば、スタンバ
イモード時およびリードモード時において、出力電圧H
Vが5.0Vより高い場合には、イネーブル信号ENB
としての検出出力CPOは非アクティブ(本例ではロウ
レベル)となり、発振回路300の発振動作が停止され
る。一方、出力電圧HVが5.0Vよりも低い場合に
は、検出出力CPOはアクティブ(本例ではハイレベ
ル)となり、発振回路300の発振動作が開始される。
プログラム時およびイレース時においても、同様に、出
力電圧HVが8.0Vより高い場合には、検出出力CP
Oが非アクティブ(本例ではロウレベル)となって発振
回路300の発振動作が停止され、出力電圧HVが8.
0Vよりも低い場合には、検出出力CPOがアクティブ
(本例ではハイレベル)となって発振回路300の発振
動作が開始される。
【0070】レベルセンサ320は、コンパレータ32
2を有している。コンパレータ322の負入力端子
(−)には、基準電圧Vrfが入力されている。一方、
コンパレータ322の正入力端子(+)には、出力電圧
HVを分圧した検出電圧HVrfが入力されている。
2を有している。コンパレータ322の負入力端子
(−)には、基準電圧Vrfが入力されている。一方、
コンパレータ322の正入力端子(+)には、出力電圧
HVを分圧した検出電圧HVrfが入力されている。
【0071】検出電圧HVrfは、第1の抵抗324
と、第2の抵抗326およびこれに直列に接続された第
1のトランジスタ330とで構成された第1の分圧回
路、または、第1の抵抗324と、第3の抵抗328お
よびこれに直列に接続された第2のトランジスタ332
とで構成された第2の分圧回路によって出力電圧HVを
分圧した電圧である。
と、第2の抵抗326およびこれに直列に接続された第
1のトランジスタ330とで構成された第1の分圧回
路、または、第1の抵抗324と、第3の抵抗328お
よびこれに直列に接続された第2のトランジスタ332
とで構成された第2の分圧回路によって出力電圧HVを
分圧した電圧である。
【0072】第1のトランジスタ330のゲート入力端
子には、OR回路334の出力が接続されている。OR
回路334の入力端子には、リード時を示すリード信号
RDMと、スタンバイ時を示すスタンバイ信号STM
と、後述するリカバリ時に対応するディスチャージ信号
DSCとが接続されている。第1のトランジスタ330
は、リード信号RDMと、スタンバイ信号STMと、後
述するディスチャージ信号DSCのいずれかがアクティ
ブ(本例ではハイレベル)である場合にオンとなるスイ
ッチとして機能する。同様に、第2のトランジスタ33
2のゲート入力端子には、OR回路336の出力が接続
されている。OR回路336の入力端子には、プログラ
ム時を示すプログラム信号PGMと、イレース時を示す
イレース信号ERSとが接続されている。第2のトラン
ジスタ332は、プログラムPGMと、イレース信号E
RSのいずれかがアクティブ(本例ではハイレベル)で
ある場合にオンとなるスイッチとして機能する。
子には、OR回路334の出力が接続されている。OR
回路334の入力端子には、リード時を示すリード信号
RDMと、スタンバイ時を示すスタンバイ信号STM
と、後述するリカバリ時に対応するディスチャージ信号
DSCとが接続されている。第1のトランジスタ330
は、リード信号RDMと、スタンバイ信号STMと、後
述するディスチャージ信号DSCのいずれかがアクティ
ブ(本例ではハイレベル)である場合にオンとなるスイ
ッチとして機能する。同様に、第2のトランジスタ33
2のゲート入力端子には、OR回路336の出力が接続
されている。OR回路336の入力端子には、プログラ
ム時を示すプログラム信号PGMと、イレース時を示す
イレース信号ERSとが接続されている。第2のトラン
ジスタ332は、プログラムPGMと、イレース信号E
RSのいずれかがアクティブ(本例ではハイレベル)で
ある場合にオンとなるスイッチとして機能する。
【0073】リード信号RDMまたはスタンバイ信号S
TMがアクティブ(ハイレベル)となって、第1のトラ
ンジスタ330がオンとなった場合には、第1の抵抗3
24と、第2の抵抗326によって出力電圧HVが分圧
されて、検出電圧HVrfとしてコンパレータ322に
入力される。また、プログラムPGMまたはイレース信
号ERSがアクティブとなって、第2のトランジスタ3
32がオンとなった場合には、第1の抵抗324と、第
2の抵抗328によって出力電圧HVが分圧されて、検
出電圧HVrfとしてコンパレータ322に入力され
る。
TMがアクティブ(ハイレベル)となって、第1のトラ
ンジスタ330がオンとなった場合には、第1の抵抗3
24と、第2の抵抗326によって出力電圧HVが分圧
されて、検出電圧HVrfとしてコンパレータ322に
入力される。また、プログラムPGMまたはイレース信
号ERSがアクティブとなって、第2のトランジスタ3
32がオンとなった場合には、第1の抵抗324と、第
2の抵抗328によって出力電圧HVが分圧されて、検
出電圧HVrfとしてコンパレータ322に入力され
る。
【0074】発振回路300と、チャージポンプ回路3
10と、レベルセンサ320とで構成されるフィードバ
ック回路は、検出電圧HVrfと基準電圧Vrfとが等
しくなるように動作する。
10と、レベルセンサ320とで構成されるフィードバ
ック回路は、検出電圧HVrfと基準電圧Vrfとが等
しくなるように動作する。
【0075】ここで、第1ないし第3の抵抗324,3
26,328の抵抗値をR1,Rr,Rpとし、第1,
第2のトランジスタ330,332のオン抵抗を無視す
ると、下式の関係が成立する。
26,328の抵抗値をR1,Rr,Rpとし、第1,
第2のトランジスタ330,332のオン抵抗を無視す
ると、下式の関係が成立する。
【0076】
HV[low]=Vrf・(1+R1/Rr) …(1)
HV(high)=Vrf・(1+R1/Rp) …(2)
【0077】上記(1),(2)式からわかるように、
第1ないし第3の抵抗324,326,328の抵抗値
R1,Rr,Rpを調整することにより、第1のトラン
ジスタ330をオンするときの低電圧の出力電圧HV
[low]と、第2のトランジスタ332をオンすると
きの高電圧の出力電圧HV[high]を、独立して設
定することができる。本例では、図3に示す電圧設定条
件より、リードモード時、スタンバイモード時には、第
1のトランジスタ330をオンとして、低電圧の出力電
圧HV[low]が5.0Vとなるように設定してい
る。また、プログラムモード時、イレースモード時に
は、第2のトランジスタ332をオンとして、高電圧の
出力電圧HV[high]が8.0Vとなるように設定
している。
第1ないし第3の抵抗324,326,328の抵抗値
R1,Rr,Rpを調整することにより、第1のトラン
ジスタ330をオンするときの低電圧の出力電圧HV
[low]と、第2のトランジスタ332をオンすると
きの高電圧の出力電圧HV[high]を、独立して設
定することができる。本例では、図3に示す電圧設定条
件より、リードモード時、スタンバイモード時には、第
1のトランジスタ330をオンとして、低電圧の出力電
圧HV[low]が5.0Vとなるように設定してい
る。また、プログラムモード時、イレースモード時に
は、第2のトランジスタ332をオンとして、高電圧の
出力電圧HV[high]が8.0Vとなるように設定
している。
【0078】以上のように、昇圧回路260は、レベル
センサ320によって検出される出力電圧HVの電圧レ
ベルに応じて、発振回路300の発振動作が制御され
て、チャージポンプ回路310の動作が制御される。こ
れにより、チャージポンプ回路310の出力電圧HV
が、スタンバイモード時およびリードモード時に対応す
る低電圧の出力電圧HV[low]として5.0V、プ
ログラムモード時およびイレースモード時に対応する高
電圧の出力電圧HV[high]として8.0Vとなる
ように動作する。
センサ320によって検出される出力電圧HVの電圧レ
ベルに応じて、発振回路300の発振動作が制御され
て、チャージポンプ回路310の動作が制御される。こ
れにより、チャージポンプ回路310の出力電圧HV
が、スタンバイモード時およびリードモード時に対応す
る低電圧の出力電圧HV[low]として5.0V、プ
ログラムモード時およびイレースモード時に対応する高
電圧の出力電圧HV[high]として8.0Vとなる
ように動作する。
【0079】C2.電圧切替:プログラムモードまたは
イレースモードの動作が終了して、リードモードの動作
に復帰する場合には、出力電圧HVは8.0Vの高電圧
の出力電圧HV[high]から5.0Vの低電圧の出
力電圧HV[low]に切り替えられる。
イレースモードの動作が終了して、リードモードの動作
に復帰する場合には、出力電圧HVは8.0Vの高電圧
の出力電圧HV[high]から5.0Vの低電圧の出
力電圧HV[low]に切り替えられる。
【0080】ここで、出力電圧HVの配線上には、プー
ルキャパシタChvのほか配線上の寄生のキャパシタ等
が存在するため、高電圧の出力電圧HV[high]の
発生状態を低電圧の出力電圧HV[low]の発生状態
に復帰させるためには、これらのキャパシタに蓄積され
た電荷をディスチャージさせる必要がある。回路内の自
然放電(たとえば、出力電圧HVの配線に接続されてい
るトランジスタのリーク電流)と、第1ないし第3の抵
抗324,326,328による分圧回路を介して流れ
るディスチャージ電流とは、流れる電流量が小さく、リ
ード可能となるまでに要する時間(リカバリ期間)が比
較的長くなるため、極力このリカバリ期間を短くするこ
とが望まれている。
ルキャパシタChvのほか配線上の寄生のキャパシタ等
が存在するため、高電圧の出力電圧HV[high]の
発生状態を低電圧の出力電圧HV[low]の発生状態
に復帰させるためには、これらのキャパシタに蓄積され
た電荷をディスチャージさせる必要がある。回路内の自
然放電(たとえば、出力電圧HVの配線に接続されてい
るトランジスタのリーク電流)と、第1ないし第3の抵
抗324,326,328による分圧回路を介して流れ
るディスチャージ電流とは、流れる電流量が小さく、リ
ード可能となるまでに要する時間(リカバリ期間)が比
較的長くなるため、極力このリカバリ期間を短くするこ
とが望まれている。
【0081】そこで、昇圧回路260では、このような
切替動作時において、ディスチャージ回路340を動作
させて、高電圧の出力電圧HV[high]の発生状態
における電荷を強制的にディスチャージさせて低電圧の
出力電圧HV[low]の発生状態に高速に復帰させて
いる。
切替動作時において、ディスチャージ回路340を動作
させて、高電圧の出力電圧HV[high]の発生状態
における電荷を強制的にディスチャージさせて低電圧の
出力電圧HV[low]の発生状態に高速に復帰させて
いる。
【0082】ディスチャージ回路340は、図10に示
すように、コントロールロジック24から供給されるデ
ィスチャージ信号DSC(リカバリ信号REC)の極性
反転信号DSC*(以下、単に「ディスチャージ信号」
と呼ぶ)がアクティブ期間(本例では、ロウレベル)に
おいて、オンとなるスイッチとしてのトランジスタ34
4と、ディスチャージ電流Idscの電流値を決定する
負荷としてのトランジスタ346と、反転極性のディス
チャージ信号DSC*の信号レベルをトランジスタ34
4のゲート入力として適切な信号レベルに変換するレベ
ル変換回路342とで構成されている。
すように、コントロールロジック24から供給されるデ
ィスチャージ信号DSC(リカバリ信号REC)の極性
反転信号DSC*(以下、単に「ディスチャージ信号」
と呼ぶ)がアクティブ期間(本例では、ロウレベル)に
おいて、オンとなるスイッチとしてのトランジスタ34
4と、ディスチャージ電流Idscの電流値を決定する
負荷としてのトランジスタ346と、反転極性のディス
チャージ信号DSC*の信号レベルをトランジスタ34
4のゲート入力として適切な信号レベルに変換するレベ
ル変換回路342とで構成されている。
【0083】図11は、出力電圧HVの切替動作を示す
タイミングチャートである。図11(a)は、チャージ
ポンプ回路310の出力電圧HVを示している。図11
(b)に示すようにプログラム信号PGMがアクティブ
(本例では、ハイレベル)の間、レベルセンサ320の
第2のトランジスタ332がオンとなって、出力電圧H
Vが高電圧の出力電圧HV[high]として8.0V
となるように動作する。このとき、図11(e)に示す
ようにレベルセンサ320の検出出力CPOは、出力電
圧HVのレベル変化に応じて、アクティブ(ハイレベ
ル)あるいは非アクティブ(ロウレベル)に変化する。
タイミングチャートである。図11(a)は、チャージ
ポンプ回路310の出力電圧HVを示している。図11
(b)に示すようにプログラム信号PGMがアクティブ
(本例では、ハイレベル)の間、レベルセンサ320の
第2のトランジスタ332がオンとなって、出力電圧H
Vが高電圧の出力電圧HV[high]として8.0V
となるように動作する。このとき、図11(e)に示す
ようにレベルセンサ320の検出出力CPOは、出力電
圧HVのレベル変化に応じて、アクティブ(ハイレベ
ル)あるいは非アクティブ(ロウレベル)に変化する。
【0084】プログラム信号PGMが非アクティブ(ロ
ウレベル)となってプログラムモードが終了すると、図
11(d)に示すように、リカバリ期間を示すリカバリ
信号RECがアクティブ(本例では、ハイレベル)とな
る。なお、リカバリ信号RECは、ディスチャージ信号
DSCと実質的に等価な信号である。
ウレベル)となってプログラムモードが終了すると、図
11(d)に示すように、リカバリ期間を示すリカバリ
信号RECがアクティブ(本例では、ハイレベル)とな
る。なお、リカバリ信号RECは、ディスチャージ信号
DSCと実質的に等価な信号である。
【0085】ディスチャージ信号DSC、すなわち、反
転極性のディスチャージ信号DSC*がアクティブとな
ると、ディスチャージ回路340が動作して、ディスチ
ャージ電流Idscが発生する。これにより、プールキ
ャパシタChv等のキャパシタに蓄積されている電荷が
強制的にディスチャージされる。この結果、出力電圧H
Vは、図11(a)に示すように、蓄積電荷の減少に応
じて高電圧の出力電圧HV[high]である8.0V
から急速に低下する。
転極性のディスチャージ信号DSC*がアクティブとな
ると、ディスチャージ回路340が動作して、ディスチ
ャージ電流Idscが発生する。これにより、プールキ
ャパシタChv等のキャパシタに蓄積されている電荷が
強制的にディスチャージされる。この結果、出力電圧H
Vは、図11(a)に示すように、蓄積電荷の減少に応
じて高電圧の出力電圧HV[high]である8.0V
から急速に低下する。
【0086】また、ディスチャージ信号DSCがアクテ
ィブ(ハイレベル)の場合には、レベルセンサ320の
第1のトランジスタ330がオンとなる。これにより、
レベルセンサ320は、低電圧の出力電圧HV[lo
w]である5.0Vの検出回路として動作する。このた
め、出力電圧HVが5.0Vよりも高い間は、図11
(e)に示すように、コンパレータ322の検出出力C
POが非アクティブ(ロウレベル)を維持し、発振回路
300およびチャージポンプ回路310による昇圧動作
が停止する。このため、ディスチャージ回路340によ
るディスチャージ動作のみが実行される。この結果、出
力電圧HVは、ディスチャージ電流Idscの大きさに
応じた速度で急速に低下する。
ィブ(ハイレベル)の場合には、レベルセンサ320の
第1のトランジスタ330がオンとなる。これにより、
レベルセンサ320は、低電圧の出力電圧HV[lo
w]である5.0Vの検出回路として動作する。このた
め、出力電圧HVが5.0Vよりも高い間は、図11
(e)に示すように、コンパレータ322の検出出力C
POが非アクティブ(ロウレベル)を維持し、発振回路
300およびチャージポンプ回路310による昇圧動作
が停止する。このため、ディスチャージ回路340によ
るディスチャージ動作のみが実行される。この結果、出
力電圧HVは、ディスチャージ電流Idscの大きさに
応じた速度で急速に低下する。
【0087】出力電圧HVが低電圧の出力電圧HV[l
ow]である5.0Vを下回ると、レベルセンサ320
の検出出力CPOがアクティブ(ハイレベル)に変化
し、リカバリエンド信号RECENDが図11(f)に
示すように、アクティブ(ハイレベル)に変化し、これ
に応じてリカバリ信号RECが非アクティブ(ロウレベ
ル)となってリカバリ期間が終了する。リカバリ信号R
ECが非アクティブとなってリカバリ期間が終了する
と、これに応じて反転極性のディスチャージ信号DSC
*も非アクティブ(ハイレベル)となって、ディスチャ
ージ回路340の動作が停止し、ディスチャージ動作が
終了する。なお、リカバリ信号RECが非アクティブ
(ロウレベル)に変化すると、これに応じてリカバリエ
ンド信号RECENDも非アクティブ(ロウレベル)と
なる。リカバリ期間(リカバリ信号RECがアクティブ
な期間)が終了して出力電圧HVの蓄積電荷のディスチ
ャージ動作が終了すると、昇圧回路260は、出力電圧
HVが低電圧の出力電圧HV[low]である5.0V
となるように通常の動作を開始する。
ow]である5.0Vを下回ると、レベルセンサ320
の検出出力CPOがアクティブ(ハイレベル)に変化
し、リカバリエンド信号RECENDが図11(f)に
示すように、アクティブ(ハイレベル)に変化し、これ
に応じてリカバリ信号RECが非アクティブ(ロウレベ
ル)となってリカバリ期間が終了する。リカバリ信号R
ECが非アクティブとなってリカバリ期間が終了する
と、これに応じて反転極性のディスチャージ信号DSC
*も非アクティブ(ハイレベル)となって、ディスチャ
ージ回路340の動作が停止し、ディスチャージ動作が
終了する。なお、リカバリ信号RECが非アクティブ
(ロウレベル)に変化すると、これに応じてリカバリエ
ンド信号RECENDも非アクティブ(ロウレベル)と
なる。リカバリ期間(リカバリ信号RECがアクティブ
な期間)が終了して出力電圧HVの蓄積電荷のディスチ
ャージ動作が終了すると、昇圧回路260は、出力電圧
HVが低電圧の出力電圧HV[low]である5.0V
となるように通常の動作を開始する。
【0088】以上のように、この昇圧回路260では、
プログラムモード終了時に、ディスチャージ回路340
を動作させることにより、出力電圧HVをプログラムモ
ード時における高電圧の出力電圧HV[high]であ
る8.0Vからリードモード時における低電圧の出力電
圧HV[low]である5.0Vに高速に復帰させるこ
とが可能となる。しかも、この復帰に必要なリカバリ期
間の終了時を検出するための検出センサとして、出力電
圧HVのレベルを一定の電圧に制御するためのレベルセ
ンサ320を共用する構成としている。このため、昇圧
回路260の構成を簡略化することが可能である。これ
により、本実施の形態に係る不揮発性半導体記憶装置1
0においては、ディスチャージ動作の終了タイミングを
検出するための検出センサを別途用意する必要がなく、
昇圧回路260の占有面積を低減してコストを下げるこ
とが可能となる。
プログラムモード終了時に、ディスチャージ回路340
を動作させることにより、出力電圧HVをプログラムモ
ード時における高電圧の出力電圧HV[high]であ
る8.0Vからリードモード時における低電圧の出力電
圧HV[low]である5.0Vに高速に復帰させるこ
とが可能となる。しかも、この復帰に必要なリカバリ期
間の終了時を検出するための検出センサとして、出力電
圧HVのレベルを一定の電圧に制御するためのレベルセ
ンサ320を共用する構成としている。このため、昇圧
回路260の構成を簡略化することが可能である。これ
により、本実施の形態に係る不揮発性半導体記憶装置1
0においては、ディスチャージ動作の終了タイミングを
検出するための検出センサを別途用意する必要がなく、
昇圧回路260の占有面積を低減してコストを下げるこ
とが可能となる。
【0089】なお、以上の説明ではプログラム時からリ
ード時への切替の場合を例に説明しているが、消去時か
らリード時への切替の場合、すなわち、比較的高い出力
電圧HVから比較的低い出力電圧HVへの切替の場合も
同様である。
ード時への切替の場合を例に説明しているが、消去時か
らリード時への切替の場合、すなわち、比較的高い出力
電圧HVから比較的低い出力電圧HVへの切替の場合も
同様である。
【0090】また、図10に示した昇圧回路260の構
成および図11に示した切替動作のタイミングチャート
における各信号の状態として、反転極性のディスチャー
ジ信号DSC*を除いて、アクティブ状態がハイレベル
で非アクティブ状態がロウレベルとして説明している
が、これに限定されるものではなく、回路の構成の仕方
に応じて種々の組み合わせの状態をとることができる。
成および図11に示した切替動作のタイミングチャート
における各信号の状態として、反転極性のディスチャー
ジ信号DSC*を除いて、アクティブ状態がハイレベル
で非アクティブ状態がロウレベルとして説明している
が、これに限定されるものではなく、回路の構成の仕方
に応じて種々の組み合わせの状態をとることができる。
【0091】なお、以上の説明からわかるように、制御
電圧発生回路262が本発明の動作電圧発生回路に相当
する。また、コントロールロジック24が本発明の制御
回路に相当する。
電圧発生回路262が本発明の動作電圧発生回路に相当
する。また、コントロールロジック24が本発明の制御
回路に相当する。
【0092】D.変形例:なお、本発明は上述した実施
の形態に限定されるものではなく、本発明の要旨の範囲
内で種々の変形実施が可能である。
の形態に限定されるものではなく、本発明の要旨の範囲
内で種々の変形実施が可能である。
【0093】例えば、不揮発性メモリ素子108A,1
08Bの構造については、MONOS構造に限定される
ものではない。1つのワードゲート104と第1,第2
のコントロールゲート106A,106Bにより、2箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。
08Bの構造については、MONOS構造に限定される
ものではない。1つのワードゲート104と第1,第2
のコントロールゲート106A,106Bにより、2箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。
【図1】本発明の一実施の形態に係る不揮発性半導体記
憶装置の全体構成を示す概略ブロック図である。
憶装置の全体構成を示す概略ブロック図である。
【図2】ツインメモリセルの構造を示す模式的断面図で
ある。
ある。
【図3】メモリ素子に対するデータ読み出しデータ書き
込みおよびデータ消去の各動作における設定電圧を示す
説明図である。
込みおよびデータ消去の各動作における設定電圧を示す
説明図である。
【図4】ツインメモリセルの構造を等価的に示す説明図
である。
である。
【図5】図2に示すツインメモリセルにおけるデータ読
み出し動作を示す概略説明図である。
み出し動作を示す概略説明図である。
【図6】選択メモリ素子に相当するトランジスタのコン
トロールゲート電圧VCGとソース・ドレイン間に流れる
電流Idsとの関係を示す説明図である。
トロールゲート電圧VCGとソース・ドレイン間に流れる
電流Idsとの関係を示す説明図である。
【図7】図2に示すツインメモリセルにおけるデータ書
き込み動作を示す概略説明図である。
き込み動作を示す概略説明図である。
【図8】図2に示すツインメモリセルにおけるデータし
消去動作を示す概略説明図である。
消去動作を示す概略説明図である。
【図9】電圧発生回路26の具体的な構成を示すブロッ
ク図である。
ク図である。
【図10】昇圧回路260の具体的な構成を示す説明図
である。
である。
【図11】出力電圧HVの切替動作を示すタイミングチ
ャートである。
ャートである。
10…不揮発性半導体記憶装置
12…メモリセルアレイ
14…プリデコーダ
16…行デコーダ
18…列デコーダ
20…列選択回路
22…I/O回路
24…コントロールロジック
26…電圧発生回路
100…ツインメモリセル
104…ワードゲート
106A,106B…コントロールゲート
108A,108B…不揮発性メモリ素子
109…ONO膜
110…不純物層(ビット線)
260…昇圧回路
262…制御電圧発生回路
300…発振回路
310…チャージポンプ回路
320…レベルセンサ
340…ディスチャージ回路
322…コンパレータ
324,326,328…抵抗
330,332…トランジスタ
342…レベル変換回路
344,346…トランジスタ
WL…ワード線
BL…ビット線
WL…ワード線
SCG…サブコントロールゲート線
T1,T2,T3…トランジスタ
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H01L 29/788 H01L 29/78 371
29/792
Fターム(参考) 5B025 AA04 AC04 AD10 AE05
5F083 EP18 EP28 EP33 EP34 EP35
ER02 ER14 ER21 GA01 JA04
KA08 LA04 LA05 LA10 ZA21
5F101 BA45 BB03 BC11 BD22 BE01
BE02 BE05 BE07 BE14 BF05
Claims (3)
- 【請求項1】 複数の不揮発性メモリ素子によって構成
されたメモリセルアレイを有する不揮発性半導体記憶装
置であって、 電源電圧に基づいて、前記不揮発性半導体記憶装置の各
種動作モードに応じた昇圧電圧を発生する昇圧回路と、 前記メモリセルアレイ内の所定の不揮発性メモリ素子に
対して、前記各種動作モードに応じた動作を実行させる
ための動作電圧を発生する動作電圧発生回路と、 前記各種動作モードに応じて、少なくとも前記動作電圧
発生回路および前記昇圧回路の動作を制御する制御回路
と、を備え、 前記昇圧回路は、 前記電源電圧を昇圧するチャージポンプ回路と、 前記チャージポンプ回路の動作を制御するクロック信号
を出力する発振回路と、 前記制御回路によって、前記各種動作モードのうち、第
1の動作モードにおいては比較的高い第1の設定電圧に
設定され、第2の動作モードにおいては比較的低い第2
の設定電圧に設定されるとともに、前記チャージポンプ
回路の出力電圧が、前記設定電圧になるように前記発振
回路の動作を制御するレベルセンス回路と、 前記第1の動作モードから前記第2の動作モードへの切
替時において動作を開始し、前記チャージポンプ回路の
出力電圧のレベルを低下させるディスチャージ回路と、
を備え、 前記レベルセンス回路は、前記第1の動作モードから前
記第2の動作モードへの切替後、前記チャージポンプ回
路の出力電圧が前記第2の設定電圧となったことを検出
することにより、前記ディスチャージ回路の動作の終了
タイミングを検出し、 前記制御回路は、前記終了タイミングの検出結果に基づ
いて、前記ディスチャージ回路の動作を終了させる、 不揮発性半導体記憶装置。 - 【請求項2】 前記不揮発性メモリ素子は、1つのワー
ドゲートと、2つのコントロールゲートによって制御さ
れるツインメモリセルを構成するメモリ素子であること
を特徴とする請求項1に記載の不揮発性半導体記憶装
置。 - 【請求項3】 前記不揮発性メモリ素子は、酸化膜
(O)、窒化膜(N)及び酸化膜(O)からなるONO
膜を電荷のトラップサイトとすることを特徴とする請求
項1または請求項2記載の不揮発性半導体記憶装置。
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- 2002-01-10 JP JP2002003402A patent/JP2003208794A/ja not_active Withdrawn
- 2002-12-20 US US10/323,921 patent/US6707716B2/en not_active Expired - Fee Related
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A131 | Notification of reasons for refusal |
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