JP3726753B2 - 不揮発性半導体記憶装置の昇圧回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の電圧発生回路に係り、特に、電源電圧を動作モードに応じて昇圧させる昇圧回路に関するものである。
【0002】
【背景技術】
半導体記憶装置においては、一般的に、メモリセルがマトリクス状に配列されて構成されるメモリセルアレイに対して、行方向と列方向のアドレスを指定することで、各メモリセルに対するリード(読み出し)、プログラム(書き込み)、イレース(消去)等を行うようになっている。
【0003】
各メモリセルに接続された行方向の信号線と列方向の信号線とに印加する電圧を制御することで、特定のメモリセルにアクセスしてリード、プログラム及びイレースのうち所定の動作をすることが可能である。即ち、所定のメモリセルを選択するためには、他のメモリセルに印加する電圧とは異なる電圧を電源電圧から発生させて印加させればよい。
【0004】
ところで、近年、電気的な消去が可能で不揮発性を有する不揮発性半導体記憶装置として、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate)型が開発されている。このMONOS型不揮発性半導体記憶装置は、文献(Y.Hayashi,et al,2000 Symposiumon VLSI Technology Digest of Technical Papers p.122-p.123)に詳述されているように、各メモリセルがそれぞれ2つのメモリ素子を有する。
【0005】
この文献にも記載されているように、このようなMONOS型不揮発性半導体記憶装置の各メモリ素子に対して、各メモリセルの数に応じた信号線(制御線)でアクセスするためには、各信号線(制御線)に応じた複数種類の電圧値を制御電圧として与える必要がある。しかも、メモリ素子に対する各動作(リード、プログラム、イレースおよびスタンバイ)モード毎に、その動作モードに応じた種々の制御電圧を与える必要がある。
【0006】
このような制御電圧は、電圧発生回路によって発生される。一般に、電圧発生回路は、電源電圧を各動作モードに応じて昇圧させる昇圧回路と、昇圧した電圧から、各動作モードに応じて、必要な複数種類の制御電圧を生成する制御電圧生成回路と、を備えている。
【0007】
このうち、従来における昇圧回路の具体的な構成を図8に示す。この昇圧回路260は、発振動作を行って、クロック信号OSCKを出力する発振回路300と、そのクロック信号OSCKに基づいて電源電圧Vddを昇圧し、昇圧電圧HVを出力するチャージポンプ回路310と、その昇圧電圧HVが動作モードに応じた所定の設定電圧になるように、発振回路300の発振動作を制御するレベルセンス回路320と、を備えている。
【0008】
なお、図8において、コントロールロジックとは、昇圧回路260を初めとする種々の回路に対して、制御信号を生成して出力する回路である。
【0009】
図8に示す昇圧回路260は、1つの電源電圧Vddを複数種類の電圧に昇圧する。具体的に、この昇圧回路260では、例えば、1.8Vの電源電圧Vddを、プログラム(書き込み)モード時およびイレース(消去)モード時においては、高電圧の8.0Vに昇圧して昇圧電圧HVとして出力し、リード(読み出し)モード時およびスタンバイ(待機)モード時においては、低電圧の5.0Vに昇圧して出力する。なお、スタンバイモードとは、メモリ素子に対してリード、プログラム、イレースのいずれのアクセスも行わない待機の状態を意味おり、スタンバイモード時における上記5.0Vの昇圧電圧を、以下、スタンバイ電圧という場合がある。
【0010】
このうち、発振回路300は、レベルセンス回路320からのイネーブル信号ENBに応じて、チャージポンプ回路310に供給するクロック信号OSCKを出力する。例えば、イネーブル信号ENBがローレベル(非アクティブ)であれば、発振回路300の発振動作が停止され、イネーブル信号ENBがハイレベル(アクティブ)であれば、発振回路300の発振動作が開始される。
【0011】
チャージポンプ回路310は、発振回路300から供給されるクロック信号OSCKに基づいて、電源電圧Vddを昇圧し、昇圧電圧HVを出力する。このチャージポンプ回路310としては、リード,プログラム,イレースモード時などのアクティブモード時に、発生した電圧を後段の負荷(メモリセルアレイ12など)に供給するだけの十分な電流容量を有するものが用いられている。
【0012】
レベルセンス回路320は、コントロールロジック24から供給されるリード信号RD、プログラム信号PGM、イレース信号ERSおよびスタンバイ信号STBに基づいて、チャージポンプ回路310の出力電圧(昇圧電圧)HVが、リードモード時およびスタンバイモード時には5.0Vより高いか低いか、プログラムモード時およびイレースモード時には8.0Vより高いか低いかを検出し、その検出信号ACTをイネーブル信号ENBとしてフィードバックする。
【0013】
レベルセンス回路320は、コンパレータ322を有している。コンパレータ322の負入力端子(−)には、基準電圧Vrfが入力されている。一方、コンパレータ322の正入力端子(+)には、昇圧電圧HVを分圧した検出電圧HVrfが入力されている。
【0014】
検出電圧HVrfは、第1の抵抗324と、第2の抵抗326およびこれに直列に接続された第1のトランジスタ330とで構成された第1の分圧回路、または、第1の抵抗324と、第3の抵抗328およびこれに直列に接続された第2のトランジスタ332とで構成された第2の分圧回路によって、昇圧電圧HVを分圧した電圧である。
【0015】
第1のトランジスタ330のゲート入力端子には、オアゲート334の出力端子に接続されている。オアゲート334の入力端子には、リードモード時であることを示すリード信号RDと、スタンバイモード時であることを示すスタンバイ信号STBが入力される。第1のトランジスタ330は、リード信号RDと、スタンバイ信号STBのいずれかがハイレベル(アクティブ)である場合にオンとなるスイッチとして機能する。同様に、第2のトランジスタ332のゲート入力端子には、オアゲート336の出力端子が接続されている。オアゲート336の入力端子には、プログラムモード時であることを示すプログラム信号PGMと、イレースモード時であることを示すイレース信号ERSが入力される。第2のトランジスタ332は、プログラム信号PGMと、イレース信号ERSのいずれかがハイレベル(アクティブ)である場合にオンとなるスイッチとして機能する。
【0016】
リード信号RDまたはスタンバイ信号STBがハイレベル(アクティブ)となって、第1のトランジスタ330がオンとなった場合には、第1の抵抗324と、第2の抵抗326によって昇圧電圧HVが分圧されて、検出電圧HVrfとしてコンパレータ322に入力される。また、プログラム信号PGMまたはイレース信号ERSがハイレベル(アクティブ)となって、第2のトランジスタ332がオンとなった場合には、第1の抵抗324と、第3の抵抗328によって昇圧電圧HVが分圧されて、検出電圧HVrfとしてコンパレータ322に入力される。
【0017】
ここで、第1ないし第3の抵抗324,326,328の抵抗値をR1,Rr,Rpとし、第1,第2のトランジスタ330,332のオン抵抗を無視すると、下式の関係が成立する。
【0018】
HV[low]=Vrf・(1+R1/Rr) …(1)
HV[high]=Vrf・(1+R1/Rp) …(2)
【0019】
上記(1),(2)式からわかるように、第1ないし第3の抵抗324,326,328の抵抗値R1,Rr,Rpを調整することにより、第1のトランジスタ330をオンするときの低電圧の昇圧電圧HV[low]と、第2のトランジスタ332をオンするときの高電圧の昇圧電圧HV[high]を、独立して設定することができる。この従来例では、前述したとおり、リードモード時、スタンバイモード時には、第1のトランジスタ330をオンとして、低電圧の昇圧電圧HV[low]が5.0Vとなるように設定している。また、プログラムモード時、イレースモード時には、第2のトランジスタ332をオンとして、高電圧の昇圧電圧HV[high]が8.0Vとなるように設定している。
【0020】
従って、例えば、リードモード時またはスタンバイモード時において、昇圧電圧HVが5.0Vより高い場合には、コンパレータ322に入力される検出電圧HVrfは基準電圧Vrfより高くなるため、レベルセンス回路320から出力される検出信号ACTはローレベルとなり、それがイネーブル信号ENBとして発振回路300に入力されると、発振回路300の発振動作が停止される。
【0021】
一方、昇圧電圧HVが5.0Vよりも低い場合には、コンパレータ322に入力される検出電圧HVrfは基準電圧Vrfより低くなるため、レベルセンス回路320から出力される検出信号ACTはハイレベルとなり、それがイネーブル信号ENBとして発振回路300に入力されると、発振回路300の発振動作が開始される。
【0022】
プログラムモード時またはイレースモード時においても、同様に、昇圧電圧HVが8.0Vより高い場合には検出電圧HVrfは基準電圧Vrfより高くなるため、検出信号ACT(イネーブル信号ENB)はローレベルとなり、発振回路300の発振動作が停止され、昇圧電圧HVが8.0Vより低い場合には検出電圧HVrfは基準電圧Vrfより低くなるため、検出信号ACT(イネーブル信号ENB)はハイレベルとなり、発振回路300の発振動作が開始される。
【0023】
こうして、発振回路300と、チャージポンプ回路310と、レベルセンス回路320とで構成されるフィードバック回路は、検出電圧HVrfと基準電圧Vrfとが等しくなるように動作する。
【0024】
すなわち、昇圧回路260は、レベルセンス回路320によって検出される昇圧電圧HVの電圧レベルに応じて、発振回路300の発振動作が制御されて、チャージポンプ回路310の動作が制御される。これにより、チャージポンプ回路310の出力電圧(昇圧電圧)HVが、リードモード時またはスタンバイモード時に対応する低電圧の昇圧電圧HV[low]として5.0V、プログラムモード時またはイレースモード時に対応する高電圧の昇圧電圧HV[high]として8.0Vとなるように動作する。
【0025】
一方、電圧発生回路を構成する制御電圧生成回路は、レギュレータ回路とトランジスタによって構成される定電圧回路を備えており、この定電圧回路によって、上記昇圧回路から出力された昇圧電圧に基づいて、所望の定電圧を発生させている。
【0026】
図9は一般的な制御電圧生成回路に用いられる定電圧回路を示す回路図である。図9に示すように、この定電圧回路500は、オペアンプOP、抵抗Rおよび可変抵抗VRで構成されるレギュレータ回路502と、トランジスタQと、を備えている。
【0027】
入力端子504には昇圧回路260からの昇圧電圧HVが入力される。オペアンプOPの正入力端子(+)には、昇圧回路260のレベルセンス回路320におけるコンパレータ322の負入力端子(−)に入力された基準電圧Vrfと共通の電圧が入力される。オペアンプOPの出力端子はp型MOSトランジスタQのゲートに接続される。また、トランジスタQのソースは入力端子504に接続され、ドレインはオペアンプOPの負入力端子(−)に接続される。さらに、トランジスタQのドレインは、抵抗Rおよび可変抵抗VRを介して、基準電位点に接続される。
【0028】
トランジスタQは可変抵抗素子として機能すると共に、オペアンプOPは2入力の差を0にするように出力を変化させる。これにより、トランジスタQのドレイン電圧は、基準電圧Vrfに一致する。出力端子508に現れる電圧は、基準電圧Vrfを抵抗Rおよび可変抵抗VRによって抵抗分割したものとなり、可変抵抗VRの抵抗値を適宜設定することによって、出力端子508からは、定電圧回路500の出力として、所望の定電圧を発生させることができる。
【0029】
【発明が解決しようとする課題】
しかしながら、このような従来の電圧発生回路では、不揮発性半導体記憶装置の電源オン時やリセット時などにおいて、次のような問題があった。
【0030】
すなわち、不揮発性半導体記憶装置の電源オン時やリセット時は、通常、スタンバイモードであり、昇圧回路260から出力される昇圧電圧HVは初め電源電圧付近であるので、これをスタンバイ電圧(5.0V)まで上げる必要がある。一方、その昇圧電圧HVを入力としている制御電圧生成回路の定電圧回路500では、レギュレータ回路502のオペアンプOP内に、正入力端子(+)にぶら下がる寄生容量(HV入力端子504とVrf入力端子506の間の寄生容量、図示せず)が存在する。このため、不揮発性半導体記憶装置の電源オン時やリセット時に、昇圧回路260において、昇圧電圧HVを電源電圧からスタンバイ電圧に急激に上げると、その急激な上昇に伴い、上記した寄生容量によって、オペアンプOPの正入力端子(+)に入力されている基準電圧Vrfも、昇圧電圧HVの上昇につられて上昇してしまう場合があった。
【0031】
オペアンプOPの正入力端子(+)に入力されている基準電圧Vrfは、前述したとおり、昇圧回路260のレベルセンス回路320において、コンパレータ322の負入力端子(−)に入力される基準電圧Vrfと共通であるため、昇圧電圧HVの上昇につられて基準電圧Vrfが上昇すると、例えば、昇圧電圧HVがスタンバイ電圧(5.0V)に達しても、コンパレータ322に入力される検出電圧HVrfは基準電圧Vrfより未だ低いため、レベルセンス回路320から出力される検出信号ACTはハイレベルのまま、イネーブル信号ENBとして発振回路300に入力され、発振回路300は、発振動作が停止することなく、持続したままとなる。その結果、昇圧電圧HVはスタンバイ電圧を超えても、さらに上昇することになり、電源オン時やリセット時におけるスタンバイモードにおいて、昇圧電圧HVをスタンバイ電圧に設定することが困難であるという問題があった。
【0032】
従って、本発明の目的は、上記した背景技術の問題点を解決し、電源オン時やリセット時などにおいて、寄生容量による影響を解除して、昇圧電圧の上昇に伴う基準電圧の上昇を抑えることができる不揮発性半導体記憶装置の昇圧回路を提供することにある。
【0033】
【課題を解決するための手段およびその作用・効果】
上記した目的の少なくとも一部を達成するために、本発明の昇圧回路は、複数の不揮発性メモリ素子によって構成されたメモリセルアレイを備え、動作モードとして、少なくとも前記不揮発性メモリ素子へのアクセスを行わずに待機するスタンバイモードを有する不揮発性半導体記憶装置に用いられ、電源電圧を昇圧して、前記動作モードに応じた昇圧電圧を出力する昇圧回路であって、
前記不揮発性半導体記憶装置の電源オン時またはリセット時から、前記昇圧電圧が前記スタンバイモードに対応した所望の電圧になるまでの立ち上がり期間を検出する立ち上がり期間検出回路と、
発振動作を行って、クロック信号を生成して出力すると共に、前記立ち上がり期間検出回路による検出結果に基づいて、少なくとも前記立ち上がり期間は、前記クロック信号として、予め設定された通常時の周波数よりも低い周波数の信号を生成する発振回路と、
該発振回路から出力された前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
基準電圧に基づいて、前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることを要旨とする。
【0034】
このように、電源オン時またはリセット時から、昇圧電圧がスタンバイモードに対応した所望の電圧になるまでの立ち上がり期間、発振回路からチャージポンプ回路に供給されるクロック信号の周波数を、通常時の周波数よりも低い周波数とすることにより、その期間は、チャージポンプ回路から出力される昇圧電圧を、電源電圧近傍Vから緩やかに上昇させることができる。このため、昇圧回路の後段に配置される制御電圧生成回路の定電圧回路において、レギュレータ回路のオペアンプに寄生容量が存在しても、定電圧回路に供給される昇圧電圧のレベルの、時間に対する変化率が小さいため、寄生容量の影響を排除することができ、昇圧電圧が上昇しても、寄生容量によって、オペアンプとコンパレータとで共通に用いられる基準電圧が上昇することはなく、基準電圧をほぼ一定に保つことができる。
【0035】
なお、本発明の昇圧回路において、少なくとも前記立ち上がり期間、前記クロック信号の周波数は、一定の周波数であっても良いし、時間と共に変化する周波数であっても良く、少なくとも、通常時の周波数よりも低い周波数であれば良い。
【0036】
本発明の昇圧回路において、該昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、1つのワードゲートと、2つのコントロールゲートによって制御されるツインメモリセルを構成していても良い。
【0037】
このような構成によれば、ツインメモリセルによるメモリセルアレイに対して、例えば、リード、プログラムまたはイレーズなどの複数の動作モードによる動作が可能である。
【0038】
本発明の昇圧回路において、該昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜(O)、窒化膜(N)及び酸化膜(O)から成り、電荷のトラップサイトとして機能するONO膜を備えるようにしても良い。
【0039】
このような構成によれば、MONOS型不揮発性メモリを用いた装置において、電源電圧の昇圧を行うことができる。
【0040】
なお、本発明は、上記した昇圧回路としての態様に限ることなく、その昇圧回路を備えた電圧発生回路としての態様や、その昇圧回路を備えた不揮発性半導体装置としての態様で実現することも可能である。
【0041】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
A.不揮発性半導体記憶装置の構成および動作:
B.メモリセルの構成および動作:
C.電圧発生回路の構成および動作:
D.昇圧回路の構成および動作:
D−1.電源オン時またはリセット時の動作:
D−2.通常時の動作:
D−3.実施例の効果:
E.変形例:
【0042】
A.不揮発性半導体記憶装置の構成および動作:
図1は一般的な不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。この不揮発性半導体記憶装置10は、主として、メモリセルアレイ12と、プリデコーダ14と、行デコーダ16と、列デコーダ18と、列選択回路20と、I/O回路22と、コントロールロジック24と、電圧発生回路26と、を備えている。なお、この他、アドレスバッファ、入出力バッファ、コントロールバッファ、センスアンプ等の種々の回路も備えているが、説明を簡略化するために、図1では省略されている。
【0043】
プリデコーダ14と、行デコーダ16と、列デコーダ18とは、メモリセルアレイ12内の選択対象の不揮発性メモリ素子(選択セル)を特定するアドレス信号をデコードするものである。なお、図1では、21ビットのアドレス信号AD[20−0]がプリデコーダ14に入力される例を示している。
【0044】
列選択回路20は、列デコーダ18によって特定される選択セルに対応するビット線を選択し、I/O回路22内のセンスアンプ等の回路に接続するものである。I/O回路22は、読み出されたデータの出力または書き込みデータの入力を実行するものである。
【0045】
コントロールロジック24は、図示しない各種制御入力に基づいて各種制御信号、例えば、電圧発生回路26に対する制御信号を生成して出力するものである。
【0046】
電圧発生回路26は、コントロールロジック24に制御されて、メモリセルアレイ12に与えられる複数種類の制御電圧を発生するものである。
【0047】
B.メモリセルの構成および動作:
次に、メモリセルアレイ12を構成する記憶素子として用いられるツインメモリセルの構成及びその動作について説明する。図2はツインメモリセルの構造を模式的に示した断面図である。
【0048】
図2に示すように、P型ウェル102上には、複数のツインメモリセル100(…,100[i],100[i+1],…:iは1以上の正数)がB方向(以下、行方向またはワード線方向という)に配列されて構成されている。ツインメモリセル100は、列方向(図2の紙面に垂直な方向)(以下、ビット線方向ともいう)にも複数配列されており、メモリセルアレイ12は、ツインメモリセル100がマトリクス状に配列されて構成される。
【0049】
各ツインメモリセル100は、P型ウェル102上にゲート絶縁膜を介して形成されるワードゲート104と、第1のコントロールゲート106Aを有する第1のメモリ素子(MONOSメモリ素子)108Aと、第2のコントロールゲート106Bを有する第2のメモリ素子(MONOSメモリ素子)108Bとによって構成される。
【0050】
第1,第2のメモリ素子108A,108Bの各々は、P型ウェル102上に、酸化膜(O)、窒化膜(N)及び酸化膜(O)を積層したONO膜109を有し、ONO膜109にて電荷をトラップすることが可能である。第1,第2のメモリ素子108A,108Bの各ONO膜109上には、それぞれ第1,第2のコントロールゲート106A,106Bが形成されている。第1,第2のMONOSメモリ素子108A,108Bの動作状態は、MONOSのM(金属)に相当するポリシリコンにて形成される第1,第2のコントロールゲート106A,106Bによって、それぞれ制御される。なお、第1,第2のコントロールゲート106A,106Bは、シリサイドなどの導電材で構成することもできる。
【0051】
第1,第2のメモリ素子108A,108B相互間には、電気的に絶縁されて、例えばポリシリコンを含む材料によって形成されたワードゲート104が形成されている。ワードゲート104に印加される電圧によって、各ツインメモリセル100の第1,第2のメモリ素子108A,108Bが選択されるか否かが決定される。
【0052】
このように、1つのツインメモリセル100は、スプリットゲート(第1,第2のコントロールゲート106A,106B)を備えた第1,第2のMONOSメモリ素子108A,108Bを有し、第1,第2のMONOSメモリ素子108A,108Bに対して1つのワードゲート104が共用される。
【0053】
第1,第2のMONOSメモリ素子108A,108Bは、独立して電荷のトラップサイトとして機能する。電荷のトラップを制御するワードゲート104は、図2に示すように、B方向(行方向)に間隔をおいて配列されて、ポリサイド等で形成される1本のワード線WLに共通接続されている。ワード線WLに所定の制御電圧を供給することで、同一行の各ツインメモリセル100の第1及び第2のメモリ素子108A,108Bの少なくとも1つを選択可能とすることができる。
【0054】
各コントロールゲート106A,106Bは、列方向に沿って延び、同一列に配列された複数のツインメモリセル100にて共用されて、コントロールゲート線として機能する。行方向に隣接するツインメモリセル100同士の相互に隣接するコントロールゲート106A,106Bは、サブコントロールゲート線SCG(…,SCG[i],SCG[i+1],…)に共通接続されている。サブコントロールゲート線SCGは、例えばワードゲート104、コントロールゲート106A,106B及びワード線WLよりも上層の金属層で形成される。各サブコントロールゲート線SCGに独立して制御電圧を印加することによって、後述するように、各メモリセル100の2つのメモリ素子108A及びメモリ素子108Bを独立して制御することができる。
【0055】
行方向に隣接するメモリセル100同士の相互に隣接するメモリ素子108A,108B相互間には、P型ウェル102内において不純物層110(…,110[i],110[i+1],…)が形成されている。これらの不純物層110は、例えばP型ウェル102内に形成されたn型不純物層であり、列方向に沿って延び、同一列に配列された複数のツインメモリセル100にて共用されて、ビット線BL(…,BL[i],BL[i+1],…)として機能する。
【0056】
ビット線BLに対する制御電圧の印加及び電流検出によって、ワード線WL及びサブコントロールゲート線SCGによって選択された各メモリセル100の一方のメモリ素子に対して、電荷(情報)のリード(読み出し)及びプログラム(書き込み)が可能となる。
【0057】
C.電圧発生回路の構成および動作:
このようなメモリセルアレイに与えられる制御電圧としては、リードモード,プログラムモード,イレースモード,スタンバイモードなどの各動作モードに応じて、異なった種々の電圧が必要となるため、電圧発生回路26は各動作モードにおいて必要な種々の制御電圧を発生する。
【0058】
図3は本発明の一実施例としての昇圧回路を含む電圧発生回路26を示すブロック図である。図3に示すように、電圧発生回路26は、本実施例の昇圧回路262と、制御電圧生成回路264とを備えている。
【0059】
このうち、制御電圧生成回路264は、昇圧回路262から出力される昇圧電圧HVを利用して、コントロールロジック24からの制御信号に基づき、各動作モードにおいて必要な複数種類の電圧を生成する。制御電圧生成回路264は、図9に示したような定電圧回路500を備えている。
【0060】
一方、昇圧回路262は、コントロールロジック24からの制御信号などに基づいて、電源電圧Vddを、各動作モードに応じて昇圧して、所望の昇圧電圧HVを出力する。具体的には、昇圧回路262は、プログラム(書き込み)モード時およびイレース(消去)モード時において、例えば、1.8Vの電源電圧Vddを高電圧の8.0Vに昇圧して出力し、リード(読み出し)モード時およびスタンバイ(待機)モード時においては、低電圧の5.0Vに昇圧して出力する。
【0061】
D.昇圧回路の構成および動作:
図4は図3における昇圧回路262の具体的な構成を示す回路図である。本実施例の昇圧回路262は、図4に示すように、発振回路340、チャージポンプ回路310およびレベルセンス回路320の他に、新たに、立ち上がり期間検出回路350を備えている。
【0062】
これらのうち、チャージポンプ回路310とレベルセンス回路320は、図8に示したチャージポンプ回路310およびレベルセンス回路320と同じ構成となっている。従って、レベルセンス回路320についての説明は省略する。
【0063】
なお、チャージポンプ回路310については、若干、説明を加える。チャージポンプ回路310は、前述したとおり、供給されたクロック信号OSCKに基づいて電源電圧Vddを昇圧し、昇圧電圧HVを出力する。具体的には、供給されるクロック信号OSCKに同期して、所定の電圧を順次積み上げていくことにより、電源電圧Vddの昇圧を行っている。従って、供給されるクロック信号OSCKの周波数が高いほど、急速に昇圧されるため、昇圧電圧HVは急激に上昇し、逆に、クロック信号OSCKの周波数が低いほど、ゆっくりと昇圧されるため、昇圧電圧HVは緩やかに上昇することになる。
【0064】
このようなチャージポンプ回路310におけるクロック信号OSCKと昇圧電圧HVとの関係を図5に概略的に示す。
【0065】
図5において、(a)は、クロック信号OSCKの周波数が比較的高い場合における昇圧電圧HVのレベル変化を示し、(b)は、クロック信号OSCKの周波数が比較的低い場合における昇圧電圧HVのレベル変化を示している。
【0066】
図5から、チャージポンプ回路310では、上述したとおり、供給されるクロック信号OSCKの周波数が比較的高い場合には、出力される昇圧電圧HVが急激に上昇し、クロック信号OSCKの周波数が比較的低い場合には、昇圧電圧HVは緩やかに上昇することがわかる。
【0067】
一方、図4において、立ち上がり期間検出回路350は、外部から供給される電源オン/リセット信号ON/RSと、レベルセンス回路320から出力され、インバータ352を介した検出信号ACTと、に基づいて、電源オン時またはリセット時から昇圧電圧HVがスタンバイ電圧(5.0V)になるまでの期間(立ち上がり期間)を検出し、その検出結果を表す検出信号PWUPを出力する。この検出信号PWUPは、上記立ち上がり期間はハイレベル(アクティブ)となり、それ以外の期間はローレベル(非アクティブ)となる。
【0068】
また、発振回路340も、図8に示した発振回路300とは基本的な構成が異なっている。すなわち、従来例における図8に示した発振回路300は、出力するクロック信号OSCKの周波数が固定されており、常に一定であるのに対し、本実施例における発振回路340は、出力するクロック信号OSCKの周波数が可変となっており、立ち上がり期間検出回路350からの検出信号PWUPに基づいて切り換わるようになっている。
【0069】
具体的には、検出信号PWUPがローレベル(非アクティブ)であれば、発振回路340は、予め設定された通常時の周波数Hrのクロック信号OSCKを生成して出力する。反対に、検出信号PWUPがハイレベル(アクティブ)であれば、上記した通常時の周波数Hrよりも低い一定の周波数Haのクロック信号OSCKを生成して出力する。
【0070】
このような出力するクロック信号OSCKの周波数を切り換えることが可能な発振回路は、具体的には、例えば、以下のようにして実現することができる。
【0071】
すなわち、リングオシレータを用意し、そのリングオシレータから出力される発振信号をクロック信号OSCKとして出力すると共に、リングオシレータにおける電流源の電流値を変化させて、リングオシレータの発振周波数を変化させることにより、リングオシレータから出力される発振信号、つまり、クロック信号OSCKの周波数を変化させるようにする。
【0072】
または、リングオシレータと、可変分周器と、を用意し、リングオシレータを一定の周波数で発振させて、そのリングオシレータから出力される発振信号を可変分周器で分周して、クロック信号OSCKとして出力すると共に、可変分周器の分周比を変化させることにより、クロック信号OSCKの周波数を変化させるようにする。
【0073】
なお、発振回路340は、レベルセンス回路320からのイネーブル信号ENBに応じて、チャージポンプ回路310に供給するクロック信号OSCKを出力する点は、図8に示した発振回路300と同じである。すなわち、イネーブル信号ENBがローレベル(非アクティブ)であれば、発振回路340の発振動作は停止され、イネーブル信号ENBがハイレベル(アクティブ)であれば、発振回路340の発振動作が開始される。
【0074】
本実施例では、このような構成によって、電源オン時やリセット時の立ち上がり期間には、発振回路340から出力されるクロック信号OSCKの周波数を、通常時の周波数Hrよりも低い一定の周波数Haにして、チャージポンプ回路310に供給し、昇圧動作をさせることにより、チャージポンプ回路310から出力される昇圧電圧HVを、電源電圧からスタンバイ電圧まで緩やかに上昇させて、後段の制御電圧生成回路264の定電圧回路500における寄生容量の影響を排除するようにしている。
【0075】
D−1.電源オン時またはリセット時の動作:
図6は電源オン時またはリセット時以降における主要信号のタイミングを示すタイミングチャートである。図6において、電源オン/リセット信号ON/RS、検出信号PWUP、スタンバイ信号STBおよびイネーブル信号ENB(ACT)は、それぞれ、ハイレベルまたはローレベルの切り換えタイミングを示しており、クロック信号OSCKは、その周波数変化のタイミングを示しており、昇圧電圧HVおよび基準電圧Vrfは、それぞれ、そのレベル変化のタイミングを示している。
【0076】
図6に示すように、半導体記憶装置が電源オンまたはリセットされたことを示す電源オン/リセット信号ON/RSが、外部から立ち上がり期間検出回路350に入力されると、立ち上がり期間検出回路350は、その立ち下がりのタイミング(時刻t1)をとらえて、立ち上がり期間を示す検出信号PWUPをハイレベル(アクティブ)にする。また、このように、半導体記憶装置が電源オンまたはリセットされた場合、動作モードはスタンバイモードから始まるので、コントロールロジック24からは、スタンバイモード時であることを示すスタンバイ信号STBがハイレベル(アクティブ)となって、レベルセンス回路320に入力される。
【0077】
また、電源オンまたはリセットされたことにより、レベルセンス回路320では、コンパレータ322の負入力端子(−)に基準電圧Vrfが供給される。また、コントロールロジック24から入力されたスタンバイ信号STBがハイレベルになったことにより、レベルセンス回路320では、第1のトランジスタ330がオンとなって、第1の抵抗324と、第2の抵抗326によって昇圧電圧HVが分圧されて、検出電圧HVrfとしてコンパレータ322の正入力端子(+)に入力される。しかしながら、電源オン時またはリセット時には、初め、昇圧電圧HVは電源電圧であるので、検出電圧HVrfが基準電圧Vrfを超えることはなく、従って、コンパレータ322から出力される検出信号ACTはハイレベルとなる。この結果、発振回路340には、イネーブル信号ENBがハイレベル(アクティブ)となって入力されるため、発振回路340は発振動作を開始する。
【0078】
また、このとき、発振回路340には、立ち上がり期間検出回路350からの検出信号PWUPが、上記したとおりハイレベル(アクティブ)となって入力されるため、発振回路340は、通常時の周波数Hrよりも低い一定の周波数Haのクロック信号OSCKを生成して、チャージポンプ回路310に出力することになる。
【0079】
チャージポンプ回路310は、発振回路300から供給されたクロック信号OSCKに基づいて、電源電圧Vddの昇圧動作を行う。このとき、供給されるクロック信号OSCKの周波数は通常時の周波数Hrよりも低い周波数Haであるので、チャージポンプ回路310は、電源電圧Vddをゆっくりと昇圧することになり、チャージポンプ回路310から出力される昇圧電圧HVは、0Vからスタンバイ電圧である5.0Vに向かって、緩やかに上昇する。
【0080】
その後、昇圧電圧HVが上昇して、スタンバイ電圧(5.0V)を超えると、そのタイミング(時刻t2)で、コンパレータ322では、検出電圧HVrfが基準電圧Vrfを超えるので、コンパレータ322から出力される検出信号ACTはローレベルとなる。この結果、発振回路340には、イネーブル信号ENBがローレベル(非アクティブ)となって入力されるため、発振回路340は発振動作を停止する。
【0081】
発振回路340が発振動作を停止すると、発振回路340からチャージポンプ回路310にはクロック信号OSCKが供給されなくなるため、チャージポンプ回路310も昇圧動作を停止する。
【0082】
このように、電源オン時またはリセット時の立ち上がり期間、発振回路340からチャージポンプ回路310に通常時の周波数Hrよりも低い周波数Haのクロック信号OSCKが供給されて、昇圧電圧HVが0Vからスタンバイ電圧(5.0V)に向かって、緩やかに上昇することにより、後段の制御電圧生成回路264の定電圧回路500における寄生容量の影響を排除することができる。
【0083】
図6では、本実施例と従来例との比較のために、昇圧電圧HVのレベル変化および基準電圧Vrfのレベル変化について、本実施例の場合を実線で、従来例の場合を一点鎖線で、それぞれ示した。
【0084】
従来例の場合、発振回路は、通常時の周波数Hrのクロック信号を生成して出力するため、クロック信号OSCKの周波数は高いままであり、その故、チャージポンプ回路310から出力される昇圧電圧HVは、電源電圧からスタンバイ電圧(5.0V)に向かって、急激に上昇する。この結果、前述したとおり、その昇圧電圧HVを入力としている制御電圧生成回路264の定電圧回路500において、レギュレータ回路502のオペアンプOPに存在する寄生容量によって、オペアンプOPに用いられる基準電圧Vrfも上昇してしまう。この基準電圧Vrfは、レベルセンス回路320のコンパレータ322と共通に用いられているので、図6に一点鎖線で示すように、この基準電圧Vrfが上昇すると、昇圧電圧HVがスタンバイ電圧(5.0V)に達しても、コンパレータ322に入力される検出電圧HVrfは基準電圧Vrfより未だ低いため、発振回路は、発振動作を停止することなく、持続したままとなり、図6に一点鎖線で示すように、昇圧電圧HVはスタンバイ電圧(5.0V)を超えて、さらに上昇することになる。
【0085】
これに対し、本実施例の場合は、発振回路340は、通常時の周波数Hrよりも低い周波数Haのクロック信号を生成して、チャージポンプ回路310に出力するため、チャージポンプ回路310から出力される昇圧電圧HVは、図6に示すように、緩やかに上昇する。この結果、制御電圧生成回路264の定電圧回路500において、レギュレータ回路502のオペアンプOPに寄生容量が存在しても、定電圧回路500に供給される昇圧電圧HVのレベルの、時間に対する変化率が小さいため、寄生容量の影響を排除することができ、寄生容量によって、オペアンプOPとコンパレータ322とで共通に用いられる基準電圧Vrfが上昇することはなく、図6に示すように、基準電圧Vrfをほぼ一定に保つことができる。従って、昇圧電圧HVがスタンバイ電圧(5.0V)に達すると、コンパレータ322に入力される検出電圧HVrfは、基準電圧Vrfを超えることができ、発振回路340は、確実に発振動作を停止する。従って、昇圧電圧HVは、スタンバイ電圧(5.0V)を大きく超えることはなく、スタンバイ電圧に収束する。
【0086】
このようにして、本実施例においては、電源オン時やリセット時などにおいて、寄生容量による影響を排除して、昇圧電圧の上昇に伴う基準電圧の上昇を抑えることができる。
【0087】
D−2.通常時の動作:
一方、昇圧電圧HVがスタンバイ電圧(5.0V)を超えて、コンパレータ322から出力される検出信号ACTがローレベルとなると、その検出信号ACTは、インバータ352で反転されて、ハイレベルとなって、立ち上がり期間検出回路350に入力される。立ち上がり期間検出回路350は、この反転信号の立ち下がりのタイミング(時刻t2)をとらえて、検出信号PWUPをローレベル(非アクティブ)にする。なと、立ち上がり期間検出回路350は、検出信号PWUPを一旦ローレベル(非アクティブ)にした後は、再び、外部から電源オン/リセット信号ON/RSが入力されない限り、検出信号PWUPをハイレベル(アクティブ)にすることはない。
【0088】
また、上記したように、チャージポンプ回路310が昇圧動作を停止すると、昇圧電圧HVは徐々に下がり初め、その後、スタンバイ電圧(5.0V)より下がると、コンパレータ322では、検出電圧HVrfが基準電圧Vrfを下回ることになるため、コンパレータ322から出力される検出信号ACTは、ハイレベルとなる。この結果、発振回路340には、イネーブル信号ENBがハイレベル(アクティブ)となって入力されるため、発振回路340は再び発振動作を開始する。
【0089】
発振回路340が発振動作を開始すると、発振回路340からチャージポンプ回路310にはクロック信号OSCKが再び供給されるため、チャージポンプ回路310も昇圧動作を再開する。
【0090】
なお、このとき、発振回路340には、立ち上がり期間検出回路350からの検出信号PWUPが、上記したとおりローレベル(非アクティブ)となって入力されているため、発振回路340は、今度は、先程よりも高い通常時の周波数Hrのクロック信号OSCKを生成して、チャージポンプ回路310に出力することになる。
【0091】
チャージポンプ回路310による昇圧動作の再開によって、昇圧回路262から出力される昇圧電圧HVは再び上昇し始め、その後、昇圧電圧HVが上昇して、スタンバイ電圧(5.0V)を超えると、先程と同様に、コンパレータ322では、検出電圧HVrfが基準電圧Vrfを超えるので、コンパレータ322から出力される検出信号ACTはローレベルとなり、発振回路340には、イネーブル信号ENBがローレベル(非アクティブ)となって入力されるため、発振回路340は再び発振動作を停止する。
【0092】
以下、このように、発振回路340の発振動作およびチャージポンプ回路310の昇圧動作の、停止と、開始が繰り返されることにより、チャージポンプ回路310から出力される昇圧電圧HVは、スタンバイ電圧(5.0V)に維持されることになる。
【0093】
上述した通り、立ち上がり期間検出回路350は、検出信号PWUPをローレベル(非アクティブ)にした後は、外部から電源オン/リセット信号ON/RSが入力されない限り、ローレベルの状態を維持することになるので、昇圧電圧HVが電源電圧から上昇してスタンバイ電圧(5.0V)を一旦超えた後は、発振回路340から出力されるクロック信号OSCKの周波数は、常に、周波数Haよりも高い通常時の周波数Hrとなる。従って、電源オン時またはリセット時以後の通常時においては、このような比較的高い周波数Hrのクロック信号OSCKに基づいて、チャージポンプ回路310が駆動されることによって、チャージポンプ回路310は、後段の負荷(メモリセルアレイ12など)に対し、十分な電流容量をもって、発生した電圧を供給することができる。
【0094】
D−3.実施例の効果:
以上説明したように、本実施例によれば、電源オン時またはリセット時の立ち上がり期間に、発振回路340からチャージポンプ回路310に供給されるクロック信号OSCKの周波数を、通常時の周波数Hrよりも低い周波数Haとすることにより、チャージポンプ回路310から出力される昇圧電圧HVを、0Vから緩やかに上昇させているため、寄生容量による影響を排除して、昇圧電圧の上昇に伴う基準電圧の上昇を抑えることができる。
【0095】
E.変形例:
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
【0096】
上記した実施例においては、電源オン時またはリセット時に発振回路340からチャージポンプ回路310に供給するクロック信号OSCKの周波数を、周波数Hrよりも低い、一定の周波数Haとしていたが、本発明はこのような一定の周波数に限定されるものではなく、時間と共に変化する周波数であっても良い。例えば、図7に示すように、クロック信号OSCKの周波数を、電源オン時またはリセット時(時刻t1)は0Hzとして、その後、時間経過に比例して徐々に上昇するような周波数としても良い。あるいは、時間と共にステップ状に変化する周波数であっても良い。すなわち、クロック信号OSCKの周波数を、通常時の周波数Hrよりも低い周波数とすれば良い。
【0097】
また、不揮発性メモリ素子108A,108Bの構造については、MONOS構造に限定されるものではない。1つのワードゲート104と第1,第2のコントロールゲート106A,106Bにより、2箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【0098】
また、上記実施例では、昇圧電圧HVをスタンバイモード時およびリードモード時には5.0V(すなわち、スタンバイ電圧を5.0V)、プログラムモード時およびイレースモード時には8.0Vにしていたが、本発明はこのような値に限定されるものではなく、種々の値を採ることができる。
【図面の簡単な説明】
【図1】一般的な不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。
【図2】ツインメモリセルの構造を模式的に示した断面図である。
【図3】本発明の一実施例としての昇圧回路を含む電圧発生回路26を示すブロック図である。
【図4】図3における昇圧回路262の具体的な構成を示す回路図である。
【図5】チャージポンプ回路310におけるクロック信号OSCKと昇圧電圧HVとの関係を示すタイミングチャートである。
【図6】電源オン時またはリセット時以降における主要信号のタイミングを示すタイミングチャートである。
【図7】電源オン時またはリセット時に発振回路340からチャージポンプ回路310に供給するクロック信号OSCKの周波数の他の例を示すタイミングチャートである。
【図8】従来における昇圧回路の具体的な構成を示す回路図である。
【図9】一般的な制御電圧生成回路に用いられる定電圧回路を示す回路図である。
【符号の説明】
10…不揮発性半導体記憶装置
12…メモリセルアレイ
14…プリデコーダ
16…行デコーダ
18…列デコーダ
20…列選択回路
22…I/O回路
24…コントロールロジック
26…電圧発生回路
100…ツインメモリセル
102…P型ウェル
104…ワードゲート
106A,106B…コントロールゲート
108A,108B…メモリ素子
109…ONO膜
110…不純物層
260…昇圧回路
262…昇圧回路
264…制御電圧生成回路
300…発振回路
310…チャージポンプ回路
320…レベルセンス回路
322…コンパレータ
324…第1の抵抗
326…第2の抵抗
328…第3の抵抗
330…第1のトランジスタ
332…第2のトランジスタ
334…オアゲート
336…オアゲート
340…発振回路
350…立ち上がり期間検出回路
352…インバータ
500…定電圧回路
502…レギュレータ回路
504…入力端子
508…出力端子
ACT…検出信号
AD…アドレス信号
BL…ビット線
ENB…イネーブル信号
ERS…イレース信号
HV…昇圧電圧
HVrf…検出電圧
Ha…周波数
Hr…周波数
OP…オペアンプ
OSCK…クロック信号
PGM…プログラム信号
PWUP…検出信号
Q…トランジスタ
R…抵抗
RD…リード信号
SCG…サブコントロールゲート線
STB…スタンバイ信号
VR…可変抵抗
Vdd…電源電圧
Vrf…基準電圧
WL…ワード線
t1…時刻
t2…時刻
Claims (7)
- 複数の不揮発性メモリ素子によって構成されたメモリセルアレイを備え、動作モードとして、少なくとも前記不揮発性メモリ素子へのアクセスを行わずに待機するスタンバイモードを有する不揮発性半導体記憶装置に用いられ、電源電圧を昇圧して、前記動作モードに応じた昇圧電圧を出力する昇圧回路であって、
前記不揮発性半導体記憶装置の電源オン時またはリセット時から、前記昇圧電圧が前記スタンバイモードに対応した所望の電圧になるまでの立ち上がり期間を検出する立ち上がり期間検出回路と、
発振動作を行って、クロック信号を生成して出力すると共に、前記立ち上がり期間検出回路による検出結果に基づいて、少なくとも前記立ち上がり期間は、前記クロック信号として、予め設定された通常時の周波数よりも低い周波数の信号を生成する発振回路と、
該発振回路から出力された前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
基準電圧に基づいて、前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備える昇圧回路。 - 請求項1に記載の昇圧回路において、
前記発振回路は、少なくとも前記立ち上がり期間、前記クロック信号として、一定の周波数の信号を生成することを特徴とする昇圧回路。 - 請求項1に記載の昇圧回路において、
前記発振回路は、少なくとも前記立ち上がり期間、前記クロック信号として、時間と共に周波数が変化する信号を生成することを特徴する昇圧回路。 - 請求項1ないし請求項3のうちの任意の1つに記載の昇圧回路において、
前記昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、1つのワードゲートと、2つのコントロールゲートによって制御されるツインメモリセルを構成していることを特徴とする昇圧回路。 - 請求項1ないし請求項3のうちの任意の1つに記載の昇圧回路において、
前記昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜(O)、窒化膜(N)及び酸化膜(O)から成り、電荷のトラップサイトとして機能するONO膜を備えることを特徴とする昇圧回路。 - 前記不揮発性半導体装置に用いられる電圧発生回路であって、
請求項1ないし請求項3のうちの任意の1つに記載の昇圧回路と、
該昇圧回路からの前記昇圧電圧から、前記不揮発性メモリ素子に対し前記動作モードに応じた動作を実行させるための制御電圧を生成する制御電圧生成回路と、
を備える電圧発生回路。 - 請求項1ないし請求項3のうちの任意の1つに記載の昇圧回路を備えた不揮発性半導体記憶装置。
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JP3985689B2 (ja) * | 2003-02-21 | 2007-10-03 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
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JP2004265508A (ja) * | 2003-02-28 | 2004-09-24 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
JP3873908B2 (ja) * | 2003-02-28 | 2007-01-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
US7370168B2 (en) * | 2003-04-25 | 2008-05-06 | Renesas Technology Corp. | Memory card conforming to a multiple operation standards |
US8350616B1 (en) * | 2003-11-12 | 2013-01-08 | Intellectual Ventures Funding Llc | Variable output charge pump circuit |
KR100604657B1 (ko) * | 2004-05-06 | 2006-07-25 | 주식회사 하이닉스반도체 | 최적화된 내부전압을 공급할 수 있는 전원공급회로를구비하는 반도체 메모리 장치 |
US7110298B2 (en) * | 2004-07-20 | 2006-09-19 | Sandisk Corporation | Non-volatile system with program time control |
ITMI20050607A1 (it) * | 2005-04-11 | 2006-10-12 | St Microelectronics Srl | Dispositivo elettronico integrato a bassa tensione di alimentazione |
US8164368B2 (en) | 2005-04-19 | 2012-04-24 | Micron Technology, Inc. | Power savings mode for memory systems |
KR100674983B1 (ko) * | 2005-07-13 | 2007-01-29 | 삼성전자주식회사 | 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치 |
JP4950049B2 (ja) * | 2005-07-25 | 2012-06-13 | スパンション エルエルシー | 半導体装置およびその制御方法 |
JP4792034B2 (ja) * | 2005-08-08 | 2011-10-12 | スパンション エルエルシー | 半導体装置およびその制御方法 |
US20070284609A1 (en) * | 2006-06-12 | 2007-12-13 | Boon-Aik Ang | Method and apparatus for drain pump power conservation |
JP4919775B2 (ja) * | 2006-11-17 | 2012-04-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5554910B2 (ja) | 2008-09-08 | 2014-07-23 | ローム株式会社 | チャージポンプ回路の制御回路およびそれらを利用した電源回路 |
JP2011216136A (ja) * | 2010-03-31 | 2011-10-27 | Fujitsu Semiconductor Ltd | 半導体集積回路装置 |
KR101080208B1 (ko) * | 2010-09-30 | 2011-11-07 | 주식회사 하이닉스반도체 | 내부전압 발생회로 및 그를 이용한 반도체 장치 |
KR101139102B1 (ko) * | 2010-12-03 | 2012-04-30 | 에스케이하이닉스 주식회사 | 전압 공급 회로 및 이를 구비한 집적 회로 |
WO2012144171A1 (ja) * | 2011-04-22 | 2012-10-26 | パナソニック株式会社 | 固体撮像装置、その駆動方法及びカメラシステム |
US9250271B2 (en) | 2013-08-26 | 2016-02-02 | Globalfoundries Inc. | Charge pump generator with direct voltage sensor |
JP2014211941A (ja) * | 2014-07-03 | 2014-11-13 | スパンションエルエルシー | 半導体集積回路装置 |
JP5931236B1 (ja) * | 2015-02-05 | 2016-06-08 | 力晶科技股▲ふん▼有限公司 | 半導体装置の制御回路及び方法、並びに半導体装置 |
CN114333926A (zh) * | 2022-01-27 | 2022-04-12 | 珠海博雅科技股份有限公司 | 待机工作的负压产生电路及非易失性存储器 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01124198A (ja) * | 1987-11-06 | 1989-05-17 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
JP3359404B2 (ja) * | 1993-12-27 | 2002-12-24 | 三菱電機株式会社 | 不揮発性半導体記憶装置の記憶データの消去方法 |
US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
JP4094104B2 (ja) * | 1997-02-27 | 2008-06-04 | 株式会社東芝 | 半導体集積回路装置および記憶装置 |
US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
US6255166B1 (en) * | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
US6177318B1 (en) * | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
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