JP3726753B2 - 不揮発性半導体記憶装置の昇圧回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の電圧発生回路に係り、特に、電源電圧を動作モードに応じて昇圧させる昇圧回路に関するものである。
【０００２】
【背景技術】
半導体記憶装置においては、一般的に、メモリセルがマトリクス状に配列されて構成されるメモリセルアレイに対して、行方向と列方向のアドレスを指定することで、各メモリセルに対するリード（読み出し）、プログラム（書き込み）、イレース（消去）等を行うようになっている。
【０００３】
各メモリセルに接続された行方向の信号線と列方向の信号線とに印加する電圧を制御することで、特定のメモリセルにアクセスしてリード、プログラム及びイレースのうち所定の動作をすることが可能である。即ち、所定のメモリセルを選択するためには、他のメモリセルに印加する電圧とは異なる電圧を電源電圧から発生させて印加させればよい。
【０００４】
ところで、近年、電気的な消去が可能で不揮発性を有する不揮発性半導体記憶装置として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が開発されている。このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposiumon VLSI Technology Digest of Technical Papers p.122-p.123）に詳述されているように、各メモリセルがそれぞれ２つのメモリ素子を有する。
【０００５】
この文献にも記載されているように、このようなＭＯＮＯＳ型不揮発性半導体記憶装置の各メモリ素子に対して、各メモリセルの数に応じた信号線（制御線）でアクセスするためには、各信号線（制御線）に応じた複数種類の電圧値を制御電圧として与える必要がある。しかも、メモリ素子に対する各動作（リード、プログラム、イレースおよびスタンバイ）モード毎に、その動作モードに応じた種々の制御電圧を与える必要がある。
【０００６】
このような制御電圧は、電圧発生回路によって発生される。一般に、電圧発生回路は、電源電圧を各動作モードに応じて昇圧させる昇圧回路と、昇圧した電圧から、各動作モードに応じて、必要な複数種類の制御電圧を生成する制御電圧生成回路と、を備えている。
【０００７】
このうち、従来における昇圧回路の具体的な構成を図８に示す。この昇圧回路２６０は、発振動作を行って、クロック信号ＯＳＣＫを出力する発振回路３００と、そのクロック信号ＯＳＣＫに基づいて電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを出力するチャージポンプ回路３１０と、その昇圧電圧ＨＶが動作モードに応じた所定の設定電圧になるように、発振回路３００の発振動作を制御するレベルセンス回路３２０と、を備えている。
【０００８】
なお、図８において、コントロールロジックとは、昇圧回路２６０を初めとする種々の回路に対して、制御信号を生成して出力する回路である。
【０００９】
図８に示す昇圧回路２６０は、１つの電源電圧Ｖｄｄを複数種類の電圧に昇圧する。具体的に、この昇圧回路２６０では、例えば、１．８Ｖの電源電圧Ｖｄｄを、プログラム（書き込み）モード時およびイレース（消去）モード時においては、高電圧の８．０Ｖに昇圧して昇圧電圧ＨＶとして出力し、リード（読み出し）モード時およびスタンバイ（待機）モード時においては、低電圧の５．０Ｖに昇圧して出力する。なお、スタンバイモードとは、メモリ素子に対してリード、プログラム、イレースのいずれのアクセスも行わない待機の状態を意味おり、スタンバイモード時における上記５．０Ｖの昇圧電圧を、以下、スタンバイ電圧という場合がある。
【００１０】
このうち、発振回路３００は、レベルセンス回路３２０からのイネーブル信号ＥＮＢに応じて、チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力する。例えば、イネーブル信号ＥＮＢがローレベル（非アクティブ）であれば、発振回路３００の発振動作が停止され、イネーブル信号ＥＮＢがハイレベル（アクティブ）であれば、発振回路３００の発振動作が開始される。
【００１１】
チャージポンプ回路３１０は、発振回路３００から供給されるクロック信号ＯＳＣＫに基づいて、電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを出力する。このチャージポンプ回路３１０としては、リード，プログラム，イレースモード時などのアクティブモード時に、発生した電圧を後段の負荷（メモリセルアレイ１２など）に供給するだけの十分な電流容量を有するものが用いられている。
【００１２】
レベルセンス回路３２０は、コントロールロジック２４から供給されるリード信号ＲＤ、プログラム信号ＰＧＭ、イレース信号ＥＲＳおよびスタンバイ信号ＳＴＢに基づいて、チャージポンプ回路３１０の出力電圧（昇圧電圧）ＨＶが、リードモード時およびスタンバイモード時には５．０Ｖより高いか低いか、プログラムモード時およびイレースモード時には８．０Ｖより高いか低いかを検出し、その検出信号ＡＣＴをイネーブル信号ＥＮＢとしてフィードバックする。
【００１３】
レベルセンス回路３２０は、コンパレータ３２２を有している。コンパレータ３２２の負入力端子（−）には、基準電圧Ｖｒｆが入力されている。一方、コンパレータ３２２の正入力端子（＋）には、昇圧電圧ＨＶを分圧した検出電圧ＨＶｒｆが入力されている。
【００１４】
検出電圧ＨＶｒｆは、第１の抵抗３２４と、第２の抵抗３２６およびこれに直列に接続された第１のトランジスタ３３０とで構成された第１の分圧回路、または、第１の抵抗３２４と、第３の抵抗３２８およびこれに直列に接続された第２のトランジスタ３３２とで構成された第２の分圧回路によって、昇圧電圧ＨＶを分圧した電圧である。
【００１５】
第１のトランジスタ３３０のゲート入力端子には、オアゲート３３４の出力端子に接続されている。オアゲート３３４の入力端子には、リードモード時であることを示すリード信号ＲＤと、スタンバイモード時であることを示すスタンバイ信号ＳＴＢが入力される。第１のトランジスタ３３０は、リード信号ＲＤと、スタンバイ信号ＳＴＢのいずれかがハイレベル（アクティブ）である場合にオンとなるスイッチとして機能する。同様に、第２のトランジスタ３３２のゲート入力端子には、オアゲート３３６の出力端子が接続されている。オアゲート３３６の入力端子には、プログラムモード時であることを示すプログラム信号ＰＧＭと、イレースモード時であることを示すイレース信号ＥＲＳが入力される。第２のトランジスタ３３２は、プログラム信号ＰＧＭと、イレース信号ＥＲＳのいずれかがハイレベル（アクティブ）である場合にオンとなるスイッチとして機能する。
【００１６】
リード信号ＲＤまたはスタンバイ信号ＳＴＢがハイレベル（アクティブ）となって、第１のトランジスタ３３０がオンとなった場合には、第１の抵抗３２４と、第２の抵抗３２６によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２に入力される。また、プログラム信号ＰＧＭまたはイレース信号ＥＲＳがハイレベル（アクティブ）となって、第２のトランジスタ３３２がオンとなった場合には、第１の抵抗３２４と、第３の抵抗３２８によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２に入力される。
【００１７】
ここで、第１ないし第３の抵抗３２４，３２６，３２８の抵抗値をＲ１，Ｒｒ，Ｒｐとし、第１，第２のトランジスタ３３０，３３２のオン抵抗を無視すると、下式の関係が成立する。
【００１８】
ＨＶ［ｌｏｗ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｒ） …（１）
ＨＶ［ｈｉｇｈ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｐ） …（２）
【００１９】
上記（１），（２）式からわかるように、第１ないし第３の抵抗３２４，３２６，３２８の抵抗値Ｒ１，Ｒｒ，Ｒｐを調整することにより、第１のトランジスタ３３０をオンするときの低電圧の昇圧電圧ＨＶ［ｌｏｗ］と、第２のトランジスタ３３２をオンするときの高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］を、独立して設定することができる。この従来例では、前述したとおり、リードモード時、スタンバイモード時には、第１のトランジスタ３３０をオンとして、低電圧の昇圧電圧ＨＶ［ｌｏｗ］が５．０Ｖとなるように設定している。また、プログラムモード時、イレースモード時には、第２のトランジスタ３３２をオンとして、高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］が８．０Ｖとなるように設定している。
【００２０】
従って、例えば、リードモード時またはスタンバイモード時において、昇圧電圧ＨＶが５．０Ｖより高い場合には、コンパレータ３２２に入力される検出電圧ＨＶｒｆは基準電圧Ｖｒｆより高くなるため、レベルセンス回路３２０から出力される検出信号ＡＣＴはローレベルとなり、それがイネーブル信号ＥＮＢとして発振回路３００に入力されると、発振回路３００の発振動作が停止される。
【００２１】
一方、昇圧電圧ＨＶが５．０Ｖよりも低い場合には、コンパレータ３２２に入力される検出電圧ＨＶｒｆは基準電圧Ｖｒｆより低くなるため、レベルセンス回路３２０から出力される検出信号ＡＣＴはハイレベルとなり、それがイネーブル信号ＥＮＢとして発振回路３００に入力されると、発振回路３００の発振動作が開始される。
【００２２】
プログラムモード時またはイレースモード時においても、同様に、昇圧電圧ＨＶが８．０Ｖより高い場合には検出電圧ＨＶｒｆは基準電圧Ｖｒｆより高くなるため、検出信号ＡＣＴ（イネーブル信号ＥＮＢ）はローレベルとなり、発振回路３００の発振動作が停止され、昇圧電圧ＨＶが８．０Ｖより低い場合には検出電圧ＨＶｒｆは基準電圧Ｖｒｆより低くなるため、検出信号ＡＣＴ（イネーブル信号ＥＮＢ）はハイレベルとなり、発振回路３００の発振動作が開始される。
【００２３】
こうして、発振回路３００と、チャージポンプ回路３１０と、レベルセンス回路３２０とで構成されるフィードバック回路は、検出電圧ＨＶｒｆと基準電圧Ｖｒｆとが等しくなるように動作する。
【００２４】
すなわち、昇圧回路２６０は、レベルセンス回路３２０によって検出される昇圧電圧ＨＶの電圧レベルに応じて、発振回路３００の発振動作が制御されて、チャージポンプ回路３１０の動作が制御される。これにより、チャージポンプ回路３１０の出力電圧（昇圧電圧）ＨＶが、リードモード時またはスタンバイモード時に対応する低電圧の昇圧電圧ＨＶ［ｌｏｗ］として５．０Ｖ、プログラムモード時またはイレースモード時に対応する高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］として８．０Ｖとなるように動作する。
【００２５】
一方、電圧発生回路を構成する制御電圧生成回路は、レギュレータ回路とトランジスタによって構成される定電圧回路を備えており、この定電圧回路によって、上記昇圧回路から出力された昇圧電圧に基づいて、所望の定電圧を発生させている。
【００２６】
図９は一般的な制御電圧生成回路に用いられる定電圧回路を示す回路図である。図９に示すように、この定電圧回路５００は、オペアンプＯＰ、抵抗Ｒおよび可変抵抗ＶＲで構成されるレギュレータ回路５０２と、トランジスタＱと、を備えている。
【００２７】
入力端子５０４には昇圧回路２６０からの昇圧電圧ＨＶが入力される。オペアンプＯＰの正入力端子（＋）には、昇圧回路２６０のレベルセンス回路３２０におけるコンパレータ３２２の負入力端子（−）に入力された基準電圧Ｖｒｆと共通の電圧が入力される。オペアンプＯＰの出力端子はｐ型ＭＯＳトランジスタＱのゲートに接続される。また、トランジスタＱのソースは入力端子５０４に接続され、ドレインはオペアンプＯＰの負入力端子（−）に接続される。さらに、トランジスタＱのドレインは、抵抗Ｒおよび可変抵抗ＶＲを介して、基準電位点に接続される。
【００２８】
トランジスタＱは可変抵抗素子として機能すると共に、オペアンプＯＰは２入力の差を０にするように出力を変化させる。これにより、トランジスタＱのドレイン電圧は、基準電圧Ｖｒｆに一致する。出力端子５０８に現れる電圧は、基準電圧Ｖｒｆを抵抗Ｒおよび可変抵抗ＶＲによって抵抗分割したものとなり、可変抵抗ＶＲの抵抗値を適宜設定することによって、出力端子５０８からは、定電圧回路５００の出力として、所望の定電圧を発生させることができる。
【００２９】
【発明が解決しようとする課題】
しかしながら、このような従来の電圧発生回路では、不揮発性半導体記憶装置の電源オン時やリセット時などにおいて、次のような問題があった。
【００３０】
すなわち、不揮発性半導体記憶装置の電源オン時やリセット時は、通常、スタンバイモードであり、昇圧回路２６０から出力される昇圧電圧ＨＶは初め電源電圧付近であるので、これをスタンバイ電圧（５．０Ｖ）まで上げる必要がある。一方、その昇圧電圧ＨＶを入力としている制御電圧生成回路の定電圧回路５００では、レギュレータ回路５０２のオペアンプＯＰ内に、正入力端子（＋）にぶら下がる寄生容量（ＨＶ入力端子５０４とＶｒｆ入力端子５０６の間の寄生容量、図示せず）が存在する。このため、不揮発性半導体記憶装置の電源オン時やリセット時に、昇圧回路２６０において、昇圧電圧ＨＶを電源電圧からスタンバイ電圧に急激に上げると、その急激な上昇に伴い、上記した寄生容量によって、オペアンプＯＰの正入力端子（＋）に入力されている基準電圧Ｖｒｆも、昇圧電圧ＨＶの上昇につられて上昇してしまう場合があった。
【００３１】
オペアンプＯＰの正入力端子（＋）に入力されている基準電圧Ｖｒｆは、前述したとおり、昇圧回路２６０のレベルセンス回路３２０において、コンパレータ３２２の負入力端子（−）に入力される基準電圧Ｖｒｆと共通であるため、昇圧電圧ＨＶの上昇につられて基準電圧Ｖｒｆが上昇すると、例えば、昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）に達しても、コンパレータ３２２に入力される検出電圧ＨＶｒｆは基準電圧Ｖｒｆより未だ低いため、レベルセンス回路３２０から出力される検出信号ＡＣＴはハイレベルのまま、イネーブル信号ＥＮＢとして発振回路３００に入力され、発振回路３００は、発振動作が停止することなく、持続したままとなる。その結果、昇圧電圧ＨＶはスタンバイ電圧を超えても、さらに上昇することになり、電源オン時やリセット時におけるスタンバイモードにおいて、昇圧電圧ＨＶをスタンバイ電圧に設定することが困難であるという問題があった。
【００３２】
従って、本発明の目的は、上記した背景技術の問題点を解決し、電源オン時やリセット時などにおいて、寄生容量による影響を解除して、昇圧電圧の上昇に伴う基準電圧の上昇を抑えることができる不揮発性半導体記憶装置の昇圧回路を提供することにある。
【００３３】
【課題を解決するための手段およびその作用・効果】
上記した目的の少なくとも一部を達成するために、本発明の昇圧回路は、複数の不揮発性メモリ素子によって構成されたメモリセルアレイを備え、動作モードとして、少なくとも前記不揮発性メモリ素子へのアクセスを行わずに待機するスタンバイモードを有する不揮発性半導体記憶装置に用いられ、電源電圧を昇圧して、前記動作モードに応じた昇圧電圧を出力する昇圧回路であって、
前記不揮発性半導体記憶装置の電源オン時またはリセット時から、前記昇圧電圧が前記スタンバイモードに対応した所望の電圧になるまでの立ち上がり期間を検出する立ち上がり期間検出回路と、
発振動作を行って、クロック信号を生成して出力すると共に、前記立ち上がり期間検出回路による検出結果に基づいて、少なくとも前記立ち上がり期間は、前記クロック信号として、予め設定された通常時の周波数よりも低い周波数の信号を生成する発振回路と、
該発振回路から出力された前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
基準電圧に基づいて、前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることを要旨とする。
【００３４】
このように、電源オン時またはリセット時から、昇圧電圧がスタンバイモードに対応した所望の電圧になるまでの立ち上がり期間、発振回路からチャージポンプ回路に供給されるクロック信号の周波数を、通常時の周波数よりも低い周波数とすることにより、その期間は、チャージポンプ回路から出力される昇圧電圧を、電源電圧近傍Ｖから緩やかに上昇させることができる。このため、昇圧回路の後段に配置される制御電圧生成回路の定電圧回路において、レギュレータ回路のオペアンプに寄生容量が存在しても、定電圧回路に供給される昇圧電圧のレベルの、時間に対する変化率が小さいため、寄生容量の影響を排除することができ、昇圧電圧が上昇しても、寄生容量によって、オペアンプとコンパレータとで共通に用いられる基準電圧が上昇することはなく、基準電圧をほぼ一定に保つことができる。
【００３５】
なお、本発明の昇圧回路において、少なくとも前記立ち上がり期間、前記クロック信号の周波数は、一定の周波数であっても良いし、時間と共に変化する周波数であっても良く、少なくとも、通常時の周波数よりも低い周波数であれば良い。
【００３６】
本発明の昇圧回路において、該昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、１つのワードゲートと、２つのコントロールゲートによって制御されるツインメモリセルを構成していても良い。
【００３７】
このような構成によれば、ツインメモリセルによるメモリセルアレイに対して、例えば、リード、プログラムまたはイレーズなどの複数の動作モードによる動作が可能である。
【００３８】
本発明の昇圧回路において、該昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から成り、電荷のトラップサイトとして機能するＯＮＯ膜を備えるようにしても良い。
【００３９】
このような構成によれば、ＭＯＮＯＳ型不揮発性メモリを用いた装置において、電源電圧の昇圧を行うことができる。
【００４０】
なお、本発明は、上記した昇圧回路としての態様に限ることなく、その昇圧回路を備えた電圧発生回路としての態様や、その昇圧回路を備えた不揮発性半導体装置としての態様で実現することも可能である。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．不揮発性半導体記憶装置の構成および動作：
Ｂ．メモリセルの構成および動作：
Ｃ．電圧発生回路の構成および動作：
Ｄ．昇圧回路の構成および動作：
Ｄ−１．電源オン時またはリセット時の動作：
Ｄ−２．通常時の動作：
Ｄ−３．実施例の効果：
Ｅ．変形例：
【００４２】
Ａ．不揮発性半導体記憶装置の構成および動作：
図１は一般的な不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。この不揮発性半導体記憶装置１０は、主として、メモリセルアレイ１２と、プリデコーダ１４と、行デコーダ１６と、列デコーダ１８と、列選択回路２０と、Ｉ／Ｏ回路２２と、コントロールロジック２４と、電圧発生回路２６と、を備えている。なお、この他、アドレスバッファ、入出力バッファ、コントロールバッファ、センスアンプ等の種々の回路も備えているが、説明を簡略化するために、図１では省略されている。
【００４３】
プリデコーダ１４と、行デコーダ１６と、列デコーダ１８とは、メモリセルアレイ１２内の選択対象の不揮発性メモリ素子（選択セル）を特定するアドレス信号をデコードするものである。なお、図１では、２１ビットのアドレス信号ＡＤ［２０−０］がプリデコーダ１４に入力される例を示している。
【００４４】
列選択回路２０は、列デコーダ１８によって特定される選択セルに対応するビット線を選択し、Ｉ／Ｏ回路２２内のセンスアンプ等の回路に接続するものである。Ｉ／Ｏ回路２２は、読み出されたデータの出力または書き込みデータの入力を実行するものである。
【００４５】
コントロールロジック２４は、図示しない各種制御入力に基づいて各種制御信号、例えば、電圧発生回路２６に対する制御信号を生成して出力するものである。
【００４６】
電圧発生回路２６は、コントロールロジック２４に制御されて、メモリセルアレイ１２に与えられる複数種類の制御電圧を発生するものである。
【００４７】
Ｂ．メモリセルの構成および動作：
次に、メモリセルアレイ１２を構成する記憶素子として用いられるツインメモリセルの構成及びその動作について説明する。図２はツインメモリセルの構造を模式的に示した断面図である。
【００４８】
図２に示すように、Ｐ型ウェル１０２上には、複数のツインメモリセル１００（…，１００［ｉ］，１００［ｉ＋１］，…：ｉは１以上の正数）がＢ方向（以下、行方向またはワード線方向という）に配列されて構成されている。ツインメモリセル１００は、列方向（図２の紙面に垂直な方向）（以下、ビット線方向ともいう）にも複数配列されており、メモリセルアレイ１２は、ツインメモリセル１００がマトリクス状に配列されて構成される。
【００４９】
各ツインメモリセル１００は、Ｐ型ウェル１０２上にゲート絶縁膜を介して形成されるワードゲート１０４と、第１のコントロールゲート１０６Ａを有する第１のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａと、第２のコントロールゲート１０６Ｂを有する第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ｂとによって構成される。
【００５０】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、Ｐ型ウェル１０２上に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９を有し、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。第１，第２のメモリ素子１０８Ａ，１０８Ｂの各ＯＮＯ膜１０９上には、それぞれ第１，第２のコントロールゲート１０６Ａ，１０６Ｂが形成されている。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの動作状態は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂによって、それぞれ制御される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００５１】
第１，第２のメモリ素子１０８Ａ，１０８Ｂ相互間には、電気的に絶縁されて、例えばポリシリコンを含む材料によって形成されたワードゲート１０４が形成されている。ワードゲート１０４に印加される電圧によって、各ツインメモリセル１００の第１，第２のメモリ素子１０８Ａ，１０８Ｂが選択されるか否かが決定される。
【００５２】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂに対して１つのワードゲート１０４が共用される。
【００５３】
第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、独立して電荷のトラップサイトとして機能する。電荷のトラップを制御するワードゲート１０４は、図２に示すように、Ｂ方向（行方向）に間隔をおいて配列されて、ポリサイド等で形成される１本のワード線ＷＬに共通接続されている。ワード線ＷＬに所定の制御電圧を供給することで、同一行の各ツインメモリセル１００の第１及び第２のメモリ素子１０８Ａ，１０８Ｂの少なくとも１つを選択可能とすることができる。
【００５４】
各コントロールゲート１０６Ａ，１０６Ｂは、列方向に沿って延び、同一列に配列された複数のツインメモリセル１００にて共用されて、コントロールゲート線として機能する。行方向に隣接するツインメモリセル１００同士の相互に隣接するコントロールゲート１０６Ａ，１０６Ｂは、サブコントロールゲート線ＳＣＧ（…，ＳＣＧ［ｉ］，ＳＣＧ［ｉ＋１］，…）に共通接続されている。サブコントロールゲート線ＳＣＧは、例えばワードゲート１０４、コントロールゲート１０６Ａ，１０６Ｂ及びワード線ＷＬよりも上層の金属層で形成される。各サブコントロールゲート線ＳＣＧに独立して制御電圧を印加することによって、後述するように、各メモリセル１００の２つのメモリ素子１０８Ａ及びメモリ素子１０８Ｂを独立して制御することができる。
【００５５】
行方向に隣接するメモリセル１００同士の相互に隣接するメモリ素子１０８Ａ，１０８Ｂ相互間には、Ｐ型ウェル１０２内において不純物層１１０（…，１１０［ｉ］，１１０［ｉ＋１］，…）が形成されている。これらの不純物層１１０は、例えばＰ型ウェル１０２内に形成されたｎ型不純物層であり、列方向に沿って延び、同一列に配列された複数のツインメモリセル１００にて共用されて、ビット線ＢＬ（…，ＢＬ［ｉ］，ＢＬ［ｉ＋１］，…）として機能する。
【００５６】
ビット線ＢＬに対する制御電圧の印加及び電流検出によって、ワード線ＷＬ及びサブコントロールゲート線ＳＣＧによって選択された各メモリセル１００の一方のメモリ素子に対して、電荷（情報）のリード（読み出し）及びプログラム（書き込み）が可能となる。
【００５７】
Ｃ．電圧発生回路の構成および動作：
このようなメモリセルアレイに与えられる制御電圧としては、リードモード，プログラムモード，イレースモード，スタンバイモードなどの各動作モードに応じて、異なった種々の電圧が必要となるため、電圧発生回路２６は各動作モードにおいて必要な種々の制御電圧を発生する。
【００５８】
図３は本発明の一実施例としての昇圧回路を含む電圧発生回路２６を示すブロック図である。図３に示すように、電圧発生回路２６は、本実施例の昇圧回路２６２と、制御電圧生成回路２６４とを備えている。
【００５９】
このうち、制御電圧生成回路２６４は、昇圧回路２６２から出力される昇圧電圧ＨＶを利用して、コントロールロジック２４からの制御信号に基づき、各動作モードにおいて必要な複数種類の電圧を生成する。制御電圧生成回路２６４は、図９に示したような定電圧回路５００を備えている。
【００６０】
一方、昇圧回路２６２は、コントロールロジック２４からの制御信号などに基づいて、電源電圧Ｖｄｄを、各動作モードに応じて昇圧して、所望の昇圧電圧ＨＶを出力する。具体的には、昇圧回路２６２は、プログラム（書き込み）モード時およびイレース（消去）モード時において、例えば、１．８Ｖの電源電圧Ｖｄｄを高電圧の８．０Ｖに昇圧して出力し、リード（読み出し）モード時およびスタンバイ（待機）モード時においては、低電圧の５．０Ｖに昇圧して出力する。
【００６１】
Ｄ．昇圧回路の構成および動作：
図４は図３における昇圧回路２６２の具体的な構成を示す回路図である。本実施例の昇圧回路２６２は、図４に示すように、発振回路３４０、チャージポンプ回路３１０およびレベルセンス回路３２０の他に、新たに、立ち上がり期間検出回路３５０を備えている。
【００６２】
これらのうち、チャージポンプ回路３１０とレベルセンス回路３２０は、図８に示したチャージポンプ回路３１０およびレベルセンス回路３２０と同じ構成となっている。従って、レベルセンス回路３２０についての説明は省略する。
【００６３】
なお、チャージポンプ回路３１０については、若干、説明を加える。チャージポンプ回路３１０は、前述したとおり、供給されたクロック信号ＯＳＣＫに基づいて電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを出力する。具体的には、供給されるクロック信号ＯＳＣＫに同期して、所定の電圧を順次積み上げていくことにより、電源電圧Ｖｄｄの昇圧を行っている。従って、供給されるクロック信号ＯＳＣＫの周波数が高いほど、急速に昇圧されるため、昇圧電圧ＨＶは急激に上昇し、逆に、クロック信号ＯＳＣＫの周波数が低いほど、ゆっくりと昇圧されるため、昇圧電圧ＨＶは緩やかに上昇することになる。
【００６４】
このようなチャージポンプ回路３１０におけるクロック信号ＯＳＣＫと昇圧電圧ＨＶとの関係を図５に概略的に示す。
【００６５】
図５において、（ａ）は、クロック信号ＯＳＣＫの周波数が比較的高い場合における昇圧電圧ＨＶのレベル変化を示し、（ｂ）は、クロック信号ＯＳＣＫの周波数が比較的低い場合における昇圧電圧ＨＶのレベル変化を示している。
【００６６】
図５から、チャージポンプ回路３１０では、上述したとおり、供給されるクロック信号ＯＳＣＫの周波数が比較的高い場合には、出力される昇圧電圧ＨＶが急激に上昇し、クロック信号ＯＳＣＫの周波数が比較的低い場合には、昇圧電圧ＨＶは緩やかに上昇することがわかる。
【００６７】
一方、図４において、立ち上がり期間検出回路３５０は、外部から供給される電源オン／リセット信号ＯＮ／ＲＳと、レベルセンス回路３２０から出力され、インバータ３５２を介した検出信号ＡＣＴと、に基づいて、電源オン時またはリセット時から昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）になるまでの期間（立ち上がり期間）を検出し、その検出結果を表す検出信号ＰＷＵＰを出力する。この検出信号ＰＷＵＰは、上記立ち上がり期間はハイレベル（アクティブ）となり、それ以外の期間はローレベル（非アクティブ）となる。
【００６８】
また、発振回路３４０も、図８に示した発振回路３００とは基本的な構成が異なっている。すなわち、従来例における図８に示した発振回路３００は、出力するクロック信号ＯＳＣＫの周波数が固定されており、常に一定であるのに対し、本実施例における発振回路３４０は、出力するクロック信号ＯＳＣＫの周波数が可変となっており、立ち上がり期間検出回路３５０からの検出信号ＰＷＵＰに基づいて切り換わるようになっている。
【００６９】
具体的には、検出信号ＰＷＵＰがローレベル（非アクティブ）であれば、発振回路３４０は、予め設定された通常時の周波数Ｈｒのクロック信号ＯＳＣＫを生成して出力する。反対に、検出信号ＰＷＵＰがハイレベル（アクティブ）であれば、上記した通常時の周波数Ｈｒよりも低い一定の周波数Ｈａのクロック信号ＯＳＣＫを生成して出力する。
【００７０】
このような出力するクロック信号ＯＳＣＫの周波数を切り換えることが可能な発振回路は、具体的には、例えば、以下のようにして実現することができる。
【００７１】
すなわち、リングオシレータを用意し、そのリングオシレータから出力される発振信号をクロック信号ＯＳＣＫとして出力すると共に、リングオシレータにおける電流源の電流値を変化させて、リングオシレータの発振周波数を変化させることにより、リングオシレータから出力される発振信号、つまり、クロック信号ＯＳＣＫの周波数を変化させるようにする。
【００７２】
または、リングオシレータと、可変分周器と、を用意し、リングオシレータを一定の周波数で発振させて、そのリングオシレータから出力される発振信号を可変分周器で分周して、クロック信号ＯＳＣＫとして出力すると共に、可変分周器の分周比を変化させることにより、クロック信号ＯＳＣＫの周波数を変化させるようにする。
【００７３】
なお、発振回路３４０は、レベルセンス回路３２０からのイネーブル信号ＥＮＢに応じて、チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力する点は、図８に示した発振回路３００と同じである。すなわち、イネーブル信号ＥＮＢがローレベル（非アクティブ）であれば、発振回路３４０の発振動作は停止され、イネーブル信号ＥＮＢがハイレベル（アクティブ）であれば、発振回路３４０の発振動作が開始される。
【００７４】
本実施例では、このような構成によって、電源オン時やリセット時の立ち上がり期間には、発振回路３４０から出力されるクロック信号ＯＳＣＫの周波数を、通常時の周波数Ｈｒよりも低い一定の周波数Ｈａにして、チャージポンプ回路３１０に供給し、昇圧動作をさせることにより、チャージポンプ回路３１０から出力される昇圧電圧ＨＶを、電源電圧からスタンバイ電圧まで緩やかに上昇させて、後段の制御電圧生成回路２６４の定電圧回路５００における寄生容量の影響を排除するようにしている。
【００７５】
Ｄ−１．電源オン時またはリセット時の動作：
図６は電源オン時またはリセット時以降における主要信号のタイミングを示すタイミングチャートである。図６において、電源オン／リセット信号ＯＮ／ＲＳ、検出信号ＰＷＵＰ、スタンバイ信号ＳＴＢおよびイネーブル信号ＥＮＢ（ＡＣＴ）は、それぞれ、ハイレベルまたはローレベルの切り換えタイミングを示しており、クロック信号ＯＳＣＫは、その周波数変化のタイミングを示しており、昇圧電圧ＨＶおよび基準電圧Ｖｒｆは、それぞれ、そのレベル変化のタイミングを示している。
【００７６】
図６に示すように、半導体記憶装置が電源オンまたはリセットされたことを示す電源オン／リセット信号ＯＮ／ＲＳが、外部から立ち上がり期間検出回路３５０に入力されると、立ち上がり期間検出回路３５０は、その立ち下がりのタイミング（時刻ｔ１）をとらえて、立ち上がり期間を示す検出信号ＰＷＵＰをハイレベル（アクティブ）にする。また、このように、半導体記憶装置が電源オンまたはリセットされた場合、動作モードはスタンバイモードから始まるので、コントロールロジック２４からは、スタンバイモード時であることを示すスタンバイ信号ＳＴＢがハイレベル（アクティブ）となって、レベルセンス回路３２０に入力される。
【００７７】
また、電源オンまたはリセットされたことにより、レベルセンス回路３２０では、コンパレータ３２２の負入力端子（−）に基準電圧Ｖｒｆが供給される。また、コントロールロジック２４から入力されたスタンバイ信号ＳＴＢがハイレベルになったことにより、レベルセンス回路３２０では、第１のトランジスタ３３０がオンとなって、第１の抵抗３２４と、第２の抵抗３２６によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２の正入力端子（＋）に入力される。しかしながら、電源オン時またはリセット時には、初め、昇圧電圧ＨＶは電源電圧であるので、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを超えることはなく、従って、コンパレータ３２２から出力される検出信号ＡＣＴはハイレベルとなる。この結果、発振回路３４０には、イネーブル信号ＥＮＢがハイレベル（アクティブ）となって入力されるため、発振回路３４０は発振動作を開始する。
【００７８】
また、このとき、発振回路３４０には、立ち上がり期間検出回路３５０からの検出信号ＰＷＵＰが、上記したとおりハイレベル（アクティブ）となって入力されるため、発振回路３４０は、通常時の周波数Ｈｒよりも低い一定の周波数Ｈａのクロック信号ＯＳＣＫを生成して、チャージポンプ回路３１０に出力することになる。
【００７９】
チャージポンプ回路３１０は、発振回路３００から供給されたクロック信号ＯＳＣＫに基づいて、電源電圧Ｖｄｄの昇圧動作を行う。このとき、供給されるクロック信号ＯＳＣＫの周波数は通常時の周波数Ｈｒよりも低い周波数Ｈａであるので、チャージポンプ回路３１０は、電源電圧Ｖｄｄをゆっくりと昇圧することになり、チャージポンプ回路３１０から出力される昇圧電圧ＨＶは、０Ｖからスタンバイ電圧である５．０Ｖに向かって、緩やかに上昇する。
【００８０】
その後、昇圧電圧ＨＶが上昇して、スタンバイ電圧（５．０Ｖ）を超えると、そのタイミング（時刻ｔ２）で、コンパレータ３２２では、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを超えるので、コンパレータ３２２から出力される検出信号ＡＣＴはローレベルとなる。この結果、発振回路３４０には、イネーブル信号ＥＮＢがローレベル（非アクティブ）となって入力されるため、発振回路３４０は発振動作を停止する。
【００８１】
発振回路３４０が発振動作を停止すると、発振回路３４０からチャージポンプ回路３１０にはクロック信号ＯＳＣＫが供給されなくなるため、チャージポンプ回路３１０も昇圧動作を停止する。
【００８２】
このように、電源オン時またはリセット時の立ち上がり期間、発振回路３４０からチャージポンプ回路３１０に通常時の周波数Ｈｒよりも低い周波数Ｈａのクロック信号ＯＳＣＫが供給されて、昇圧電圧ＨＶが０Ｖからスタンバイ電圧（５．０Ｖ）に向かって、緩やかに上昇することにより、後段の制御電圧生成回路２６４の定電圧回路５００における寄生容量の影響を排除することができる。
【００８３】
図６では、本実施例と従来例との比較のために、昇圧電圧ＨＶのレベル変化および基準電圧Ｖｒｆのレベル変化について、本実施例の場合を実線で、従来例の場合を一点鎖線で、それぞれ示した。
【００８４】
従来例の場合、発振回路は、通常時の周波数Ｈｒのクロック信号を生成して出力するため、クロック信号ＯＳＣＫの周波数は高いままであり、その故、チャージポンプ回路３１０から出力される昇圧電圧ＨＶは、電源電圧からスタンバイ電圧（５．０Ｖ）に向かって、急激に上昇する。この結果、前述したとおり、その昇圧電圧ＨＶを入力としている制御電圧生成回路２６４の定電圧回路５００において、レギュレータ回路５０２のオペアンプＯＰに存在する寄生容量によって、オペアンプＯＰに用いられる基準電圧Ｖｒｆも上昇してしまう。この基準電圧Ｖｒｆは、レベルセンス回路３２０のコンパレータ３２２と共通に用いられているので、図６に一点鎖線で示すように、この基準電圧Ｖｒｆが上昇すると、昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）に達しても、コンパレータ３２２に入力される検出電圧ＨＶｒｆは基準電圧Ｖｒｆより未だ低いため、発振回路は、発振動作を停止することなく、持続したままとなり、図６に一点鎖線で示すように、昇圧電圧ＨＶはスタンバイ電圧（５．０Ｖ）を超えて、さらに上昇することになる。
【００８５】
これに対し、本実施例の場合は、発振回路３４０は、通常時の周波数Ｈｒよりも低い周波数Ｈａのクロック信号を生成して、チャージポンプ回路３１０に出力するため、チャージポンプ回路３１０から出力される昇圧電圧ＨＶは、図６に示すように、緩やかに上昇する。この結果、制御電圧生成回路２６４の定電圧回路５００において、レギュレータ回路５０２のオペアンプＯＰに寄生容量が存在しても、定電圧回路５００に供給される昇圧電圧ＨＶのレベルの、時間に対する変化率が小さいため、寄生容量の影響を排除することができ、寄生容量によって、オペアンプＯＰとコンパレータ３２２とで共通に用いられる基準電圧Ｖｒｆが上昇することはなく、図６に示すように、基準電圧Ｖｒｆをほぼ一定に保つことができる。従って、昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）に達すると、コンパレータ３２２に入力される検出電圧ＨＶｒｆは、基準電圧Ｖｒｆを超えることができ、発振回路３４０は、確実に発振動作を停止する。従って、昇圧電圧ＨＶは、スタンバイ電圧（５．０Ｖ）を大きく超えることはなく、スタンバイ電圧に収束する。
【００８６】
このようにして、本実施例においては、電源オン時やリセット時などにおいて、寄生容量による影響を排除して、昇圧電圧の上昇に伴う基準電圧の上昇を抑えることができる。
【００８７】
Ｄ−２．通常時の動作：
一方、昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）を超えて、コンパレータ３２２から出力される検出信号ＡＣＴがローレベルとなると、その検出信号ＡＣＴは、インバータ３５２で反転されて、ハイレベルとなって、立ち上がり期間検出回路３５０に入力される。立ち上がり期間検出回路３５０は、この反転信号の立ち下がりのタイミング（時刻ｔ２）をとらえて、検出信号ＰＷＵＰをローレベル（非アクティブ）にする。なと、立ち上がり期間検出回路３５０は、検出信号ＰＷＵＰを一旦ローレベル（非アクティブ）にした後は、再び、外部から電源オン／リセット信号ＯＮ／ＲＳが入力されない限り、検出信号ＰＷＵＰをハイレベル（アクティブ）にすることはない。
【００８８】
また、上記したように、チャージポンプ回路３１０が昇圧動作を停止すると、昇圧電圧ＨＶは徐々に下がり初め、その後、スタンバイ電圧（５．０Ｖ）より下がると、コンパレータ３２２では、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを下回ることになるため、コンパレータ３２２から出力される検出信号ＡＣＴは、ハイレベルとなる。この結果、発振回路３４０には、イネーブル信号ＥＮＢがハイレベル（アクティブ）となって入力されるため、発振回路３４０は再び発振動作を開始する。
【００８９】
発振回路３４０が発振動作を開始すると、発振回路３４０からチャージポンプ回路３１０にはクロック信号ＯＳＣＫが再び供給されるため、チャージポンプ回路３１０も昇圧動作を再開する。
【００９０】
なお、このとき、発振回路３４０には、立ち上がり期間検出回路３５０からの検出信号ＰＷＵＰが、上記したとおりローレベル（非アクティブ）となって入力されているため、発振回路３４０は、今度は、先程よりも高い通常時の周波数Ｈｒのクロック信号ＯＳＣＫを生成して、チャージポンプ回路３１０に出力することになる。
【００９１】
チャージポンプ回路３１０による昇圧動作の再開によって、昇圧回路２６２から出力される昇圧電圧ＨＶは再び上昇し始め、その後、昇圧電圧ＨＶが上昇して、スタンバイ電圧（５．０Ｖ）を超えると、先程と同様に、コンパレータ３２２では、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを超えるので、コンパレータ３２２から出力される検出信号ＡＣＴはローレベルとなり、発振回路３４０には、イネーブル信号ＥＮＢがローレベル（非アクティブ）となって入力されるため、発振回路３４０は再び発振動作を停止する。
【００９２】
以下、このように、発振回路３４０の発振動作およびチャージポンプ回路３１０の昇圧動作の、停止と、開始が繰り返されることにより、チャージポンプ回路３１０から出力される昇圧電圧ＨＶは、スタンバイ電圧（５．０Ｖ）に維持されることになる。
【００９３】
上述した通り、立ち上がり期間検出回路３５０は、検出信号ＰＷＵＰをローレベル（非アクティブ）にした後は、外部から電源オン／リセット信号ＯＮ／ＲＳが入力されない限り、ローレベルの状態を維持することになるので、昇圧電圧ＨＶが電源電圧から上昇してスタンバイ電圧（５．０Ｖ）を一旦超えた後は、発振回路３４０から出力されるクロック信号ＯＳＣＫの周波数は、常に、周波数Ｈａよりも高い通常時の周波数Ｈｒとなる。従って、電源オン時またはリセット時以後の通常時においては、このような比較的高い周波数Ｈｒのクロック信号ＯＳＣＫに基づいて、チャージポンプ回路３１０が駆動されることによって、チャージポンプ回路３１０は、後段の負荷（メモリセルアレイ１２など）に対し、十分な電流容量をもって、発生した電圧を供給することができる。
【００９４】
Ｄ−３．実施例の効果：
以上説明したように、本実施例によれば、電源オン時またはリセット時の立ち上がり期間に、発振回路３４０からチャージポンプ回路３１０に供給されるクロック信号ＯＳＣＫの周波数を、通常時の周波数Ｈｒよりも低い周波数Ｈａとすることにより、チャージポンプ回路３１０から出力される昇圧電圧ＨＶを、０Ｖから緩やかに上昇させているため、寄生容量による影響を排除して、昇圧電圧の上昇に伴う基準電圧の上昇を抑えることができる。
【００９５】
Ｅ．変形例：
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
【００９６】
上記した実施例においては、電源オン時またはリセット時に発振回路３４０からチャージポンプ回路３１０に供給するクロック信号ＯＳＣＫの周波数を、周波数Ｈｒよりも低い、一定の周波数Ｈａとしていたが、本発明はこのような一定の周波数に限定されるものではなく、時間と共に変化する周波数であっても良い。例えば、図７に示すように、クロック信号ＯＳＣＫの周波数を、電源オン時またはリセット時（時刻ｔ１）は０Ｈｚとして、その後、時間経過に比例して徐々に上昇するような周波数としても良い。あるいは、時間と共にステップ状に変化する周波数であっても良い。すなわち、クロック信号ＯＳＣＫの周波数を、通常時の周波数Ｈｒよりも低い周波数とすれば良い。
【００９７】
また、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【００９８】
また、上記実施例では、昇圧電圧ＨＶをスタンバイモード時およびリードモード時には５．０Ｖ（すなわち、スタンバイ電圧を５．０Ｖ）、プログラムモード時およびイレースモード時には８．０Ｖにしていたが、本発明はこのような値に限定されるものではなく、種々の値を採ることができる。
【図面の簡単な説明】
【図１】一般的な不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】ツインメモリセルの構造を模式的に示した断面図である。
【図３】本発明の一実施例としての昇圧回路を含む電圧発生回路２６を示すブロック図である。
【図４】図３における昇圧回路２６２の具体的な構成を示す回路図である。
【図５】チャージポンプ回路３１０におけるクロック信号ＯＳＣＫと昇圧電圧ＨＶとの関係を示すタイミングチャートである。
【図６】電源オン時またはリセット時以降における主要信号のタイミングを示すタイミングチャートである。
【図７】電源オン時またはリセット時に発振回路３４０からチャージポンプ回路３１０に供給するクロック信号ＯＳＣＫの周波数の他の例を示すタイミングチャートである。
【図８】従来における昇圧回路の具体的な構成を示す回路図である。
【図９】一般的な制御電圧生成回路に用いられる定電圧回路を示す回路図である。
【符号の説明】
１０…不揮発性半導体記憶装置
１２…メモリセルアレイ
１４…プリデコーダ
１６…行デコーダ
１８…列デコーダ
２０…列選択回路
２２…Ｉ／Ｏ回路
２４…コントロールロジック
２６…電圧発生回路
１００…ツインメモリセル
１０２…Ｐ型ウェル
１０４…ワードゲート
１０６Ａ，１０６Ｂ…コントロールゲート
１０８Ａ，１０８Ｂ…メモリ素子
１０９…ＯＮＯ膜
１１０…不純物層
２６０…昇圧回路
２６２…昇圧回路
２６４…制御電圧生成回路
３００…発振回路
３１０…チャージポンプ回路
３２０…レベルセンス回路
３２２…コンパレータ
３２４…第１の抵抗
３２６…第２の抵抗
３２８…第３の抵抗
３３０…第１のトランジスタ
３３２…第２のトランジスタ
３３４…オアゲート
３３６…オアゲート
３４０…発振回路
３５０…立ち上がり期間検出回路
３５２…インバータ
５００…定電圧回路
５０２…レギュレータ回路
５０４…入力端子
５０８…出力端子
ＡＣＴ…検出信号
ＡＤ…アドレス信号
ＢＬ…ビット線
ＥＮＢ…イネーブル信号
ＥＲＳ…イレース信号
ＨＶ…昇圧電圧
ＨＶｒｆ…検出電圧
Ｈａ…周波数
Ｈｒ…周波数
ＯＰ…オペアンプ
ＯＳＣＫ…クロック信号
ＰＧＭ…プログラム信号
ＰＷＵＰ…検出信号
Ｑ…トランジスタ
Ｒ…抵抗
ＲＤ…リード信号
ＳＣＧ…サブコントロールゲート線
ＳＴＢ…スタンバイ信号
ＶＲ…可変抵抗
Ｖｄｄ…電源電圧
Ｖｒｆ…基準電圧
ＷＬ…ワード線
ｔ１…時刻
ｔ２…時刻
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の電圧発生回路に係り、特に、電源電圧を動作モードに応じて昇圧させる昇圧回路に関するものである。
【０００２】
【背景技術】
半導体記憶装置においては、一般的に、メモリセルがマトリクス状に配列されて構成されるメモリセルアレイに対して、行方向と列方向のアドレスを指定することで、各メモリセルに対するリード（読み出し）、プログラム（書き込み）、イレース（消去）等を行うようになっている。
【０００３】
各メモリセルに接続された行方向の信号線と列方向の信号線とに印加する電圧を制御することで、特定のメモリセルにアクセスしてリード、プログラム及びイレースのうち所定の動作をすることが可能である。即ち、所定のメモリセルを選択するためには、他のメモリセルに印加する電圧とは異なる電圧を電源電圧から発生させて印加させればよい。
【０００４】
ところで、近年、電気的な消去が可能で不揮発性を有する不揮発性半導体記憶装置として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が開発されている。このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposiumon VLSI Technology Digest of Technical Papers p.122-p.123）に詳述されているように、各メモリセルがそれぞれ２つのメモリ素子を有する。
【０００５】
この文献にも記載されているように、このようなＭＯＮＯＳ型不揮発性半導体記憶装置の各メモリ素子に対して、各メモリセルの数に応じた信号線（制御線）でアクセスするためには、各信号線（制御線）に応じた複数種類の電圧値を制御電圧として与える必要がある。しかも、メモリ素子に対する各動作（リード、プログラム、イレースおよびスタンバイ）モード毎に、その動作モードに応じた種々の制御電圧を与える必要がある。
【０００６】
このような制御電圧は、電圧発生回路によって発生される。一般に、電圧発生回路は、電源電圧を各動作モードに応じて昇圧させる昇圧回路と、昇圧した電圧から、各動作モードに応じて、必要な複数種類の制御電圧を生成する制御電圧生成回路と、を備えている。
【０００７】
このうち、従来における昇圧回路の具体的な構成を図８に示す。この昇圧回路２６０は、発振動作を行って、クロック信号ＯＳＣＫを出力する発振回路３００と、そのクロック信号ＯＳＣＫに基づいて電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを出力するチャージポンプ回路３１０と、その昇圧電圧ＨＶが動作モードに応じた所定の設定電圧になるように、発振回路３００の発振動作を制御するレベルセンス回路３２０と、を備えている。
【０００８】
なお、図８において、コントロールロジックとは、昇圧回路２６０を初めとする種々の回路に対して、制御信号を生成して出力する回路である。
【０００９】
図８に示す昇圧回路２６０は、１つの電源電圧Ｖｄｄを複数種類の電圧に昇圧する。具体的に、この昇圧回路２６０では、例えば、１．８Ｖの電源電圧Ｖｄｄを、プログラム（書き込み）モード時およびイレース（消去）モード時においては、高電圧の８．０Ｖに昇圧して昇圧電圧ＨＶとして出力し、リード（読み出し）モード時およびスタンバイ（待機）モード時においては、低電圧の５．０Ｖに昇圧して出力する。なお、スタンバイモードとは、メモリ素子に対してリード、プログラム、イレースのいずれのアクセスも行わない待機の状態を意味おり、スタンバイモード時における上記５．０Ｖの昇圧電圧を、以下、スタンバイ電圧という場合がある。
【００１０】
このうち、発振回路３００は、レベルセンス回路３２０からのイネーブル信号ＥＮＢに応じて、チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力する。例えば、イネーブル信号ＥＮＢがローレベル（非アクティブ）であれば、発振回路３００の発振動作が停止され、イネーブル信号ＥＮＢがハイレベル（アクティブ）であれば、発振回路３００の発振動作が開始される。
【００１１】
チャージポンプ回路３１０は、発振回路３００から供給されるクロック信号ＯＳＣＫに基づいて、電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを出力する。このチャージポンプ回路３１０としては、リード，プログラム，イレースモード時などのアクティブモード時に、発生した電圧を後段の負荷（メモリセルアレイ１２など）に供給するだけの十分な電流容量を有するものが用いられている。
【００１２】
レベルセンス回路３２０は、コントロールロジック２４から供給されるリード信号ＲＤ、プログラム信号ＰＧＭ、イレース信号ＥＲＳおよびスタンバイ信号ＳＴＢに基づいて、チャージポンプ回路３１０の出力電圧（昇圧電圧）ＨＶが、リードモード時およびスタンバイモード時には５．０Ｖより高いか低いか、プログラムモード時およびイレースモード時には８．０Ｖより高いか低いかを検出し、その検出信号ＡＣＴをイネーブル信号ＥＮＢとしてフィードバックする。
【００１３】
レベルセンス回路３２０は、コンパレータ３２２を有している。コンパレータ３２２の負入力端子（−）には、基準電圧Ｖｒｆが入力されている。一方、コンパレータ３２２の正入力端子（＋）には、昇圧電圧ＨＶを分圧した検出電圧ＨＶｒｆが入力されている。
【００１４】
検出電圧ＨＶｒｆは、第１の抵抗３２４と、第２の抵抗３２６およびこれに直列に接続された第１のトランジスタ３３０とで構成された第１の分圧回路、または、第１の抵抗３２４と、第３の抵抗３２８およびこれに直列に接続された第２のトランジスタ３３２とで構成された第２の分圧回路によって、昇圧電圧ＨＶを分圧した電圧である。
【００１５】
第１のトランジスタ３３０のゲート入力端子には、オアゲート３３４の出力端子に接続されている。オアゲート３３４の入力端子には、リードモード時であることを示すリード信号ＲＤと、スタンバイモード時であることを示すスタンバイ信号ＳＴＢが入力される。第１のトランジスタ３３０は、リード信号ＲＤと、スタンバイ信号ＳＴＢのいずれかがハイレベル（アクティブ）である場合にオンとなるスイッチとして機能する。同様に、第２のトランジスタ３３２のゲート入力端子には、オアゲート３３６の出力端子が接続されている。オアゲート３３６の入力端子には、プログラムモード時であることを示すプログラム信号ＰＧＭと、イレースモード時であることを示すイレース信号ＥＲＳが入力される。第２のトランジスタ３３２は、プログラム信号ＰＧＭと、イレース信号ＥＲＳのいずれかがハイレベル（アクティブ）である場合にオンとなるスイッチとして機能する。
【００１６】
リード信号ＲＤまたはスタンバイ信号ＳＴＢがハイレベル（アクティブ）となって、第１のトランジスタ３３０がオンとなった場合には、第１の抵抗３２４と、第２の抵抗３２６によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２に入力される。また、プログラム信号ＰＧＭまたはイレース信号ＥＲＳがハイレベル（アクティブ）となって、第２のトランジスタ３３２がオンとなった場合には、第１の抵抗３２４と、第３の抵抗３２８によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２に入力される。
【００１７】
ここで、第１ないし第３の抵抗３２４，３２６，３２８の抵抗値をＲ１，Ｒｒ，Ｒｐとし、第１，第２のトランジスタ３３０，３３２のオン抵抗を無視すると、下式の関係が成立する。
【００１８】
ＨＶ［ｌｏｗ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｒ） …（１）
ＨＶ［ｈｉｇｈ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｐ） …（２）
【００１９】
上記（１），（２）式からわかるように、第１ないし第３の抵抗３２４，３２６，３２８の抵抗値Ｒ１，Ｒｒ，Ｒｐを調整することにより、第１のトランジスタ３３０をオンするときの低電圧の昇圧電圧ＨＶ［ｌｏｗ］と、第２のトランジスタ３３２をオンするときの高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］を、独立して設定することができる。この従来例では、前述したとおり、リードモード時、スタンバイモード時には、第１のトランジスタ３３０をオンとして、低電圧の昇圧電圧ＨＶ［ｌｏｗ］が５．０Ｖとなるように設定している。また、プログラムモード時、イレースモード時には、第２のトランジスタ３３２をオンとして、高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］が８．０Ｖとなるように設定している。
【００２０】
従って、例えば、リードモード時またはスタンバイモード時において、昇圧電圧ＨＶが５．０Ｖより高い場合には、コンパレータ３２２に入力される検出電圧ＨＶｒｆは基準電圧Ｖｒｆより高くなるため、レベルセンス回路３２０から出力される検出信号ＡＣＴはローレベルとなり、それがイネーブル信号ＥＮＢとして発振回路３００に入力されると、発振回路３００の発振動作が停止される。
【００２１】
一方、昇圧電圧ＨＶが５．０Ｖよりも低い場合には、コンパレータ３２２に入力される検出電圧ＨＶｒｆは基準電圧Ｖｒｆより低くなるため、レベルセンス回路３２０から出力される検出信号ＡＣＴはハイレベルとなり、それがイネーブル信号ＥＮＢとして発振回路３００に入力されると、発振回路３００の発振動作が開始される。
【００２２】
プログラムモード時またはイレースモード時においても、同様に、昇圧電圧ＨＶが８．０Ｖより高い場合には検出電圧ＨＶｒｆは基準電圧Ｖｒｆより高くなるため、検出信号ＡＣＴ（イネーブル信号ＥＮＢ）はローレベルとなり、発振回路３００の発振動作が停止され、昇圧電圧ＨＶが８．０Ｖより低い場合には検出電圧ＨＶｒｆは基準電圧Ｖｒｆより低くなるため、検出信号ＡＣＴ（イネーブル信号ＥＮＢ）はハイレベルとなり、発振回路３００の発振動作が開始される。
【００２３】
こうして、発振回路３００と、チャージポンプ回路３１０と、レベルセンス回路３２０とで構成されるフィードバック回路は、検出電圧ＨＶｒｆと基準電圧Ｖｒｆとが等しくなるように動作する。
【００２４】
すなわち、昇圧回路２６０は、レベルセンス回路３２０によって検出される昇圧電圧ＨＶの電圧レベルに応じて、発振回路３００の発振動作が制御されて、チャージポンプ回路３１０の動作が制御される。これにより、チャージポンプ回路３１０の出力電圧（昇圧電圧）ＨＶが、リードモード時またはスタンバイモード時に対応する低電圧の昇圧電圧ＨＶ［ｌｏｗ］として５．０Ｖ、プログラムモード時またはイレースモード時に対応する高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］として８．０Ｖとなるように動作する。
【００２５】
一方、電圧発生回路を構成する制御電圧生成回路は、レギュレータ回路とトランジスタによって構成される定電圧回路を備えており、この定電圧回路によって、上記昇圧回路から出力された昇圧電圧に基づいて、所望の定電圧を発生させている。
【００２６】
図９は一般的な制御電圧生成回路に用いられる定電圧回路を示す回路図である。図９に示すように、この定電圧回路５００は、オペアンプＯＰ、抵抗Ｒおよび可変抵抗ＶＲで構成されるレギュレータ回路５０２と、トランジスタＱと、を備えている。
【００２７】
入力端子５０４には昇圧回路２６０からの昇圧電圧ＨＶが入力される。オペアンプＯＰの正入力端子（＋）には、昇圧回路２６０のレベルセンス回路３２０におけるコンパレータ３２２の負入力端子（−）に入力された基準電圧Ｖｒｆと共通の電圧が入力される。オペアンプＯＰの出力端子はｐ型ＭＯＳトランジスタＱのゲートに接続される。また、トランジスタＱのソースは入力端子５０４に接続され、ドレインはオペアンプＯＰの負入力端子（−）に接続される。さらに、トランジスタＱのドレインは、抵抗Ｒおよび可変抵抗ＶＲを介して、基準電位点に接続される。
【００２８】
トランジスタＱは可変抵抗素子として機能すると共に、オペアンプＯＰは２入力の差を０にするように出力を変化させる。これにより、トランジスタＱのドレイン電圧は、基準電圧Ｖｒｆに一致する。出力端子５０８に現れる電圧は、基準電圧Ｖｒｆを抵抗Ｒおよび可変抵抗ＶＲによって抵抗分割したものとなり、可変抵抗ＶＲの抵抗値を適宜設定することによって、出力端子５０８からは、定電圧回路５００の出力として、所望の定電圧を発生させることができる。
【００２９】
【発明が解決しようとする課題】
しかしながら、このような従来の電圧発生回路では、不揮発性半導体記憶装置の電源オン時やリセット時などにおいて、次のような問題があった。
【００３０】
すなわち、不揮発性半導体記憶装置の電源オン時やリセット時は、通常、スタンバイモードであり、昇圧回路２６０から出力される昇圧電圧ＨＶは初め電源電圧付近であるので、これをスタンバイ電圧（５．０Ｖ）まで上げる必要がある。一方、その昇圧電圧ＨＶを入力としている制御電圧生成回路の定電圧回路５００では、レギュレータ回路５０２のオペアンプＯＰ内に、正入力端子（＋）にぶら下がる寄生容量（ＨＶ入力端子５０４とＶｒｆ入力端子５０６の間の寄生容量、図示せず）が存在する。このため、不揮発性半導体記憶装置の電源オン時やリセット時に、昇圧回路２６０において、昇圧電圧ＨＶを電源電圧からスタンバイ電圧に急激に上げると、その急激な上昇に伴い、上記した寄生容量によって、オペアンプＯＰの正入力端子（＋）に入力されている基準電圧Ｖｒｆも、昇圧電圧ＨＶの上昇につられて上昇してしまう場合があった。
【００３１】
オペアンプＯＰの正入力端子（＋）に入力されている基準電圧Ｖｒｆは、前述したとおり、昇圧回路２６０のレベルセンス回路３２０において、コンパレータ３２２の負入力端子（−）に入力される基準電圧Ｖｒｆと共通であるため、昇圧電圧ＨＶの上昇につられて基準電圧Ｖｒｆが上昇すると、例えば、昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）に達しても、コンパレータ３２２に入力される検出電圧ＨＶｒｆは基準電圧Ｖｒｆより未だ低いため、レベルセンス回路３２０から出力される検出信号ＡＣＴはハイレベルのまま、イネーブル信号ＥＮＢとして発振回路３００に入力され、発振回路３００は、発振動作が停止することなく、持続したままとなる。その結果、昇圧電圧ＨＶはスタンバイ電圧を超えても、さらに上昇することになり、電源オン時やリセット時におけるスタンバイモードにおいて、昇圧電圧ＨＶをスタンバイ電圧に設定することが困難であるという問題があった。
【００３２】
従って、本発明の目的は、上記した背景技術の問題点を解決し、電源オン時やリセット時などにおいて、寄生容量による影響を解除して、昇圧電圧の上昇に伴う基準電圧の上昇を抑えることができる不揮発性半導体記憶装置の昇圧回路を提供することにある。
【００３３】
【課題を解決するための手段およびその作用・効果】
上記した目的の少なくとも一部を達成するために、本発明の昇圧回路は、複数の不揮発性メモリ素子によって構成されたメモリセルアレイを備え、動作モードとして、少なくとも前記不揮発性メモリ素子へのアクセスを行わずに待機するスタンバイモードを有する不揮発性半導体記憶装置に用いられ、電源電圧を昇圧して、前記動作モードに応じた昇圧電圧を出力する昇圧回路であって、
前記不揮発性半導体記憶装置の電源オン時またはリセット時から、前記昇圧電圧が前記スタンバイモードに対応した所望の電圧になるまでの立ち上がり期間を検出する立ち上がり期間検出回路と、
発振動作を行って、クロック信号を生成して出力すると共に、前記立ち上がり期間検出回路による検出結果に基づいて、少なくとも前記立ち上がり期間は、前記クロック信号として、予め設定された通常時の周波数よりも低い周波数の信号を生成する発振回路と、
該発振回路から出力された前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
基準電圧に基づいて、前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることを要旨とする。
【００３４】
このように、電源オン時またはリセット時から、昇圧電圧がスタンバイモードに対応した所望の電圧になるまでの立ち上がり期間、発振回路からチャージポンプ回路に供給されるクロック信号の周波数を、通常時の周波数よりも低い周波数とすることにより、その期間は、チャージポンプ回路から出力される昇圧電圧を、電源電圧近傍Ｖから緩やかに上昇させることができる。このため、昇圧回路の後段に配置される制御電圧生成回路の定電圧回路において、レギュレータ回路のオペアンプに寄生容量が存在しても、定電圧回路に供給される昇圧電圧のレベルの、時間に対する変化率が小さいため、寄生容量の影響を排除することができ、昇圧電圧が上昇しても、寄生容量によって、オペアンプとコンパレータとで共通に用いられる基準電圧が上昇することはなく、基準電圧をほぼ一定に保つことができる。
【００３５】
なお、本発明の昇圧回路において、少なくとも前記立ち上がり期間、前記クロック信号の周波数は、一定の周波数であっても良いし、時間と共に変化する周波数であっても良く、少なくとも、通常時の周波数よりも低い周波数であれば良い。
【００３６】
本発明の昇圧回路において、該昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、１つのワードゲートと、２つのコントロールゲートによって制御されるツインメモリセルを構成していても良い。
【００３７】
このような構成によれば、ツインメモリセルによるメモリセルアレイに対して、例えば、リード、プログラムまたはイレーズなどの複数の動作モードによる動作が可能である。
【００３８】
本発明の昇圧回路において、該昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から成り、電荷のトラップサイトとして機能するＯＮＯ膜を備えるようにしても良い。
【００３９】
このような構成によれば、ＭＯＮＯＳ型不揮発性メモリを用いた装置において、電源電圧の昇圧を行うことができる。
【００４０】
なお、本発明は、上記した昇圧回路としての態様に限ることなく、その昇圧回路を備えた電圧発生回路としての態様や、その昇圧回路を備えた不揮発性半導体装置としての態様で実現することも可能である。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．不揮発性半導体記憶装置の構成および動作：
Ｂ．メモリセルの構成および動作：
Ｃ．電圧発生回路の構成および動作：
Ｄ．昇圧回路の構成および動作：
Ｄ−１．電源オン時またはリセット時の動作：
Ｄ−２．通常時の動作：
Ｄ−３．実施例の効果：
Ｅ．変形例：
【００４２】
Ａ．不揮発性半導体記憶装置の構成および動作：
図１は一般的な不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。この不揮発性半導体記憶装置１０は、主として、メモリセルアレイ１２と、プリデコーダ１４と、行デコーダ１６と、列デコーダ１８と、列選択回路２０と、Ｉ／Ｏ回路２２と、コントロールロジック２４と、電圧発生回路２６と、を備えている。なお、この他、アドレスバッファ、入出力バッファ、コントロールバッファ、センスアンプ等の種々の回路も備えているが、説明を簡略化するために、図１では省略されている。
【００４３】
プリデコーダ１４と、行デコーダ１６と、列デコーダ１８とは、メモリセルアレイ１２内の選択対象の不揮発性メモリ素子（選択セル）を特定するアドレス信号をデコードするものである。なお、図１では、２１ビットのアドレス信号ＡＤ［２０−０］がプリデコーダ１４に入力される例を示している。
【００４４】
列選択回路２０は、列デコーダ１８によって特定される選択セルに対応するビット線を選択し、Ｉ／Ｏ回路２２内のセンスアンプ等の回路に接続するものである。Ｉ／Ｏ回路２２は、読み出されたデータの出力または書き込みデータの入力を実行するものである。
【００４５】
コントロールロジック２４は、図示しない各種制御入力に基づいて各種制御信号、例えば、電圧発生回路２６に対する制御信号を生成して出力するものである。
【００４６】
電圧発生回路２６は、コントロールロジック２４に制御されて、メモリセルアレイ１２に与えられる複数種類の制御電圧を発生するものである。
【００４７】
Ｂ．メモリセルの構成および動作：
次に、メモリセルアレイ１２を構成する記憶素子として用いられるツインメモリセルの構成及びその動作について説明する。図２はツインメモリセルの構造を模式的に示した断面図である。
【００４８】
図２に示すように、Ｐ型ウェル１０２上には、複数のツインメモリセル１００（…，１００［ｉ］，１００［ｉ＋１］，…：ｉは１以上の正数）がＢ方向（以下、行方向またはワード線方向という）に配列されて構成されている。ツインメモリセル１００は、列方向（図２の紙面に垂直な方向）（以下、ビット線方向ともいう）にも複数配列されており、メモリセルアレイ１２は、ツインメモリセル１００がマトリクス状に配列されて構成される。
【００４９】
各ツインメモリセル１００は、Ｐ型ウェル１０２上にゲート絶縁膜を介して形成されるワードゲート１０４と、第１のコントロールゲート１０６Ａを有する第１のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａと、第２のコントロールゲート１０６Ｂを有する第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ｂとによって構成される。
【００５０】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、Ｐ型ウェル１０２上に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９を有し、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。第１，第２のメモリ素子１０８Ａ，１０８Ｂの各ＯＮＯ膜１０９上には、それぞれ第１，第２のコントロールゲート１０６Ａ，１０６Ｂが形成されている。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの動作状態は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂによって、それぞれ制御される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００５１】
第１，第２のメモリ素子１０８Ａ，１０８Ｂ相互間には、電気的に絶縁されて、例えばポリシリコンを含む材料によって形成されたワードゲート１０４が形成されている。ワードゲート１０４に印加される電圧によって、各ツインメモリセル１００の第１，第２のメモリ素子１０８Ａ，１０８Ｂが選択されるか否かが決定される。
【００５２】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂに対して１つのワードゲート１０４が共用される。
【００５３】
第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、独立して電荷のトラップサイトとして機能する。電荷のトラップを制御するワードゲート１０４は、図２に示すように、Ｂ方向（行方向）に間隔をおいて配列されて、ポリサイド等で形成される１本のワード線ＷＬに共通接続されている。ワード線ＷＬに所定の制御電圧を供給することで、同一行の各ツインメモリセル１００の第１及び第２のメモリ素子１０８Ａ，１０８Ｂの少なくとも１つを選択可能とすることができる。
【００５４】
各コントロールゲート１０６Ａ，１０６Ｂは、列方向に沿って延び、同一列に配列された複数のツインメモリセル１００にて共用されて、コントロールゲート線として機能する。行方向に隣接するツインメモリセル１００同士の相互に隣接するコントロールゲート１０６Ａ，１０６Ｂは、サブコントロールゲート線ＳＣＧ（…，ＳＣＧ［ｉ］，ＳＣＧ［ｉ＋１］，…）に共通接続されている。サブコントロールゲート線ＳＣＧは、例えばワードゲート１０４、コントロールゲート１０６Ａ，１０６Ｂ及びワード線ＷＬよりも上層の金属層で形成される。各サブコントロールゲート線ＳＣＧに独立して制御電圧を印加することによって、後述するように、各メモリセル１００の２つのメモリ素子１０８Ａ及びメモリ素子１０８Ｂを独立して制御することができる。
【００５５】
行方向に隣接するメモリセル１００同士の相互に隣接するメモリ素子１０８Ａ，１０８Ｂ相互間には、Ｐ型ウェル１０２内において不純物層１１０（…，１１０［ｉ］，１１０［ｉ＋１］，…）が形成されている。これらの不純物層１１０は、例えばＰ型ウェル１０２内に形成されたｎ型不純物層であり、列方向に沿って延び、同一列に配列された複数のツインメモリセル１００にて共用されて、ビット線ＢＬ（…，ＢＬ［ｉ］，ＢＬ［ｉ＋１］，…）として機能する。
【００５６】
ビット線ＢＬに対する制御電圧の印加及び電流検出によって、ワード線ＷＬ及びサブコントロールゲート線ＳＣＧによって選択された各メモリセル１００の一方のメモリ素子に対して、電荷（情報）のリード（読み出し）及びプログラム（書き込み）が可能となる。
【００５７】
Ｃ．電圧発生回路の構成および動作：
このようなメモリセルアレイに与えられる制御電圧としては、リードモード，プログラムモード，イレースモード，スタンバイモードなどの各動作モードに応じて、異なった種々の電圧が必要となるため、電圧発生回路２６は各動作モードにおいて必要な種々の制御電圧を発生する。
【００５８】
図３は本発明の一実施例としての昇圧回路を含む電圧発生回路２６を示すブロック図である。図３に示すように、電圧発生回路２６は、本実施例の昇圧回路２６２と、制御電圧生成回路２６４とを備えている。
【００５９】
このうち、制御電圧生成回路２６４は、昇圧回路２６２から出力される昇圧電圧ＨＶを利用して、コントロールロジック２４からの制御信号に基づき、各動作モードにおいて必要な複数種類の電圧を生成する。制御電圧生成回路２６４は、図９に示したような定電圧回路５００を備えている。
【００６０】
一方、昇圧回路２６２は、コントロールロジック２４からの制御信号などに基づいて、電源電圧Ｖｄｄを、各動作モードに応じて昇圧して、所望の昇圧電圧ＨＶを出力する。具体的には、昇圧回路２６２は、プログラム（書き込み）モード時およびイレース（消去）モード時において、例えば、１．８Ｖの電源電圧Ｖｄｄを高電圧の８．０Ｖに昇圧して出力し、リード（読み出し）モード時およびスタンバイ（待機）モード時においては、低電圧の５．０Ｖに昇圧して出力する。
【００６１】
Ｄ．昇圧回路の構成および動作：
図４は図３における昇圧回路２６２の具体的な構成を示す回路図である。本実施例の昇圧回路２６２は、図４に示すように、発振回路３４０、チャージポンプ回路３１０およびレベルセンス回路３２０の他に、新たに、立ち上がり期間検出回路３５０を備えている。
【００６２】
これらのうち、チャージポンプ回路３１０とレベルセンス回路３２０は、図８に示したチャージポンプ回路３１０およびレベルセンス回路３２０と同じ構成となっている。従って、レベルセンス回路３２０についての説明は省略する。
【００６３】
なお、チャージポンプ回路３１０については、若干、説明を加える。チャージポンプ回路３１０は、前述したとおり、供給されたクロック信号ＯＳＣＫに基づいて電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを出力する。具体的には、供給されるクロック信号ＯＳＣＫに同期して、所定の電圧を順次積み上げていくことにより、電源電圧Ｖｄｄの昇圧を行っている。従って、供給されるクロック信号ＯＳＣＫの周波数が高いほど、急速に昇圧されるため、昇圧電圧ＨＶは急激に上昇し、逆に、クロック信号ＯＳＣＫの周波数が低いほど、ゆっくりと昇圧されるため、昇圧電圧ＨＶは緩やかに上昇することになる。
【００６４】
このようなチャージポンプ回路３１０におけるクロック信号ＯＳＣＫと昇圧電圧ＨＶとの関係を図５に概略的に示す。
【００６５】
図５において、（ａ）は、クロック信号ＯＳＣＫの周波数が比較的高い場合における昇圧電圧ＨＶのレベル変化を示し、（ｂ）は、クロック信号ＯＳＣＫの周波数が比較的低い場合における昇圧電圧ＨＶのレベル変化を示している。
【００６６】
図５から、チャージポンプ回路３１０では、上述したとおり、供給されるクロック信号ＯＳＣＫの周波数が比較的高い場合には、出力される昇圧電圧ＨＶが急激に上昇し、クロック信号ＯＳＣＫの周波数が比較的低い場合には、昇圧電圧ＨＶは緩やかに上昇することがわかる。
【００６７】
一方、図４において、立ち上がり期間検出回路３５０は、外部から供給される電源オン／リセット信号ＯＮ／ＲＳと、レベルセンス回路３２０から出力され、インバータ３５２を介した検出信号ＡＣＴと、に基づいて、電源オン時またはリセット時から昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）になるまでの期間（立ち上がり期間）を検出し、その検出結果を表す検出信号ＰＷＵＰを出力する。この検出信号ＰＷＵＰは、上記立ち上がり期間はハイレベル（アクティブ）となり、それ以外の期間はローレベル（非アクティブ）となる。
【００６８】
また、発振回路３４０も、図８に示した発振回路３００とは基本的な構成が異なっている。すなわち、従来例における図８に示した発振回路３００は、出力するクロック信号ＯＳＣＫの周波数が固定されており、常に一定であるのに対し、本実施例における発振回路３４０は、出力するクロック信号ＯＳＣＫの周波数が可変となっており、立ち上がり期間検出回路３５０からの検出信号ＰＷＵＰに基づいて切り換わるようになっている。
【００６９】
具体的には、検出信号ＰＷＵＰがローレベル（非アクティブ）であれば、発振回路３４０は、予め設定された通常時の周波数Ｈｒのクロック信号ＯＳＣＫを生成して出力する。反対に、検出信号ＰＷＵＰがハイレベル（アクティブ）であれば、上記した通常時の周波数Ｈｒよりも低い一定の周波数Ｈａのクロック信号ＯＳＣＫを生成して出力する。
【００７０】
このような出力するクロック信号ＯＳＣＫの周波数を切り換えることが可能な発振回路は、具体的には、例えば、以下のようにして実現することができる。
【００７１】
すなわち、リングオシレータを用意し、そのリングオシレータから出力される発振信号をクロック信号ＯＳＣＫとして出力すると共に、リングオシレータにおける電流源の電流値を変化させて、リングオシレータの発振周波数を変化させることにより、リングオシレータから出力される発振信号、つまり、クロック信号ＯＳＣＫの周波数を変化させるようにする。
【００７２】
または、リングオシレータと、可変分周器と、を用意し、リングオシレータを一定の周波数で発振させて、そのリングオシレータから出力される発振信号を可変分周器で分周して、クロック信号ＯＳＣＫとして出力すると共に、可変分周器の分周比を変化させることにより、クロック信号ＯＳＣＫの周波数を変化させるようにする。
【００７３】
なお、発振回路３４０は、レベルセンス回路３２０からのイネーブル信号ＥＮＢに応じて、チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力する点は、図８に示した発振回路３００と同じである。すなわち、イネーブル信号ＥＮＢがローレベル（非アクティブ）であれば、発振回路３４０の発振動作は停止され、イネーブル信号ＥＮＢがハイレベル（アクティブ）であれば、発振回路３４０の発振動作が開始される。
【００７４】
本実施例では、このような構成によって、電源オン時やリセット時の立ち上がり期間には、発振回路３４０から出力されるクロック信号ＯＳＣＫの周波数を、通常時の周波数Ｈｒよりも低い一定の周波数Ｈａにして、チャージポンプ回路３１０に供給し、昇圧動作をさせることにより、チャージポンプ回路３１０から出力される昇圧電圧ＨＶを、電源電圧からスタンバイ電圧まで緩やかに上昇させて、後段の制御電圧生成回路２６４の定電圧回路５００における寄生容量の影響を排除するようにしている。
【００７５】
Ｄ−１．電源オン時またはリセット時の動作：
図６は電源オン時またはリセット時以降における主要信号のタイミングを示すタイミングチャートである。図６において、電源オン／リセット信号ＯＮ／ＲＳ、検出信号ＰＷＵＰ、スタンバイ信号ＳＴＢおよびイネーブル信号ＥＮＢ（ＡＣＴ）は、それぞれ、ハイレベルまたはローレベルの切り換えタイミングを示しており、クロック信号ＯＳＣＫは、その周波数変化のタイミングを示しており、昇圧電圧ＨＶおよび基準電圧Ｖｒｆは、それぞれ、そのレベル変化のタイミングを示している。
【００７６】
図６に示すように、半導体記憶装置が電源オンまたはリセットされたことを示す電源オン／リセット信号ＯＮ／ＲＳが、外部から立ち上がり期間検出回路３５０に入力されると、立ち上がり期間検出回路３５０は、その立ち下がりのタイミング（時刻ｔ１）をとらえて、立ち上がり期間を示す検出信号ＰＷＵＰをハイレベル（アクティブ）にする。また、このように、半導体記憶装置が電源オンまたはリセットされた場合、動作モードはスタンバイモードから始まるので、コントロールロジック２４からは、スタンバイモード時であることを示すスタンバイ信号ＳＴＢがハイレベル（アクティブ）となって、レベルセンス回路３２０に入力される。
【００７７】
また、電源オンまたはリセットされたことにより、レベルセンス回路３２０では、コンパレータ３２２の負入力端子（−）に基準電圧Ｖｒｆが供給される。また、コントロールロジック２４から入力されたスタンバイ信号ＳＴＢがハイレベルになったことにより、レベルセンス回路３２０では、第１のトランジスタ３３０がオンとなって、第１の抵抗３２４と、第２の抵抗３２６によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２の正入力端子（＋）に入力される。しかしながら、電源オン時またはリセット時には、初め、昇圧電圧ＨＶは電源電圧であるので、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを超えることはなく、従って、コンパレータ３２２から出力される検出信号ＡＣＴはハイレベルとなる。この結果、発振回路３４０には、イネーブル信号ＥＮＢがハイレベル（アクティブ）となって入力されるため、発振回路３４０は発振動作を開始する。
【００７８】
また、このとき、発振回路３４０には、立ち上がり期間検出回路３５０からの検出信号ＰＷＵＰが、上記したとおりハイレベル（アクティブ）となって入力されるため、発振回路３４０は、通常時の周波数Ｈｒよりも低い一定の周波数Ｈａのクロック信号ＯＳＣＫを生成して、チャージポンプ回路３１０に出力することになる。
【００７９】
チャージポンプ回路３１０は、発振回路３００から供給されたクロック信号ＯＳＣＫに基づいて、電源電圧Ｖｄｄの昇圧動作を行う。このとき、供給されるクロック信号ＯＳＣＫの周波数は通常時の周波数Ｈｒよりも低い周波数Ｈａであるので、チャージポンプ回路３１０は、電源電圧Ｖｄｄをゆっくりと昇圧することになり、チャージポンプ回路３１０から出力される昇圧電圧ＨＶは、０Ｖからスタンバイ電圧である５．０Ｖに向かって、緩やかに上昇する。
【００８０】
その後、昇圧電圧ＨＶが上昇して、スタンバイ電圧（５．０Ｖ）を超えると、そのタイミング（時刻ｔ２）で、コンパレータ３２２では、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを超えるので、コンパレータ３２２から出力される検出信号ＡＣＴはローレベルとなる。この結果、発振回路３４０には、イネーブル信号ＥＮＢがローレベル（非アクティブ）となって入力されるため、発振回路３４０は発振動作を停止する。
【００８１】
発振回路３４０が発振動作を停止すると、発振回路３４０からチャージポンプ回路３１０にはクロック信号ＯＳＣＫが供給されなくなるため、チャージポンプ回路３１０も昇圧動作を停止する。
【００８２】
このように、電源オン時またはリセット時の立ち上がり期間、発振回路３４０からチャージポンプ回路３１０に通常時の周波数Ｈｒよりも低い周波数Ｈａのクロック信号ＯＳＣＫが供給されて、昇圧電圧ＨＶが０Ｖからスタンバイ電圧（５．０Ｖ）に向かって、緩やかに上昇することにより、後段の制御電圧生成回路２６４の定電圧回路５００における寄生容量の影響を排除することができる。
【００８３】
図６では、本実施例と従来例との比較のために、昇圧電圧ＨＶのレベル変化および基準電圧Ｖｒｆのレベル変化について、本実施例の場合を実線で、従来例の場合を一点鎖線で、それぞれ示した。
【００８４】
従来例の場合、発振回路は、通常時の周波数Ｈｒのクロック信号を生成して出力するため、クロック信号ＯＳＣＫの周波数は高いままであり、その故、チャージポンプ回路３１０から出力される昇圧電圧ＨＶは、電源電圧からスタンバイ電圧（５．０Ｖ）に向かって、急激に上昇する。この結果、前述したとおり、その昇圧電圧ＨＶを入力としている制御電圧生成回路２６４の定電圧回路５００において、レギュレータ回路５０２のオペアンプＯＰに存在する寄生容量によって、オペアンプＯＰに用いられる基準電圧Ｖｒｆも上昇してしまう。この基準電圧Ｖｒｆは、レベルセンス回路３２０のコンパレータ３２２と共通に用いられているので、図６に一点鎖線で示すように、この基準電圧Ｖｒｆが上昇すると、昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）に達しても、コンパレータ３２２に入力される検出電圧ＨＶｒｆは基準電圧Ｖｒｆより未だ低いため、発振回路は、発振動作を停止することなく、持続したままとなり、図６に一点鎖線で示すように、昇圧電圧ＨＶはスタンバイ電圧（５．０Ｖ）を超えて、さらに上昇することになる。
【００８５】
これに対し、本実施例の場合は、発振回路３４０は、通常時の周波数Ｈｒよりも低い周波数Ｈａのクロック信号を生成して、チャージポンプ回路３１０に出力するため、チャージポンプ回路３１０から出力される昇圧電圧ＨＶは、図６に示すように、緩やかに上昇する。この結果、制御電圧生成回路２６４の定電圧回路５００において、レギュレータ回路５０２のオペアンプＯＰに寄生容量が存在しても、定電圧回路５００に供給される昇圧電圧ＨＶのレベルの、時間に対する変化率が小さいため、寄生容量の影響を排除することができ、寄生容量によって、オペアンプＯＰとコンパレータ３２２とで共通に用いられる基準電圧Ｖｒｆが上昇することはなく、図６に示すように、基準電圧Ｖｒｆをほぼ一定に保つことができる。従って、昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）に達すると、コンパレータ３２２に入力される検出電圧ＨＶｒｆは、基準電圧Ｖｒｆを超えることができ、発振回路３４０は、確実に発振動作を停止する。従って、昇圧電圧ＨＶは、スタンバイ電圧（５．０Ｖ）を大きく超えることはなく、スタンバイ電圧に収束する。
【００８６】
このようにして、本実施例においては、電源オン時やリセット時などにおいて、寄生容量による影響を排除して、昇圧電圧の上昇に伴う基準電圧の上昇を抑えることができる。
【００８７】
Ｄ−２．通常時の動作：
一方、昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）を超えて、コンパレータ３２２から出力される検出信号ＡＣＴがローレベルとなると、その検出信号ＡＣＴは、インバータ３５２で反転されて、ハイレベルとなって、立ち上がり期間検出回路３５０に入力される。立ち上がり期間検出回路３５０は、この反転信号の立ち下がりのタイミング（時刻ｔ２）をとらえて、検出信号ＰＷＵＰをローレベル（非アクティブ）にする。なと、立ち上がり期間検出回路３５０は、検出信号ＰＷＵＰを一旦ローレベル（非アクティブ）にした後は、再び、外部から電源オン／リセット信号ＯＮ／ＲＳが入力されない限り、検出信号ＰＷＵＰをハイレベル（アクティブ）にすることはない。
【００８８】
また、上記したように、チャージポンプ回路３１０が昇圧動作を停止すると、昇圧電圧ＨＶは徐々に下がり初め、その後、スタンバイ電圧（５．０Ｖ）より下がると、コンパレータ３２２では、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを下回ることになるため、コンパレータ３２２から出力される検出信号ＡＣＴは、ハイレベルとなる。この結果、発振回路３４０には、イネーブル信号ＥＮＢがハイレベル（アクティブ）となって入力されるため、発振回路３４０は再び発振動作を開始する。
【００８９】
発振回路３４０が発振動作を開始すると、発振回路３４０からチャージポンプ回路３１０にはクロック信号ＯＳＣＫが再び供給されるため、チャージポンプ回路３１０も昇圧動作を再開する。
【００９０】
なお、このとき、発振回路３４０には、立ち上がり期間検出回路３５０からの検出信号ＰＷＵＰが、上記したとおりローレベル（非アクティブ）となって入力されているため、発振回路３４０は、今度は、先程よりも高い通常時の周波数Ｈｒのクロック信号ＯＳＣＫを生成して、チャージポンプ回路３１０に出力することになる。
【００９１】
チャージポンプ回路３１０による昇圧動作の再開によって、昇圧回路２６２から出力される昇圧電圧ＨＶは再び上昇し始め、その後、昇圧電圧ＨＶが上昇して、スタンバイ電圧（５．０Ｖ）を超えると、先程と同様に、コンパレータ３２２では、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを超えるので、コンパレータ３２２から出力される検出信号ＡＣＴはローレベルとなり、発振回路３４０には、イネーブル信号ＥＮＢがローレベル（非アクティブ）となって入力されるため、発振回路３４０は再び発振動作を停止する。
【００９２】
以下、このように、発振回路３４０の発振動作およびチャージポンプ回路３１０の昇圧動作の、停止と、開始が繰り返されることにより、チャージポンプ回路３１０から出力される昇圧電圧ＨＶは、スタンバイ電圧（５．０Ｖ）に維持されることになる。
【００９３】
上述した通り、立ち上がり期間検出回路３５０は、検出信号ＰＷＵＰをローレベル（非アクティブ）にした後は、外部から電源オン／リセット信号ＯＮ／ＲＳが入力されない限り、ローレベルの状態を維持することになるので、昇圧電圧ＨＶが電源電圧から上昇してスタンバイ電圧（５．０Ｖ）を一旦超えた後は、発振回路３４０から出力されるクロック信号ＯＳＣＫの周波数は、常に、周波数Ｈａよりも高い通常時の周波数Ｈｒとなる。従って、電源オン時またはリセット時以後の通常時においては、このような比較的高い周波数Ｈｒのクロック信号ＯＳＣＫに基づいて、チャージポンプ回路３１０が駆動されることによって、チャージポンプ回路３１０は、後段の負荷（メモリセルアレイ１２など）に対し、十分な電流容量をもって、発生した電圧を供給することができる。
【００９４】
Ｄ−３．実施例の効果：
以上説明したように、本実施例によれば、電源オン時またはリセット時の立ち上がり期間に、発振回路３４０からチャージポンプ回路３１０に供給されるクロック信号ＯＳＣＫの周波数を、通常時の周波数Ｈｒよりも低い周波数Ｈａとすることにより、チャージポンプ回路３１０から出力される昇圧電圧ＨＶを、０Ｖから緩やかに上昇させているため、寄生容量による影響を排除して、昇圧電圧の上昇に伴う基準電圧の上昇を抑えることができる。
【００９５】
Ｅ．変形例：
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
【００９６】
上記した実施例においては、電源オン時またはリセット時に発振回路３４０からチャージポンプ回路３１０に供給するクロック信号ＯＳＣＫの周波数を、周波数Ｈｒよりも低い、一定の周波数Ｈａとしていたが、本発明はこのような一定の周波数に限定されるものではなく、時間と共に変化する周波数であっても良い。例えば、図７に示すように、クロック信号ＯＳＣＫの周波数を、電源オン時またはリセット時（時刻ｔ１）は０Ｈｚとして、その後、時間経過に比例して徐々に上昇するような周波数としても良い。あるいは、時間と共にステップ状に変化する周波数であっても良い。すなわち、クロック信号ＯＳＣＫの周波数を、通常時の周波数Ｈｒよりも低い周波数とすれば良い。
【００９７】
また、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【００９８】
また、上記実施例では、昇圧電圧ＨＶをスタンバイモード時およびリードモード時には５．０Ｖ（すなわち、スタンバイ電圧を５．０Ｖ）、プログラムモード時およびイレースモード時には８．０Ｖにしていたが、本発明はこのような値に限定されるものではなく、種々の値を採ることができる。
【図面の簡単な説明】
【図１】一般的な不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】ツインメモリセルの構造を模式的に示した断面図である。
【図３】本発明の一実施例としての昇圧回路を含む電圧発生回路２６を示すブロック図である。
【図４】図３における昇圧回路２６２の具体的な構成を示す回路図である。
【図５】チャージポンプ回路３１０におけるクロック信号ＯＳＣＫと昇圧電圧ＨＶとの関係を示すタイミングチャートである。
【図６】電源オン時またはリセット時以降における主要信号のタイミングを示すタイミングチャートである。
【図７】電源オン時またはリセット時に発振回路３４０からチャージポンプ回路３１０に供給するクロック信号ＯＳＣＫの周波数の他の例を示すタイミングチャートである。
【図８】従来における昇圧回路の具体的な構成を示す回路図である。
【図９】一般的な制御電圧生成回路に用いられる定電圧回路を示す回路図である。
【符号の説明】
１０…不揮発性半導体記憶装置
１２…メモリセルアレイ
１４…プリデコーダ
１６…行デコーダ
１８…列デコーダ
２０…列選択回路
２２…Ｉ／Ｏ回路
２４…コントロールロジック
２６…電圧発生回路
１００…ツインメモリセル
１０２…Ｐ型ウェル
１０４…ワードゲート
１０６Ａ，１０６Ｂ…コントロールゲート
１０８Ａ，１０８Ｂ…メモリ素子
１０９…ＯＮＯ膜
１１０…不純物層
２６０…昇圧回路
２６２…昇圧回路
２６４…制御電圧生成回路
３００…発振回路
３１０…チャージポンプ回路
３２０…レベルセンス回路
３２２…コンパレータ
３２４…第１の抵抗
３２６…第２の抵抗
３２８…第３の抵抗
３３０…第１のトランジスタ
３３２…第２のトランジスタ
３３４…オアゲート
３３６…オアゲート
３４０…発振回路
３５０…立ち上がり期間検出回路
３５２…インバータ
５００…定電圧回路
５０２…レギュレータ回路
５０４…入力端子
５０８…出力端子
ＡＣＴ…検出信号
ＡＤ…アドレス信号
ＢＬ…ビット線
ＥＮＢ…イネーブル信号
ＥＲＳ…イレース信号
ＨＶ…昇圧電圧
ＨＶｒｆ…検出電圧
Ｈａ…周波数
Ｈｒ…周波数
ＯＰ…オペアンプ
ＯＳＣＫ…クロック信号
ＰＧＭ…プログラム信号
ＰＷＵＰ…検出信号
Ｑ…トランジスタ
Ｒ…抵抗
ＲＤ…リード信号
ＳＣＧ…サブコントロールゲート線
ＳＴＢ…スタンバイ信号
ＶＲ…可変抵抗
Ｖｄｄ…電源電圧
Ｖｒｆ…基準電圧
ＷＬ…ワード線
ｔ１…時刻
ｔ２…時刻
Claims (7)
- 複数の不揮発性メモリ素子によって構成されたメモリセルアレイを備え、動作モードとして、少なくとも前記不揮発性メモリ素子へのアクセスを行わずに待機するスタンバイモードを有する不揮発性半導体記憶装置に用いられ、電源電圧を昇圧して、前記動作モードに応じた昇圧電圧を出力する昇圧回路であって、
前記不揮発性半導体記憶装置の電源オン時またはリセット時から、前記昇圧電圧が前記スタンバイモードに対応した所望の電圧になるまでの立ち上がり期間を検出する立ち上がり期間検出回路と、
発振動作を行って、クロック信号を生成して出力すると共に、前記立ち上がり期間検出回路による検出結果に基づいて、少なくとも前記立ち上がり期間は、前記クロック信号として、予め設定された通常時の周波数よりも低い周波数の信号を生成する発振回路と、
該発振回路から出力された前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
基準電圧に基づいて、前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備える昇圧回路。 - 請求項１に記載の昇圧回路において、
前記発振回路は、少なくとも前記立ち上がり期間、前記クロック信号として、一定の周波数の信号を生成することを特徴とする昇圧回路。 - 請求項１に記載の昇圧回路において、
前記発振回路は、少なくとも前記立ち上がり期間、前記クロック信号として、時間と共に周波数が変化する信号を生成することを特徴する昇圧回路。 - 請求項１ないし請求項３のうちの任意の１つに記載の昇圧回路において、
前記昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、１つのワードゲートと、２つのコントロールゲートによって制御されるツインメモリセルを構成していることを特徴とする昇圧回路。 - 請求項１ないし請求項３のうちの任意の１つに記載の昇圧回路において、
前記昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から成り、電荷のトラップサイトとして機能するＯＮＯ膜を備えることを特徴とする昇圧回路。 - 前記不揮発性半導体装置に用いられる電圧発生回路であって、
請求項１ないし請求項３のうちの任意の１つに記載の昇圧回路と、
該昇圧回路からの前記昇圧電圧から、前記不揮発性メモリ素子に対し前記動作モードに応じた動作を実行させるための制御電圧を生成する制御電圧生成回路と、
を備える電圧発生回路。 - 請求項１ないし請求項３のうちの任意の１つに記載の昇圧回路を備えた不揮発性半導体記憶装置。
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