JP2004103153A - 不揮発性半導体記憶装置の電圧発生回路 - Google Patents
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Abstract
【課題】1回のイレース/プログラムアクセス時間を短くする。
【解決手段】複数の不揮発性メモリ素子によって構成されたメモリセルアレイを有する不揮発性半導体記憶装置に用いられる電圧発生回路は、電源電圧を昇圧して、プログラムモードまたはイレースモードに応じた第1の昇圧電圧を出力する第1の昇圧部と、ベリファイモードに応じた第1の昇圧電圧と異なる第2の昇圧電圧を出力する第2の昇圧部と、を少なくとも有する昇圧回路を備える。また、不揮発性メモリ素子の動作を制御するための制御電圧として、少なくとも、プログラムモードにおいて、第1の昇圧電圧に基づいてプログラムモードに対応する電圧を生成し、イレースモードにおいて、第1の昇圧電圧に基づいてイレースモードに対応する電圧を生成し、ベリファイモードにおいて、第2の昇圧電圧に基づいてベリファイモードに対応する電圧を生成する制御電圧生成回路を備える。
【選択図】 図2
【解決手段】複数の不揮発性メモリ素子によって構成されたメモリセルアレイを有する不揮発性半導体記憶装置に用いられる電圧発生回路は、電源電圧を昇圧して、プログラムモードまたはイレースモードに応じた第1の昇圧電圧を出力する第1の昇圧部と、ベリファイモードに応じた第1の昇圧電圧と異なる第2の昇圧電圧を出力する第2の昇圧部と、を少なくとも有する昇圧回路を備える。また、不揮発性メモリ素子の動作を制御するための制御電圧として、少なくとも、プログラムモードにおいて、第1の昇圧電圧に基づいてプログラムモードに対応する電圧を生成し、イレースモードにおいて、第1の昇圧電圧に基づいてイレースモードに対応する電圧を生成し、ベリファイモードにおいて、第2の昇圧電圧に基づいてベリファイモードに対応する電圧を生成する制御電圧生成回路を備える。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に用いられる電圧発生回路に関し、特に、電源電圧を昇圧して動作モードに応じた昇圧電圧を出力する昇圧回路を有する電圧発生回路に関するものである。
【0002】
【背景技術】
半導体記憶装置においては、一般的に、メモリセルがマトリクス状に配列されて構成されるメモリセルアレイに対して、行方向と列方向のアドレスを指定することで、各メモリセルに対するリード(読み出し)、プログラム(書き込み)、イレース(消去)等を行うようになっている。
【0003】
各メモリセルに接続された行方向の信号線と列方向の信号線とに印加する電圧を制御することで、特定のメモリセルにアクセスしてリード、プログラム及びイレースのうち所定の動作をすることが可能である。即ち、所定のメモリセルを選択するためには、他のメモリセルに印加する電圧とは異なる電圧を電源電圧から発生させて印加させればよい。
【0004】
ところで、近年、電気的な消去が可能で不揮発性を有する不揮発性半導体記憶装置として、MONOS(Metal−Oxide−Nitride−Oxide−Semiconductorまたは−substrate)型が開発されている。このMONOS型不揮発性半導体記憶装置は、文献(Y.Hayashi,et al,2000 Symposiumon VLSI Technology Digest of Technical Papers p.122−p.123)に詳述されているように、各メモリセルがそれぞれ2つのメモリ素子を有する。
【0005】
この文献にも記載されているように、このようなMONOS型不揮発性半導体記憶装置の各メモリ素子に対して、各メモリセルの数に応じた信号線(制御線)でアクセスするためには、各信号線(制御線)に応じた複数種類の電圧値を制御電圧として与える必要がある。しかも、メモリ素子に対する各動作(リード、プログラム、イレースおよびスタンバイ等)モード毎に、その動作モードに応じた種々の制御電圧を与える必要がある。
【0006】
このような制御電圧は、電圧発生回路によって発生される。一般に、電圧発生回路は、電源電圧を各動作モードに応じた電圧に昇圧させる昇圧回路と、昇圧した電圧から、各動作モードに応じて、必要な複数種類の制御電圧を生成する制御電圧生成回路と、を備えている。このうち、昇圧回路では、プログラム(書き込み)モード時およびイレース(消去)モード時において、例えば、1.8Vの電源電圧を高電圧の8.0Vに昇圧して出力し、リード(読み出し)モード時およびスタンバイ(待機)モード時においては、低電圧の5.0Vに昇圧して出力する。
【0007】
【発明が解決しようとする課題】
ところで、不揮発性メモリ素子に対するプログラムやイレースの時間が長すぎると、その不揮発性メモリ素子はオーバプログラム状態やオーバイレース状態となり、誤動作の原因となる。
【0008】
このオーバプログラム状態やオーバイレース状態の発生を防止するために、1つの不揮発性メモリ素子へのプログラムやイレースに必要とされる時間を複数の短い時間に分けて、複数回のプログラムやイレースを行うことが考えられる。このとき、1回のプログラムやイレースごとに、プログラムやイレースが行われたメモリ素子からのリードを実行して、プログラムやイレースの状態の確認が実行される。この確認のために実行されるリード動作は、「ベリファイ」と呼ばれている。そして、メモリ素子のプログラムやイレースが完了するまで、1対のプログラムおよびベリファイ動作(以下、「プログラムアクセス」と呼ぶ)や、1対のイレースおよびベリファイ動作(以下、「イレースアクセス」とも呼ぶ)が複数回繰り返される。なお、プログラムアクセスやイレースアクセスをまとめて「イレース/プログラムアクセス」と呼ぶ。
【0009】
ここで、オーバプログラムやオーバイレースを防止して、より効果的にプログラムアクセスやイレースアクセスを実行するためには、イレース/プログラムアクセス時間を極力短くして、従来と同等のイレース/プログラムアクセス時間内で、極力多くの回数のイレース/プログラムアクセスを実行可能とすることが好ましい。
【0010】
しかし、上記した昇圧回路を用いた電圧発生回路では、次のような問題がある。
【0011】
図8は、従来の電圧発生回路に含まれる昇圧回路の問題点を示す説明図である。図に示すように、上記した昇圧回路では、リードモード時に対応する5.0Vの低電圧出力と、プログラムモード時およびイレースモード時に対応する8.0Vの高電圧出力とが、動作モードに応じて切り替えられる。この昇圧回路には、チャージポンプが利用される。このチャージポンプは、基本的に、クロック信号に基づいて電源電圧の蓄積を繰り返し実行することにより利用可能な昇圧電圧を出力する回路であり、切り替えの応答性が悪くなるのが一般的である。また、昇圧回路の出力には、電圧蓄積用のキャパシタや寄生キャパシタが存在しており、昇圧回路によって生成される電圧を、動作モードに応じて切り替える場合、これらのキャパシタに対する電荷の充放電に起因して、切り替えの応答性が悪くなるのが一般的である。従って、上記した昇圧回路は、動作モードに応じた電圧の出力が可能となるまでに長時間を要するのが一般的である。例えば、図に示すように、昇圧回路の出力の切り替え時間は、一般に約1μs程度となる。
【0012】
このため、1回目のプログラムあるいはイレースを実行後、ベリファイが実行可能となるまでの時間は長時間を要し、また、ベリファイの実行後、2回目のプログラムあるいはイレースが実行可能となるまでの時間も長時間を要することとなる。従って、1回目のプログラムアクセスあるいはイレースアクセスが実行されて2回目のプログラムアクセスあるいはイレースアクセスが実行可能な状態となるまでの時間が長くなってしまう。
【0013】
図に示したように、例えば、1回のプログラムあるいはイレースの時間が約1μs、ベリファイの時間が約300nsであるとする。また、昇圧回路の出力の切り替え時間が約1μsであるとする。この場合、イレース/プログラムアクセス時間は、約3.3μsとなる。ここで、一般的な不揮発性半導体記憶装置のイレース/プログラムアクセス時間が約10μsであるので、これに等しい時間内で、実行可能なイレース/プログラムアクセスは、最高約3回しかできないことになる。
【0014】
本発明の目的は、上記した従来技術の問題点を解決することにより、1回のイレース/プログラムアクセス時間を短くして、従来のイレース/プログラムアクセス時間内に、実行可能なイレース/プログラムアクセスの回数をより多くすることが可能な不揮発性半導体記憶装置の電圧発生回路を提供することにある。
【0015】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の電圧発生回路は、複数の不揮発性メモリ素子によって構成されたメモリセルアレイを有する不揮発性半導体記憶装置に用いられる電圧発生回路であって、
前記不揮発性半導体記憶装置は、動作モードとして、前記不揮発性メモリ素子に対して書き込みを行うプログラムモードと、消去を行うイレースモードと、前記書き込みまたは消去の状態を確認するために読み出しを行うベリファイモードと、前記不揮発性メモリ素子からの読み出しを行うリードモードと、を有しており、
電源電圧を昇圧して、前記プログラムモードまたはイレースモードに応じた第1の昇圧電圧を出力する第1の昇圧部と、前記ベリファイモードに応じた前記第1の昇圧電圧と異なる第2の昇圧電圧を出力する第2の昇圧部と、を少なくとも有する昇圧回路と、
前記不揮発性メモリ素子の動作を制御するための制御電圧として、少なくとも、前記プログラムモードにおいて、前記第1の昇圧電圧に基づいて前記プログラムモードに対応する電圧を生成し、前記イレースモードにおいて、前記第1の昇圧電圧に基づいて前記イレースモードに対応する電圧を生成し、前記ベリファイモードにおいて、前記第2の昇圧電圧に基づいて前記ベリファイモードに対応する電圧を生成する制御電圧生成回路と、
を備えることを特徴とする。
【0016】
上記電圧発生回路の制御電圧生成回路では、プログラムモードまたはイレースモードにおいて、第1の昇圧部から出力される第1の昇圧電圧に基づいてプログラムモードまたはイレースモードに対応する電圧を制御電圧として生成する。また、ベリファイモードにおいて、第2の昇圧部から出力される第2の昇圧電圧に基づいてベリファイモードに対応する電圧を制御電圧として生成する。すなわち、プログラムモードまたはイレースモードにおいては第1の昇圧部から、ベリファイモードにおいては第2の昇圧部からと、それぞれのモードにおいて、それぞれ異なった昇圧部から出力される昇圧電圧に基づいて制御電圧を生成している。このため、あらかじめ、第1の昇圧部が第1の昇圧電圧を出力可能な状態とし、第2の昇圧部が第2の昇圧電圧を出可能な状態としておくことができる。
【0017】
これにより、上記課題において説明したような、プログラムモードまたはイレースモードに対応した昇圧電圧と、ベリファイモードに対応した昇圧電圧とが切り替えられて出力可能な状態となるまでに長時間を要するという問題を解決することができるので、1回のイレース/プログラムアクセス時間を短くして、従来のイレース/プログラムアクセス時間内に、実行可能なイレース/プログラムアクセスの回数をより多くすることが可能となる。
【0018】
本発明の電圧発生回路において、前記昇圧回路は、さらに、電源電圧を昇圧して、前記リードモードに応じた第3の昇圧電圧を出力する第3の昇圧部を備えており、
前記制御電圧生成回路は、前記リードモードにおいて、前記第3の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成するようにしてもよい。
【0019】
このような構成によれば、第3の昇圧部がリードモードに対応した昇圧電圧をあらかじめ出力可能な状態としておくことができる。これにより、リードモードが開始された際に、あらかじめ出力可能状態となっているリードモードに対応した昇圧電圧に基づいてリードモードに対応する電圧を制御電圧として短時間で生成することが可能となる。
【0020】
本発明の電圧発生回路において、前記制御電圧生成回路は、前記リードモードにおいて、前記第2の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成するようにしてもよい。
【0021】
あるいは、本発明の電圧発生回路において、前記第1の昇圧部は、前記プログラムモードまたはイレースモードにおいて前記第1の昇圧電圧を出力し、前記リードモードにおいて前記第3の昇圧電圧を出力し、
前記制御電圧生成回路は、前記リードモードにおいて、前記第3の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成するようにしてもよい。
【0022】
これらのような構成によれば、昇圧部の削減を図ることが可能であるので、装置の小型化、低消費電力化が可能となる。
【0023】
なお、前記第1ないし第3の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
前記発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることにより構成することができる。
【0024】
上記のような構成によれば、第1ないし第3の昇圧部を、それぞれ容易に構成することができる。
【0025】
本発明の電圧発生回路において、前記電圧発生回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、1つのワードゲートと、2つのコントロールゲートによって制御されるツインメモリセルを構成していてもよい。
【0026】
このような構成によれば、ツインメモリセルによるメモリセルアレイに対して、例えば、プログラム、イレース、ベリファイまたはリードなどの複数の動作モードによる動作が可能である。
【0027】
本発明の電圧発生回路において、前記電圧発生回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜(O)、窒化膜(N)及び酸化膜(O)から成り、電荷のトラップサイトとして機能するONO膜を備えるようにしてもよい。
【0028】
このような構成によれば、MONOS型不揮発性メモリを用いた装置において、制御電圧の生成を行うことができる。
【0029】
なお、本発明は、上記した電圧発生回路としての態様に限ることなく、その電圧発生回路を備えた不揮発性半導体記憶装置としての態様で実現することも可能である。
【0030】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
A.メモリセルの構成および動作:
B.不揮発性半導体記憶装置の構成および動作:
C.電圧発生回路の構成および動作:
C1.昇圧回路の構成および動作:
C2.制御電圧生成回路の構成および動作:
C3.実施例の効果:
D.変形例:
【0031】
A.メモリセルの構成および動作:
まず、不揮発性半導体記憶装置のメモリセルアレイの記憶素子として用いられるツインメモリセルの構成及びその動作について説明する。図1はツインメモリセルの構造を模式的に示した断面図である。
【0032】
図1に示すように、P型ウェル102上には、複数のツインメモリセル100(…,100[i],100[i+1],…:iは1以上の正数)がB方向(以下、行方向またはワード線方向という)に配列されて構成されている。ツインメモリセル100は、列方向(図1の紙面に垂直な方向)(以下、ビット線方向ともいう)にも複数配列されており、メモリセルアレイ22は、ツインメモリセル100がマトリクス状に配列されて構成される。
【0033】
各ツインメモリセル100は、P型ウェル102上にゲート絶縁膜を介して形成されるワードゲート104と、第1のコントロールゲート106Aを有する第1のメモリ素子(MONOSメモリ素子)108Aと、第2のコントロールゲート106Bを有する第2のメモリ素子(MONOSメモリ素子)108Bとによって構成される。
【0034】
第1,第2のメモリ素子108A,108Bの各々は、P型ウェル102上に、酸化膜(O)、窒化膜(N)及び酸化膜(O)を積層したONO膜109を有し、ONO膜109にて電荷をトラップすることが可能である。第1,第2のメモリ素子108A,108Bの各ONO膜109上には、それぞれ第1,第2のコントロールゲート106A,106Bが形成されている。第1,第2のMONOSメモリ素子108A,108Bの動作状態は、MONOSのM(金属)に相当するポリシリコンにて形成される第1,第2のコントロールゲート106A,106Bによって、それぞれ制御される。なお、第1,第2のコントロールゲート106A,106Bは、シリサイドなどの導電材で構成することもできる。
【0035】
第1,第2のメモリ素子108A,108B相互間には、電気的に絶縁されて、例えばポリシリコンを含む材料によって形成されたワードゲート104が形成されている。ワードゲート104に印加される電圧によって、各ツインメモリセル100の第1,第2のメモリ素子108A,108Bが選択されるか否かが決定される。
【0036】
このように、1つのツインメモリセル100は、スプリットゲート(第1,第2のコントロールゲート106A,106B)を備えた第1,第2のMONOSメモリ素子108A,108Bを有し、第1,第2のMONOSメモリ素子108A,108Bに対して1つのワードゲート104が共用される。
【0037】
第1,第2のMONOSメモリ素子108A,108Bは、独立して電荷のトラップサイトとして機能する。電荷のトラップを制御するワードゲート104は、図1に示すように、B方向(行方向)に間隔をおいて配列されて、ポリサイド等で形成される1本のワード線WLに共通接続されている。ワード線WLに所定の制御電圧を供給することで、同一行の各ツインメモリセル100の第1及び第2のメモリ素子108A,108Bの少なくとも1つを選択可能とすることができる。
【0038】
各コントロールゲート106A,106Bは、列方向に沿って延び、同一列に配列された複数のツインメモリセル100にて共用されて、コントロールゲート線として機能する。行方向に隣接するツインメモリセル100同士の相互に隣接するコントロールゲート106A,106Bは、サブコントロールゲート線SCG(…,SCG[i],SCG[i+1],…)に共通接続されている。サブコントロールゲート線SCGは、例えばワードゲート104、コントロールゲート106A,106B及びワード線WLよりも上層の金属層で形成される。各サブコントロールゲート線SCGに独立して制御電圧を印加することによって、後述するように、各メモリセル100の2つのメモリ素子108A及びメモリ素子108Bを独立して制御することができる。
【0039】
行方向に隣接するメモリセル100同士の相互に隣接するメモリ素子108A,108B相互間には、P型ウェル102内において不純物層110(…,110[i],110[i+1],…)が形成されている。これらの不純物層110は、例えばP型ウェル102内に形成されたn型不純物層であり、列方向に沿って延び、同一列に配列された複数のツインメモリセル100にて共用されて、サブビット線SBL(…,SBL[i],SBL[i+1],…)として機能する。
【0040】
サブビット線SBLに対する制御電圧の印加及び電流検出によって、ワード線WL及びサブコントロールゲート線SCGによって選択された各メモリセル100の一方のメモリ素子に対して、電荷(情報)のリード(読み出し)およびプログラム(書き込み)が可能となる。
【0041】
B.不揮発性半導体記憶装置の構成および動作:
図2は、図1のツインメモリセルを用いて構成される不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。この不揮発性半導体記憶装置10は、バンクと呼ばれる4つのブロック16と、4つのバンク16に共通に設けられたアドレスデコーダ12と、コントロールロジック14と、昇圧回路18と、を備えている。
【0042】
コントロールロジック14は、入力される各種の制御信号群CLTSに基づいて、例えば、アドレスデコーダ12、昇圧回路18、バンク16の後述する制御電圧生成回路30等に対する制御を行う。
【0043】
アドレスデコーダ12は、アクセスしたい不揮発性メモリ素子(選択素子)を特定するアドレス信号をデコードするものである。図1では、23ビットのアドレス信号A[22:0]がアドレスデコーダ12に入力されている例を示している。
【0044】
23ビットのアドレス信号A[22:0]のうちの2ビットのアドレス信号、例えば、上位2ビットのアドレス信号A[22:21]に基づいて、4つのバンク16のうち、1つのバンクが選択される。バンクを選択するアドレス信号は、必ずしも上位2ビットである必要はないが、通常、上位ビットがバンクの選択に割り当てられる。また、4つのバンクによる構成ではなく、2つのバンクにより構成される場合には、1ビットのアドレス信号によりバンクの選択が行われ、8つのバンクにより構成される場合には、3ビットのアドレス信号によりバンクの選択が行われる。すなわち、バンクの選択に利用されるアドレス信号のビット数は、バンクの数に応じて決められる。
【0045】
1つのバンク16は、メモリセルアレイ22と、行デコーダ24と、列デコーダ26と、列選択回路28と、コントロールゲート線デコーダ30と、制御電圧生成回路32と、データI/O34と、を備えている。
【0046】
制御電圧生成回路32は、メモリセルアレイ22内の選択素子へのアクセスを実行するために必要な複数種類の制御電圧を、後述する昇圧回路18から供給される昇圧電圧に基づいて生成する。なお、昇圧回路18および制御電圧生成回路32が本発明の電圧発生回路に相当する。昇圧回路18および制御電圧生成回路30の詳細は後述する。
【0047】
行デコーダ24は、アドレスデコーダ12によって特定される選択素子に対応するワード線を活性化し、他のワード線を非活性化するものである。行デコーダ24には、ワード線の活性化および非活性化のために必要なワード線用の制御電圧が、制御電圧生成回路32から供給される。
【0048】
列デコーダ26は、アドレスデコーダ12によって特定される選択素子に対応するビット線を列選択回路28を介して選択して、データI/O34内の図示しないセンスアンプや書き込み回路に接続するものである。列デコーダ26には、ビット線の選択および非選択のために必要なビット線用の制御電圧が、制御電圧生成回路32から供給される。
【0049】
コントロールゲート線デコーダ30は、アドレスデコーダ12によって特定される選択素子およびその他の非選択な不揮発性メモリ素子(非選択素子)のそれぞれに対応するコントロールゲートに対して、それぞれの状態に応じた制御電圧を、それぞれのコントロールゲートに接続されるコントロールゲート線を介して供給するものである。コントロールゲート線デコーダ30には、それぞれのコントロールゲートを制御するために必要な制御電圧が、制御電圧生成回路32から供給される。
【0050】
データI/O34は、読み出されたデータの出力または書き込みデータの入力を実行するものである。
【0051】
C.電圧発生回路の構成および動作:
このようなツインメモリセルへのアクセスに対して与えられる制御電圧としては、リード,プログラム,イレース,ベリファイ、スタンバイモードなどの各動作モードに応じて、異なった種々の電圧が必要となるため、電圧発生回路の制御電圧生成回路30では、昇圧回路18から出力される昇圧電圧に基づいて、各動作モードに応じた種々の電圧が生成される。
【0052】
C1.昇圧回路の構成および動作
図3は本発明の一実施例としての電圧発生回路に含まれる昇圧回路18の構成例を示すブロック図である。図3に示すように、昇圧回路18は、スタンバイ用チャージポンプ210と、リード用チャージポンプ220と、ベリファイ用チャージポンプ230と、イレース/プログラム用チャージポンプ240と、を備えている。なお、昇圧回路18は、これらのチャージポンプ210〜230のほか、負電圧用チャージポンプも備えている。ただし、本発明の説明上特に必要ないため、図示および説明を省略する。
【0053】
コントロールロジック14からの制御信号などに基づいて、スタンバイ用チャージポンプ210およびリード用チャージポンプ220は、電源電圧Vccを昇圧して昇圧電圧HV1を出力する。ベリファイモード用チャージポンプ230は昇圧電圧HV2を出力し、イレース/プログラム用チャージポンプ240は昇圧電圧HV3を出力する。
【0054】
また、スタンバイモード時にはスタンバイ用チャージポンプ210が駆動され、リード,プログラム,イレース,ベリファイモード時などのアクティブモード時にはリード用チャージポンプ220、ベリファイ用チャージポンプ230およびイレースプログラム用チャージ240が駆動される。なお、ベリファイ用チャージポンプ230およびイレースプログラム用チャージ240は、スタンバイモード時かアクティブモード時かにかかわらず、常時駆動されるような構成としてもよい。ただし、スタンバイモード時において、ベリファイ用チャージポンプ230およびイレースプログラム用チャージ240を駆動しないほうが、消費電力の低減には有利である。
【0055】
具体的には、スタンバイモード時においては、スタンバイ用チャージポンプ210が、例えば、1.8Vの電源電圧Vccを5.0Vに昇圧して昇圧電圧HV1として出力し、アクティブモード時においては、リード用チャージポンプ220が、同様に、1.8Vの電源電圧Vccを5.0Vに昇圧して昇圧電圧HV1として出力する。また、アクティブモード時において、ベリファイ用チャージポンプ230は、例えば、1.8Vの電源電圧Vccを5.0Vに昇圧して昇圧電圧HV2として出力し、イレース/プログラム用チャージポンプ240は、1.8Vの電源電圧Vccを8.0Vに昇圧して昇圧電圧HV2として出力する。
【0056】
リード用チャージポンプ220は、負荷に供給可能な電流容量が大きく、リードモード時に、メモリセルアレイにおいて必要とされる電力を十分に賄うことができる能力を持っている。一方、スタンバイ用チャージポンプ210は、リード用チャージポンプ210に比べて供給可能な電流容量が小さく、昇圧電圧としてスタンバイ電圧は維持できるものの、リードモード時にメモリセルアレイで必要とされる電力を賄うほどの能力は持っていない。しかしながら、スタンバイ用チャージポンプ210は、リード用チャージポンプ220に比べ、供給可能な電流容量が小さい分、消費される電流が少なくて済む。
【0057】
図4は図3における昇圧回路18のうち、昇圧電圧HV1を出力するリード用チャージポンプ220の具体的な構成を示す回路図である。図4に示すように、リード用チャージポンプ220は、主として、発振回路300と、チャージポンプ回路310と、レベルセンサ320と、を備えている。
【0058】
このうち、発振回路300は、アンドゲート338からのイネーブル信号ENB1に応じて、チャージポンプ回路310に供給するクロック信号OSCKを出力する。例えば、イネーブル信号ENB1がローレベル(非アクティブ)であれば、発振回路300の発振動作が停止され、イネーブル信号ENB1がハイレベル(アクティブ)であれば、発振回路300の発振動作が開始される。
【0059】
イネーブル信号ENB1は、コントロールロジック14からの負極性のスタンバイモード信号STB*と、後述するレベルセンサ320からの検出信号ACTとの論理積を示すアンド信号である。従って、リード用チャージポンプ210では、負極性のスタンバイモード信号STB*がハイレベル(アクティブ)、すなわち、リード,プログラム,イレース,ベリファイモード時のアクティブモード時である場合において、発振回路300の発振の開始/停止が制御されて、チャージポンプ回路310の昇圧動作が制御される。
【0060】
チャージポンプ回路310は、発振回路300から供給されるクロック信号OSCKに基づいて、電源電圧Vccを昇圧し、昇圧電圧HV1を出力する。このチャージポンプ回路310としては、リードモード時に、発生した電圧を後段の負荷(メモリセルアレイ22など)に供給するだけの十分な電流容量を有するものが用いられている。
【0061】
レベルセンサ320は昇圧電圧HV1が、所望の電圧、例えば5.0Vより高いか低いかを検出し、その検出信号ACTをアンドゲート338にフィードバックする。
【0062】
レベルセンサ320は、コンパレータ322を有している。コンパレータ322の負入力端子(−)には、基準電圧Vrfが入力されている。一方、コンパレータ322の正入力端子(+)には、昇圧電圧HVを分圧した検出電圧HVrfが入力されている。
【0063】
検出電圧HVrfは、第1の抵抗324と、第2の抵抗326とで構成された分圧回路によって昇圧電圧HV1を分圧した電圧である。
【0064】
発振回路300と、チャージポンプ回路310と、レベルセンサ320とで構成されるフィードバック回路は、検出電圧HVrfと基準電圧Vrfとが等しくなるように動作する。ここで、第1および第2の抵抗324,326の抵抗値をR1,R2とすると、昇圧電圧HV1は、下式で表すことができる。
【0065】
HV1=Vrf・(1+R1/R2) …(1)
【0066】
上記(1)式からわかるように、第1および第2の抵抗324,326の抵抗値R1,R2を調整することにより、昇圧電圧HV1を所望の電圧に設定することができる。本実施例では、前述したとおり、リードモード時には、昇圧電圧HV1が5.0Vとなるように設定している。
【0067】
以上のように、リード用チャージポンプ220は、レベルセンサ320によって検出される昇圧電圧HV1の電圧レベルに応じて、発振回路300の発振動作が制御されて、チャージポンプ回路310の動作が制御される。これにより、チャージポンプ回路310の出力電圧(昇圧電圧)HV1が、リードモード時に対応する昇圧電圧として5.0Vとなるように動作する。
【0068】
一方、スタンバイ用チャージポンプ210も、基本的には、スリー用チャージポンプ220と同様に、発振回路(図示せず)と、チャージポンプ回路(図示せず)と、レベルセンサ(図示せず)と、を備えている。
【0069】
ただし、チャージポンプ回路は、リード用チャージポンプ220のチャージポンプ回路310に比較し、後段の負荷(メモリセルアレイ12など)に供給可能な電流容量の小さいものが用いられており、発振回路からのクロック信号に基づいて、電源電圧Vccを昇圧して、昇圧電圧HV1を出力する。
【0070】
また、発振回路は、コントロールロジック14からのスタンバイモード信号STBとレベルセンサからの検出信号との論理積であるアンド信号が入力されており、このアンド信号に応じて、チャージポンプ回路に供給するクロック信号を出力する。すなわち、スタンバイ用チャージポンプ210は、スタンバイモード信号STBがハイレベル(アクティブ)、すなわち、スタンバイモード時である場合においてのみ、発振回路の発振の開始/停止が制御されて、チャージポンプ回路における昇圧動作が制御される。
【0071】
なお、これらチャージポンプ210,220の出力端と基準電位点(GND)との間には、プールキャパシタChvが設けられている。プールキャパシタChvは、昇圧電圧HV1をプールするようになっている。
【0072】
他のベリファイ用チャージポンプ230およびイレース/プログラム用チャージポンプ240も、基本的には、リード用チャージポンプ220と同様に、それぞれ、発振回路(図示せず)と、チャージポンプ回路(図示せず)と、レベルセンサ(図示せず)と、を備えている。ただし、それぞれのチャージポンプから出力される昇圧電圧が、それぞれの所望の電圧となるように、レベルセンサ内の分圧回路の抵抗値が調整されている。
【0073】
C2.制御電圧生成回路の構成および動作:
制御電圧生成回路32は、昇圧回路18から出力される昇圧電圧HV1,HV2,HV3に基づいて、動作モードに応じた種々の電圧をアクセスの実行に必要な複数種類の制御電圧として生成する。
【0074】
図5は、本発明の一実施例としての電圧発生回路に含まれる制御電圧生成回路32の構成例を示すブロック図である。図5には、制御電圧生成回路32として、CG制御用L電圧生成部410と、CG制御用H電圧生成部420と、YS制御用電圧生成部430と、BL制御用電圧生成部440とが示されている。
【0075】
CG制御用L電圧生成部410は、コントロールゲート制御電圧として、ローレベル(L)の電圧VPCGL(CG制御用L電圧)を生成する。CG制御用H電圧生成部420は、コントロールゲート(CG)を制御するためのコントロールゲート制御電圧として、ハイレベル(H)の電圧VPCGH(CG制御用H電圧)を生成する。YS制御用電圧生成部430は、列選択回路28(図1)において実行されるビット線(BL)の選択動作を制御するためのビット線選択制御電圧として、YS用制御電圧VPYSを生成する。BL制御用電圧生成部440、イレースモード時やプログラムモード時において、イレースやプログラムを実行するためのビット線制御電圧として用いられるBL用制御電圧VPBLを生成する。
【0076】
なお、制御電圧生成回路32には、ワード線(WL)用の制御電圧生成部等の種々の制御電圧生成部も含まれているが、本発明の説明上特に必要がないため、その図示および説明を省略する。
【0077】
図6は、制御電圧生成回路32において、動作モードに応じて生成される制御電圧について示す説明図である。制御電圧生成回路32の各制御電圧電圧生成部410〜440では、図6に示すように、制御電圧VPCGL,VPCGH,VPYS,VPBLとして各動作モードに応じた電圧を出力する。以下では、各制御電圧生成部の構成および動作について説明する。
【0078】
(1)CG制御用L電圧生成部410
図5に示すように、CG制御用L電圧生成部410は、スタンバイ,リード,イレースベリファイ,プログラムベリファイ,プログラム,イレースの各動作モードに応じた電圧をCG制御用L電圧VPCGLとして生成するために、スタンバイ用電圧生成回路410aと、リード用電圧生成回路410bと、イレースベリファイ用電圧生成回路410cと、プログラムベリファイ用電圧生成回路410dと、プログラム用電圧生成回路410eと、イレース用電圧生成回路410fとを備え、それぞれの出力が共通接続された構成を有している。
【0079】
スタンバイ用電圧生成回路410aは、コントロールロジック14からのスタンバイモード信号STBがアクティブ、すなわち、スタンバイモード時において、図6に示すように、電源電圧VccをCG制御用L電圧VPCGLとして出力する。このスタンバイ用電圧生成回路410aは、スタンバイモード信号STBに基づいてオン/オフが制御されるトランジスタによるスイッチ回路により簡単に構成される。なお、以下の説明における他の電圧生成回路においても、基準となる電圧を制御電圧としてそのまま出力する場合の電圧生成回路は、このスタンバイ用電圧生成回路410aと同様に構成される。
【0080】
リード用電圧生成回路410bは、コントロールロジック14からのリードモード信号RDMがアクティブ、すなわち、リードモード時において、図6に示すように、リード用チャージポンプ220(図3)から出力される5.0Vの昇圧電圧HV1を基準に1.5Vの電圧を生成し、CG制御用L電圧VPCGLとして出力する。リード用電圧生成回路410bは、定電圧発生回路により簡単に構成される。
【0081】
図7は、リード用電圧生成回路410bを構成する定電圧発生回路の構成例を示す説明図である。このリード用電圧生成回路410bは、オペアンプ452を有している。オペアンプ452の出力は、ソースフォロアとして機能するトランジスタ456を介してCG制御用L電圧VPCGLとして出力される。
【0082】
オペアンプ452の正入力端子(+)には、基準電圧Vrが入力されている。一方、オペアンプ452の負入力端子(−)には、出力される制御電圧VPCGLの分圧電圧Vfが入力されている。分圧電圧Vfは、第1の抵抗458と第2の抵抗459とで構成された分圧回路によってCG制御用L電圧VPCGLを分圧した電圧である。
【0083】
オペアンプ452と、トランジスタ456と、2つの抵抗458,459とで構成されるフィードバック回路は、基準電圧Vrと分圧電圧Vfとが等しくなるように動作する。ここで、第1および第2の抵抗458,459の抵抗値をR10,R20とすると、CG制御用L電圧VPCGLは、下式で表すことができる。
【0084】
VPCGL=Vr・(1+R10/R20) …(2)
【0085】
上記(2)式からわかるように、第1および第2の抵抗458,459の抵抗値R1,R2または基準電圧Vrを調整することにより、CG制御用L電圧VPCGLを所望の電圧に調整することができる。
【0086】
また、オペアンプ452の2つの電源入力端子の一方には、基準となる昇圧電圧HV1が入力されており、他方の入力端子には、スイッチとして機能するトランジスタ454を介して基準電位点GND(0V)が入力されている。このトランジスタ454のゲート端子には、リードモード信号RDMが入力されている。ここで、リードモード信号RDMがハイレベル(アクティブ)、すなわち、リードモードである場合には、トランジスタ454がオンとなってオペアンプ452の動作がアクティブとなる。これにより、上述したフィードバック動作が実行されて、上記(2)式で表される電圧がCG制御用L電圧VPCGLとして生成される。一方、リードモード信号RDMがローレベル(非アクティブ)、すなわち、他の動作モードである場合には、トランジスタ454がオフしてオペアンプ452の動作が非アクティブとなり、リード用電圧生成回路410bの動作が非アクティブとなる。ただし、リード用電圧生成回路410bが非アクティブであっても、他の動作モードに対応する電圧生成回路が電圧を生成してCG制御用L電圧VPCGLとして出力される。
【0087】
なお、以下の説明における他の電圧生成回路においても、基準となる昇圧電圧に基づいて所望の電圧を制御電圧として出力する場合には、リード用電圧生成回路410bと同様に構成される。ただし、各電圧生成回路は、必ずしもスタンバイ用電圧生成回路410aやリード用電圧生成回路410bを構成する回路である必要はなく、種々の回路構成を採ることができる。
【0088】
イレースベリファイ用電圧生成回路410cは、コントロールロジック14からのイレースベリファイモード信号ESVFYがアクティブ、すなわち、イレースモード実行後のベリファイモード時において、図6に示すように、ベリファイ用チャージポンプ230(図3)から出力される5.0Vの昇圧電圧HV2を基準に1.2Vの電圧を生成し、CG制御用L電圧VPCGLとして出力する。
【0089】
プログラムベリファイ用電圧生成回路410dは、コントロールロジック14からのプログラムベリファイモード信号PGVFYがアクティブ、すなわち、プログラムモード実行後のベリファイモード時において、図6に示すように、5.0Vの昇圧電圧HV2を基準に1.8Vの電圧を生成し、CG制御用L電圧VPCGLとして出力する。
【0090】
プログラム用電圧生成回路410eは、コントロールロジック14からのプログラムモード信号PGMがアクティブ、すなわち、プログラムモード時において、図6に示すように、イレース/プログラム用チャージポンプ240(図3)から出力される8.0Vの昇圧電圧HV3を基準に2.5Vの電圧を生成し、CG制御用L電圧VPCGLとして出力する。
【0091】
イレース用電圧生成回路410fは、コントロールロジック14からのイレースモード信号ERSがアクティブ、すなわち、イレースモード時において、図6に示すように、電源電圧VccをCG制御用H電圧VPCGLとして出力する。
【0092】
(2)CG制御用H電圧生成部420
CG制御用H電圧生成部420も、CG制御用L電圧生成部410と同様に、スタンバイ,リード,イレースベリファイ,プログラムベリファイ,プログラム,イレースの各動作モードに応じた電圧を生成するために、基本的には、各動作モードに応じた複数の電圧生成回路を備えて、それらの出力が共通に接続された構成を有している。ただし、CG制御用H電圧生成部420は、図6に示すように、イレースベリファイモード時およびプログラムベリファイモード時における電圧が同じであることから、これらの動作モードで共通のベリファイ用制御電圧発生回路420cを備える構成としている点において、CG制御用L電圧生成部410と異なっている。また、CG制御用H電圧生成部420は、図6に示すように、CG制御用H電圧VPCGHとCG制御用L電圧VPCGLとでは、各動作モードに応じて出力すべき電圧が異なっているため、それぞれの電圧発生回路で生成される電圧が異なっている点において、CG制御用L電圧生成部410と異なっている。
【0093】
リード用電圧生成回路420bは、リードモード時において、図6に示すように、リード用チャージポンプ220から出力される5.0Vの昇圧電圧HV1を基準に3.0Vの電圧を生成し、CG制御用H電圧VPCGHとして出力する。
【0094】
スタンバイ用電圧生成回路420aは、スタンバイモード時において、リードモード時におけるCG制御用H電圧である3.0Vの近傍の電圧を、5.0Vの昇圧電圧HV1を基準に生成し、CG制御用H電圧VPCGHとして出力する。
【0095】
ベリファイ用電圧生成回路420cは、イレースベリファイモード時およびプログラムベリファイモード時において、図6に示すように、ベリファイ用チャージポンプ230から出力される5.0Vの昇圧電圧HV2を基準に3.0Vの電圧を生成し、CG制御用H電圧VPCGHとして出力する。
【0096】
プログラム用電圧生成回路420eは、プログラムモード時において、図6に示すように、イレース/プログラム用チャージポンプ240から出力される8.0Vの昇圧電圧HV3を基準に2.5Vの電圧を生成し、CG制御用H電圧VPCGHとして出力する。
【0097】
イレース用電圧生成回路420fは、イレースモード時において、図6に示すように、電源電圧VccをCG制御用H電圧VPCGHとして出力する。
【0098】
(3)YS制御用電圧生成部430
YS制御用電圧生成部430も、CG制御用L電圧生成部410と同様に、スタンバイ,リード,イレースベリファイ,プログラムベリファイ,プログラム,イレースの各動作モードに応じた電圧を生成するために、基本的には、各動作モードに応じた複数の電圧生成回路を備えて、それらの出力が共通に接続された構成を有している。ただし、YS制御用電圧生成部430は、図6に示すように、イレースベリファイモード時およびプログラムベリファイモード時における電圧が同じであることから、これらの動作モードで共通のベリファイ用制御電圧発生回路430cを備える構成としている点、および、イレースモード時およびプログラムモード時における電圧も同じであることから、共通のイレース/プログラム用制御電圧発生回路430eを備える構成としている点において、CG制御用L電圧生成部410と異なっている。また、YS制御用電圧生成部430は、図6に示すように、YS制御用電圧VPYSとCG制御用L電圧VPCGLとでは、各動作モードに応じて出力すべき電圧が異なっているため、それぞれの電圧発生回路で生成される電圧が異なっている点において、CG制御用L電圧生成部410と異なっている。
【0099】
スタンバイ用電圧生成回路430aは、スタンバイモード時において、図6に示すように、電源電圧VccをYS制御用電圧VPYSとして出力する。
【0100】
リード用電圧生成回路430bは、リードモード時において、図6に示すように、リード用チャージポンプ220から出力される5.0Vの昇圧電圧HV1を基準に4.5Vの電圧を生成し、YS制御用電圧VPYSとして出力する。
【0101】
ベリファイ用電圧生成回路430cは、イレースベリファイモード時およびプログラムベリファイモード時において、図6に示すように、ベリファイ用チャージポンプ230から出力される5.0Vの昇圧電圧HV2を基準に4.5Vの電圧を生成し、YS制御用電圧VPYSとして出力する。
【0102】
イレース/プログラム用電圧生成回路430eは、プログラムモード時およびイレースモード時において、図6に示すように、イレース/プログラム用チャージポンプ240から出力される8.0Vの昇圧電圧HV3をYS制御用電圧VPYSとして出力する。
【0103】
(4)BL制御用電圧生成部440
BL制御用電圧生成部440も、CG制御用L電圧生成部410と同様に、スタンバイ,リード,イレースベリファイ,プログラムベリファイ,プログラム,イレースの各動作モードに応じた電圧を生成するために、基本的には、各動作モードに応じた複数の電圧生成回路を備えて、それらの出力が共通に接続された構成を有している。ただし、BL制御用電圧生成部440は、図6に示すように、スタンバイモード時、リードモード時、イレースベリファイモード時およびプログラムベリファイモード時における電圧が同じであることから、これらの動作モードで共通のスタンバイ/リード/ベリファイ用制御電圧発生回路440aを備える構成としている点、および、イレースモード時およびプログラムモード時における電圧も同じであることから、これらの動作モードで共通のイレース/プログラム用制御電圧発生回路440eを備える構成としている点において、CG制御用L電圧生成部410と異なっている。また、BL制御用電圧生成部440は、図6に示すように、BL制御用電圧VPBLとCG制御用L電圧VPCGLとでは、各動作モードに応じて出力すべき電圧が異なっているため、それぞれの電圧発生回路で生成される電圧が異なっている点において、CG制御用L電圧生成部410と異なっている。
【0104】
スタンバイ/リード/ベリファイ用電圧生成回路440aは、スタンバイモード時とリードモード時とベリファイモード時のいずれにおいても、図6に示すように、電源電圧VccをBL制御用電圧VPBLとして出力する。
【0105】
イレース/プログラム用電圧生成回路440eは、プログラムモード時およびイレースモード時において、図6に示すように、イレース/プログラム用チャージポンプ240から出力される8.0Vの昇圧電圧HV3を基準に5.2Vの電圧を生成し、BL制御用電圧VPBLとして出力する。
【0106】
C3.実施例の効果:
以上説明したように、本実施例の電圧発生回路のうち、昇圧回路18(図3)では、リード,ベリファイ,イレース,プログラムの各アクティブモード時には、いずれの動作モードであるかに関係なく、制御電圧生成回路32における電圧生成の基準電圧として、リード用チャージポンプ220がリードモード時用の昇圧電圧HV1を出力し、ベリファイ用チャージポンプ230がベリファイモード時用の昇圧電圧HV2を出力する。また、イレース/プログラム用チャージポンプ240がイレースまたはプログラムモード時用の昇圧電圧HV3を出力する。
【0107】
そして、制御電圧生成回路32の各制御電圧生成部410〜440では、それぞれ各動作モード時において、その動作モード時に対応する制御電圧生成回路を駆動させて、その動作モード用の昇圧電圧を基準電圧として、各動作モードに対応した制御電圧を生成する。
【0108】
例えば、CG制御用L電圧生成部410では、プログラムモード時には、プログラムモード用電圧生成回路410eが駆動されて、昇圧電圧HV3を基準電圧としてCG制御用H電圧を生成し、プログラムベリファイモード時には、プログラムベリファイモード用電圧生成回路410dが駆動されて、昇圧電圧HV2を基準電圧としてCG制御用H電圧を生成する。
【0109】
このとき、プログラム用電圧生成回路410eおよびプログラムベリファイ用電圧生成回路410dの駆動の切り替えは、それぞれに入力されるプログラムモード信号PGMおよびプログラムベリファイモード信号PGVFYに応じてオン/オフされるスイッチとしてのトランジスタ(図7のトランジスタ454に相当)に従って実行される。このスイッチとしてのトランジスタの切り替えは、トランジスタの素子性能によってほぼ決まるため、高速な切り替えを実現することが可能である。例えば、トランジスタのスイッチング時間としては、約50ns以下とすることが可能である。従って、CG制御用L電圧VPCGLとして出力される電圧を、プログラムモード時とベリファイモード時とで高速に切り替えることが可能である。
【0110】
また、他のCG制御用H電圧生成部420、YS制御用電圧性西部430、およびBL制御用電圧生成部440においてもCG制御用L電圧生成部410と同様に、CG制御用H電圧VPCGH、YS制御用電圧VPYS、および、BL制御用電圧VPBLとしてそれぞれ出力される電圧を、プログラムモード時とベリファイモード時とで高速に切り替えることが可能である。
【0111】
従って、本実施例の電圧発生回路では、プログラムモード時やイレースモード時からベリファイモード時への制御電圧の切り替えやその逆の切り替えを高速に実行することが可能である。これにより、1回のプログラムアクセスやイレースアクセスの時間を従来に比べて大幅に短縮化することが可能である。
【0112】
例えば、上述のように制御電圧の切り替え時間を約50nsとし、1回のプログラムあるいはイレースの時間が約1μs、ベリファイの時間が約300nsであるとする。この場合、イレース/プログラムアクセス時間は、約1.4μsとなる。上述の課題で説明したように、昇圧回路の出力を切り替える場合のイレース/プログラムアクセス時間が約3.3μs(図8参照)であるので、1/2以下のイレース/プログラムアクセス時間に短縮することができる。これにより、従来のような一般的な不揮発性半導体記憶装置のイレース/プログラムアクセス時間約10μsに等しい時間内に、最高約7回のイレース/プログラムを実行することが可能となる。
【0113】
なお、以上の説明からわかるように、イレース/プログラム用チャージポンプ240が本発明の第1の昇圧部に相当し、ベリファイ用チャージポンプ230が本発明の第2の昇圧部に相当する。また、リード用チャージポンプ220が本発明の第3の昇圧部に相当する。さらに、イレースまたはプログラムモード時用の昇圧電圧HV3が本発明の第1の昇圧電圧に相当し、ベリファイモード時様の昇圧電圧HV2が本発明の第2の昇圧電圧に相当する。
【0114】
D.変形例:
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である、
【0115】
例えば、不揮発性メモリ素子108A,108Bの構造については、MONOS構造に限定されるものではない。1つのワードゲート104と第1,第2のコントロールゲート106A,106Bにより、2箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【0116】
また、上記実施例の昇圧回路18は、スタンバイモード時に対応するスタンバイ用チャージポンプ210と、リードモード時に対応するリード用チャージポンプ220と、ベリファイモード時に対応するベリファイ用チャージポンプ230と、イレースまたはプログラムモード時に対応するイレース/プログラム用チャージポンプ240とを備える場合を示している。しかしながらこれに限定されるものではない。
【0117】
例えば、リード用チャージポンプとベリファイ用チャージポンプとのいずれか一方を他方と兼用する構成としてもよい。この場合には、消費電力の低減や装置の小型化を図ることができる。ただし、異なる2つのバンクに対して、一方のバンクをリードモードで動作させ、他方のバンクをベリファイモードで動作させるようなデュアルオペレーションを実行可能とする場合には、一方のバンクのリードモードの動作に、他方のバンクのベリファイモードの動作による影響しないようにするためには、リード用チャージポンプとベリファイ用チャージポンプとを別々に備えるほうが好ましい。
【0118】
また、リードモード用の昇圧電圧とイレースモードまたはプログラムモード用の昇圧電圧を、従来の昇圧回色と同様に、動作モードに応じて異なった昇圧電圧を出力するような1つのチャージポンプで構成するようにしてもよい。この場合にも、消費電力の低減や装置の小型化を図ることができる。ただし、このような構成とした場合には、異なる2つのバンクに対して、一方のバンクをリードモードで動作させ、他方のバンクをイレースモードあるいはプログラムモードで動作させるようなデュアルオペレーションを実行することができない。
【0119】
さらに、上記実施例では、昇圧回路18から出力される昇圧電圧HV1およびHV2が5.0Vで、昇圧電圧HV3が8.0Vにしていたが、本発明はこのような値に限定されるものではなく、種々の種々の値を採ることができる。
【図面の簡単な説明】
【図1】ツインメモリセルの構造を模式的に示した断面図である。
【図2】図1のツインメモリセルを用いて構成される不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。
【図3】本発明の一実施例としての電圧発生回路に含まれる昇圧回路18の構成例を示すブロック図である。
【図4】図3における昇圧回路18のうち、昇圧電圧HV1を出力するリード用チャージポンプ220の具体的な構成を示す回路図である。
【図5】本発明の一実施例としての電圧発生回路に含まれる制御電圧生成回路32の構成例を示すブロック図である。
【図6】制御電圧生成回路32において動作モードに応じて生成される制御電圧について示す説明図である。
【図7】リード用電圧生成回路410bを構成する定電圧発生回路を示す説明図である。
【図8】従来の電圧発生回路に含まれる昇圧回路の問題点を示す説明図である。
【符号の説明】
10…不揮発性半導体記憶装置
12…アドレスデコーダ
14…コントロールロジック
16…バンク(ブロック)
18…昇圧回路
22…メモリセルアレイ
24…行デコーダ
26…列デコーダ
28…列選択回路
30…コントロールゲート線デコーダ
32…制御電圧生成回路
34…データI/O
100…ツインメモリセル
102…P型ウェル
104…ワードゲート
106A,106B…コントロールゲート
108A,108B…不揮発性メモリ素子
109…ONO膜
110…不純物層
210…スタンバイ用チャージポンプ
220…リード用チャージポンプ
230…ベリファイ用チャージポンプ
240…イレース/プログラム用チャージ
300…発振回路
310…チャージポンプ回路
320…レベルセンサ
338…アンドゲート
322…コンパレータ
324…第1の抵抗
326…第2の抵抗
410a…スタンバイ用電圧生成回路
410b…リード用電圧生成回路
410c…イレースベリファイ用電圧生成回路
410d…プログラムベリファイ用電圧生成回路
410e…プログラム用電圧生成回路
410f…イレース用電圧生成回路
420a…スタンバイ用電圧生成回路
420b…リード用電圧生成回路
420c…ベリファイ用電圧生成回路
420e…プログラム用電圧生成回路
420f…イレース用電圧生成回路
430a…スタンバイ用電圧生成回路
430b…リード用電圧生成回路
430c…ベリファイ用電圧生成回路
430e…イレース/プログラム用電圧生成回路
440a…スタンバイ/リード/ベリファイ用電圧生成回路
440e…イレース/プログラム用電圧生成回路
452…オペアンプ
458…第1の抵抗
459…第2の抵抗
454,456…トランジスタ
SCG…サブコントロールゲート線
SBL…サブビット線
WL…ワード線
HV1,HV2,HV3…昇圧電圧
Chv…プールキャパシタ
ACT…検出信号
HVrf…検出電圧
Vrf…基準電圧
OSCK…クロック信号
STB…スタンバイモード信号
STB*…負極性のスタンバイモード信号
RDM…リードモード信号
PGM…プログラムモード信号
ESVFY…イレースベリファイモード信号
PGVFY…プログラムベリファイモード信号
SBL…サブビット線
VPCGL…CG制御用L電圧
VPCGH…CG制御用H電圧
VPYS…YS制御用電圧
VPBL…BL制御用電圧
Vcc…電源電圧
GND(0V)…電源電圧
Vr…基準電圧
Vf…分圧電圧
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に用いられる電圧発生回路に関し、特に、電源電圧を昇圧して動作モードに応じた昇圧電圧を出力する昇圧回路を有する電圧発生回路に関するものである。
【0002】
【背景技術】
半導体記憶装置においては、一般的に、メモリセルがマトリクス状に配列されて構成されるメモリセルアレイに対して、行方向と列方向のアドレスを指定することで、各メモリセルに対するリード(読み出し)、プログラム(書き込み)、イレース(消去)等を行うようになっている。
【0003】
各メモリセルに接続された行方向の信号線と列方向の信号線とに印加する電圧を制御することで、特定のメモリセルにアクセスしてリード、プログラム及びイレースのうち所定の動作をすることが可能である。即ち、所定のメモリセルを選択するためには、他のメモリセルに印加する電圧とは異なる電圧を電源電圧から発生させて印加させればよい。
【0004】
ところで、近年、電気的な消去が可能で不揮発性を有する不揮発性半導体記憶装置として、MONOS(Metal−Oxide−Nitride−Oxide−Semiconductorまたは−substrate)型が開発されている。このMONOS型不揮発性半導体記憶装置は、文献(Y.Hayashi,et al,2000 Symposiumon VLSI Technology Digest of Technical Papers p.122−p.123)に詳述されているように、各メモリセルがそれぞれ2つのメモリ素子を有する。
【0005】
この文献にも記載されているように、このようなMONOS型不揮発性半導体記憶装置の各メモリ素子に対して、各メモリセルの数に応じた信号線(制御線)でアクセスするためには、各信号線(制御線)に応じた複数種類の電圧値を制御電圧として与える必要がある。しかも、メモリ素子に対する各動作(リード、プログラム、イレースおよびスタンバイ等)モード毎に、その動作モードに応じた種々の制御電圧を与える必要がある。
【0006】
このような制御電圧は、電圧発生回路によって発生される。一般に、電圧発生回路は、電源電圧を各動作モードに応じた電圧に昇圧させる昇圧回路と、昇圧した電圧から、各動作モードに応じて、必要な複数種類の制御電圧を生成する制御電圧生成回路と、を備えている。このうち、昇圧回路では、プログラム(書き込み)モード時およびイレース(消去)モード時において、例えば、1.8Vの電源電圧を高電圧の8.0Vに昇圧して出力し、リード(読み出し)モード時およびスタンバイ(待機)モード時においては、低電圧の5.0Vに昇圧して出力する。
【0007】
【発明が解決しようとする課題】
ところで、不揮発性メモリ素子に対するプログラムやイレースの時間が長すぎると、その不揮発性メモリ素子はオーバプログラム状態やオーバイレース状態となり、誤動作の原因となる。
【0008】
このオーバプログラム状態やオーバイレース状態の発生を防止するために、1つの不揮発性メモリ素子へのプログラムやイレースに必要とされる時間を複数の短い時間に分けて、複数回のプログラムやイレースを行うことが考えられる。このとき、1回のプログラムやイレースごとに、プログラムやイレースが行われたメモリ素子からのリードを実行して、プログラムやイレースの状態の確認が実行される。この確認のために実行されるリード動作は、「ベリファイ」と呼ばれている。そして、メモリ素子のプログラムやイレースが完了するまで、1対のプログラムおよびベリファイ動作(以下、「プログラムアクセス」と呼ぶ)や、1対のイレースおよびベリファイ動作(以下、「イレースアクセス」とも呼ぶ)が複数回繰り返される。なお、プログラムアクセスやイレースアクセスをまとめて「イレース/プログラムアクセス」と呼ぶ。
【0009】
ここで、オーバプログラムやオーバイレースを防止して、より効果的にプログラムアクセスやイレースアクセスを実行するためには、イレース/プログラムアクセス時間を極力短くして、従来と同等のイレース/プログラムアクセス時間内で、極力多くの回数のイレース/プログラムアクセスを実行可能とすることが好ましい。
【0010】
しかし、上記した昇圧回路を用いた電圧発生回路では、次のような問題がある。
【0011】
図8は、従来の電圧発生回路に含まれる昇圧回路の問題点を示す説明図である。図に示すように、上記した昇圧回路では、リードモード時に対応する5.0Vの低電圧出力と、プログラムモード時およびイレースモード時に対応する8.0Vの高電圧出力とが、動作モードに応じて切り替えられる。この昇圧回路には、チャージポンプが利用される。このチャージポンプは、基本的に、クロック信号に基づいて電源電圧の蓄積を繰り返し実行することにより利用可能な昇圧電圧を出力する回路であり、切り替えの応答性が悪くなるのが一般的である。また、昇圧回路の出力には、電圧蓄積用のキャパシタや寄生キャパシタが存在しており、昇圧回路によって生成される電圧を、動作モードに応じて切り替える場合、これらのキャパシタに対する電荷の充放電に起因して、切り替えの応答性が悪くなるのが一般的である。従って、上記した昇圧回路は、動作モードに応じた電圧の出力が可能となるまでに長時間を要するのが一般的である。例えば、図に示すように、昇圧回路の出力の切り替え時間は、一般に約1μs程度となる。
【0012】
このため、1回目のプログラムあるいはイレースを実行後、ベリファイが実行可能となるまでの時間は長時間を要し、また、ベリファイの実行後、2回目のプログラムあるいはイレースが実行可能となるまでの時間も長時間を要することとなる。従って、1回目のプログラムアクセスあるいはイレースアクセスが実行されて2回目のプログラムアクセスあるいはイレースアクセスが実行可能な状態となるまでの時間が長くなってしまう。
【0013】
図に示したように、例えば、1回のプログラムあるいはイレースの時間が約1μs、ベリファイの時間が約300nsであるとする。また、昇圧回路の出力の切り替え時間が約1μsであるとする。この場合、イレース/プログラムアクセス時間は、約3.3μsとなる。ここで、一般的な不揮発性半導体記憶装置のイレース/プログラムアクセス時間が約10μsであるので、これに等しい時間内で、実行可能なイレース/プログラムアクセスは、最高約3回しかできないことになる。
【0014】
本発明の目的は、上記した従来技術の問題点を解決することにより、1回のイレース/プログラムアクセス時間を短くして、従来のイレース/プログラムアクセス時間内に、実行可能なイレース/プログラムアクセスの回数をより多くすることが可能な不揮発性半導体記憶装置の電圧発生回路を提供することにある。
【0015】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の電圧発生回路は、複数の不揮発性メモリ素子によって構成されたメモリセルアレイを有する不揮発性半導体記憶装置に用いられる電圧発生回路であって、
前記不揮発性半導体記憶装置は、動作モードとして、前記不揮発性メモリ素子に対して書き込みを行うプログラムモードと、消去を行うイレースモードと、前記書き込みまたは消去の状態を確認するために読み出しを行うベリファイモードと、前記不揮発性メモリ素子からの読み出しを行うリードモードと、を有しており、
電源電圧を昇圧して、前記プログラムモードまたはイレースモードに応じた第1の昇圧電圧を出力する第1の昇圧部と、前記ベリファイモードに応じた前記第1の昇圧電圧と異なる第2の昇圧電圧を出力する第2の昇圧部と、を少なくとも有する昇圧回路と、
前記不揮発性メモリ素子の動作を制御するための制御電圧として、少なくとも、前記プログラムモードにおいて、前記第1の昇圧電圧に基づいて前記プログラムモードに対応する電圧を生成し、前記イレースモードにおいて、前記第1の昇圧電圧に基づいて前記イレースモードに対応する電圧を生成し、前記ベリファイモードにおいて、前記第2の昇圧電圧に基づいて前記ベリファイモードに対応する電圧を生成する制御電圧生成回路と、
を備えることを特徴とする。
【0016】
上記電圧発生回路の制御電圧生成回路では、プログラムモードまたはイレースモードにおいて、第1の昇圧部から出力される第1の昇圧電圧に基づいてプログラムモードまたはイレースモードに対応する電圧を制御電圧として生成する。また、ベリファイモードにおいて、第2の昇圧部から出力される第2の昇圧電圧に基づいてベリファイモードに対応する電圧を制御電圧として生成する。すなわち、プログラムモードまたはイレースモードにおいては第1の昇圧部から、ベリファイモードにおいては第2の昇圧部からと、それぞれのモードにおいて、それぞれ異なった昇圧部から出力される昇圧電圧に基づいて制御電圧を生成している。このため、あらかじめ、第1の昇圧部が第1の昇圧電圧を出力可能な状態とし、第2の昇圧部が第2の昇圧電圧を出可能な状態としておくことができる。
【0017】
これにより、上記課題において説明したような、プログラムモードまたはイレースモードに対応した昇圧電圧と、ベリファイモードに対応した昇圧電圧とが切り替えられて出力可能な状態となるまでに長時間を要するという問題を解決することができるので、1回のイレース/プログラムアクセス時間を短くして、従来のイレース/プログラムアクセス時間内に、実行可能なイレース/プログラムアクセスの回数をより多くすることが可能となる。
【0018】
本発明の電圧発生回路において、前記昇圧回路は、さらに、電源電圧を昇圧して、前記リードモードに応じた第3の昇圧電圧を出力する第3の昇圧部を備えており、
前記制御電圧生成回路は、前記リードモードにおいて、前記第3の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成するようにしてもよい。
【0019】
このような構成によれば、第3の昇圧部がリードモードに対応した昇圧電圧をあらかじめ出力可能な状態としておくことができる。これにより、リードモードが開始された際に、あらかじめ出力可能状態となっているリードモードに対応した昇圧電圧に基づいてリードモードに対応する電圧を制御電圧として短時間で生成することが可能となる。
【0020】
本発明の電圧発生回路において、前記制御電圧生成回路は、前記リードモードにおいて、前記第2の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成するようにしてもよい。
【0021】
あるいは、本発明の電圧発生回路において、前記第1の昇圧部は、前記プログラムモードまたはイレースモードにおいて前記第1の昇圧電圧を出力し、前記リードモードにおいて前記第3の昇圧電圧を出力し、
前記制御電圧生成回路は、前記リードモードにおいて、前記第3の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成するようにしてもよい。
【0022】
これらのような構成によれば、昇圧部の削減を図ることが可能であるので、装置の小型化、低消費電力化が可能となる。
【0023】
なお、前記第1ないし第3の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
前記発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることにより構成することができる。
【0024】
上記のような構成によれば、第1ないし第3の昇圧部を、それぞれ容易に構成することができる。
【0025】
本発明の電圧発生回路において、前記電圧発生回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、1つのワードゲートと、2つのコントロールゲートによって制御されるツインメモリセルを構成していてもよい。
【0026】
このような構成によれば、ツインメモリセルによるメモリセルアレイに対して、例えば、プログラム、イレース、ベリファイまたはリードなどの複数の動作モードによる動作が可能である。
【0027】
本発明の電圧発生回路において、前記電圧発生回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜(O)、窒化膜(N)及び酸化膜(O)から成り、電荷のトラップサイトとして機能するONO膜を備えるようにしてもよい。
【0028】
このような構成によれば、MONOS型不揮発性メモリを用いた装置において、制御電圧の生成を行うことができる。
【0029】
なお、本発明は、上記した電圧発生回路としての態様に限ることなく、その電圧発生回路を備えた不揮発性半導体記憶装置としての態様で実現することも可能である。
【0030】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
A.メモリセルの構成および動作:
B.不揮発性半導体記憶装置の構成および動作:
C.電圧発生回路の構成および動作:
C1.昇圧回路の構成および動作:
C2.制御電圧生成回路の構成および動作:
C3.実施例の効果:
D.変形例:
【0031】
A.メモリセルの構成および動作:
まず、不揮発性半導体記憶装置のメモリセルアレイの記憶素子として用いられるツインメモリセルの構成及びその動作について説明する。図1はツインメモリセルの構造を模式的に示した断面図である。
【0032】
図1に示すように、P型ウェル102上には、複数のツインメモリセル100(…,100[i],100[i+1],…:iは1以上の正数)がB方向(以下、行方向またはワード線方向という)に配列されて構成されている。ツインメモリセル100は、列方向(図1の紙面に垂直な方向)(以下、ビット線方向ともいう)にも複数配列されており、メモリセルアレイ22は、ツインメモリセル100がマトリクス状に配列されて構成される。
【0033】
各ツインメモリセル100は、P型ウェル102上にゲート絶縁膜を介して形成されるワードゲート104と、第1のコントロールゲート106Aを有する第1のメモリ素子(MONOSメモリ素子)108Aと、第2のコントロールゲート106Bを有する第2のメモリ素子(MONOSメモリ素子)108Bとによって構成される。
【0034】
第1,第2のメモリ素子108A,108Bの各々は、P型ウェル102上に、酸化膜(O)、窒化膜(N)及び酸化膜(O)を積層したONO膜109を有し、ONO膜109にて電荷をトラップすることが可能である。第1,第2のメモリ素子108A,108Bの各ONO膜109上には、それぞれ第1,第2のコントロールゲート106A,106Bが形成されている。第1,第2のMONOSメモリ素子108A,108Bの動作状態は、MONOSのM(金属)に相当するポリシリコンにて形成される第1,第2のコントロールゲート106A,106Bによって、それぞれ制御される。なお、第1,第2のコントロールゲート106A,106Bは、シリサイドなどの導電材で構成することもできる。
【0035】
第1,第2のメモリ素子108A,108B相互間には、電気的に絶縁されて、例えばポリシリコンを含む材料によって形成されたワードゲート104が形成されている。ワードゲート104に印加される電圧によって、各ツインメモリセル100の第1,第2のメモリ素子108A,108Bが選択されるか否かが決定される。
【0036】
このように、1つのツインメモリセル100は、スプリットゲート(第1,第2のコントロールゲート106A,106B)を備えた第1,第2のMONOSメモリ素子108A,108Bを有し、第1,第2のMONOSメモリ素子108A,108Bに対して1つのワードゲート104が共用される。
【0037】
第1,第2のMONOSメモリ素子108A,108Bは、独立して電荷のトラップサイトとして機能する。電荷のトラップを制御するワードゲート104は、図1に示すように、B方向(行方向)に間隔をおいて配列されて、ポリサイド等で形成される1本のワード線WLに共通接続されている。ワード線WLに所定の制御電圧を供給することで、同一行の各ツインメモリセル100の第1及び第2のメモリ素子108A,108Bの少なくとも1つを選択可能とすることができる。
【0038】
各コントロールゲート106A,106Bは、列方向に沿って延び、同一列に配列された複数のツインメモリセル100にて共用されて、コントロールゲート線として機能する。行方向に隣接するツインメモリセル100同士の相互に隣接するコントロールゲート106A,106Bは、サブコントロールゲート線SCG(…,SCG[i],SCG[i+1],…)に共通接続されている。サブコントロールゲート線SCGは、例えばワードゲート104、コントロールゲート106A,106B及びワード線WLよりも上層の金属層で形成される。各サブコントロールゲート線SCGに独立して制御電圧を印加することによって、後述するように、各メモリセル100の2つのメモリ素子108A及びメモリ素子108Bを独立して制御することができる。
【0039】
行方向に隣接するメモリセル100同士の相互に隣接するメモリ素子108A,108B相互間には、P型ウェル102内において不純物層110(…,110[i],110[i+1],…)が形成されている。これらの不純物層110は、例えばP型ウェル102内に形成されたn型不純物層であり、列方向に沿って延び、同一列に配列された複数のツインメモリセル100にて共用されて、サブビット線SBL(…,SBL[i],SBL[i+1],…)として機能する。
【0040】
サブビット線SBLに対する制御電圧の印加及び電流検出によって、ワード線WL及びサブコントロールゲート線SCGによって選択された各メモリセル100の一方のメモリ素子に対して、電荷(情報)のリード(読み出し)およびプログラム(書き込み)が可能となる。
【0041】
B.不揮発性半導体記憶装置の構成および動作:
図2は、図1のツインメモリセルを用いて構成される不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。この不揮発性半導体記憶装置10は、バンクと呼ばれる4つのブロック16と、4つのバンク16に共通に設けられたアドレスデコーダ12と、コントロールロジック14と、昇圧回路18と、を備えている。
【0042】
コントロールロジック14は、入力される各種の制御信号群CLTSに基づいて、例えば、アドレスデコーダ12、昇圧回路18、バンク16の後述する制御電圧生成回路30等に対する制御を行う。
【0043】
アドレスデコーダ12は、アクセスしたい不揮発性メモリ素子(選択素子)を特定するアドレス信号をデコードするものである。図1では、23ビットのアドレス信号A[22:0]がアドレスデコーダ12に入力されている例を示している。
【0044】
23ビットのアドレス信号A[22:0]のうちの2ビットのアドレス信号、例えば、上位2ビットのアドレス信号A[22:21]に基づいて、4つのバンク16のうち、1つのバンクが選択される。バンクを選択するアドレス信号は、必ずしも上位2ビットである必要はないが、通常、上位ビットがバンクの選択に割り当てられる。また、4つのバンクによる構成ではなく、2つのバンクにより構成される場合には、1ビットのアドレス信号によりバンクの選択が行われ、8つのバンクにより構成される場合には、3ビットのアドレス信号によりバンクの選択が行われる。すなわち、バンクの選択に利用されるアドレス信号のビット数は、バンクの数に応じて決められる。
【0045】
1つのバンク16は、メモリセルアレイ22と、行デコーダ24と、列デコーダ26と、列選択回路28と、コントロールゲート線デコーダ30と、制御電圧生成回路32と、データI/O34と、を備えている。
【0046】
制御電圧生成回路32は、メモリセルアレイ22内の選択素子へのアクセスを実行するために必要な複数種類の制御電圧を、後述する昇圧回路18から供給される昇圧電圧に基づいて生成する。なお、昇圧回路18および制御電圧生成回路32が本発明の電圧発生回路に相当する。昇圧回路18および制御電圧生成回路30の詳細は後述する。
【0047】
行デコーダ24は、アドレスデコーダ12によって特定される選択素子に対応するワード線を活性化し、他のワード線を非活性化するものである。行デコーダ24には、ワード線の活性化および非活性化のために必要なワード線用の制御電圧が、制御電圧生成回路32から供給される。
【0048】
列デコーダ26は、アドレスデコーダ12によって特定される選択素子に対応するビット線を列選択回路28を介して選択して、データI/O34内の図示しないセンスアンプや書き込み回路に接続するものである。列デコーダ26には、ビット線の選択および非選択のために必要なビット線用の制御電圧が、制御電圧生成回路32から供給される。
【0049】
コントロールゲート線デコーダ30は、アドレスデコーダ12によって特定される選択素子およびその他の非選択な不揮発性メモリ素子(非選択素子)のそれぞれに対応するコントロールゲートに対して、それぞれの状態に応じた制御電圧を、それぞれのコントロールゲートに接続されるコントロールゲート線を介して供給するものである。コントロールゲート線デコーダ30には、それぞれのコントロールゲートを制御するために必要な制御電圧が、制御電圧生成回路32から供給される。
【0050】
データI/O34は、読み出されたデータの出力または書き込みデータの入力を実行するものである。
【0051】
C.電圧発生回路の構成および動作:
このようなツインメモリセルへのアクセスに対して与えられる制御電圧としては、リード,プログラム,イレース,ベリファイ、スタンバイモードなどの各動作モードに応じて、異なった種々の電圧が必要となるため、電圧発生回路の制御電圧生成回路30では、昇圧回路18から出力される昇圧電圧に基づいて、各動作モードに応じた種々の電圧が生成される。
【0052】
C1.昇圧回路の構成および動作
図3は本発明の一実施例としての電圧発生回路に含まれる昇圧回路18の構成例を示すブロック図である。図3に示すように、昇圧回路18は、スタンバイ用チャージポンプ210と、リード用チャージポンプ220と、ベリファイ用チャージポンプ230と、イレース/プログラム用チャージポンプ240と、を備えている。なお、昇圧回路18は、これらのチャージポンプ210〜230のほか、負電圧用チャージポンプも備えている。ただし、本発明の説明上特に必要ないため、図示および説明を省略する。
【0053】
コントロールロジック14からの制御信号などに基づいて、スタンバイ用チャージポンプ210およびリード用チャージポンプ220は、電源電圧Vccを昇圧して昇圧電圧HV1を出力する。ベリファイモード用チャージポンプ230は昇圧電圧HV2を出力し、イレース/プログラム用チャージポンプ240は昇圧電圧HV3を出力する。
【0054】
また、スタンバイモード時にはスタンバイ用チャージポンプ210が駆動され、リード,プログラム,イレース,ベリファイモード時などのアクティブモード時にはリード用チャージポンプ220、ベリファイ用チャージポンプ230およびイレースプログラム用チャージ240が駆動される。なお、ベリファイ用チャージポンプ230およびイレースプログラム用チャージ240は、スタンバイモード時かアクティブモード時かにかかわらず、常時駆動されるような構成としてもよい。ただし、スタンバイモード時において、ベリファイ用チャージポンプ230およびイレースプログラム用チャージ240を駆動しないほうが、消費電力の低減には有利である。
【0055】
具体的には、スタンバイモード時においては、スタンバイ用チャージポンプ210が、例えば、1.8Vの電源電圧Vccを5.0Vに昇圧して昇圧電圧HV1として出力し、アクティブモード時においては、リード用チャージポンプ220が、同様に、1.8Vの電源電圧Vccを5.0Vに昇圧して昇圧電圧HV1として出力する。また、アクティブモード時において、ベリファイ用チャージポンプ230は、例えば、1.8Vの電源電圧Vccを5.0Vに昇圧して昇圧電圧HV2として出力し、イレース/プログラム用チャージポンプ240は、1.8Vの電源電圧Vccを8.0Vに昇圧して昇圧電圧HV2として出力する。
【0056】
リード用チャージポンプ220は、負荷に供給可能な電流容量が大きく、リードモード時に、メモリセルアレイにおいて必要とされる電力を十分に賄うことができる能力を持っている。一方、スタンバイ用チャージポンプ210は、リード用チャージポンプ210に比べて供給可能な電流容量が小さく、昇圧電圧としてスタンバイ電圧は維持できるものの、リードモード時にメモリセルアレイで必要とされる電力を賄うほどの能力は持っていない。しかしながら、スタンバイ用チャージポンプ210は、リード用チャージポンプ220に比べ、供給可能な電流容量が小さい分、消費される電流が少なくて済む。
【0057】
図4は図3における昇圧回路18のうち、昇圧電圧HV1を出力するリード用チャージポンプ220の具体的な構成を示す回路図である。図4に示すように、リード用チャージポンプ220は、主として、発振回路300と、チャージポンプ回路310と、レベルセンサ320と、を備えている。
【0058】
このうち、発振回路300は、アンドゲート338からのイネーブル信号ENB1に応じて、チャージポンプ回路310に供給するクロック信号OSCKを出力する。例えば、イネーブル信号ENB1がローレベル(非アクティブ)であれば、発振回路300の発振動作が停止され、イネーブル信号ENB1がハイレベル(アクティブ)であれば、発振回路300の発振動作が開始される。
【0059】
イネーブル信号ENB1は、コントロールロジック14からの負極性のスタンバイモード信号STB*と、後述するレベルセンサ320からの検出信号ACTとの論理積を示すアンド信号である。従って、リード用チャージポンプ210では、負極性のスタンバイモード信号STB*がハイレベル(アクティブ)、すなわち、リード,プログラム,イレース,ベリファイモード時のアクティブモード時である場合において、発振回路300の発振の開始/停止が制御されて、チャージポンプ回路310の昇圧動作が制御される。
【0060】
チャージポンプ回路310は、発振回路300から供給されるクロック信号OSCKに基づいて、電源電圧Vccを昇圧し、昇圧電圧HV1を出力する。このチャージポンプ回路310としては、リードモード時に、発生した電圧を後段の負荷(メモリセルアレイ22など)に供給するだけの十分な電流容量を有するものが用いられている。
【0061】
レベルセンサ320は昇圧電圧HV1が、所望の電圧、例えば5.0Vより高いか低いかを検出し、その検出信号ACTをアンドゲート338にフィードバックする。
【0062】
レベルセンサ320は、コンパレータ322を有している。コンパレータ322の負入力端子(−)には、基準電圧Vrfが入力されている。一方、コンパレータ322の正入力端子(+)には、昇圧電圧HVを分圧した検出電圧HVrfが入力されている。
【0063】
検出電圧HVrfは、第1の抵抗324と、第2の抵抗326とで構成された分圧回路によって昇圧電圧HV1を分圧した電圧である。
【0064】
発振回路300と、チャージポンプ回路310と、レベルセンサ320とで構成されるフィードバック回路は、検出電圧HVrfと基準電圧Vrfとが等しくなるように動作する。ここで、第1および第2の抵抗324,326の抵抗値をR1,R2とすると、昇圧電圧HV1は、下式で表すことができる。
【0065】
HV1=Vrf・(1+R1/R2) …(1)
【0066】
上記(1)式からわかるように、第1および第2の抵抗324,326の抵抗値R1,R2を調整することにより、昇圧電圧HV1を所望の電圧に設定することができる。本実施例では、前述したとおり、リードモード時には、昇圧電圧HV1が5.0Vとなるように設定している。
【0067】
以上のように、リード用チャージポンプ220は、レベルセンサ320によって検出される昇圧電圧HV1の電圧レベルに応じて、発振回路300の発振動作が制御されて、チャージポンプ回路310の動作が制御される。これにより、チャージポンプ回路310の出力電圧(昇圧電圧)HV1が、リードモード時に対応する昇圧電圧として5.0Vとなるように動作する。
【0068】
一方、スタンバイ用チャージポンプ210も、基本的には、スリー用チャージポンプ220と同様に、発振回路(図示せず)と、チャージポンプ回路(図示せず)と、レベルセンサ(図示せず)と、を備えている。
【0069】
ただし、チャージポンプ回路は、リード用チャージポンプ220のチャージポンプ回路310に比較し、後段の負荷(メモリセルアレイ12など)に供給可能な電流容量の小さいものが用いられており、発振回路からのクロック信号に基づいて、電源電圧Vccを昇圧して、昇圧電圧HV1を出力する。
【0070】
また、発振回路は、コントロールロジック14からのスタンバイモード信号STBとレベルセンサからの検出信号との論理積であるアンド信号が入力されており、このアンド信号に応じて、チャージポンプ回路に供給するクロック信号を出力する。すなわち、スタンバイ用チャージポンプ210は、スタンバイモード信号STBがハイレベル(アクティブ)、すなわち、スタンバイモード時である場合においてのみ、発振回路の発振の開始/停止が制御されて、チャージポンプ回路における昇圧動作が制御される。
【0071】
なお、これらチャージポンプ210,220の出力端と基準電位点(GND)との間には、プールキャパシタChvが設けられている。プールキャパシタChvは、昇圧電圧HV1をプールするようになっている。
【0072】
他のベリファイ用チャージポンプ230およびイレース/プログラム用チャージポンプ240も、基本的には、リード用チャージポンプ220と同様に、それぞれ、発振回路(図示せず)と、チャージポンプ回路(図示せず)と、レベルセンサ(図示せず)と、を備えている。ただし、それぞれのチャージポンプから出力される昇圧電圧が、それぞれの所望の電圧となるように、レベルセンサ内の分圧回路の抵抗値が調整されている。
【0073】
C2.制御電圧生成回路の構成および動作:
制御電圧生成回路32は、昇圧回路18から出力される昇圧電圧HV1,HV2,HV3に基づいて、動作モードに応じた種々の電圧をアクセスの実行に必要な複数種類の制御電圧として生成する。
【0074】
図5は、本発明の一実施例としての電圧発生回路に含まれる制御電圧生成回路32の構成例を示すブロック図である。図5には、制御電圧生成回路32として、CG制御用L電圧生成部410と、CG制御用H電圧生成部420と、YS制御用電圧生成部430と、BL制御用電圧生成部440とが示されている。
【0075】
CG制御用L電圧生成部410は、コントロールゲート制御電圧として、ローレベル(L)の電圧VPCGL(CG制御用L電圧)を生成する。CG制御用H電圧生成部420は、コントロールゲート(CG)を制御するためのコントロールゲート制御電圧として、ハイレベル(H)の電圧VPCGH(CG制御用H電圧)を生成する。YS制御用電圧生成部430は、列選択回路28(図1)において実行されるビット線(BL)の選択動作を制御するためのビット線選択制御電圧として、YS用制御電圧VPYSを生成する。BL制御用電圧生成部440、イレースモード時やプログラムモード時において、イレースやプログラムを実行するためのビット線制御電圧として用いられるBL用制御電圧VPBLを生成する。
【0076】
なお、制御電圧生成回路32には、ワード線(WL)用の制御電圧生成部等の種々の制御電圧生成部も含まれているが、本発明の説明上特に必要がないため、その図示および説明を省略する。
【0077】
図6は、制御電圧生成回路32において、動作モードに応じて生成される制御電圧について示す説明図である。制御電圧生成回路32の各制御電圧電圧生成部410〜440では、図6に示すように、制御電圧VPCGL,VPCGH,VPYS,VPBLとして各動作モードに応じた電圧を出力する。以下では、各制御電圧生成部の構成および動作について説明する。
【0078】
(1)CG制御用L電圧生成部410
図5に示すように、CG制御用L電圧生成部410は、スタンバイ,リード,イレースベリファイ,プログラムベリファイ,プログラム,イレースの各動作モードに応じた電圧をCG制御用L電圧VPCGLとして生成するために、スタンバイ用電圧生成回路410aと、リード用電圧生成回路410bと、イレースベリファイ用電圧生成回路410cと、プログラムベリファイ用電圧生成回路410dと、プログラム用電圧生成回路410eと、イレース用電圧生成回路410fとを備え、それぞれの出力が共通接続された構成を有している。
【0079】
スタンバイ用電圧生成回路410aは、コントロールロジック14からのスタンバイモード信号STBがアクティブ、すなわち、スタンバイモード時において、図6に示すように、電源電圧VccをCG制御用L電圧VPCGLとして出力する。このスタンバイ用電圧生成回路410aは、スタンバイモード信号STBに基づいてオン/オフが制御されるトランジスタによるスイッチ回路により簡単に構成される。なお、以下の説明における他の電圧生成回路においても、基準となる電圧を制御電圧としてそのまま出力する場合の電圧生成回路は、このスタンバイ用電圧生成回路410aと同様に構成される。
【0080】
リード用電圧生成回路410bは、コントロールロジック14からのリードモード信号RDMがアクティブ、すなわち、リードモード時において、図6に示すように、リード用チャージポンプ220(図3)から出力される5.0Vの昇圧電圧HV1を基準に1.5Vの電圧を生成し、CG制御用L電圧VPCGLとして出力する。リード用電圧生成回路410bは、定電圧発生回路により簡単に構成される。
【0081】
図7は、リード用電圧生成回路410bを構成する定電圧発生回路の構成例を示す説明図である。このリード用電圧生成回路410bは、オペアンプ452を有している。オペアンプ452の出力は、ソースフォロアとして機能するトランジスタ456を介してCG制御用L電圧VPCGLとして出力される。
【0082】
オペアンプ452の正入力端子(+)には、基準電圧Vrが入力されている。一方、オペアンプ452の負入力端子(−)には、出力される制御電圧VPCGLの分圧電圧Vfが入力されている。分圧電圧Vfは、第1の抵抗458と第2の抵抗459とで構成された分圧回路によってCG制御用L電圧VPCGLを分圧した電圧である。
【0083】
オペアンプ452と、トランジスタ456と、2つの抵抗458,459とで構成されるフィードバック回路は、基準電圧Vrと分圧電圧Vfとが等しくなるように動作する。ここで、第1および第2の抵抗458,459の抵抗値をR10,R20とすると、CG制御用L電圧VPCGLは、下式で表すことができる。
【0084】
VPCGL=Vr・(1+R10/R20) …(2)
【0085】
上記(2)式からわかるように、第1および第2の抵抗458,459の抵抗値R1,R2または基準電圧Vrを調整することにより、CG制御用L電圧VPCGLを所望の電圧に調整することができる。
【0086】
また、オペアンプ452の2つの電源入力端子の一方には、基準となる昇圧電圧HV1が入力されており、他方の入力端子には、スイッチとして機能するトランジスタ454を介して基準電位点GND(0V)が入力されている。このトランジスタ454のゲート端子には、リードモード信号RDMが入力されている。ここで、リードモード信号RDMがハイレベル(アクティブ)、すなわち、リードモードである場合には、トランジスタ454がオンとなってオペアンプ452の動作がアクティブとなる。これにより、上述したフィードバック動作が実行されて、上記(2)式で表される電圧がCG制御用L電圧VPCGLとして生成される。一方、リードモード信号RDMがローレベル(非アクティブ)、すなわち、他の動作モードである場合には、トランジスタ454がオフしてオペアンプ452の動作が非アクティブとなり、リード用電圧生成回路410bの動作が非アクティブとなる。ただし、リード用電圧生成回路410bが非アクティブであっても、他の動作モードに対応する電圧生成回路が電圧を生成してCG制御用L電圧VPCGLとして出力される。
【0087】
なお、以下の説明における他の電圧生成回路においても、基準となる昇圧電圧に基づいて所望の電圧を制御電圧として出力する場合には、リード用電圧生成回路410bと同様に構成される。ただし、各電圧生成回路は、必ずしもスタンバイ用電圧生成回路410aやリード用電圧生成回路410bを構成する回路である必要はなく、種々の回路構成を採ることができる。
【0088】
イレースベリファイ用電圧生成回路410cは、コントロールロジック14からのイレースベリファイモード信号ESVFYがアクティブ、すなわち、イレースモード実行後のベリファイモード時において、図6に示すように、ベリファイ用チャージポンプ230(図3)から出力される5.0Vの昇圧電圧HV2を基準に1.2Vの電圧を生成し、CG制御用L電圧VPCGLとして出力する。
【0089】
プログラムベリファイ用電圧生成回路410dは、コントロールロジック14からのプログラムベリファイモード信号PGVFYがアクティブ、すなわち、プログラムモード実行後のベリファイモード時において、図6に示すように、5.0Vの昇圧電圧HV2を基準に1.8Vの電圧を生成し、CG制御用L電圧VPCGLとして出力する。
【0090】
プログラム用電圧生成回路410eは、コントロールロジック14からのプログラムモード信号PGMがアクティブ、すなわち、プログラムモード時において、図6に示すように、イレース/プログラム用チャージポンプ240(図3)から出力される8.0Vの昇圧電圧HV3を基準に2.5Vの電圧を生成し、CG制御用L電圧VPCGLとして出力する。
【0091】
イレース用電圧生成回路410fは、コントロールロジック14からのイレースモード信号ERSがアクティブ、すなわち、イレースモード時において、図6に示すように、電源電圧VccをCG制御用H電圧VPCGLとして出力する。
【0092】
(2)CG制御用H電圧生成部420
CG制御用H電圧生成部420も、CG制御用L電圧生成部410と同様に、スタンバイ,リード,イレースベリファイ,プログラムベリファイ,プログラム,イレースの各動作モードに応じた電圧を生成するために、基本的には、各動作モードに応じた複数の電圧生成回路を備えて、それらの出力が共通に接続された構成を有している。ただし、CG制御用H電圧生成部420は、図6に示すように、イレースベリファイモード時およびプログラムベリファイモード時における電圧が同じであることから、これらの動作モードで共通のベリファイ用制御電圧発生回路420cを備える構成としている点において、CG制御用L電圧生成部410と異なっている。また、CG制御用H電圧生成部420は、図6に示すように、CG制御用H電圧VPCGHとCG制御用L電圧VPCGLとでは、各動作モードに応じて出力すべき電圧が異なっているため、それぞれの電圧発生回路で生成される電圧が異なっている点において、CG制御用L電圧生成部410と異なっている。
【0093】
リード用電圧生成回路420bは、リードモード時において、図6に示すように、リード用チャージポンプ220から出力される5.0Vの昇圧電圧HV1を基準に3.0Vの電圧を生成し、CG制御用H電圧VPCGHとして出力する。
【0094】
スタンバイ用電圧生成回路420aは、スタンバイモード時において、リードモード時におけるCG制御用H電圧である3.0Vの近傍の電圧を、5.0Vの昇圧電圧HV1を基準に生成し、CG制御用H電圧VPCGHとして出力する。
【0095】
ベリファイ用電圧生成回路420cは、イレースベリファイモード時およびプログラムベリファイモード時において、図6に示すように、ベリファイ用チャージポンプ230から出力される5.0Vの昇圧電圧HV2を基準に3.0Vの電圧を生成し、CG制御用H電圧VPCGHとして出力する。
【0096】
プログラム用電圧生成回路420eは、プログラムモード時において、図6に示すように、イレース/プログラム用チャージポンプ240から出力される8.0Vの昇圧電圧HV3を基準に2.5Vの電圧を生成し、CG制御用H電圧VPCGHとして出力する。
【0097】
イレース用電圧生成回路420fは、イレースモード時において、図6に示すように、電源電圧VccをCG制御用H電圧VPCGHとして出力する。
【0098】
(3)YS制御用電圧生成部430
YS制御用電圧生成部430も、CG制御用L電圧生成部410と同様に、スタンバイ,リード,イレースベリファイ,プログラムベリファイ,プログラム,イレースの各動作モードに応じた電圧を生成するために、基本的には、各動作モードに応じた複数の電圧生成回路を備えて、それらの出力が共通に接続された構成を有している。ただし、YS制御用電圧生成部430は、図6に示すように、イレースベリファイモード時およびプログラムベリファイモード時における電圧が同じであることから、これらの動作モードで共通のベリファイ用制御電圧発生回路430cを備える構成としている点、および、イレースモード時およびプログラムモード時における電圧も同じであることから、共通のイレース/プログラム用制御電圧発生回路430eを備える構成としている点において、CG制御用L電圧生成部410と異なっている。また、YS制御用電圧生成部430は、図6に示すように、YS制御用電圧VPYSとCG制御用L電圧VPCGLとでは、各動作モードに応じて出力すべき電圧が異なっているため、それぞれの電圧発生回路で生成される電圧が異なっている点において、CG制御用L電圧生成部410と異なっている。
【0099】
スタンバイ用電圧生成回路430aは、スタンバイモード時において、図6に示すように、電源電圧VccをYS制御用電圧VPYSとして出力する。
【0100】
リード用電圧生成回路430bは、リードモード時において、図6に示すように、リード用チャージポンプ220から出力される5.0Vの昇圧電圧HV1を基準に4.5Vの電圧を生成し、YS制御用電圧VPYSとして出力する。
【0101】
ベリファイ用電圧生成回路430cは、イレースベリファイモード時およびプログラムベリファイモード時において、図6に示すように、ベリファイ用チャージポンプ230から出力される5.0Vの昇圧電圧HV2を基準に4.5Vの電圧を生成し、YS制御用電圧VPYSとして出力する。
【0102】
イレース/プログラム用電圧生成回路430eは、プログラムモード時およびイレースモード時において、図6に示すように、イレース/プログラム用チャージポンプ240から出力される8.0Vの昇圧電圧HV3をYS制御用電圧VPYSとして出力する。
【0103】
(4)BL制御用電圧生成部440
BL制御用電圧生成部440も、CG制御用L電圧生成部410と同様に、スタンバイ,リード,イレースベリファイ,プログラムベリファイ,プログラム,イレースの各動作モードに応じた電圧を生成するために、基本的には、各動作モードに応じた複数の電圧生成回路を備えて、それらの出力が共通に接続された構成を有している。ただし、BL制御用電圧生成部440は、図6に示すように、スタンバイモード時、リードモード時、イレースベリファイモード時およびプログラムベリファイモード時における電圧が同じであることから、これらの動作モードで共通のスタンバイ/リード/ベリファイ用制御電圧発生回路440aを備える構成としている点、および、イレースモード時およびプログラムモード時における電圧も同じであることから、これらの動作モードで共通のイレース/プログラム用制御電圧発生回路440eを備える構成としている点において、CG制御用L電圧生成部410と異なっている。また、BL制御用電圧生成部440は、図6に示すように、BL制御用電圧VPBLとCG制御用L電圧VPCGLとでは、各動作モードに応じて出力すべき電圧が異なっているため、それぞれの電圧発生回路で生成される電圧が異なっている点において、CG制御用L電圧生成部410と異なっている。
【0104】
スタンバイ/リード/ベリファイ用電圧生成回路440aは、スタンバイモード時とリードモード時とベリファイモード時のいずれにおいても、図6に示すように、電源電圧VccをBL制御用電圧VPBLとして出力する。
【0105】
イレース/プログラム用電圧生成回路440eは、プログラムモード時およびイレースモード時において、図6に示すように、イレース/プログラム用チャージポンプ240から出力される8.0Vの昇圧電圧HV3を基準に5.2Vの電圧を生成し、BL制御用電圧VPBLとして出力する。
【0106】
C3.実施例の効果:
以上説明したように、本実施例の電圧発生回路のうち、昇圧回路18(図3)では、リード,ベリファイ,イレース,プログラムの各アクティブモード時には、いずれの動作モードであるかに関係なく、制御電圧生成回路32における電圧生成の基準電圧として、リード用チャージポンプ220がリードモード時用の昇圧電圧HV1を出力し、ベリファイ用チャージポンプ230がベリファイモード時用の昇圧電圧HV2を出力する。また、イレース/プログラム用チャージポンプ240がイレースまたはプログラムモード時用の昇圧電圧HV3を出力する。
【0107】
そして、制御電圧生成回路32の各制御電圧生成部410〜440では、それぞれ各動作モード時において、その動作モード時に対応する制御電圧生成回路を駆動させて、その動作モード用の昇圧電圧を基準電圧として、各動作モードに対応した制御電圧を生成する。
【0108】
例えば、CG制御用L電圧生成部410では、プログラムモード時には、プログラムモード用電圧生成回路410eが駆動されて、昇圧電圧HV3を基準電圧としてCG制御用H電圧を生成し、プログラムベリファイモード時には、プログラムベリファイモード用電圧生成回路410dが駆動されて、昇圧電圧HV2を基準電圧としてCG制御用H電圧を生成する。
【0109】
このとき、プログラム用電圧生成回路410eおよびプログラムベリファイ用電圧生成回路410dの駆動の切り替えは、それぞれに入力されるプログラムモード信号PGMおよびプログラムベリファイモード信号PGVFYに応じてオン/オフされるスイッチとしてのトランジスタ(図7のトランジスタ454に相当)に従って実行される。このスイッチとしてのトランジスタの切り替えは、トランジスタの素子性能によってほぼ決まるため、高速な切り替えを実現することが可能である。例えば、トランジスタのスイッチング時間としては、約50ns以下とすることが可能である。従って、CG制御用L電圧VPCGLとして出力される電圧を、プログラムモード時とベリファイモード時とで高速に切り替えることが可能である。
【0110】
また、他のCG制御用H電圧生成部420、YS制御用電圧性西部430、およびBL制御用電圧生成部440においてもCG制御用L電圧生成部410と同様に、CG制御用H電圧VPCGH、YS制御用電圧VPYS、および、BL制御用電圧VPBLとしてそれぞれ出力される電圧を、プログラムモード時とベリファイモード時とで高速に切り替えることが可能である。
【0111】
従って、本実施例の電圧発生回路では、プログラムモード時やイレースモード時からベリファイモード時への制御電圧の切り替えやその逆の切り替えを高速に実行することが可能である。これにより、1回のプログラムアクセスやイレースアクセスの時間を従来に比べて大幅に短縮化することが可能である。
【0112】
例えば、上述のように制御電圧の切り替え時間を約50nsとし、1回のプログラムあるいはイレースの時間が約1μs、ベリファイの時間が約300nsであるとする。この場合、イレース/プログラムアクセス時間は、約1.4μsとなる。上述の課題で説明したように、昇圧回路の出力を切り替える場合のイレース/プログラムアクセス時間が約3.3μs(図8参照)であるので、1/2以下のイレース/プログラムアクセス時間に短縮することができる。これにより、従来のような一般的な不揮発性半導体記憶装置のイレース/プログラムアクセス時間約10μsに等しい時間内に、最高約7回のイレース/プログラムを実行することが可能となる。
【0113】
なお、以上の説明からわかるように、イレース/プログラム用チャージポンプ240が本発明の第1の昇圧部に相当し、ベリファイ用チャージポンプ230が本発明の第2の昇圧部に相当する。また、リード用チャージポンプ220が本発明の第3の昇圧部に相当する。さらに、イレースまたはプログラムモード時用の昇圧電圧HV3が本発明の第1の昇圧電圧に相当し、ベリファイモード時様の昇圧電圧HV2が本発明の第2の昇圧電圧に相当する。
【0114】
D.変形例:
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である、
【0115】
例えば、不揮発性メモリ素子108A,108Bの構造については、MONOS構造に限定されるものではない。1つのワードゲート104と第1,第2のコントロールゲート106A,106Bにより、2箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【0116】
また、上記実施例の昇圧回路18は、スタンバイモード時に対応するスタンバイ用チャージポンプ210と、リードモード時に対応するリード用チャージポンプ220と、ベリファイモード時に対応するベリファイ用チャージポンプ230と、イレースまたはプログラムモード時に対応するイレース/プログラム用チャージポンプ240とを備える場合を示している。しかしながらこれに限定されるものではない。
【0117】
例えば、リード用チャージポンプとベリファイ用チャージポンプとのいずれか一方を他方と兼用する構成としてもよい。この場合には、消費電力の低減や装置の小型化を図ることができる。ただし、異なる2つのバンクに対して、一方のバンクをリードモードで動作させ、他方のバンクをベリファイモードで動作させるようなデュアルオペレーションを実行可能とする場合には、一方のバンクのリードモードの動作に、他方のバンクのベリファイモードの動作による影響しないようにするためには、リード用チャージポンプとベリファイ用チャージポンプとを別々に備えるほうが好ましい。
【0118】
また、リードモード用の昇圧電圧とイレースモードまたはプログラムモード用の昇圧電圧を、従来の昇圧回色と同様に、動作モードに応じて異なった昇圧電圧を出力するような1つのチャージポンプで構成するようにしてもよい。この場合にも、消費電力の低減や装置の小型化を図ることができる。ただし、このような構成とした場合には、異なる2つのバンクに対して、一方のバンクをリードモードで動作させ、他方のバンクをイレースモードあるいはプログラムモードで動作させるようなデュアルオペレーションを実行することができない。
【0119】
さらに、上記実施例では、昇圧回路18から出力される昇圧電圧HV1およびHV2が5.0Vで、昇圧電圧HV3が8.0Vにしていたが、本発明はこのような値に限定されるものではなく、種々の種々の値を採ることができる。
【図面の簡単な説明】
【図1】ツインメモリセルの構造を模式的に示した断面図である。
【図2】図1のツインメモリセルを用いて構成される不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。
【図3】本発明の一実施例としての電圧発生回路に含まれる昇圧回路18の構成例を示すブロック図である。
【図4】図3における昇圧回路18のうち、昇圧電圧HV1を出力するリード用チャージポンプ220の具体的な構成を示す回路図である。
【図5】本発明の一実施例としての電圧発生回路に含まれる制御電圧生成回路32の構成例を示すブロック図である。
【図6】制御電圧生成回路32において動作モードに応じて生成される制御電圧について示す説明図である。
【図7】リード用電圧生成回路410bを構成する定電圧発生回路を示す説明図である。
【図8】従来の電圧発生回路に含まれる昇圧回路の問題点を示す説明図である。
【符号の説明】
10…不揮発性半導体記憶装置
12…アドレスデコーダ
14…コントロールロジック
16…バンク(ブロック)
18…昇圧回路
22…メモリセルアレイ
24…行デコーダ
26…列デコーダ
28…列選択回路
30…コントロールゲート線デコーダ
32…制御電圧生成回路
34…データI/O
100…ツインメモリセル
102…P型ウェル
104…ワードゲート
106A,106B…コントロールゲート
108A,108B…不揮発性メモリ素子
109…ONO膜
110…不純物層
210…スタンバイ用チャージポンプ
220…リード用チャージポンプ
230…ベリファイ用チャージポンプ
240…イレース/プログラム用チャージ
300…発振回路
310…チャージポンプ回路
320…レベルセンサ
338…アンドゲート
322…コンパレータ
324…第1の抵抗
326…第2の抵抗
410a…スタンバイ用電圧生成回路
410b…リード用電圧生成回路
410c…イレースベリファイ用電圧生成回路
410d…プログラムベリファイ用電圧生成回路
410e…プログラム用電圧生成回路
410f…イレース用電圧生成回路
420a…スタンバイ用電圧生成回路
420b…リード用電圧生成回路
420c…ベリファイ用電圧生成回路
420e…プログラム用電圧生成回路
420f…イレース用電圧生成回路
430a…スタンバイ用電圧生成回路
430b…リード用電圧生成回路
430c…ベリファイ用電圧生成回路
430e…イレース/プログラム用電圧生成回路
440a…スタンバイ/リード/ベリファイ用電圧生成回路
440e…イレース/プログラム用電圧生成回路
452…オペアンプ
458…第1の抵抗
459…第2の抵抗
454,456…トランジスタ
SCG…サブコントロールゲート線
SBL…サブビット線
WL…ワード線
HV1,HV2,HV3…昇圧電圧
Chv…プールキャパシタ
ACT…検出信号
HVrf…検出電圧
Vrf…基準電圧
OSCK…クロック信号
STB…スタンバイモード信号
STB*…負極性のスタンバイモード信号
RDM…リードモード信号
PGM…プログラムモード信号
ESVFY…イレースベリファイモード信号
PGVFY…プログラムベリファイモード信号
SBL…サブビット線
VPCGL…CG制御用L電圧
VPCGH…CG制御用H電圧
VPYS…YS制御用電圧
VPBL…BL制御用電圧
Vcc…電源電圧
GND(0V)…電源電圧
Vr…基準電圧
Vf…分圧電圧
Claims (10)
- 複数の不揮発性メモリ素子によって構成されたメモリセルアレイを有する不揮発性半導体記憶装置に用いられる電圧発生回路であって、
前記不揮発性半導体記憶装置は、動作モードとして、前記不揮発性メモリ素子に対して書き込みを行うプログラムモードと、消去を行うイレースモードと、前記書き込みまたは消去の状態を確認するために読み出しを行うベリファイモードと、前記不揮発性メモリ素子からの読み出しを行うリードモードと、を有しており、
電源電圧を昇圧して、前記プログラムモードまたはイレースモードに応じた第1の昇圧電圧を出力する第1の昇圧部と、前記ベリファイモードに応じた前記第1の昇圧電圧と異なる第2の昇圧電圧を出力する第2の昇圧部と、を少なくとも有する昇圧回路と、
前記不揮発性メモリ素子の動作を制御するための制御電圧として、少なくとも、前記プログラムモードにおいて、前記第1の昇圧電圧に基づいて前記プログラムモードに対応する電圧を生成し、前記イレースモードにおいて、前記第1の昇圧電圧に基づいて前記イレースモードに対応する電圧を生成し、前記ベリファイモードにおいて、前記第2の昇圧電圧に基づいて前記ベリファイモードに対応する電圧を生成する制御電圧生成回路と、
を備えることを特徴とする電圧発生回路。 - 請求項1記載の電圧発生回路であって、
前記第1および第2の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
前記発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることを特徴とする電圧発生回路。 - 請求項1記載の電圧発生回路であって、
前記昇圧回路は、さらに、電源電圧を昇圧して、前記リードモードに応じた第3の昇圧電圧を出力する第3の昇圧部を備えており、
前記制御電圧生成回路は、前記リードモードにおいて、前記第3の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成することを特徴とする電圧発生回路。 - 請求項3記載の電圧発生回路であって、
前記第1ないし第3の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
前記発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることを特徴とする電圧発生回路。 - 請求項1記載の電圧発生回路であって、
前記制御電圧生成回路は、前記リードモードにおいて、前記第2の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成することを特徴とする電圧発生回路。 - 請求項1記載の電圧発生回路であって、
前記第1の昇圧部は、前記プログラムモードまたはイレースモードにおいて前記第1の昇圧電圧を出力し、前記リードモードにおいて前記第3の昇圧電圧を出力し、
前記制御電圧生成回路は、前記リードモードにおいて、前記第3の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成することを特徴とする電圧発生回路。 - 請求項6記載の電圧発生回路であって、
前記第1および第2の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
前記発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることを特徴とする電圧発生回路。 - 請求項1記載の電圧発生回路であって、
前記電圧発生回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、1つのワードゲートと、2つのコントロールゲートによって制御されるツインメモリセルを構成していることを特徴とする電圧発生回路。 - 請求項1記載の電圧発生回路であって、
前記電圧発生回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜(O)、窒化膜(N)及び酸化膜(O)から成り、電荷のトラップサイトとして機能するONO膜を備えることを特徴とする電圧発生回路。 - 請求項1記載の電圧発生回路を備えた不揮発性半導体記憶装置。
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