JPH0785685A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0785685A JPH0785685A JP23161693A JP23161693A JPH0785685A JP H0785685 A JPH0785685 A JP H0785685A JP 23161693 A JP23161693 A JP 23161693A JP 23161693 A JP23161693 A JP 23161693A JP H0785685 A JPH0785685 A JP H0785685A
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
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- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭと該ＯＴＰＲＯＭとを同一のチ
ップに搭載させると共に、単一の電源システムを用いて
両者を効率的に選択して使用する事の出来る、低コスト
化可能な半導体装置を提供する。 【構成】 ＥＥＰＲＯＭ領域２とＯＴＰＲＯＭ領域３と
が同一チップ内に配置されており、両領域２、３の何れ
か一方の領域に於ける所定のセル２０、３０のみを駆動
させる様にする制御手段４が設けられている半導体装置
１。
ップに搭載させると共に、単一の電源システムを用いて
両者を効率的に選択して使用する事の出来る、低コスト
化可能な半導体装置を提供する。 【構成】 ＥＥＰＲＯＭ領域２とＯＴＰＲＯＭ領域３と
が同一チップ内に配置されており、両領域２、３の何れ
か一方の領域に於ける所定のセル２０、３０のみを駆動
させる様にする制御手段４が設けられている半導体装置
１。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のであり、更に詳しくは、電気的に記憶情報を所定の記
憶手段に書込み及び消去可能なＲＯＭ（ＥＥＰＲＯＭ）
と電気的に一回だけ情報を所定の記憶手段に書込み可能
で且つ消去不可能なＲＯＭ（ＯＴＰＲＯＭ）とが混在さ
れた半導体装置に関するものである。
のであり、更に詳しくは、電気的に記憶情報を所定の記
憶手段に書込み及び消去可能なＲＯＭ（ＥＥＰＲＯＭ）
と電気的に一回だけ情報を所定の記憶手段に書込み可能
で且つ消去不可能なＲＯＭ（ＯＴＰＲＯＭ）とが混在さ
れた半導体装置に関するものである。
【０００２】
【従来の技術】従来から、電気的に記憶情報を所定の記
憶手段に書込み及び消去可能なＲＯＭ（ＥＥＰＲＯＭ）
と電気的に一回だけ情報を所定の記憶手段に書込み可能
で且つ消去不可能なＲＯＭ（ＯＴＰＲＯＭ）とはそれぞ
れ個別に一般的に使用されている。
憶手段に書込み及び消去可能なＲＯＭ（ＥＥＰＲＯＭ）
と電気的に一回だけ情報を所定の記憶手段に書込み可能
で且つ消去不可能なＲＯＭ（ＯＴＰＲＯＭ）とはそれぞ
れ個別に一般的に使用されている。
【０００３】然しながら、近年に於ける情報処理システ
ムの複雑化に伴い、複数の互いに機能を異にする半導体
素子同志を、同一のチップに搭載させ、チップのダウン
サイジング化、多機能化、低コスト化等を実現させよう
とする試みが、盛んに行われて来ている。例えば、所定
のマイコン用プログラムを記憶させたＥＥＰＲＯＭを、
一つのチップに搭載させると同時に、当該使用機器のＩ
Ｄ、即ち製造番号、製造日時等の情報、更には、バージ
ョン、故障時のシステム状態等の情報等、使用機器の本
来の駆動システムとは異なったデータで、且つ消去され
ては困る様な情報を書き込む為のＯＴＰＲＯＭを搭載さ
せる必要がある場合が多くなってきている。
ムの複雑化に伴い、複数の互いに機能を異にする半導体
素子同志を、同一のチップに搭載させ、チップのダウン
サイジング化、多機能化、低コスト化等を実現させよう
とする試みが、盛んに行われて来ている。例えば、所定
のマイコン用プログラムを記憶させたＥＥＰＲＯＭを、
一つのチップに搭載させると同時に、当該使用機器のＩ
Ｄ、即ち製造番号、製造日時等の情報、更には、バージ
ョン、故障時のシステム状態等の情報等、使用機器の本
来の駆動システムとは異なったデータで、且つ消去され
ては困る様な情報を書き込む為のＯＴＰＲＯＭを搭載さ
せる必要がある場合が多くなってきている。
【０００４】
【発明が解決しようとする課題】処で、従来に於いて
は、かかるＥＥＰＲＯＭとＯＴＰＲＯＭとは、情報の読
み書き動作に於いて使用される電圧等が、異なっている
為、多くの場合には、一つのチップにＥＥＰＲＯＭかＯ
ＴＰＲＯＭの何れか一方のみが搭載される事が多く（シ
ステム−オン−チップ）従って、製造工程が複雑とな
り、製造コストも増加すると言う欠点が有った。
は、かかるＥＥＰＲＯＭとＯＴＰＲＯＭとは、情報の読
み書き動作に於いて使用される電圧等が、異なっている
為、多くの場合には、一つのチップにＥＥＰＲＯＭかＯ
ＴＰＲＯＭの何れか一方のみが搭載される事が多く（シ
ステム−オン−チップ）従って、製造工程が複雑とな
り、製造コストも増加すると言う欠点が有った。
【０００５】又、他の例に於いては、該ＥＥＰＲＯＭと
ＯＴＰＲＯＭを同一のチップに同時に搭載させるが、電
源を別々に構成した、多電源方式を導入して対処してい
るが、係る方法においても、製造工程が複雑となり、製
造コストも増加すると言う欠点が有った。本発明の目的
は、係る従来技術に於ける問題を解決し、該ＥＥＰＲＯ
Ｍと該ＯＴＰＲＯＭとを同一のチップに搭載させると共
に、単一の電源システムを用いて両者を効率的に選択し
て使用する事の出来る、低コスト化可能な半導体装置を
提供するものである。
ＯＴＰＲＯＭを同一のチップに同時に搭載させるが、電
源を別々に構成した、多電源方式を導入して対処してい
るが、係る方法においても、製造工程が複雑となり、製
造コストも増加すると言う欠点が有った。本発明の目的
は、係る従来技術に於ける問題を解決し、該ＥＥＰＲＯ
Ｍと該ＯＴＰＲＯＭとを同一のチップに搭載させると共
に、単一の電源システムを用いて両者を効率的に選択し
て使用する事の出来る、低コスト化可能な半導体装置を
提供するものである。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には以下に記載されたような技術
構成を採用するものである。即ち、ＥＥＰＲＯＭ領域と
ＯＴＰＲＯＭ領域とが同一チップ内に配置されており、
両領域の何れか一方の領域に於ける所定のセルのみを駆
動させる様にする制御手段が設けられている半導体装置
であり、更に具体的には、上記した基本的構成を有する
半導体装置に於いて、該ＥＥＰＲＯＭ領域に配置されて
いるセル構造が、該ＯＴＰＲＯＭ領域に配置されている
セル構造と同一である様に構成され或いは、該ＥＥＰＲ
ＯＭ領域に配置されているセル構造に於ける電子の出し
入れ方向と該ＯＴＰＲＯＭ領域に配置されているセル構
造に於ける電子の出し入れ方向とは、互いに逆方向とな
る様に構成されている半導体装置である。
達成するため、基本的には以下に記載されたような技術
構成を採用するものである。即ち、ＥＥＰＲＯＭ領域と
ＯＴＰＲＯＭ領域とが同一チップ内に配置されており、
両領域の何れか一方の領域に於ける所定のセルのみを駆
動させる様にする制御手段が設けられている半導体装置
であり、更に具体的には、上記した基本的構成を有する
半導体装置に於いて、該ＥＥＰＲＯＭ領域に配置されて
いるセル構造が、該ＯＴＰＲＯＭ領域に配置されている
セル構造と同一である様に構成され或いは、該ＥＥＰＲ
ＯＭ領域に配置されているセル構造に於ける電子の出し
入れ方向と該ＯＴＰＲＯＭ領域に配置されているセル構
造に於ける電子の出し入れ方向とは、互いに逆方向とな
る様に構成されている半導体装置である。
【０００７】
【作用】本発明に係る半導体装置は、上記した様な技術
構成を有しているので、該ＥＥＰＲＯＭ機能を有する領
域と該ＯＴＰＲＯＭ機能を有する領域とを、同一のチッ
プ上に配置せしめると共に、単一の電源手段を用いて、
該ＥＥＰＲＯＭ領域と該ＯＴＰＲＯＭ領域のセル構造を
選択的に駆動させる事が可能となるので、チップのダウ
ンサイジング化、多機能化、低コスト化等を実現させる
事が可能となる。
構成を有しているので、該ＥＥＰＲＯＭ機能を有する領
域と該ＯＴＰＲＯＭ機能を有する領域とを、同一のチッ
プ上に配置せしめると共に、単一の電源手段を用いて、
該ＥＥＰＲＯＭ領域と該ＯＴＰＲＯＭ領域のセル構造を
選択的に駆動させる事が可能となるので、チップのダウ
ンサイジング化、多機能化、低コスト化等を実現させる
事が可能となる。
【０００８】
【実施例】以下に、本発明に係る半導体装置の具体例を
図面を参照しながら詳細に説明する。図１は、本発明に
係る半導体装置の一具体例の構成を説明するブロックダ
イアグラムで有って、図中、ＥＥＰＲＯＭ領域２とＯＴ
ＰＲＯＭ領域３とが同一チップ内に配置されており、両
領域２、３の何れか一方の領域に於ける所定のセル２
０、３０のみを駆動させる様にする制御手段４が設けら
れている半導体装置１が示されている。
図面を参照しながら詳細に説明する。図１は、本発明に
係る半導体装置の一具体例の構成を説明するブロックダ
イアグラムで有って、図中、ＥＥＰＲＯＭ領域２とＯＴ
ＰＲＯＭ領域３とが同一チップ内に配置されており、両
領域２、３の何れか一方の領域に於ける所定のセル２
０、３０のみを駆動させる様にする制御手段４が設けら
れている半導体装置１が示されている。
【０００９】図１に示されている本発明に係る半導体装
置１に於いては、当該制御手段４が該ＥＥＰＲＯＭ領域
２と該ＯＴＰＲＯＭ領域３との間に配置され、所定の制
御信号に従って、当該ＥＥＰＲＯＭ領域２のセル構造２
０群、或いは当該ＯＴＰＲＯＭ領域３のセル構造３０群
の何れか一方に対して、電気的な情報の読み出し操作、
書込み操作及び消去操作を実行させるものである。
置１に於いては、当該制御手段４が該ＥＥＰＲＯＭ領域
２と該ＯＴＰＲＯＭ領域３との間に配置され、所定の制
御信号に従って、当該ＥＥＰＲＯＭ領域２のセル構造２
０群、或いは当該ＯＴＰＲＯＭ領域３のセル構造３０群
の何れか一方に対して、電気的な情報の読み出し操作、
書込み操作及び消去操作を実行させるものである。
【００１０】尚、当該ＯＴＰＲＯＭ領域３のセル構造３
０に対しては、情報の書込み操作は一回のみ実行され、
又当該情報の電気的消去操作は実行されない様に構成さ
れている事は、言うまでもない。更に、上記した具体例
の構成に関する説明は、当該半導体装置１に設けられた
複数個のビットライン群の内の一組のビットライン対
５、５’に付いて、便宜的に説明するものであって、他
のビットライン対に付いても同様の構成を有するもので
あることを前提としている。
０に対しては、情報の書込み操作は一回のみ実行され、
又当該情報の電気的消去操作は実行されない様に構成さ
れている事は、言うまでもない。更に、上記した具体例
の構成に関する説明は、当該半導体装置１に設けられた
複数個のビットライン群の内の一組のビットライン対
５、５’に付いて、便宜的に説明するものであって、他
のビットライン対に付いても同様の構成を有するもので
あることを前提としている。
【００１１】又、本発明に於ける半導体装置１に於いて
使用されている該ＥＥＰＲＯＭ領域２に配置されている
セル構造群２０の構成が、該ＯＴＰＲＯＭ領域３に配置
されているセル構造群３０の構成と同一である事が望ま
しい。係る構成を採用する事によって、半導体装置を製
造する場合の製造工程が、簡易化され、製造コストの低
減に大きく寄与する事になる。
使用されている該ＥＥＰＲＯＭ領域２に配置されている
セル構造群２０の構成が、該ＯＴＰＲＯＭ領域３に配置
されているセル構造群３０の構成と同一である事が望ま
しい。係る構成を採用する事によって、半導体装置を製
造する場合の製造工程が、簡易化され、製造コストの低
減に大きく寄与する事になる。
【００１２】本発明に於ける当該セル構造２０及び３０
の構成の一例が、図１に示されており、例えば、Ｎチャ
ネル型の厚膜エンハンスタイプトランジスタ２１と情報
の記憶が可能なＮチャネル型のトンネルトランジスタ２
２を直列的に配列させた構成のものが使用されている。
尚、本発明に係る半導体装置１に於ける他の特徴的な構
成としては、該ＥＥＰＲＯＭ領域２に配置されている各
セル構造２０に於ける、情報の書込み、読出操作に関連
する、当該セル構造２０に対する電子の出し入れ方向と
該ＯＴＰＲＯＭ領域３に配置されている各セル構造３０
に於ける、情報の書込み、読出操作に関連する、当該セ
ル構造２０に対する電子の出し入れ方向とは、互いに逆
方向となる様に構成されているものである。
の構成の一例が、図１に示されており、例えば、Ｎチャ
ネル型の厚膜エンハンスタイプトランジスタ２１と情報
の記憶が可能なＮチャネル型のトンネルトランジスタ２
２を直列的に配列させた構成のものが使用されている。
尚、本発明に係る半導体装置１に於ける他の特徴的な構
成としては、該ＥＥＰＲＯＭ領域２に配置されている各
セル構造２０に於ける、情報の書込み、読出操作に関連
する、当該セル構造２０に対する電子の出し入れ方向と
該ＯＴＰＲＯＭ領域３に配置されている各セル構造３０
に於ける、情報の書込み、読出操作に関連する、当該セ
ル構造２０に対する電子の出し入れ方向とは、互いに逆
方向となる様に構成されているものである。
【００１３】更に、本発明に係る半導体装置１に於いて
は、該ＥＥＰＲＯＭ領域２に配置されている各セル構造
２０と、該ＯＴＰＲＯＭ領域３に配置されているセル構
造３０とは、共通のビットライン５に接続されているも
のである。又、本発明に係る半導体装置１に於いては、
該ＥＥＰＲＯＭ領域２に配置されている各セル構造２
０’と、該ＯＴＰＲＯＭ領域３に配置されているセル構
造３０’とは、共通のビットライン５’に接続されてい
るものである。
は、該ＥＥＰＲＯＭ領域２に配置されている各セル構造
２０と、該ＯＴＰＲＯＭ領域３に配置されているセル構
造３０とは、共通のビットライン５に接続されているも
のである。又、本発明に係る半導体装置１に於いては、
該ＥＥＰＲＯＭ領域２に配置されている各セル構造２
０’と、該ＯＴＰＲＯＭ領域３に配置されているセル構
造３０’とは、共通のビットライン５’に接続されてい
るものである。
【００１４】一方、本発明に係る半導体装置１に於ける
制御手段４及び該ＥＥＰＲＯＭ領域２と該ＯＴＰＲＯＭ
領域３に於ける制御系の構成に付いて説明する。即ち、
本発明に於ける該制御手段４は、前記した該ＥＥＰＲＯ
Ｍ領域２の一つのセル構造２０と該ＯＴＰＲＯＭ領域３
の一つのセル構造３０とを共通的に接続しているビット
ライン５に対して接続されているものであって、望まし
くは、該ＥＥＰＲＯＭ領域２の一つのセル構造２０と該
ＯＴＰＲＯＭ領域３の一つのセル構造３０との中間部分
に接続されている事が好ましい。
制御手段４及び該ＥＥＰＲＯＭ領域２と該ＯＴＰＲＯＭ
領域３に於ける制御系の構成に付いて説明する。即ち、
本発明に於ける該制御手段４は、前記した該ＥＥＰＲＯ
Ｍ領域２の一つのセル構造２０と該ＯＴＰＲＯＭ領域３
の一つのセル構造３０とを共通的に接続しているビット
ライン５に対して接続されているものであって、望まし
くは、該ＥＥＰＲＯＭ領域２の一つのセル構造２０と該
ＯＴＰＲＯＭ領域３の一つのセル構造３０との中間部分
に接続されている事が好ましい。
【００１５】該制御手段４は、例えばＮチャネル型エン
ハンスタイプトランジスタ４１と４２とが直列に接続さ
れ、その接続ノード部Ｎ１が、前記のビットライン５に
接続されており、又該Ｎチャネル型エンハンスタイプト
ランジスタ４１の他の一端部は所定の高電位電圧を有す
る電源部Ｖｃｃ、例えば５Ｖに接続されている。又該Ｎ
チャネル型エンハンスタイプトランジスタ４２の他の一
端部は所定の低電位電圧を有する電源部、例えばＧＮＤ
に接続されている。
ハンスタイプトランジスタ４１と４２とが直列に接続さ
れ、その接続ノード部Ｎ１が、前記のビットライン５に
接続されており、又該Ｎチャネル型エンハンスタイプト
ランジスタ４１の他の一端部は所定の高電位電圧を有す
る電源部Ｖｃｃ、例えば５Ｖに接続されている。又該Ｎ
チャネル型エンハンスタイプトランジスタ４２の他の一
端部は所定の低電位電圧を有する電源部、例えばＧＮＤ
に接続されている。
【００１６】一方、該制御手段４には、該Ｎチャネル型
エンハンスタイプトランジスタ４１と４２とのゲート部
に接続された制御端子部を有する第１の制御回路４３と
４３’とが設けられると共に、消去信号ＥＲ、書込み信
号ＷＲ、読出信号ＲＤ更には後述するＯＴＰアクセス信
号ＯＴＰＡＣ等が入力され、当該各制御信号に応答し
て、該第１の制御回路４３を制御する第２の制御回路４
４とが設けられているものである。
エンハンスタイプトランジスタ４１と４２とのゲート部
に接続された制御端子部を有する第１の制御回路４３と
４３’とが設けられると共に、消去信号ＥＲ、書込み信
号ＷＲ、読出信号ＲＤ更には後述するＯＴＰアクセス信
号ＯＴＰＡＣ等が入力され、当該各制御信号に応答し
て、該第１の制御回路４３を制御する第２の制御回路４
４とが設けられているものである。
【００１７】尚、上記具体例に於いて、該第１の制御回
路４３の一端部は、ＯＴＰビットライン９と接続され、
又該第１の制御回路４３’の一端部は、ＯＴＰビットラ
イン９’と接続されている。更に、本発明に於ける該Ｅ
ＥＰＲＯＭ領域２の制御系の一例に付いて図１を参照し
て説明するならば、該ＥＥＰＲＯＭ領域２には、例えば
コントロールゲート電圧（Ｖｃｇ）発生回路２３、ビッ
トライン電圧（Ｖｐｐ）発生回路２４、ＥＥＰＲＯＭ領
域及びＯＴＰＲＯＭ領域間の出力データを切り換える出
力変換回路２５、センスアンプ２６及び書込み信号ＷＲ
及び前記したＯＴＰアクセス信号ＯＴＰＡＣの反転信号
／ＯＴＰＡＣ（ＯＴＰＡＣバー信号）とが入力され、該
コントロールゲート電圧発生回路２３と該セル構造２０
とを接続している制御配線の状態を制御する第３の制御
回路２７とが設けられている。
路４３の一端部は、ＯＴＰビットライン９と接続され、
又該第１の制御回路４３’の一端部は、ＯＴＰビットラ
イン９’と接続されている。更に、本発明に於ける該Ｅ
ＥＰＲＯＭ領域２の制御系の一例に付いて図１を参照し
て説明するならば、該ＥＥＰＲＯＭ領域２には、例えば
コントロールゲート電圧（Ｖｃｇ）発生回路２３、ビッ
トライン電圧（Ｖｐｐ）発生回路２４、ＥＥＰＲＯＭ領
域及びＯＴＰＲＯＭ領域間の出力データを切り換える出
力変換回路２５、センスアンプ２６及び書込み信号ＷＲ
及び前記したＯＴＰアクセス信号ＯＴＰＡＣの反転信号
／ＯＴＰＡＣ（ＯＴＰＡＣバー信号）とが入力され、該
コントロールゲート電圧発生回路２３と該セル構造２０
とを接続している制御配線の状態を制御する第３の制御
回路２７とが設けられている。
【００１８】本発明に於ける該具体例に於いては、先
ず、該コントロールゲート（Ｖｃｇ）電圧発生回路２３
と該セル構造２０を接続しているコントロールゲートラ
イン８は、図示の様に、一端部が、該コントロールゲー
ト電圧発生回路２３に接続され、消去信号ＥＲの反転信
号（／ＥＲ）がゲートに入力されるＮチャネル型エンハ
ンスタイプトランジスタ５１、ＥＥＰコラムゲート信号
（ＥＥＰＣＯＬ）がゲートに入力されるＮチャネル型の
デプレッションタイプトランジスタ５２及びＥＥＰロウ
ゲート信号（ＥＥＰＲＯＷ）がゲートに入力されるＮチ
ャネル型の厚膜デプレッションタイプトランジスタ５３
とが、上記の順に直列的に配置されて構成されたもので
あって、当該Ｎチャネル型の厚膜デプレッションタイプ
トランジスタ５３の他端部は、該セル構造２０のＮチャ
ネル型の厚膜エンハンスタイプトランジスタ２２のゲー
トに接続されている。
ず、該コントロールゲート（Ｖｃｇ）電圧発生回路２３
と該セル構造２０を接続しているコントロールゲートラ
イン８は、図示の様に、一端部が、該コントロールゲー
ト電圧発生回路２３に接続され、消去信号ＥＲの反転信
号（／ＥＲ）がゲートに入力されるＮチャネル型エンハ
ンスタイプトランジスタ５１、ＥＥＰコラムゲート信号
（ＥＥＰＣＯＬ）がゲートに入力されるＮチャネル型の
デプレッションタイプトランジスタ５２及びＥＥＰロウ
ゲート信号（ＥＥＰＲＯＷ）がゲートに入力されるＮチ
ャネル型の厚膜デプレッションタイプトランジスタ５３
とが、上記の順に直列的に配置されて構成されたもので
あって、当該Ｎチャネル型の厚膜デプレッションタイプ
トランジスタ５３の他端部は、該セル構造２０のＮチャ
ネル型の厚膜エンハンスタイプトランジスタ２２のゲー
トに接続されている。
【００１９】又、前記した第３の制御回路２７の制御出
力は、一端部が、該Ｎチャネル型のデプレッションタイ
プトランジスタ５２と該Ｎチャネル型の厚膜デプレッシ
ョンタイプトランジスタ５３との接続ノード部Ｎ２に接
続され、又その他端部がＧＮＤに接続されているＮチャ
ネル型エンハンスタイプトランジスタ５８のゲートに接
続されている。
力は、一端部が、該Ｎチャネル型のデプレッションタイ
プトランジスタ５２と該Ｎチャネル型の厚膜デプレッシ
ョンタイプトランジスタ５３との接続ノード部Ｎ２に接
続され、又その他端部がＧＮＤに接続されているＮチャ
ネル型エンハンスタイプトランジスタ５８のゲートに接
続されている。
【００２０】尚、図１から明らかな様に、該セル構造２
０を構成するもう一方のＮチャネル型の厚膜エンハンス
タイプトランジスタ２１のゲートには、前記したＥＥＰ
ロウゲート信号（ＥＥＰＲＯＷ）入力されるものであ
る。一方、本発明に於ける具体例のビットライン電圧
（Ｖｐｐ）発生回路２４は、該セル構造２０に接続され
ているビットライン５と接続されるものであって、該ビ
ットライン電圧（Ｖｐｐ）発生回路２４に一端が接続さ
れ、ゲートに書込み信号（ＷＲ）が入力されるＮチャネ
ル型エンハンスタイプトランジスタ５５とゲートにＥＥ
Ｐコラムゲート信号（ＥＥＰＣＯＬ）が入力されるＮチ
ャネル型エンハンスタイプトランジスタ５６とが直列に
配列されたものであって、当該Ｎチャネル型エンハンス
タイプトランジスタ５６の一端部が、該セル構造２０の
該Ｎチャネル型の厚膜エンハンスタイプトランジスタ２
１の他端に接続され、ビットライン５を構成している。
０を構成するもう一方のＮチャネル型の厚膜エンハンス
タイプトランジスタ２１のゲートには、前記したＥＥＰ
ロウゲート信号（ＥＥＰＲＯＷ）入力されるものであ
る。一方、本発明に於ける具体例のビットライン電圧
（Ｖｐｐ）発生回路２４は、該セル構造２０に接続され
ているビットライン５と接続されるものであって、該ビ
ットライン電圧（Ｖｐｐ）発生回路２４に一端が接続さ
れ、ゲートに書込み信号（ＷＲ）が入力されるＮチャネ
ル型エンハンスタイプトランジスタ５５とゲートにＥＥ
Ｐコラムゲート信号（ＥＥＰＣＯＬ）が入力されるＮチ
ャネル型エンハンスタイプトランジスタ５６とが直列に
配列されたものであって、当該Ｎチャネル型エンハンス
タイプトランジスタ５６の一端部が、該セル構造２０の
該Ｎチャネル型の厚膜エンハンスタイプトランジスタ２
１の他端に接続され、ビットライン５を構成している。
【００２１】尚、当該ビットライン電圧（Ｖｐｐ）発生
回路２４の制御出力は、同時に、消去信号ＥＲがゲート
に入力されるＮチャネル型エンハンスタイプトランジス
タ５４を介して前記したコントロールゲートライン８中
のＮチャネル型のデプレッションタイプトランジスタ５
２の一端に接続されている。又、本発明に於ける該出力
変換回路２５は、前記したＯＴＰアクセス信号ＯＴＰＡ
Ｃの入力を受けると共に、その制御出力は、センスアン
プ２６に接続されており、該センスアンプ２６の出力
は、更にゲートに消去信号ＥＲと書込み信号ＷＲのＮＡ
ＮＤ信号（／（ＥＲ＋ＷＲ））が入力されるＮチャネル
型エンハンスタイプトランジスタ５７を介して前記ビッ
トライン５中の該Ｎチャネル型エンハンスタイプトラン
ジスタ５５と５６との接続ノード部Ｎ３に接続されてい
る。
回路２４の制御出力は、同時に、消去信号ＥＲがゲート
に入力されるＮチャネル型エンハンスタイプトランジス
タ５４を介して前記したコントロールゲートライン８中
のＮチャネル型のデプレッションタイプトランジスタ５
２の一端に接続されている。又、本発明に於ける該出力
変換回路２５は、前記したＯＴＰアクセス信号ＯＴＰＡ
Ｃの入力を受けると共に、その制御出力は、センスアン
プ２６に接続されており、該センスアンプ２６の出力
は、更にゲートに消去信号ＥＲと書込み信号ＷＲのＮＡ
ＮＤ信号（／（ＥＲ＋ＷＲ））が入力されるＮチャネル
型エンハンスタイプトランジスタ５７を介して前記ビッ
トライン５中の該Ｎチャネル型エンハンスタイプトラン
ジスタ５５と５６との接続ノード部Ｎ３に接続されてい
る。
【００２２】一方、本発明に於ける半導体装置１のＯＴ
ＰＲＯＭ領域３に於ける回路構成の例を説明するなら
ば、該ＯＴＰＲＯＭ領域３に於ける該セル構造３０は、
前記した様に、該ＥＥＰＲＯＭ領域２に設けられている
セル構造２０と同一の構成を有するものであって、当該
制御手段４側からＮチャネル型のトンネルトランジスタ
２２’とＮチャネル型の厚膜エンハンスタイプトランジ
スタ２１’とが直列に接続されて構成されているもので
ある。
ＰＲＯＭ領域３に於ける回路構成の例を説明するなら
ば、該ＯＴＰＲＯＭ領域３に於ける該セル構造３０は、
前記した様に、該ＥＥＰＲＯＭ領域２に設けられている
セル構造２０と同一の構成を有するものであって、当該
制御手段４側からＮチャネル型のトンネルトランジスタ
２２’とＮチャネル型の厚膜エンハンスタイプトランジ
スタ２１’とが直列に接続されて構成されているもので
ある。
【００２３】具体的には、該制御手段４から伸びるビッ
トライン５に接続された、ゲートにＯＴＰコラムゲート
信号（ＯＴＰＣＯＬ）が入力されるＮチャネル型エンハ
ンスタイプトランジスタ６２を介して、当該Ｎチャネル
型のトンネルトランジスタ２２の一端部が接続されてい
るものである。更に、該Ｎチャネル型の厚膜エンハンス
タイプトランジスタ２１’のゲート部には、ＯＴＰロウ
ゲート信号（ＯＴＰＲＯＷ）が入力されると同時に、該
ＯＴＰロウゲート信号（ＯＴＰＲＯＷ）がゲートに入力
されるＮチャネル型の厚膜デプレッションタイプトラン
ジスタ６３の一端部が、前記したＮチャネル型のトンネ
ルトランジスタ２２’のゲートと接続され、且つ該Ｎチ
ャネル型の厚膜デプレッションタイプトランジスタ６３
の他の端部が、当該Ｎチャネル型の厚膜デプレッション
タイプトランジスタ６３のゲートと共通化されているも
のである。
トライン５に接続された、ゲートにＯＴＰコラムゲート
信号（ＯＴＰＣＯＬ）が入力されるＮチャネル型エンハ
ンスタイプトランジスタ６２を介して、当該Ｎチャネル
型のトンネルトランジスタ２２の一端部が接続されてい
るものである。更に、該Ｎチャネル型の厚膜エンハンス
タイプトランジスタ２１’のゲート部には、ＯＴＰロウ
ゲート信号（ＯＴＰＲＯＷ）が入力されると同時に、該
ＯＴＰロウゲート信号（ＯＴＰＲＯＷ）がゲートに入力
されるＮチャネル型の厚膜デプレッションタイプトラン
ジスタ６３の一端部が、前記したＮチャネル型のトンネ
ルトランジスタ２２’のゲートと接続され、且つ該Ｎチ
ャネル型の厚膜デプレッションタイプトランジスタ６３
の他の端部が、当該Ｎチャネル型の厚膜デプレッション
タイプトランジスタ６３のゲートと共通化されているも
のである。
【００２４】又、本発明に於いては、該ＯＴＰＲＯＭ領
域３に於ける該セル構造３０を構成するＮチャネル型の
厚膜エンハンスタイプトランジスタ２１’の開放端部と
該ＥＥＰＲＯＭ領域２に於ける該セル構造２０を構成す
るＮチャネル型の厚膜エンハンスタイプトランジスタ２
１と該Ｎチャネル型エンハンスタイプトランジスタ５６
との接続ノード部Ｎ４とを適宜の配線１０で接続し、そ
の途中に、ＯＴＰ読出ゲート信号（ＯＴＰＲＤ）がその
ゲートに入力されるＮチャネル型エンハンスタイプトラ
ンジスタ６１を配設した構成を有している。
域３に於ける該セル構造３０を構成するＮチャネル型の
厚膜エンハンスタイプトランジスタ２１’の開放端部と
該ＥＥＰＲＯＭ領域２に於ける該セル構造２０を構成す
るＮチャネル型の厚膜エンハンスタイプトランジスタ２
１と該Ｎチャネル型エンハンスタイプトランジスタ５６
との接続ノード部Ｎ４とを適宜の配線１０で接続し、そ
の途中に、ＯＴＰ読出ゲート信号（ＯＴＰＲＤ）がその
ゲートに入力されるＮチャネル型エンハンスタイプトラ
ンジスタ６１を配設した構成を有している。
【００２５】次に、上記具体例に於ける動作の一例を説
明する。上記具体例に於けるコントロールゲート電圧
（Ｖｃｇ）発生回路２３は、データ記憶セルのコントロ
ールゲート電圧（Ｖｃｇ）を発生させるものであり、例
えば、操作の種類に応じて、２０Ｖ、２Ｖ及び０Ｖの複
数種の電源電圧を発生させる事が可能である。
明する。上記具体例に於けるコントロールゲート電圧
（Ｖｃｇ）発生回路２３は、データ記憶セルのコントロ
ールゲート電圧（Ｖｃｇ）を発生させるものであり、例
えば、操作の種類に応じて、２０Ｖ、２Ｖ及び０Ｖの複
数種の電源電圧を発生させる事が可能である。
【００２６】又ビットライン電圧（Ｖｐｐ）発生回路２
４は、ビットライン５、５’の電圧を発生させるもので
あって、例えば２０Ｖの電源電圧を発生させる事が可能
である。又センスアンプ２６は、通常のセンスアンプで
有って、データ記憶セルの値を読み出す機能を有するも
のであり、更に、該出力変換回路２５は、ＥＥＰＲＯＭ
若しくはＯＴＰＲＯＭのデータを切り換えるものであっ
て、当該第１の制御回路４３、第２の制御回路４４及び
第３の制御回路２７は、それぞれ消去、書込み及び読出
の各状態での制御を行うものである。
４は、ビットライン５、５’の電圧を発生させるもので
あって、例えば２０Ｖの電源電圧を発生させる事が可能
である。又センスアンプ２６は、通常のセンスアンプで
有って、データ記憶セルの値を読み出す機能を有するも
のであり、更に、該出力変換回路２５は、ＥＥＰＲＯＭ
若しくはＯＴＰＲＯＭのデータを切り換えるものであっ
て、当該第１の制御回路４３、第２の制御回路４４及び
第３の制御回路２７は、それぞれ消去、書込み及び読出
の各状態での制御を行うものである。
【００２７】該ＥＥＰＲＯＭセル２０は、ＥＥＰカラム
ゲート（ＥＥＰＣＯＬ）とＥＥＰロウゲート（ＥＥＰＲ
ＯＷ）で選択されるものであり、又ＯＴＰＲＯＭセル３
０では、ＯＴＰカラムゲート（ＯＴＰＣＯＬ）とＯＴＰ
ロウゲート（ＯＴＰＲＯＷ）とによって選択されるもの
である。又、ＯＴＰビットライン９、９’でデータ記憶
セルのソースレベルを制御しセンスアンプに接続する様
に構成されている。
ゲート（ＥＥＰＣＯＬ）とＥＥＰロウゲート（ＥＥＰＲ
ＯＷ）で選択されるものであり、又ＯＴＰＲＯＭセル３
０では、ＯＴＰカラムゲート（ＯＴＰＣＯＬ）とＯＴＰ
ロウゲート（ＯＴＰＲＯＷ）とによって選択されるもの
である。又、ＯＴＰビットライン９、９’でデータ記憶
セルのソースレベルを制御しセンスアンプに接続する様
に構成されている。
【００２８】つまり、本発明に於いては、図１に示す様
に、通常は、ＥＥＰＲＯＭが動作する様に構成されてい
るが、ＯＴＰアクセス信号（ＯＴＰＡＣ）が入力される
と、当該ＯＴＰＲＯＭ領域に於ける一度だけの書込み操
作と、通常の読出操作が出来る様になっている。本発明
に於いては、同一のチップ上に、同一のセル構造を有す
るメモリ手段を設けながら、単一の電源手段を用いて、
互いに操作の異なるＥＥＰＲＯＭとＯＴＰＲＯＭとの機
能を使い分けを行う事を可能とするものであって、その
為には、前記した構成で明らかな様に、該ＥＥＰＲＯＭ
領域に配置されているセル構造と、該ＯＴＰＲＯＭ領域
に配置されているセル構造とは、共通のビットラインに
接続されている事を特徴とすると同時に、該ＥＥＰＲＯ
Ｍ領域２に配置されているセル構造２０の駆動方法と該
ＯＴＰＲＯＭ領域３に配置されているセル構造３０の駆
動方法とは、実質的に逆となる様に構成されている事が
必要である。
に、通常は、ＥＥＰＲＯＭが動作する様に構成されてい
るが、ＯＴＰアクセス信号（ＯＴＰＡＣ）が入力される
と、当該ＯＴＰＲＯＭ領域に於ける一度だけの書込み操
作と、通常の読出操作が出来る様になっている。本発明
に於いては、同一のチップ上に、同一のセル構造を有す
るメモリ手段を設けながら、単一の電源手段を用いて、
互いに操作の異なるＥＥＰＲＯＭとＯＴＰＲＯＭとの機
能を使い分けを行う事を可能とするものであって、その
為には、前記した構成で明らかな様に、該ＥＥＰＲＯＭ
領域に配置されているセル構造と、該ＯＴＰＲＯＭ領域
に配置されているセル構造とは、共通のビットラインに
接続されている事を特徴とすると同時に、該ＥＥＰＲＯ
Ｍ領域２に配置されているセル構造２０の駆動方法と該
ＯＴＰＲＯＭ領域３に配置されているセル構造３０の駆
動方法とは、実質的に逆となる様に構成されている事が
必要である。
【００２９】その為の具体例としては、例えば、該ＥＥ
ＰＲＯＭ領域に配置されているセル構造に於ける電子の
出し入れ方向と該ＯＴＰＲＯＭ領域に配置されているセ
ル構造に於ける電子の出し入れ方向とは、互いに逆方向
となる様に構成されている事が望ましい。つまり、上記
具体例に於いては、ＯＴＰアクセス信号（ＯＴＰＡＣ）
によりＯＴＰＲＯＭ領域がアクティブとなる場合には、
記憶データ値がＥＥＰＲＯＭ領域とは反転した状態とな
るので、例えば、一方の領域に於けるデータの書込み
が、電子を注入する事によって実行されるとする場合に
は、他の領域に於いては、当該電子の注入によりデータ
を消去する様に構成されるものである。
ＰＲＯＭ領域に配置されているセル構造に於ける電子の
出し入れ方向と該ＯＴＰＲＯＭ領域に配置されているセ
ル構造に於ける電子の出し入れ方向とは、互いに逆方向
となる様に構成されている事が望ましい。つまり、上記
具体例に於いては、ＯＴＰアクセス信号（ＯＴＰＡＣ）
によりＯＴＰＲＯＭ領域がアクティブとなる場合には、
記憶データ値がＥＥＰＲＯＭ領域とは反転した状態とな
るので、例えば、一方の領域に於けるデータの書込み
が、電子を注入する事によって実行されるとする場合に
は、他の領域に於いては、当該電子の注入によりデータ
を消去する様に構成されるものである。
【００３０】図２（Ａ）〜図２（Ｃ）は、本発明に於け
る上記具体例に於けるＥＥＰＲＯＭ領域に於けるセル構
造の動作の例を示すものであり、又図３（Ａ）〜図２
（Ｂ）は、本発明に於ける上記具体例に於けるＯＴＰＲ
ＯＭ領域に於けるセル構造の動作の例を示すものであ
る。即ち、図１に於ける具体例に於いて、セル構造２０
に記憶された情報を消去する場合には、消去信号（Ｅ
Ｒ）が、図１に示す所定の端子に入力されると同時に、
ビットライン電圧（Ｖｐｐ）発生回路２４に接続されて
いるＮチャネル型の厚膜デプレッションタイプトランジ
スタ５３の一端部の電位を、２０Ｖに設定し且つ、ＥＥ
Ｐコラムゲート（ＥＥＰＣＯＬ）を０Ｖに設定し、且つ
該Ｎチャネル型の厚膜デプレッションタイプトランジス
タ５２をＯＮとする。
る上記具体例に於けるＥＥＰＲＯＭ領域に於けるセル構
造の動作の例を示すものであり、又図３（Ａ）〜図２
（Ｂ）は、本発明に於ける上記具体例に於けるＯＴＰＲ
ＯＭ領域に於けるセル構造の動作の例を示すものであ
る。即ち、図１に於ける具体例に於いて、セル構造２０
に記憶された情報を消去する場合には、消去信号（Ｅ
Ｒ）が、図１に示す所定の端子に入力されると同時に、
ビットライン電圧（Ｖｐｐ）発生回路２４に接続されて
いるＮチャネル型の厚膜デプレッションタイプトランジ
スタ５３の一端部の電位を、２０Ｖに設定し且つ、ＥＥ
Ｐコラムゲート（ＥＥＰＣＯＬ）を０Ｖに設定し、且つ
該Ｎチャネル型の厚膜デプレッションタイプトランジス
タ５２をＯＮとする。
【００３１】更に、Ｎチャネル型の厚膜デプレッション
タイプトランジスタ５３もＯＮと成っている。一方、該
制御手段４に於ける第１の制御手段４３は、Ｎチャネル
型エンハンスタイプトランジスタ４１をＯＦＦとし、Ｎ
チャネル型エンハンスタイプトランジスタ４２をＯＮと
する様に制御して、当該ビットライン５、５’の端部を
０Ｖに設定する。
タイプトランジスタ５３もＯＮと成っている。一方、該
制御手段４に於ける第１の制御手段４３は、Ｎチャネル
型エンハンスタイプトランジスタ４１をＯＦＦとし、Ｎ
チャネル型エンハンスタイプトランジスタ４２をＯＮと
する様に制御して、当該ビットライン５、５’の端部を
０Ｖに設定する。
【００３２】尚、係る消去操作に於いては、図２（Ａ）
に示す様に、ＯＴＰ読出ゲート（ＯＴＰＲＤ）は“Ｌ”
レベルにあるので、該Ｎチャネル型エンハンスタイプト
ランジスタ６１はＯＦＦ状態にあるので、該ＯＴＰＲＯ
Ｍ領域は、該ＥＥＰＲＯＭから完全に切り離された状態
にある。係る制御によって、該ＥＥＰＲＯＭ領域２のセ
ル構造２０に於けるＮチャネル型の厚膜エンハンスタイ
プトランジスタ２１の端部は、フロート状態となり、又
該Ｎチャネル型のトンネルトランジスタ２２の端部が０
Ｖに設定されるので、当該Ｎチャネル型のトンネルトラ
ンジスタ２２には、電子が注入され、当該トランジスタ
２２に記憶されていた情報は消去される事になる。
に示す様に、ＯＴＰ読出ゲート（ＯＴＰＲＤ）は“Ｌ”
レベルにあるので、該Ｎチャネル型エンハンスタイプト
ランジスタ６１はＯＦＦ状態にあるので、該ＯＴＰＲＯ
Ｍ領域は、該ＥＥＰＲＯＭから完全に切り離された状態
にある。係る制御によって、該ＥＥＰＲＯＭ領域２のセ
ル構造２０に於けるＮチャネル型の厚膜エンハンスタイ
プトランジスタ２１の端部は、フロート状態となり、又
該Ｎチャネル型のトンネルトランジスタ２２の端部が０
Ｖに設定されるので、当該Ｎチャネル型のトンネルトラ
ンジスタ２２には、電子が注入され、当該トランジスタ
２２に記憶されていた情報は消去される事になる。
【００３３】又、該ＥＥＰＲＯＭ領域に於ける書込み操
作に於いては、図２（Ｂ）に示す様に、書込み信号（Ｗ
Ｒ）が、図１に示す所定の端子に入力されると同時に、
コントロールゲート電圧（Ｖｃｇ）発生回路２３に接続
されているＮチャネル型の厚膜デプレッションタイプト
ランジスタ５３の一端部の電位が、０Ｖに設定され且
つ、ＥＥＰコラムゲート（ＥＥＰＣＯＬ）を２０Ｖに設
定する。
作に於いては、図２（Ｂ）に示す様に、書込み信号（Ｗ
Ｒ）が、図１に示す所定の端子に入力されると同時に、
コントロールゲート電圧（Ｖｃｇ）発生回路２３に接続
されているＮチャネル型の厚膜デプレッションタイプト
ランジスタ５３の一端部の電位が、０Ｖに設定され且
つ、ＥＥＰコラムゲート（ＥＥＰＣＯＬ）を２０Ｖに設
定する。
【００３４】又、該ビットライン電圧（Ｖｐｐ）発生回
路２４からは、２０Ｖの電源電圧が出力され、その電圧
が、Ｎチャネル型エンハンスタイプトランジスタ５５と
５６を介して該セル構造２０のＮチャネル型の厚膜エン
ハンスタイプトランジスタ２１の一端部に印加される事
になる。一方、該セル構造２のＮチャネル型のトンネル
トランジスタ２２はＯＦＦ状態になっている。
路２４からは、２０Ｖの電源電圧が出力され、その電圧
が、Ｎチャネル型エンハンスタイプトランジスタ５５と
５６を介して該セル構造２０のＮチャネル型の厚膜エン
ハンスタイプトランジスタ２１の一端部に印加される事
になる。一方、該セル構造２のＮチャネル型のトンネル
トランジスタ２２はＯＦＦ状態になっている。
【００３５】更に、該制御手段４に於ける第１の制御手
段４３は、Ｎチャネル型エンハンスタイプトランジスタ
４１をＯＮとし、Ｎチャネル型エンハンスタイプトラン
ジスタ４２をＯＦＦとする様に制御して、当該ビットラ
イン５、５’の端部を５Ｖに設定する。尚、係る書込み
操作に於いても、同様に該ＯＴＰＲＯＭ領域は、該ＥＥ
ＰＲＯＭから完全に切り離された状態にある。
段４３は、Ｎチャネル型エンハンスタイプトランジスタ
４１をＯＮとし、Ｎチャネル型エンハンスタイプトラン
ジスタ４２をＯＦＦとする様に制御して、当該ビットラ
イン５、５’の端部を５Ｖに設定する。尚、係る書込み
操作に於いても、同様に該ＯＴＰＲＯＭ領域は、該ＥＥ
ＰＲＯＭから完全に切り離された状態にある。
【００３６】係る制御によって、該ＥＥＰＲＯＭ領域２
のセル構造２０に於ける該Ｎチャネル型のトンネルトラ
ンジスタ２２から、電子が放出され、当該トランジスタ
２２に所定の情報が記憶され書込み操作が完了する。次
に、該ＥＥＰＲＯＭ領域２に於ける読出み操作に於いて
は、図２（Ｃ）に示す様に、読出し信号（ＲＤ）が、図
１に示す所定の端子、つまりＮチャネル型エンハンスタ
イプトランジスタ５７のゲートに入力され、当該ビット
ライン５、５’が該センスアンプ２６に接続されると同
時に、コントロールゲート電圧（Ｖｃｇ）発生回路２３
に接続されているＮチャネル型の厚膜デプレッションタ
イプトランジスタ５３の一端部の電位が、２Ｖに設定さ
れ且つ、ＥＥＰコラムゲート（ＥＥＰＣＯＬ）を５Ｖに
設定する。
のセル構造２０に於ける該Ｎチャネル型のトンネルトラ
ンジスタ２２から、電子が放出され、当該トランジスタ
２２に所定の情報が記憶され書込み操作が完了する。次
に、該ＥＥＰＲＯＭ領域２に於ける読出み操作に於いて
は、図２（Ｃ）に示す様に、読出し信号（ＲＤ）が、図
１に示す所定の端子、つまりＮチャネル型エンハンスタ
イプトランジスタ５７のゲートに入力され、当該ビット
ライン５、５’が該センスアンプ２６に接続されると同
時に、コントロールゲート電圧（Ｖｃｇ）発生回路２３
に接続されているＮチャネル型の厚膜デプレッションタ
イプトランジスタ５３の一端部の電位が、２Ｖに設定さ
れ且つ、ＥＥＰコラムゲート（ＥＥＰＣＯＬ）を５Ｖに
設定する。
【００３７】更に、該制御手段４に於ける第１の制御手
段４３は、Ｎチャネル型エンハンスタイプトランジスタ
４１をＯＦＦとし、Ｎチャネル型エンハンスタイプトラ
ンジスタ４２をＯＮとする様に制御して、当該ビットラ
イン５、５’の端部を０Ｖに設定する。尚、係る書込み
操作に於いても、同様に該ＯＴＰＲＯＭ領域は、該ＥＥ
ＰＲＯＭから完全に切り離された状態にある。
段４３は、Ｎチャネル型エンハンスタイプトランジスタ
４１をＯＦＦとし、Ｎチャネル型エンハンスタイプトラ
ンジスタ４２をＯＮとする様に制御して、当該ビットラ
イン５、５’の端部を０Ｖに設定する。尚、係る書込み
操作に於いても、同様に該ＯＴＰＲＯＭ領域は、該ＥＥ
ＰＲＯＭから完全に切り離された状態にある。
【００３８】係る制御によって、該ＥＥＰＲＯＭ領域２
のセル構造２０に於ける該Ｎチャネル型のトンネルトラ
ンジスタ２２に記憶されている電荷がセンスアンプ２６
を介して読み出される。次に、本発明に於けるＯＴＰＲ
ＯＭ領域のセル構造の動作に付いて図３（Ａ）〜図３
（Ｂ）を参照しながら説明すると、先ず当該ＯＴＰＲＯ
Ｍ領域のセル構造３０を動作させる場合には、前記した
ＯＴＰアクセス信号（ＯＴＰＡＣ）が図１の所定の制御
端子部に入力されると、第３の制御回路２７から、Ｎチ
ャネル型エンハンスタイプトランジスタ５８を駆動する
信号が出力され、それによって、該コントロールゲート
ライン８と該ＥＥＰＲＯＭ領域２のセル構造２０を構成
するＮチャネル型のトンネルトランジスタ２２のゲート
との接続が完全に切り離されるので、該ＥＥＰＲＯＭ領
域２と該ＯＴＰＲＯＭ領域３とが分離される事になる。
のセル構造２０に於ける該Ｎチャネル型のトンネルトラ
ンジスタ２２に記憶されている電荷がセンスアンプ２６
を介して読み出される。次に、本発明に於けるＯＴＰＲ
ＯＭ領域のセル構造の動作に付いて図３（Ａ）〜図３
（Ｂ）を参照しながら説明すると、先ず当該ＯＴＰＲＯ
Ｍ領域のセル構造３０を動作させる場合には、前記した
ＯＴＰアクセス信号（ＯＴＰＡＣ）が図１の所定の制御
端子部に入力されると、第３の制御回路２７から、Ｎチ
ャネル型エンハンスタイプトランジスタ５８を駆動する
信号が出力され、それによって、該コントロールゲート
ライン８と該ＥＥＰＲＯＭ領域２のセル構造２０を構成
するＮチャネル型のトンネルトランジスタ２２のゲート
との接続が完全に切り離されるので、該ＥＥＰＲＯＭ領
域２と該ＯＴＰＲＯＭ領域３とが分離される事になる。
【００３９】又、当該ＯＴＰアクセス信号（ＯＴＰＡ
Ｃ）の入力によって、該出力変換回路２５は、ＯＴＰＲ
ＯＭ領域３のセル構造３０のデータを取り扱う様に切り
換えられる。更に、読出操作に於いては、図１に於ける
ＯＴＰ読出ゲートにＯＴＰ読出ゲート信号（ＯＴＰＲ
Ｄ）が入力されるので、前記した様に、該ＥＥＰＲＯＭ
領域２のセル構造２０と該ＯＴＰＲＯＭ領域３のセル構
造３０とを接続する配線１０の中途に設けられているＮ
チャネル型エンハンスタイプトランジスタ６１がＯＮと
なるので、当該ＯＴＰＲＯＭ領域３のセル構造３０が該
センスアンプ２６と接続される事になる。
Ｃ）の入力によって、該出力変換回路２５は、ＯＴＰＲ
ＯＭ領域３のセル構造３０のデータを取り扱う様に切り
換えられる。更に、読出操作に於いては、図１に於ける
ＯＴＰ読出ゲートにＯＴＰ読出ゲート信号（ＯＴＰＲ
Ｄ）が入力されるので、前記した様に、該ＥＥＰＲＯＭ
領域２のセル構造２０と該ＯＴＰＲＯＭ領域３のセル構
造３０とを接続する配線１０の中途に設けられているＮ
チャネル型エンハンスタイプトランジスタ６１がＯＮと
なるので、当該ＯＴＰＲＯＭ領域３のセル構造３０が該
センスアンプ２６と接続される事になる。
【００４０】つまり、本構成により、該ＯＴＰＲＯＭ領
域３のセル構造３０が、該ＥＥＰＲＯＭ領域２のセル構
造２０とは独立にセンスアンプ２６と結合される事にな
る。かかる構成に於いて書込み操作を実行する場合に
は、図３（Ａ）に示す様に、ＯＴＰロウゲート（ＯＴＰ
ＲＯＷ）の電位を２０Ｖに設定され、該Ｎチャネル型の
トンネルトランジスタ２２’とＮチャネル型の厚膜エン
ハンスタイプトランジスタ２１’とが共にＯＮ状態とな
ると共に、ＯＴＰコラムゲートの電圧を“Ｈ”レベルと
して該Ｎチャネル型エンハンスタイプトランジスタ６２
をＯＮとなす。
域３のセル構造３０が、該ＥＥＰＲＯＭ領域２のセル構
造２０とは独立にセンスアンプ２６と結合される事にな
る。かかる構成に於いて書込み操作を実行する場合に
は、図３（Ａ）に示す様に、ＯＴＰロウゲート（ＯＴＰ
ＲＯＷ）の電位を２０Ｖに設定され、該Ｎチャネル型の
トンネルトランジスタ２２’とＮチャネル型の厚膜エン
ハンスタイプトランジスタ２１’とが共にＯＮ状態とな
ると共に、ＯＴＰコラムゲートの電圧を“Ｈ”レベルと
して該Ｎチャネル型エンハンスタイプトランジスタ６２
をＯＮとなす。
【００４１】一方、該制御手段４に於ける第１の制御手
段４３は、該ＯＴＰアクセス信号（ＯＴＰＡＣ）の入力
によって、Ｎチャネル型エンハンスタイプトランジスタ
４１をＯＦＦとし、Ｎチャネル型エンハンスタイプトラ
ンジスタ４２をＯＮとする様に制御して、当該ビットラ
イン５、５’の端部を０Ｖに設定する。係る制御によっ
て、該ＥＥＰＲＯＭ領域３のセル構造３０に於けるＮチ
ャネル型の厚膜エンハンスタイプトランジスタ２１’の
端部はフロート状態となり、又該Ｎチャネル型のトンネ
ルトランジスタ２２の端部が０Ｖに設定されるので、当
該Ｎチャネル型のトンネルトランジスタ２２には、電子
が注入され、当該トランジスタ２２に所定の情報が記憶
される事になる。
段４３は、該ＯＴＰアクセス信号（ＯＴＰＡＣ）の入力
によって、Ｎチャネル型エンハンスタイプトランジスタ
４１をＯＦＦとし、Ｎチャネル型エンハンスタイプトラ
ンジスタ４２をＯＮとする様に制御して、当該ビットラ
イン５、５’の端部を０Ｖに設定する。係る制御によっ
て、該ＥＥＰＲＯＭ領域３のセル構造３０に於けるＮチ
ャネル型の厚膜エンハンスタイプトランジスタ２１’の
端部はフロート状態となり、又該Ｎチャネル型のトンネ
ルトランジスタ２２の端部が０Ｖに設定されるので、当
該Ｎチャネル型のトンネルトランジスタ２２には、電子
が注入され、当該トランジスタ２２に所定の情報が記憶
される事になる。
【００４２】又、読出し操作を実行する場合には、図３
（Ｂ）に示す様に、ＯＴＰロウゲート（ＯＴＰＲＯＷ）
の電位を２Ｖに設定し、該Ｎチャネル型のトンネルトラ
ンジスタ２２’とＮチャネル型の厚膜エンハンスタイプ
トランジスタ２１’とが共にＯＮ状態となると共に、該
ＯＴＰ読出しゲート（ＯＴＰＣＯＬ）の電位を“Ｈ”レ
ベルに設定することによって、該ＥＥＰＲＯＭ領域２の
セル構造２０と該ＯＴＰＲＯＭ領域３のセル構造３０と
を接続する配線１０の中途に設けられているＮチャネル
型エンハンスタイプトランジスタ６１がＯＮとなる。
（Ｂ）に示す様に、ＯＴＰロウゲート（ＯＴＰＲＯＷ）
の電位を２Ｖに設定し、該Ｎチャネル型のトンネルトラ
ンジスタ２２’とＮチャネル型の厚膜エンハンスタイプ
トランジスタ２１’とが共にＯＮ状態となると共に、該
ＯＴＰ読出しゲート（ＯＴＰＣＯＬ）の電位を“Ｈ”レ
ベルに設定することによって、該ＥＥＰＲＯＭ領域２の
セル構造２０と該ＯＴＰＲＯＭ領域３のセル構造３０と
を接続する配線１０の中途に設けられているＮチャネル
型エンハンスタイプトランジスタ６１がＯＮとなる。
【００４３】その結果、該Ｎチャネル型のトンネルトラ
ンジスタ２２’に保持されている電荷が、当該センスア
ンプ２６を介して読み出される事になる。本発明に於い
て使用される該セル構造２０若しは３０の構成は、上記
した様な構成のもので、且つ２層ポリシリコンゲート型
のＥＥＰＲＯＭを使用する例を示したが、本発明に於い
ては、係る構成に限定されるものではなく、図４（Ａ）
に示す様に、ＥＥＰロウゲート（ＥＥＰＲＯＷ）にゲー
トが接続されたＮチャネル型の厚膜デプレッションタイ
プトランジスタ５３を省略し、該Ｎチャネル型のトンネ
ルトランジスタ２２のゲートを直接ＥＥＰロウゲートと
接続させたものであっても良く、又図４（Ｂ）に示す様
にＮチャネル型の厚膜エンハンスタイプトランジスタ２
１をも省略して、ＥＥＰロウゲートとゲートが接続され
たＮチャネル型のトンネルトランジスタ２２のみで構成
されたもので有っても良い。
ンジスタ２２’に保持されている電荷が、当該センスア
ンプ２６を介して読み出される事になる。本発明に於い
て使用される該セル構造２０若しは３０の構成は、上記
した様な構成のもので、且つ２層ポリシリコンゲート型
のＥＥＰＲＯＭを使用する例を示したが、本発明に於い
ては、係る構成に限定されるものではなく、図４（Ａ）
に示す様に、ＥＥＰロウゲート（ＥＥＰＲＯＷ）にゲー
トが接続されたＮチャネル型の厚膜デプレッションタイ
プトランジスタ５３を省略し、該Ｎチャネル型のトンネ
ルトランジスタ２２のゲートを直接ＥＥＰロウゲートと
接続させたものであっても良く、又図４（Ｂ）に示す様
にＮチャネル型の厚膜エンハンスタイプトランジスタ２
１をも省略して、ＥＥＰロウゲートとゲートが接続され
たＮチャネル型のトンネルトランジスタ２２のみで構成
されたもので有っても良い。
【００４４】尚、図４（Ａ）及び（Ｂ）中、Ｓは、ソー
スを示している。図５（Ａ）〜（Ｃ）には、本発明に係
る当該セル構造の他の構成例に付いて説明したもので有
って、基本的には、１層ポリシリコンゲート型のＥＥＰ
ＲＯＭを使用する例を示すものである。即ち、図３
（Ａ）に於いては、ビットライン５、５’にオフセット
領域１１を有するＮチャネル型エンハンスタイプトラン
ジスタ７１とＮチャネル型のトンネルトランジスタ７２
とが直列に接続された構成で有って、該Ｎチャネル型エ
ンハンスタイプオフセットトランジスタ７１のゲートに
ＥＥＰロウゲートを接続させると同時に該ＥＥＰロウゲ
ートにゲートが接続されたオフセット領域１１を有する
Ｎチャネル型のデプレッションタイプトランジスタ７３
を接続させ、且つ該トランジスタ７３のソースを該ＥＥ
Ｐロウゲートに共通に接続させた構成を有している。
スを示している。図５（Ａ）〜（Ｃ）には、本発明に係
る当該セル構造の他の構成例に付いて説明したもので有
って、基本的には、１層ポリシリコンゲート型のＥＥＰ
ＲＯＭを使用する例を示すものである。即ち、図３
（Ａ）に於いては、ビットライン５、５’にオフセット
領域１１を有するＮチャネル型エンハンスタイプトラン
ジスタ７１とＮチャネル型のトンネルトランジスタ７２
とが直列に接続された構成で有って、該Ｎチャネル型エ
ンハンスタイプオフセットトランジスタ７１のゲートに
ＥＥＰロウゲートを接続させると同時に該ＥＥＰロウゲ
ートにゲートが接続されたオフセット領域１１を有する
Ｎチャネル型のデプレッションタイプトランジスタ７３
を接続させ、且つ該トランジスタ７３のソースを該ＥＥ
Ｐロウゲートに共通に接続させた構成を有している。
【００４５】更には、該トランジスタ７３のドレインと
該Ｎチャネル型のトンネルトランジスタ７２のゲートと
の間に容量１２を有するＮチャネル型エンハンスタイプ
トランジスタ７４を接続させた構成を有するものであ
る。又、図５（Ｂ）は、図４（Ａ）を簡略化させたセル
構造の例が示されているものであって、該Ｎチャネル型
のデプレッションタイプトランジスタ７３が省略された
構成となっており、又図５（Ｃ）は、該Ｎチャネル型エ
ンハンスタイプオフセットトランジスタ７１をも省略さ
せた構成を有するものである。
該Ｎチャネル型のトンネルトランジスタ７２のゲートと
の間に容量１２を有するＮチャネル型エンハンスタイプ
トランジスタ７４を接続させた構成を有するものであ
る。又、図５（Ｂ）は、図４（Ａ）を簡略化させたセル
構造の例が示されているものであって、該Ｎチャネル型
のデプレッションタイプトランジスタ７３が省略された
構成となっており、又図５（Ｃ）は、該Ｎチャネル型エ
ンハンスタイプオフセットトランジスタ７１をも省略さ
せた構成を有するものである。
【００４６】又、図６（Ａ）〜図６（Ｃ）には、本発明
に係る当該セル構造の更に他の構成例に付いて説明した
もので有って、基本的には、フラッシュ型ＥＥＰＲＯＭ
を使用して構成されたＯＴＰＲＯＭのセル構造の例を示
すものである。つまり、図６（Ａ）に於いては、ビット
ライン５、５’とソースＳとの間に消去ゲート１３を有
するフラッシュＥＥＰＲＯＭトランジスタ７５を設ける
と共に、該トランジスタ７５のゲートをＯＴＰロウゲー
ト（ＯＴＰＲＯＷ）に接続させた例が示されており、又
図６（Ｂ）には、該トランジスタ７５の代わりにフロー
ティングゲート１４を有するフローティングゲート型Ｅ
ＥＰＲＯＭトランジスタ７６を設けたものである。
に係る当該セル構造の更に他の構成例に付いて説明した
もので有って、基本的には、フラッシュ型ＥＥＰＲＯＭ
を使用して構成されたＯＴＰＲＯＭのセル構造の例を示
すものである。つまり、図６（Ａ）に於いては、ビット
ライン５、５’とソースＳとの間に消去ゲート１３を有
するフラッシュＥＥＰＲＯＭトランジスタ７５を設ける
と共に、該トランジスタ７５のゲートをＯＴＰロウゲー
ト（ＯＴＰＲＯＷ）に接続させた例が示されており、又
図６（Ｂ）には、該トランジスタ７５の代わりにフロー
ティングゲート１４を有するフローティングゲート型Ｅ
ＥＰＲＯＭトランジスタ７６を設けたものである。
【００４７】更に、図６（Ｃ）には、該トランジスタ７
５の代わりにドレイントンネル効果型フラッシュＥＥＰ
ＲＯＭトランジスタ７７を設けたものである。本発明に
係る半導体装置１に於いて、前記した各ノード部分の信
号レベルは、ＥＥＰＲＯＭの構造によって様々の為、各
動作状態での各ノードのレベルは、基になるＥＥＰＲＯ
Ｍに合わせて適宜決定する事が望ましい。
５の代わりにドレイントンネル効果型フラッシュＥＥＰ
ＲＯＭトランジスタ７７を設けたものである。本発明に
係る半導体装置１に於いて、前記した各ノード部分の信
号レベルは、ＥＥＰＲＯＭの構造によって様々の為、各
動作状態での各ノードのレベルは、基になるＥＥＰＲＯ
Ｍに合わせて適宜決定する事が望ましい。
【００４８】又、ＭＮＯＳ型ＥＥＰＲＯＭ、ＴＥＸＴＵ
ＲＤ−ＰＯＬＹ型ＥＥＰＲＯＭ等、公知のＥＥＰＲＯＭ
セルをＯＴＰＲＯＭセルとして使用する事も可能であ
る。
ＲＤ−ＰＯＬＹ型ＥＥＰＲＯＭ等、公知のＥＥＰＲＯＭ
セルをＯＴＰＲＯＭセルとして使用する事も可能であ
る。
【００４９】
【発明の効果】本発明に係る該半導体装置１は、上記し
た様な技術構成を採用しているので、ＥＥＰＲＯＭプロ
セスで、ＯＴＰＲＯＭを１つのチップ上に混載させる事
を可能とし、しかも、単一の電源手段を用いて、該ＥＥ
ＰＲＯＭ領域と該ＯＴＰＲＯＭ領域のセル構造の何れか
を任意に選択的に且つ独立して駆動させる事が可能とな
るので、チップのダウンサイジング化、多機能化、低コ
スト化等を実現させる事が可能となる。
た様な技術構成を採用しているので、ＥＥＰＲＯＭプロ
セスで、ＯＴＰＲＯＭを１つのチップ上に混載させる事
を可能とし、しかも、単一の電源手段を用いて、該ＥＥ
ＰＲＯＭ領域と該ＯＴＰＲＯＭ領域のセル構造の何れか
を任意に選択的に且つ独立して駆動させる事が可能とな
るので、チップのダウンサイジング化、多機能化、低コ
スト化等を実現させる事が可能となる。
【図１】図１は、本発明に係る半導体装置の一具体例の
構成を示すブロックダイアグラムである。
構成を示すブロックダイアグラムである。
【図２】図２は、本発明に係る半導体装置に於けるＥＥ
ＰＲＯＭ領域のセル構造の動作を説明するブロックダイ
アグラムである。
ＰＲＯＭ領域のセル構造の動作を説明するブロックダイ
アグラムである。
【図３】図３は、本発明に係る半導体装置に於けるＯＴ
ＰＲＯＭ領域のセル構造の動作を説明するブロックダイ
アグラムである。
ＰＲＯＭ領域のセル構造の動作を説明するブロックダイ
アグラムである。
【図４】図４は、本発明に於いて使用されるセル構造の
他の構成例を示すブロックダイアグラムである。
他の構成例を示すブロックダイアグラムである。
【図５】図５は、本発明に於いて使用されるセル構造の
別の構成例を示すブロックダイアグラムである。
別の構成例を示すブロックダイアグラムである。
【図６】図６は、本発明に於いて使用されるＥＥＰＲＯ
Ｍセル構造をＯＴＰＲＯＭとして使用する他の構成例を
示すブロックダイアグラムである。
Ｍセル構造をＯＴＰＲＯＭとして使用する他の構成例を
示すブロックダイアグラムである。
１…半導体装置 ２…ＥＥＰＲＯＭ領域 ３…ＯＴＰＲＯＭ領域 ４…制御手段 ５、５’…ビットライン ９、９’…ＯＴＰビットライン １０…配線 １１…オフセット領域 １２…容量 １３…消去ゲート １４…フローティングゲート ２０…セル構造（ＥＥＰＲＯＭ領域内） ３０…セル構造（ＯＴＰＲＯＭ領域内） ２１…Ｎチャネル型の厚膜エンハンスタイプトランジス
タ ２２…Ｎチャネル型のトンネルトランジスタ ２３…コントロールゲート電圧発生回路 ２４…ビットライン電圧発生回路 ２５…出力変換回路 ２６…センスアンプ ２７…第３の制御回路 ４３…第１の制御回路 ４４…第２の制御回路
タ ２２…Ｎチャネル型のトンネルトランジスタ ２３…コントロールゲート電圧発生回路 ２４…ビットライン電圧発生回路 ２５…出力変換回路 ２６…センスアンプ ２７…第３の制御回路 ４３…第１の制御回路 ４４…第２の制御回路
Claims (4)
- 【請求項１】 ＥＥＰＲＯＭ領域とＯＴＰＲＯＭ領域と
が同一チップ内に配置されており、両領域の何れか一方
の領域に於ける所定のセルのみを駆動させる様にする制
御手段が設けられている事を特徴とする半導体装置。 - 【請求項２】 該ＥＥＰＲＯＭ領域に配置されているセ
ル構造が、該ＯＴＰＲＯＭ領域に配置されているセル構
造と同一である事を特徴とする請求項１記載の半導体装
置。 - 【請求項３】 該ＥＥＰＲＯＭ領域に配置されているセ
ル構造に於ける電子の出し入れ方向と該ＯＴＰＲＯＭ領
域に配置されているセル構造に於ける電子の出し入れ方
向とは、互いに逆方向となる様に構成されている事を特
徴とする請求項２記載の半導体装置。 - 【請求項４】 該ＥＥＰＲＯＭ領域に配置されているセ
ル構造と、該ＯＴＰＲＯＭ領域に配置されているセル構
造とは、共通のビットラインに接続されている事を特徴
とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23161693A JPH0785685A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置 |
| US08/306,979 US5504707A (en) | 1993-09-17 | 1994-09-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23161693A JPH0785685A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785685A true JPH0785685A (ja) | 1995-03-31 |
Family
ID=16926306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23161693A Withdrawn JPH0785685A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5504707A (ja) |
| JP (1) | JPH0785685A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503891A (ja) * | 2000-06-13 | 2004-02-05 | エスティーマイクロエレクトロニクス | 誤り訂正回路を備えた安全なｅｅｐｒｏｍメモリ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU1960301A (en) * | 1999-09-13 | 2001-04-17 | Advanced Technology Materials, Inc. | A single chip embedded microcontroller having multiple non-volatile erasable proms sharing a single high voltage generator |
| US6376358B1 (en) | 2001-03-15 | 2002-04-23 | Micron Technology, Inc. | Method of forming plugs and local interconnect for embedded memory/system-on-chip (SOC) applications |
| US7777281B2 (en) * | 2004-03-26 | 2010-08-17 | Atmel Corporation | Non-volatile transistor memory array incorporating read-only elements with single mask set |
| US7283390B2 (en) * | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
| US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
| US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
| US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4964078A (en) * | 1989-05-16 | 1990-10-16 | Motorola, Inc. | Combined multiple memories |
| JP2582439B2 (ja) * | 1989-07-11 | 1997-02-19 | 富士通株式会社 | 書き込み可能な半導体記憶装置 |
| JPH03144879A (ja) * | 1989-10-31 | 1991-06-20 | Mitsubishi Electric Corp | 携帯型半導体記憶装置 |
| JPH03241598A (ja) * | 1990-02-19 | 1991-10-28 | Fujitsu Ltd | シグネチャー回路 |
-
1993
- 1993-09-17 JP JP23161693A patent/JPH0785685A/ja not_active Withdrawn
-
1994
- 1994-09-16 US US08/306,979 patent/US5504707A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503891A (ja) * | 2000-06-13 | 2004-02-05 | エスティーマイクロエレクトロニクス | 誤り訂正回路を備えた安全なｅｅｐｒｏｍメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5504707A (en) | 1996-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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