JP3451118B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は電気的書き換え機能を備
えた半導体不揮発性記憶装置に関わり、特に単一電源電
圧で駆動される半導体不揮発性記憶装置の書き換え動作
とメモリセルの状態読み出し（ベリファイ）動作の高速
化およびその装置の小型化を可能とした半導体不揮発性
記憶装置に関する。
えた半導体不揮発性記憶装置に関わり、特に単一電源電
圧で駆動される半導体不揮発性記憶装置の書き換え動作
とメモリセルの状態読み出し（ベリファイ）動作の高速
化およびその装置の小型化を可能とした半導体不揮発性
記憶装置に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶素子（メモリ
セル）をアレイ状に配置し、メモリセル群のコントロー
ルゲート共通線すなわち同一ワード線に接続する該メモ
リセル群（以下、セクタという）の電気的書き換え（電
気的消去，電気的書込み）を行う半導体不揮発性記憶装
置において、ワード線に負の電圧を印加することにより
ワード線単位の消去を可能とする方式が提案されてい
る。これについては例えば、シンポジウム オン ブイ
エルエスアイ テクノロジー ダイジェスト オブテク
ニカル ペーパーズ（Symposium on VLSI Technology D
igest of TechnicalPapers)pp77−78 1991、シンポジウ
ム オン ブイエルエスアイ サーキッツダイジェスト
オブテクニカル ペーパーズ（Symposium on VLSI Ci
rcuitsDigest of Technical Papers)pp85−86 1991、さ
らに、書込み動作時に負の電位をワード線に印加する方
式として、テクニカル ダイジェスト オブ インタナ
ショナル エレクトロン デバイス ミーティング（Te
chnical Digest of International Electron Device Me
eting）pp.599−602 1992、同誌 991−9931992、に記載
されている。
セル）をアレイ状に配置し、メモリセル群のコントロー
ルゲート共通線すなわち同一ワード線に接続する該メモ
リセル群（以下、セクタという）の電気的書き換え（電
気的消去，電気的書込み）を行う半導体不揮発性記憶装
置において、ワード線に負の電圧を印加することにより
ワード線単位の消去を可能とする方式が提案されてい
る。これについては例えば、シンポジウム オン ブイ
エルエスアイ テクノロジー ダイジェスト オブテク
ニカル ペーパーズ（Symposium on VLSI Technology D
igest of TechnicalPapers)pp77−78 1991、シンポジウ
ム オン ブイエルエスアイ サーキッツダイジェスト
オブテクニカル ペーパーズ（Symposium on VLSI Ci
rcuitsDigest of Technical Papers)pp85−86 1991、さ
らに、書込み動作時に負の電位をワード線に印加する方
式として、テクニカル ダイジェスト オブ インタナ
ショナル エレクトロン デバイス ミーティング（Te
chnical Digest of International Electron Device Me
eting）pp.599−602 1992、同誌 991−9931992、に記載
されている。
【０００３】また、この方式において、ワード線を駆動
するワードデコーダ回路を階層化構造、すなわちメイン
デコーダ回路とサブワードデコーダ回路により構成する
方式が提案されている。これについては、第１にインタ
ナショナル ソリッドステイト サーキッツ カンファ
レンス ダイジェスト オブ テクニカル ペーパーズ
（International Solid−State Circuits Conference D
igest of TechnicalPapers）pp154−155 1992、第２にS
ymposium on VLSI Circuits Digest of Technical Pape
rs pp97−98 1993、第３にSymposium on VLSI Circuits
Digestof Technical Papers pp99−100 1993に記載さ
れている。
するワードデコーダ回路を階層化構造、すなわちメイン
デコーダ回路とサブワードデコーダ回路により構成する
方式が提案されている。これについては、第１にインタ
ナショナル ソリッドステイト サーキッツ カンファ
レンス ダイジェスト オブ テクニカル ペーパーズ
（International Solid−State Circuits Conference D
igest of TechnicalPapers）pp154−155 1992、第２にS
ymposium on VLSI Circuits Digest of Technical Pape
rs pp97−98 1993、第３にSymposium on VLSI Circuits
Digestof Technical Papers pp99−100 1993に記載さ
れている。
【０００４】図１７，図１８，図１９は上記各従来例に
おけるサブワードデコーダ回路を説明するものである。
図１７および図１８に示す従来のサブワードデコーダ回
路は、１つのｐチャンネルトランジスタと２つのｎチャ
ンネルトランジスタで構成され、図１９に示す従来の回
路は、２つのｐチャンネルトランジスタと２つのｎチャ
ンネルトランジスタで構成され、これらの回路において
Ｗ１１〜Ｗ１ｊがワード線である。
おけるサブワードデコーダ回路を説明するものである。
図１７および図１８に示す従来のサブワードデコーダ回
路は、１つのｐチャンネルトランジスタと２つのｎチャ
ンネルトランジスタで構成され、図１９に示す従来の回
路は、２つのｐチャンネルトランジスタと２つのｎチャ
ンネルトランジスタで構成され、これらの回路において
Ｗ１１〜Ｗ１ｊがワード線である。
【０００５】図１７に示す従来のサブワードデコーダ回
路(ＷＤ１１，ＷＤ１ｊなど)は、第１のアドレス信号群
から生成されるブロック選択アドレス信号Ｂｉｐとその
相補アドレス信号ＢＢｉｐおよび、第２のアドレス信号
群から生成されるブロック内選択信号ＧＡｊ，ＧＢｊ，
ＧＣｊを入力とする回路である。同図においてＶＰＭは
ｐチャンネルトランジスタの基板電圧であり、ＶＥＲは
ｎチャンネルトランジスタの基板電圧およびソース電位
である。図１８に示す従来のワードデコーダ回路は、ブ
ロック選択アドレス信号として、Ｂｉｐとその相補アド
レス信号BBipおよび、ブロック内選択信号Ｇｊを入力と
する回路である。また、図１９に示す従来の回路（ＷＤ
１１，ＷＤ１ｊなど）は、ブロック選択アドレス信号と
して、Ｂｉｐとその相補アドレス信号ＢＢｉｐおよび、
ブロック内選択信号Ｇｊを入力とする回路である。な
お、ＶＮＮはｎチャンネルトランジスタの基板電圧であ
る。
路(ＷＤ１１，ＷＤ１ｊなど)は、第１のアドレス信号群
から生成されるブロック選択アドレス信号Ｂｉｐとその
相補アドレス信号ＢＢｉｐおよび、第２のアドレス信号
群から生成されるブロック内選択信号ＧＡｊ，ＧＢｊ，
ＧＣｊを入力とする回路である。同図においてＶＰＭは
ｐチャンネルトランジスタの基板電圧であり、ＶＥＲは
ｎチャンネルトランジスタの基板電圧およびソース電位
である。図１８に示す従来のワードデコーダ回路は、ブ
ロック選択アドレス信号として、Ｂｉｐとその相補アド
レス信号BBipおよび、ブロック内選択信号Ｇｊを入力と
する回路である。また、図１９に示す従来の回路（ＷＤ
１１，ＷＤ１ｊなど）は、ブロック選択アドレス信号と
して、Ｂｉｐとその相補アドレス信号ＢＢｉｐおよび、
ブロック内選択信号Ｇｊを入力とする回路である。な
お、ＶＮＮはｎチャンネルトランジスタの基板電圧であ
る。
【０００６】図１７，図１８，図１９に示す従来のサブ
ワードデコーダ回路において、メモリセルのしきい値を
下げる書き換え動作は、ｎチャンネルトランジスタのソ
ース側から供給される負電圧をワード線に印加すること
により行われる。例えば、図１７の回路において、ＧＣ
１を負電圧にすることにより（Ｂｉｐ＝０Ｖ，BBip＝５
Ｖ，ＧＣ１＝−１３Ｖ，〜ＧＣｊ＝０Ｖ，ＧＡ１〜ＧＡ
ｊ＝０Ｖ，ＧＢ１〜ＧＢｊ＝−１３Ｖ，ＶＰＭ＝５Ｖ，
ＶＥＲ＝−１３Ｖ）、ワード線Ｗ１１に負電圧が印加さ
れる。
ワードデコーダ回路において、メモリセルのしきい値を
下げる書き換え動作は、ｎチャンネルトランジスタのソ
ース側から供給される負電圧をワード線に印加すること
により行われる。例えば、図１７の回路において、ＧＣ
１を負電圧にすることにより（Ｂｉｐ＝０Ｖ，BBip＝５
Ｖ，ＧＣ１＝−１３Ｖ，〜ＧＣｊ＝０Ｖ，ＧＡ１〜ＧＡ
ｊ＝０Ｖ，ＧＢ１〜ＧＢｊ＝−１３Ｖ，ＶＰＭ＝５Ｖ，
ＶＥＲ＝−１３Ｖ）、ワード線Ｗ１１に負電圧が印加さ
れる。
【０００７】ワード線に負電圧を印加することにより、
該ワード線に接続されているメモリセルの浮遊ゲート中
の電子が放出され、メモリセルのしきい値が下がる。ま
た、これらの半導体不揮発性記憶装置においては、メモ
リセルのしきい値を下げる書き換え動作の後、メモリセ
ルのしきい値状態を確認する動作、すなわちベリファイ
動作が行われる。この動作については例えば、Internat
ional Solid−StateCircuits Conference Digest of Te
chnical Papers pp60−61 1990に記載されている。この
動作では、ワード線に電源電圧より低い正の電圧（ベリ
ファイ電圧）を印加し、メモリセルに電流が流れるか流
れないかを判定することによりメモリセルのしきい値を
検証しようとするものである。
該ワード線に接続されているメモリセルの浮遊ゲート中
の電子が放出され、メモリセルのしきい値が下がる。ま
た、これらの半導体不揮発性記憶装置においては、メモ
リセルのしきい値を下げる書き換え動作の後、メモリセ
ルのしきい値状態を確認する動作、すなわちベリファイ
動作が行われる。この動作については例えば、Internat
ional Solid−StateCircuits Conference Digest of Te
chnical Papers pp60−61 1990に記載されている。この
動作では、ワード線に電源電圧より低い正の電圧（ベリ
ファイ電圧）を印加し、メモリセルに電流が流れるか流
れないかを判定することによりメモリセルのしきい値を
検証しようとするものである。
【０００８】上記図１７，図１８，図１９に示す従来の
回路においては、ワード線に印加されるベリファイ電圧
はｐチャンネルトランジスタのソース側から供給され
る。例えば、図１７の回路において、信号Ｂｉｐを電源
電圧より低い正の電圧にすることによりワード線にベリ
ファイ電圧が印加される（Ｂｉｐ＝３.６Ｖ ，ＢＢｉｐ
＝０Ｖ，ＧＡ１＝０Ｖ，〜ＧＡｊ＝３.６Ｖ，ＧＢ１＝
０Ｖ，〜ＧＢｊ＝３.６Ｖ，ＧＣ１〜ＧＣｊ＝０Ｖ，Ｖ
ＰＭ＝３.６Ｖ，ＶＥＲ＝０Ｖ ）。
回路においては、ワード線に印加されるベリファイ電圧
はｐチャンネルトランジスタのソース側から供給され
る。例えば、図１７の回路において、信号Ｂｉｐを電源
電圧より低い正の電圧にすることによりワード線にベリ
ファイ電圧が印加される（Ｂｉｐ＝３.６Ｖ ，ＢＢｉｐ
＝０Ｖ，ＧＡ１＝０Ｖ，〜ＧＡｊ＝３.６Ｖ，ＧＢ１＝
０Ｖ，〜ＧＢｊ＝３.６Ｖ，ＧＣ１〜ＧＣｊ＝０Ｖ，Ｖ
ＰＭ＝３.６Ｖ，ＶＥＲ＝０Ｖ ）。
【０００９】また、ワード線を駆動するサブワードデコ
ーダ回路の別な従来例として、特開平5−174595 号があ
る。図２０は上記従来例を説明するもので、サブワード
デコーダ回路がインバータ回路により構成されている。
ーダ回路の別な従来例として、特開平5−174595 号があ
る。図２０は上記従来例を説明するもので、サブワード
デコーダ回路がインバータ回路により構成されている。
【００１０】図２０に示す従来のサブワードデコーダ回
路（ＷＤ１１，ＷＤ１ｊなど）は、ｐチャンネルトラン
ジスタとｎチャンネルトランジスタの各１つで構成さ
れ、各トランジスタの共通ドレインにワード線（Ｗ１１
〜Ｗ１ｊ）が接続されている。ｐチャンネルトランジス
タのソースには第１のアドレス信号群から生成されるブ
ロック選択アドレス信号Ｂｉｐが印加され、各トランジ
スタの共通ゲートに第２のアドレス信号群から生成され
るブロック内選択信号Ｇｊが印加される。なお、ｎチャ
ンネルトランジスタのソース電位は、常に接地電圧Ｖｓ
ｓである。
路（ＷＤ１１，ＷＤ１ｊなど）は、ｐチャンネルトラン
ジスタとｎチャンネルトランジスタの各１つで構成さ
れ、各トランジスタの共通ドレインにワード線（Ｗ１１
〜Ｗ１ｊ）が接続されている。ｐチャンネルトランジス
タのソースには第１のアドレス信号群から生成されるブ
ロック選択アドレス信号Ｂｉｐが印加され、各トランジ
スタの共通ゲートに第２のアドレス信号群から生成され
るブロック内選択信号Ｇｊが印加される。なお、ｎチャ
ンネルトランジスタのソース電位は、常に接地電圧Ｖｓ
ｓである。
【００１１】この回路において、ワード線へ印加できる
電位は、ブロック選択アドレス信号Ｂｉｐの正の電圧
(例えば電源電圧Ｖｃｃまたは高電圧Ｖｐｐ)と接地電圧
Ｖｓｓである。
電位は、ブロック選択アドレス信号Ｂｉｐの正の電圧
(例えば電源電圧Ｖｃｃまたは高電圧Ｖｐｐ)と接地電圧
Ｖｓｓである。
【００１２】
【発明が解決しようとする課題】図１７，図１８，図１
９に示す従来のサブワードデコーダ回路では、メモリセ
ルのしきい値を下げる書き換え動作と、その後のベリフ
ァイ動作とを行うために、トランジスタ数が３つないし
４つで構成されており、レイアウト面積が大きく、高集
積化が要求される半導体不揮発性記憶装置には適さない
という問題点があった。
９に示す従来のサブワードデコーダ回路では、メモリセ
ルのしきい値を下げる書き換え動作と、その後のベリフ
ァイ動作とを行うために、トランジスタ数が３つないし
４つで構成されており、レイアウト面積が大きく、高集
積化が要求される半導体不揮発性記憶装置には適さない
という問題点があった。
【００１３】一方、図２０に示す従来のサブワードデコ
ーダ回路はトランジスタ数が最小の２つで構成されてい
るが、ワード線に印加できる電圧がブロック選択アドレ
ス信号Ｂｉｐの正の電圧（例えば電源電圧Ｖｃｃまたは
高電圧Ｖｐｐ）と接地電圧Ｖｓｓであり、メモリセルの
しきい値を下げる書き換え動作で必要である負電圧のワ
ード線電位は供給できないという問題点があった。
ーダ回路はトランジスタ数が最小の２つで構成されてい
るが、ワード線に印加できる電圧がブロック選択アドレ
ス信号Ｂｉｐの正の電圧（例えば電源電圧Ｖｃｃまたは
高電圧Ｖｐｐ）と接地電圧Ｖｓｓであり、メモリセルの
しきい値を下げる書き換え動作で必要である負電圧のワ
ード線電位は供給できないという問題点があった。
【００１４】本発明の目的は、上記問題点を解消し、特
に単一電源電圧で駆動される半導体不揮発性記憶装置の
書き換え動作とメモリセルの状態読み出し（ベリファ
イ）動作の高速化およびその装置の小型化を可能とした
半導体不揮発性記憶装置を提案することである。
に単一電源電圧で駆動される半導体不揮発性記憶装置の
書き換え動作とメモリセルの状態読み出し（ベリファ
イ）動作の高速化およびその装置の小型化を可能とした
半導体不揮発性記憶装置を提案することである。
【００１５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、それぞれがコントロールゲート，ドレイ
ンおよびソースを有する複数の不揮発性半導体メモリセ
ルをアレイ状に配置したメモリセルアレイと、複数のメ
モリセルのコントロールゲートが共通に接続されたワー
ド線と、複数のメモリセルのドレインが共通に接続され
たデータ線とを有し、メモリセル群の共通ゲートすなわ
ちワード線に接続する該メモリセル群（セクタ）の電気
的書き換え（消去，書き込み）を行う半導体不揮発性記
憶装置で、メモリセルのしきい値を下げる書き換え動作
中に、少なくとも一回メモリセルの状態を読み出し（ベ
リファイ）し、その情報に基づいて該記憶装置で該書き
換え動作の継続，停止を制御し、該ワード線の電位が書
き換え時に負電圧からベリファイ時に電源電圧以下の正
電圧が印加される半導体不揮発性記憶装置において、ワ
ード線を駆動するサブワードデコーダ回路をインバータ
回路で構成し、それぞれのソースには第１のアドレス信
号群から生成されるブロック選択アドレス信号を供給
し、ゲートには第２のアドレス信号群から生成されるゲ
ート選択アドレス信号を供給する。共通ドレインに接続
されたワード線に各動作（例えば、読み出し，消去，書
き込み，ベリファイ）時に必要な電位をブロック選択ア
ドレス信号の電圧から供給する。
成するために、それぞれがコントロールゲート，ドレイ
ンおよびソースを有する複数の不揮発性半導体メモリセ
ルをアレイ状に配置したメモリセルアレイと、複数のメ
モリセルのコントロールゲートが共通に接続されたワー
ド線と、複数のメモリセルのドレインが共通に接続され
たデータ線とを有し、メモリセル群の共通ゲートすなわ
ちワード線に接続する該メモリセル群（セクタ）の電気
的書き換え（消去，書き込み）を行う半導体不揮発性記
憶装置で、メモリセルのしきい値を下げる書き換え動作
中に、少なくとも一回メモリセルの状態を読み出し（ベ
リファイ）し、その情報に基づいて該記憶装置で該書き
換え動作の継続，停止を制御し、該ワード線の電位が書
き換え時に負電圧からベリファイ時に電源電圧以下の正
電圧が印加される半導体不揮発性記憶装置において、ワ
ード線を駆動するサブワードデコーダ回路をインバータ
回路で構成し、それぞれのソースには第１のアドレス信
号群から生成されるブロック選択アドレス信号を供給
し、ゲートには第２のアドレス信号群から生成されるゲ
ート選択アドレス信号を供給する。共通ドレインに接続
されたワード線に各動作（例えば、読み出し，消去，書
き込み，ベリファイ）時に必要な電位をブロック選択ア
ドレス信号の電圧から供給する。
【００１６】
【作用】本発明は、ワード線を駆動するサブワードデコ
ーダ回路をインバータ回路で構成することにより、レイ
アウト面積を縮小でき、半導体不揮発性記憶装置の高集
積化に適する。
ーダ回路をインバータ回路で構成することにより、レイ
アウト面積を縮小でき、半導体不揮発性記憶装置の高集
積化に適する。
【００１７】さらに、インバータ回路で構成されるサブ
ワードデコーダ回路のそれぞれのソースにブロック選択
アドレス信号を印加することで、各動作時に必要なワー
ド線電位の印加方式に自由度を持たせることができ、特
にメモリセルのしきい値を下げる一連の動作が行える。
ワードデコーダ回路のそれぞれのソースにブロック選択
アドレス信号を印加することで、各動作時に必要なワー
ド線電位の印加方式に自由度を持たせることができ、特
にメモリセルのしきい値を下げる一連の動作が行える。
【００１８】
【実施例】図１は、本発明の一実施例による半導体不揮
発性記憶装置のサブワードデコーダ回路構成を示す回路
ブロックである。
発性記憶装置のサブワードデコーダ回路構成を示す回路
ブロックである。
【００１９】同図において、Ｗ11，Ｗ12〜Ｗ1j，Ｗi2，
Ｗi2〜Ｗijは階層構成のワード線であり、アクセスが２
段階で制御される。一般にワード線をＷijで表すと、添
字ｉはワード線を選択する第１のアドレス信号群から生
成されるブロック選択アドレス信号を、ｊはワード線を
選択する第２のアドレス信号群から生成されるゲート選
択アドレス信号を示している。例えば、Ｗ12は、ワード
線を選択する第１のアドレス信号群から生成されるブロ
ック選択アドレス信号が“１”で、かつワード線を選択
する第２のアドレス信号群から生成されるゲート選択ア
ドレス信号が“２”のときに活性化される。
Ｗi2〜Ｗijは階層構成のワード線であり、アクセスが２
段階で制御される。一般にワード線をＷijで表すと、添
字ｉはワード線を選択する第１のアドレス信号群から生
成されるブロック選択アドレス信号を、ｊはワード線を
選択する第２のアドレス信号群から生成されるゲート選
択アドレス信号を示している。例えば、Ｗ12は、ワード
線を選択する第１のアドレス信号群から生成されるブロ
ック選択アドレス信号が“１”で、かつワード線を選択
する第２のアドレス信号群から生成されるゲート選択ア
ドレス信号が“２”のときに活性化される。
【００２０】ワード線Ｗ11〜Ｗijを駆動するサブワード
デコーダ回路ＷＤ11〜ＷＤijはインバータ回路で構成さ
れる。ワード線Ｗ11〜Ｗ1jへの印加電圧は、第１のアド
レス信号群から生成されるブロック選択アドレス信号Ｂ
１ｐおよびＢ１ｎにより供給される。第２のアドレス信
号群から生成されるゲート選択アドレス信号Ｇ１は選択
ブロック内のワード線を選択するアドレス信号であり、
サブワードデコーダ回路ＷＤ１１〜ＷＤｉ１のゲート入
力信号である。
デコーダ回路ＷＤ11〜ＷＤijはインバータ回路で構成さ
れる。ワード線Ｗ11〜Ｗ1jへの印加電圧は、第１のアド
レス信号群から生成されるブロック選択アドレス信号Ｂ
１ｐおよびＢ１ｎにより供給される。第２のアドレス信
号群から生成されるゲート選択アドレス信号Ｇ１は選択
ブロック内のワード線を選択するアドレス信号であり、
サブワードデコーダ回路ＷＤ１１〜ＷＤｉ１のゲート入
力信号である。
【００２１】不揮発性メモリの情報の記憶は、コントロ
ールゲートに電源電圧Ｖｃｃを印加し、選択されたメモ
リセルのセル電流の有無により行われる。例えば、フラ
ッシュメモリでは浮遊ゲート（フローティングゲート）
中に電子を注入した場合、メモリセルのしきい値が高く
なり、メモリセルのセル電流は流れない。一方、フロー
ティングゲート中の電子を放出させた場合にはしきい値
が低くなり、セル電流が流れる。
ールゲートに電源電圧Ｖｃｃを印加し、選択されたメモ
リセルのセル電流の有無により行われる。例えば、フラ
ッシュメモリでは浮遊ゲート（フローティングゲート）
中に電子を注入した場合、メモリセルのしきい値が高く
なり、メモリセルのセル電流は流れない。一方、フロー
ティングゲート中の電子を放出させた場合にはしきい値
が低くなり、セル電流が流れる。
【００２２】メモリセルのしきい値を上げるにはコント
ロールゲートすなわちワード線の電位を基板，ソース，
ドレイン電圧より高い電圧を印加することにより、ファ
ウラー ノードハイム（Fowler−Nordheim）トンネル現
象を利用してフローティングゲートに電子を注入する。
また、ワード線印加電圧を高電圧，ドレイン印加電圧を
高い電圧とすることにより、アバランシュによるホット
エレクトロンが発生しフローティングゲートに電子を注
入することができる。
ロールゲートすなわちワード線の電位を基板，ソース，
ドレイン電圧より高い電圧を印加することにより、ファ
ウラー ノードハイム（Fowler−Nordheim）トンネル現
象を利用してフローティングゲートに電子を注入する。
また、ワード線印加電圧を高電圧，ドレイン印加電圧を
高い電圧とすることにより、アバランシュによるホット
エレクトロンが発生しフローティングゲートに電子を注
入することができる。
【００２３】メモリセルのしきい値を下げるにはFowler
−Nordheimトンネル現象を利用して、コントロールゲー
トすなわちワード線の電位を基板，ソース，ドレイン電
圧より低い負の電圧を印加することにより、フローティ
ングゲートの電子を放出できる。
−Nordheimトンネル現象を利用して、コントロールゲー
トすなわちワード線の電位を基板，ソース，ドレイン電
圧より低い負の電圧を印加することにより、フローティ
ングゲートの電子を放出できる。
【００２４】フラッシュメモリにおける電子の注入，放
出動作については例えば、Technical Digest of Intern
ational Electron Device Meeting,pp.560−563 1987、
同誌pp.991−993 1992、あるいはSymposium on VLSI Te
chnology Digestof Technical Papers pp77−78 1991に
記載されている。
出動作については例えば、Technical Digest of Intern
ational Electron Device Meeting,pp.560−563 1987、
同誌pp.991−993 1992、あるいはSymposium on VLSI Te
chnology Digestof Technical Papers pp77−78 1991に
記載されている。
【００２５】上述したようにフローティングゲートへの
電子の注入あるいはフローティングゲートからの電子の
放出により、メモリセルのしきい値を変化させることが
できるが、フラッシュメモリにおいてはこれらの動作に
より得られたメモリセルのしきい値が記憶情報に対応し
ているかどうか確認する動作がある。すなわち、上述し
たように高いしきい値においてはワード線に電源電圧Ｖ
ｃｃを印加してもセル電流が流れない値にする必要があ
り、一方、低いしきい値においてはセル電流が流れる値
にする必要がある。
電子の注入あるいはフローティングゲートからの電子の
放出により、メモリセルのしきい値を変化させることが
できるが、フラッシュメモリにおいてはこれらの動作に
より得られたメモリセルのしきい値が記憶情報に対応し
ているかどうか確認する動作がある。すなわち、上述し
たように高いしきい値においてはワード線に電源電圧Ｖ
ｃｃを印加してもセル電流が流れない値にする必要があ
り、一方、低いしきい値においてはセル電流が流れる値
にする必要がある。
【００２６】このメモリセルのしきい値の検証（ベリフ
ァイ）には電源電圧の変動も考慮してワード線電位を読
み出し時の電源電圧Ｖｃｃでなく、高いしきい値のベリ
ファイには読み出し可能上限電源電圧Ｖｃｃmax 以上の
電位を、低いしきい値のベリファイには読み出し可能下
限電源電圧Ｖｃｃmin 以下の電位をワード線に供給す
る。
ァイ）には電源電圧の変動も考慮してワード線電位を読
み出し時の電源電圧Ｖｃｃでなく、高いしきい値のベリ
ファイには読み出し可能上限電源電圧Ｖｃｃmax 以上の
電位を、低いしきい値のベリファイには読み出し可能下
限電源電圧Ｖｃｃmin 以下の電位をワード線に供給す
る。
【００２７】不揮発性メモリでは上述したようにコント
ロールゲートすなわちワード線に印加する電位は複数の
電圧値が必要である。
ロールゲートすなわちワード線に印加する電位は複数の
電圧値が必要である。
【００２８】このように、正負含め種々の電圧がワード
線に印加されるわけであるが、本発明においてはサブワ
ードデコーダ回路を簡単なインバータ回路で構成しつ
つ、図１に示したように、通常電源電圧のような固定電
圧が印加されるインバータ回路の端子にブロック選択ア
ドレス信号Ｂｉｐ、Ｂｉｎを入力することによりこの種
々の電圧をワード線に印加可能とするものである。な
お、具体的動作については後述する。
線に印加されるわけであるが、本発明においてはサブワ
ードデコーダ回路を簡単なインバータ回路で構成しつ
つ、図１に示したように、通常電源電圧のような固定電
圧が印加されるインバータ回路の端子にブロック選択ア
ドレス信号Ｂｉｐ、Ｂｉｎを入力することによりこの種
々の電圧をワード線に印加可能とするものである。な
お、具体的動作については後述する。
【００２９】図２は、図１に示した実施例のより具体的
なサブワードデコーダ回路を示したものである。すなわ
ち、１個のサブワードデコーダ回路はｐチャネルトラン
ジスタＷＤｐとｎチャネルトランジスタＷＤｎにより構
成される。
なサブワードデコーダ回路を示したものである。すなわ
ち、１個のサブワードデコーダ回路はｐチャネルトラン
ジスタＷＤｐとｎチャネルトランジスタＷＤｎにより構
成される。
【００３０】同図の各回路素子は、特に制限されない
が、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技
術により、ｐ型単結晶シリコンのような半導体基板上に
おいて形成される。ｎチャネルトランジスタは、かかる
半導体基板表面に形成されたソース領域，ドレイン領域
およびソース領域とドレイン領域との間の半導体基板上
に薄い厚さのゲート絶縁膜を介して形成されたポリシリ
コン等から生成されるゲート電極によって構成される。
ｐチャネルトランジスタは、上記半導体基板表面に形成
されたｎ型ウェル領域に形成される。さらに、負の電圧
を扱うｎチャネルトランジスタは、深いｎ型ウェル領域
（以下、nisoとする）中のｐ型ウェル領域拡散層に形成
される。これによって通常のｎチャネルトランジスタの
共通の基板には、接地電位Ｖｓｓが供給される。ｐチャ
ネルトランジスタの共通の基板すなわちｎ型ウェル領域
は、電源電圧Ｖｃｃあるいは、それ以上の高い電圧に接
続される。また、niso中に形成されるｎチャネルトラン
ジスタの共通の基板すなわちｐ型ウェル領域は、接地電
位Ｖｓｓあるいは、負の電圧に接続される。niso電位
は、電源電圧Ｖｃｃまたは接地電位Ｖｓｓに接続され
る。
が、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技
術により、ｐ型単結晶シリコンのような半導体基板上に
おいて形成される。ｎチャネルトランジスタは、かかる
半導体基板表面に形成されたソース領域，ドレイン領域
およびソース領域とドレイン領域との間の半導体基板上
に薄い厚さのゲート絶縁膜を介して形成されたポリシリ
コン等から生成されるゲート電極によって構成される。
ｐチャネルトランジスタは、上記半導体基板表面に形成
されたｎ型ウェル領域に形成される。さらに、負の電圧
を扱うｎチャネルトランジスタは、深いｎ型ウェル領域
（以下、nisoとする）中のｐ型ウェル領域拡散層に形成
される。これによって通常のｎチャネルトランジスタの
共通の基板には、接地電位Ｖｓｓが供給される。ｐチャ
ネルトランジスタの共通の基板すなわちｎ型ウェル領域
は、電源電圧Ｖｃｃあるいは、それ以上の高い電圧に接
続される。また、niso中に形成されるｎチャネルトラン
ジスタの共通の基板すなわちｐ型ウェル領域は、接地電
位Ｖｓｓあるいは、負の電圧に接続される。niso電位
は、電源電圧Ｖｃｃまたは接地電位Ｖｓｓに接続され
る。
【００３１】図２のｎチャネルトランジスタは、niso中
に形成されるｎチャネルトランジスタである。全てのサ
ブワードデコーダ回路ＷＤ11〜ＷＤij内のｐチャネルお
よびniso中に形成したｎチャネルトランジスタの基板は
各々共通とし、ｐチャネルトランジスタの基板電圧は電
圧ＶＢＰ、ｎチャネルトランジスタの基板電圧は電圧Ｖ
ＮＮに接続される。基板を共通化することにより、ウェ
ル領域の分離が不要となり、レイアウト面積を低減でき
る。電圧ＶＢＰはワード線に印加される電圧より高い電
圧を、電圧ＶＮＮはワード線に印加される電圧より低い
電圧を印加すればよく、各動作モードで切り替えられ
る。例えば、読み出し動作においては電圧ＶＢＰは外部
電源電圧Ｖｃｃ，電圧ＶＮＮは接地電圧Ｖｓｓとし、メ
モリセルのしきい値を下げる動作中（ベリファイ動作を
含む）においては電圧ＶＢＰは外部電源電圧Ｖｃｃ，電
圧ＶＮＮは負の電圧とすればよい。
に形成されるｎチャネルトランジスタである。全てのサ
ブワードデコーダ回路ＷＤ11〜ＷＤij内のｐチャネルお
よびniso中に形成したｎチャネルトランジスタの基板は
各々共通とし、ｐチャネルトランジスタの基板電圧は電
圧ＶＢＰ、ｎチャネルトランジスタの基板電圧は電圧Ｖ
ＮＮに接続される。基板を共通化することにより、ウェ
ル領域の分離が不要となり、レイアウト面積を低減でき
る。電圧ＶＢＰはワード線に印加される電圧より高い電
圧を、電圧ＶＮＮはワード線に印加される電圧より低い
電圧を印加すればよく、各動作モードで切り替えられ
る。例えば、読み出し動作においては電圧ＶＢＰは外部
電源電圧Ｖｃｃ，電圧ＶＮＮは接地電圧Ｖｓｓとし、メ
モリセルのしきい値を下げる動作中（ベリファイ動作を
含む）においては電圧ＶＢＰは外部電源電圧Ｖｃｃ，電
圧ＶＮＮは負の電圧とすればよい。
【００３２】図３，図４，図５には本発明によるサブワ
ードデコーダ回路が適用されるメモリアレイ回路図を示
す。一般にメモリセルをＭijm で表すと、添字のｉはワ
ード線を選択する第１のアドレス信号群から生成される
ブロック選択アドレス信号に、ｊはワード線を選択する
第２のアドレス信号群から生成されるゲート選択アドレ
ス信号に、ｍはデータ線を選択するアドレス信号に対応
している。
ードデコーダ回路が適用されるメモリアレイ回路図を示
す。一般にメモリセルをＭijm で表すと、添字のｉはワ
ード線を選択する第１のアドレス信号群から生成される
ブロック選択アドレス信号に、ｊはワード線を選択する
第２のアドレス信号群から生成されるゲート選択アドレ
ス信号に、ｍはデータ線を選択するアドレス信号に対応
している。
【００３３】図３に示したメモリアレイ回路図におい
て、ワード線Ｗijには、メモリセルＭij1〜Ｍijmが接続
され、データ線Ｄｍには、メモリセルＭ11m〜Ｍijmが接
続されている。また、メモリセルのソースは共通ソース
線ＣＳに接続されている。
て、ワード線Ｗijには、メモリセルＭij1〜Ｍijmが接続
され、データ線Ｄｍには、メモリセルＭ11m〜Ｍijmが接
続されている。また、メモリセルのソースは共通ソース
線ＣＳに接続されている。
【００３４】図４に示したメモリアレイ回路図は、少な
くとも２つ以上のメモリセルを１つブロックとし（例え
ばＭ１１１〜Ｍ１ｊ１）そのドレインをローカルドレイ
ン配線ＤＬ11，ＤＬ1m，ＤＬi1，ＤＬimに接続した上
で、信号Ｓ1Ｄ，ＳiＤをゲート入力とするドレイン選択
トランジスタＳ1Ｄ1，Ｓ1Ｄm，ＳiＤ1，ＳiＤmを介して
データ線Ｄ１〜Ｄｍに接続した回路図である。すなわ
ち、メモリセルとデータ線との接続を図３に比べ階層化
した構成となっている。
くとも２つ以上のメモリセルを１つブロックとし（例え
ばＭ１１１〜Ｍ１ｊ１）そのドレインをローカルドレイ
ン配線ＤＬ11，ＤＬ1m，ＤＬi1，ＤＬimに接続した上
で、信号Ｓ1Ｄ，ＳiＤをゲート入力とするドレイン選択
トランジスタＳ1Ｄ1，Ｓ1Ｄm，ＳiＤ1，ＳiＤmを介して
データ線Ｄ１〜Ｄｍに接続した回路図である。すなわ
ち、メモリセルとデータ線との接続を図３に比べ階層化
した構成となっている。
【００３５】図５に示したメモリアレイ回路図は、さら
にメモリセルと共通ソース線ＣＳとの接続を階層化した
構成で、１つのブロックを構成するメモリセルのソース
をローカルソース配線ＳＬ11，ＳＬ1m，ＳＬi1，ＳＬim
に接続し、これらのローカルソース線と共通ソース線Ｃ
Ｓとの接続を信号Ｓ1Ｓ，ＳiＳをゲート入力とするソー
ス選択トランジスタＳ1Ｓ1，Ｓ1Ｓm，ＳiＳ1，ＳiＳmを
介して行った構成となっている。
にメモリセルと共通ソース線ＣＳとの接続を階層化した
構成で、１つのブロックを構成するメモリセルのソース
をローカルソース配線ＳＬ11，ＳＬ1m，ＳＬi1，ＳＬim
に接続し、これらのローカルソース線と共通ソース線Ｃ
Ｓとの接続を信号Ｓ1Ｓ，ＳiＳをゲート入力とするソー
ス選択トランジスタＳ1Ｓ1，Ｓ1Ｓm，ＳiＳ1，ＳiＳmを
介して行った構成となっている。
【００３６】図６，図７は本発明によるサブワードデコ
ーダ回路と上述したメモリアレイ回路とのレイアウト構
成例を示すものである。メモリアレイマット数には特に
制限されないが、この実施例では２つのメモリアレイマ
ットＭＡＴ１，ＭＡＴ２を有する場合を例として示す。
これらの図においてワード線をＷijk およびサブワード
デコーダ回路ＷＤijk で表すと、添字のｉはワード線を
選択する第１のアドレス信号群から生成されるブロック
選択アドレス信号に、ｊはワード線を選択する第２のア
ドレス信号群から生成されるゲート選択アドレス信号
に、ｋはメモリマットに対応している。
ーダ回路と上述したメモリアレイ回路とのレイアウト構
成例を示すものである。メモリアレイマット数には特に
制限されないが、この実施例では２つのメモリアレイマ
ットＭＡＴ１，ＭＡＴ２を有する場合を例として示す。
これらの図においてワード線をＷijk およびサブワード
デコーダ回路ＷＤijk で表すと、添字のｉはワード線を
選択する第１のアドレス信号群から生成されるブロック
選択アドレス信号に、ｊはワード線を選択する第２のア
ドレス信号群から生成されるゲート選択アドレス信号
に、ｋはメモリマットに対応している。
【００３７】図６に示したサブワードデコーダ回路のレ
イアウト構成は、サブワードデコーダ回路ＷＤijkをワ
ード線Ｗijkと１対１に対応して配置した場合を示して
いる。
イアウト構成は、サブワードデコーダ回路ＷＤijkをワ
ード線Ｗijkと１対１に対応して配置した場合を示して
いる。
【００３８】図７に示したサブワードデコーダ回路のレ
イアウト構成は、サブワードデコーダ回路ＷＤijk の添
字ｊが偶数の場合、駆動するワード線をメモリアレイマ
ットＭＡＴ１およびＭＡＴ２の両マットのワード線Ｗij
1およびＷij2とする。添字ｊが奇数の場合、サブワード
デコーダ回路はメモリアレイマットの一方のワード線の
みを駆動する。このように構成することにより、図６に
示した構成に比べサブワードデコーダ回路のレイアウト
ピッチを緩和することができ、ワード線のピッチが小さ
い場合でも、サブワードデコーダ回路とのレイアウトの
整合性をとることが可能である。
イアウト構成は、サブワードデコーダ回路ＷＤijk の添
字ｊが偶数の場合、駆動するワード線をメモリアレイマ
ットＭＡＴ１およびＭＡＴ２の両マットのワード線Ｗij
1およびＷij2とする。添字ｊが奇数の場合、サブワード
デコーダ回路はメモリアレイマットの一方のワード線の
みを駆動する。このように構成することにより、図６に
示した構成に比べサブワードデコーダ回路のレイアウト
ピッチを緩和することができ、ワード線のピッチが小さ
い場合でも、サブワードデコーダ回路とのレイアウトの
整合性をとることが可能である。
【００３９】図８，図９は、図４あるいは図５に示した
ように、メモリアレイ回路に選択トランジスタを持つ場
合のサブワードデコーダ回路のレイアウト構成例を示す
ものである。なお、この実施例では１つのメモリアレイ
マットのみを示した。
ように、メモリアレイ回路に選択トランジスタを持つ場
合のサブワードデコーダ回路のレイアウト構成例を示す
ものである。なお、この実施例では１つのメモリアレイ
マットのみを示した。
【００４０】図８に示した実施例では、ワード線を選択
する第１のアドレス信号群から生成されるブロック選択
アドレス信号すなわち添字ｉと選択トランジスタＳｉＤ
およびＳｉＳの添字ｉが対応している。
する第１のアドレス信号群から生成されるブロック選択
アドレス信号すなわち添字ｉと選択トランジスタＳｉＤ
およびＳｉＳの添字ｉが対応している。
【００４１】図９に示した実施例は、１つのブロックを
さらにいくつかのサブブロックに分割し、ブロック選択
アドレス信号を複数の信号で構成した例である。すなわ
ち、図８に示した構成例では１つのブロックはブロック
選択アドレス信号Ｂｉｐ，Ｂｉｎで選択されるが、図９
に示した例ではＢi1ｐ，Ｂi1ｎあるいはＢikｐ，Ｂikｎ
により選択される。このような構成をとることによって
ブロック選択アドレス信号Ｂi1ｐ，Ｂi1ｎあるいはＢik
ｐ，Ｂikｎの寄生容量を１／ｋに低減できる。
さらにいくつかのサブブロックに分割し、ブロック選択
アドレス信号を複数の信号で構成した例である。すなわ
ち、図８に示した構成例では１つのブロックはブロック
選択アドレス信号Ｂｉｐ，Ｂｉｎで選択されるが、図９
に示した例ではＢi1ｐ，Ｂi1ｎあるいはＢikｐ，Ｂikｎ
により選択される。このような構成をとることによって
ブロック選択アドレス信号Ｂi1ｐ，Ｂi1ｎあるいはＢik
ｐ，Ｂikｎの寄生容量を１／ｋに低減できる。
【００４２】図１０は読み出し動作でのサブワードデコ
ーダ回路の動作を説明する図でワード線や各信号の電位
関係を示す図である。
ーダ回路の動作を説明する図でワード線や各信号の電位
関係を示す図である。
【００４３】同図において、選択ブロックはＢ１ｐ，Ｂ
１ｎ側であり、ブロック内選択信号Ｇ１が選択されてい
る状態を示す。このとき、ブロック信号Ｂ１ｐの電位は
外部電源電圧Ｖｃｃ，ブロック信号Ｂ１ｎの電位は接地
電圧Ｖｓｓ，ブロック信号Ｂ２ｐおよびＢ２ｎの電位は
接地電圧Ｖｓｓ，ゲート信号Ｇ１の電位は接地電圧Ｖｓ
ｓ，ゲート信号Ｇ２の電位は外部電源電圧Ｖｃｃであ
る。
１ｎ側であり、ブロック内選択信号Ｇ１が選択されてい
る状態を示す。このとき、ブロック信号Ｂ１ｐの電位は
外部電源電圧Ｖｃｃ，ブロック信号Ｂ１ｎの電位は接地
電圧Ｖｓｓ，ブロック信号Ｂ２ｐおよびＢ２ｎの電位は
接地電圧Ｖｓｓ，ゲート信号Ｇ１の電位は接地電圧Ｖｓ
ｓ，ゲート信号Ｇ２の電位は外部電源電圧Ｖｃｃであ
る。
【００４４】選択ワード線Ｗ１１には、サブワードデコ
ーダ回路を構成するｐチャンネルトランジスタＷＤｐ１
１を介して、Ｂ１ｐの電位Ｖｃｃが印加される。選択ブ
ロック内の非選択ワード線Ｗ１２は、ｎチャンネルトラ
ンジスタＷＤｎ１２を介して、Ｂ１ｎの電位Ｖｓｓが印
加される。一方非選択ブロックでは、選択ゲート信号Ｇ
１を入力とするサブワードデコーダ回路に接続されるワ
ード線Ｗ２１の電位は、ｐチャンネルトランジスタＷＤ
ｐ２１を介して、Ｂ２ｐの電位Ｖｓｓ近くまで放電され
る。その電圧は、ｐチャンネルトランジスタのしきい値
であり、０.５Ｖ程度となり、低レベルとみなせる。ま
た、非選択のワード線Ｗ２２の電位は、ｎチャンネルト
ランジスタＷＤｎ２２を介して、Ｂ２ｎの電位Ｖｓｓま
で放電される。このような電位関係をサブワードデコー
ダ回路に印加することにより選択的に１本のワード線
（この場合Ｗ１１）に読み出し動作に必要な電圧Ｖｃｃ
を印加することができる。
ーダ回路を構成するｐチャンネルトランジスタＷＤｐ１
１を介して、Ｂ１ｐの電位Ｖｃｃが印加される。選択ブ
ロック内の非選択ワード線Ｗ１２は、ｎチャンネルトラ
ンジスタＷＤｎ１２を介して、Ｂ１ｎの電位Ｖｓｓが印
加される。一方非選択ブロックでは、選択ゲート信号Ｇ
１を入力とするサブワードデコーダ回路に接続されるワ
ード線Ｗ２１の電位は、ｐチャンネルトランジスタＷＤ
ｐ２１を介して、Ｂ２ｐの電位Ｖｓｓ近くまで放電され
る。その電圧は、ｐチャンネルトランジスタのしきい値
であり、０.５Ｖ程度となり、低レベルとみなせる。ま
た、非選択のワード線Ｗ２２の電位は、ｎチャンネルト
ランジスタＷＤｎ２２を介して、Ｂ２ｎの電位Ｖｓｓま
で放電される。このような電位関係をサブワードデコー
ダ回路に印加することにより選択的に１本のワード線
（この場合Ｗ１１）に読み出し動作に必要な電圧Ｖｃｃ
を印加することができる。
【００４５】なお、上述したようにワード線Ｗ２１の電
位をｐチャンネルトランジスタＷＤｐ２１により完全に
は接地電位Ｖｓｓにできないが、ワード線を選択する前
にｎチャンネルトランジスタＷＤｎ２１を介して接地電
位Ｖｓｓにしておけば問題とならない。この方式として
例えば、選択ゲート信号Ｇ１を電源電圧Ｖｃｃにしてお
けばワード線を接地電位Ｖｓｓにできる。その後、選択
ゲート信号Ｇ１を接地電位Ｖｓｓにすれば選択的にワー
ド線Ｗ１１に電源電圧Ｖｃｃを印加することができる。
位をｐチャンネルトランジスタＷＤｐ２１により完全に
は接地電位Ｖｓｓにできないが、ワード線を選択する前
にｎチャンネルトランジスタＷＤｎ２１を介して接地電
位Ｖｓｓにしておけば問題とならない。この方式として
例えば、選択ゲート信号Ｇ１を電源電圧Ｖｃｃにしてお
けばワード線を接地電位Ｖｓｓにできる。その後、選択
ゲート信号Ｇ１を接地電位Ｖｓｓにすれば選択的にワー
ド線Ｗ１１に電源電圧Ｖｃｃを印加することができる。
【００４６】次に、メモリセルのしきい値を上げる動作
すなわちワード線に高電圧、例えば、１２Ｖを印加する
には、同様にしてブロック信号Ｂ１ｐおよびブロック内
選択信号Ｇ２の電位を１２Ｖにすればよい。これによ
り、選択的に１本のワード線(例えばＷ１１)に１２Ｖの
高電圧を印加することができる。なお、この場合サブワ
ードデコーダ回路を構成するｐチャンネルトランジスタ
の共通基板電圧ＶＢＰも１２Ｖ以上の高電圧にする必要
がある。
すなわちワード線に高電圧、例えば、１２Ｖを印加する
には、同様にしてブロック信号Ｂ１ｐおよびブロック内
選択信号Ｇ２の電位を１２Ｖにすればよい。これによ
り、選択的に１本のワード線(例えばＷ１１)に１２Ｖの
高電圧を印加することができる。なお、この場合サブワ
ードデコーダ回路を構成するｐチャンネルトランジスタ
の共通基板電圧ＶＢＰも１２Ｖ以上の高電圧にする必要
がある。
【００４７】さらに、高いしきい値のベリファイでは前
述したように読み出し上限電源電圧Ｖｃｃmax 以上の電
位、例えば、電源電圧Ｖｃｃの１.２〜１.５倍の電圧を
ワード線に印加する。この場合でもブロック信号Ｂ１ｐ
およびブロック内選択信号Ｇ２の電位を１.２〜１.５Ｖ
ｃｃとすることにより可能となる。
述したように読み出し上限電源電圧Ｖｃｃmax 以上の電
位、例えば、電源電圧Ｖｃｃの１.２〜１.５倍の電圧を
ワード線に印加する。この場合でもブロック信号Ｂ１ｐ
およびブロック内選択信号Ｇ２の電位を１.２〜１.５Ｖ
ｃｃとすることにより可能となる。
【００４８】図１１はメモリセルのしきい値を下げる動
作、図１２は低いしきい値をベリファイする動作でのサ
ブワードデコーダ回路の動作を説明する図でワード線や
各信号の電位関係を示す図である。
作、図１２は低いしきい値をベリファイする動作でのサ
ブワードデコーダ回路の動作を説明する図でワード線や
各信号の電位関係を示す図である。
【００４９】図１１および図１２において、選択ブロッ
クは第１のアドレス信号群から生成されるブロック選択
アドレス信号である添字のｉが１であるＢ１ｐおよびＢ
１ｎを選択し、選択ワード線はＷ１１である。
クは第１のアドレス信号群から生成されるブロック選択
アドレス信号である添字のｉが１であるＢ１ｐおよびＢ
１ｎを選択し、選択ワード線はＷ１１である。
【００５０】図１１のしきい値を下げる動作での電位関
係は次のとおりである。選択ブロックの選択ワード線Ｗ
１１には、サブワードデコーダ回路を構成するｎチャン
ネルトランジスタＷＤn１１を介して、Ｂ１nの電位であ
る負の電圧例えば−８Ｖを印加する。選択ブロック内の
非選択ワード線Ｗ１２にはｐチャンネルトランジスタＷ
Ｄｐ１２を介して、Ｂ１ｐの電位Ｖｃｃを印加する。ま
た、ブロック内選択信号Ｇ１の電位を電源電圧Ｖｃｃ
に、ブロック内選択信号Ｇ２の電位を負の電圧−８Ｖに
する。非選択ブロックのＢ２ｐ，Ｂ２ｎの電位は接地電
圧Ｖｓｓとし、選択ゲート信号Ｇ１を入力とするサブワ
ードデコーダ回路に接続されている非選択のワード線Ｗ
２１はｎチャンネルトランジスタＷＤｎ２１を介してＢ
２ｎの電位である接地電圧Ｖｓｓに、非選択のワード線
Ｗ２２の電位はｐチャンネルトランジスタＷＤｐ２２を
介して、Ｂ２ｐの電位Ｖｓｓに放電される。なお、サブ
ワードデコーダ回路を構成するｎチャンネルトランジス
タの共通基板電圧ＶＮＮは負の電圧、ここでは−８Ｖに
設定する。このため、ｎチャンネルトランジスタＷＤn
１２ にはバックバイアスが印加されるが、ゲート信号
Ｇ２の電圧が電源電圧Ｖｃｃであるため充分オン状態と
なり、接地電圧Ｖｓｓをワード線Ｗ２１に供給できる。
係は次のとおりである。選択ブロックの選択ワード線Ｗ
１１には、サブワードデコーダ回路を構成するｎチャン
ネルトランジスタＷＤn１１を介して、Ｂ１nの電位であ
る負の電圧例えば−８Ｖを印加する。選択ブロック内の
非選択ワード線Ｗ１２にはｐチャンネルトランジスタＷ
Ｄｐ１２を介して、Ｂ１ｐの電位Ｖｃｃを印加する。ま
た、ブロック内選択信号Ｇ１の電位を電源電圧Ｖｃｃ
に、ブロック内選択信号Ｇ２の電位を負の電圧−８Ｖに
する。非選択ブロックのＢ２ｐ，Ｂ２ｎの電位は接地電
圧Ｖｓｓとし、選択ゲート信号Ｇ１を入力とするサブワ
ードデコーダ回路に接続されている非選択のワード線Ｗ
２１はｎチャンネルトランジスタＷＤｎ２１を介してＢ
２ｎの電位である接地電圧Ｖｓｓに、非選択のワード線
Ｗ２２の電位はｐチャンネルトランジスタＷＤｐ２２を
介して、Ｂ２ｐの電位Ｖｓｓに放電される。なお、サブ
ワードデコーダ回路を構成するｎチャンネルトランジス
タの共通基板電圧ＶＮＮは負の電圧、ここでは−８Ｖに
設定する。このため、ｎチャンネルトランジスタＷＤn
１２ にはバックバイアスが印加されるが、ゲート信号
Ｇ２の電圧が電源電圧Ｖｃｃであるため充分オン状態と
なり、接地電圧Ｖｓｓをワード線Ｗ２１に供給できる。
【００５１】なお、この場合のゲート信号Ｇ２の電位は
電源電圧Ｖｃｃである必要は必ずしもなく、電源電圧Ｖ
ｃｃより高い電圧でもかまわない。例えば、前述した高
いしきい値をベリファイする際に用いられる電圧（１.
２〜１.５Ｖｃｃ）でもかまわない。このように、サブ
ワードデコーダ回路に上述した電位関係を印加すること
により選択的に１本のワード線（この場合Ｗ１１）に、
しきい値を下げる動作で必要となる負電圧を印加するこ
とができる。
電源電圧Ｖｃｃである必要は必ずしもなく、電源電圧Ｖ
ｃｃより高い電圧でもかまわない。例えば、前述した高
いしきい値をベリファイする際に用いられる電圧（１.
２〜１.５Ｖｃｃ）でもかまわない。このように、サブ
ワードデコーダ回路に上述した電位関係を印加すること
により選択的に１本のワード線（この場合Ｗ１１）に、
しきい値を下げる動作で必要となる負電圧を印加するこ
とができる。
【００５２】図１２の低いしきい値をベリファイする動
作での電位関係は次のとおりである。
作での電位関係は次のとおりである。
【００５３】メモリセルのしきい値を下げる動作とその
ベリファイ動作とを高速に切り替えを行うために、ゲー
ト選択アドレス信号Ｇｊは、しきい値を下げる動作での
電圧と等しくする。これにより、少なくともゲート選択
アドレス信号の電位の切り替えをなくし、サブワードデ
コーダ回路の切り替え動作を高速に行うことができる。
ベリファイ動作とを高速に切り替えを行うために、ゲー
ト選択アドレス信号Ｇｊは、しきい値を下げる動作での
電圧と等しくする。これにより、少なくともゲート選択
アドレス信号の電位の切り替えをなくし、サブワードデ
コーダ回路の切り替え動作を高速に行うことができる。
【００５４】選択ブロックの選択ワード線Ｗ１１には、
サブワードデコーダ回路を構成するｎチャンネルトラン
ジスタＷＤｎ１１を介して、Ｂ１ｎの電位であるベリフ
ァイ電圧、例えば１.２Ｖ を印加する。選択ブロック内
の非選択ワード線Ｗ１２にはｐチャンネルトランジスタ
ＷＤｐ１２を介して、Ｂ１ｐの電位Ｖｓｓを印加する。
非選択ブロックのＢ２ｐ，Ｂ２ｎの電位は接地電圧Ｖｓ
ｓとし、非選択のワード線Ｗ２１にはｎチャンネルトラ
ンジスタＷＤｎ２１を介してＢ２ｎの電位である接地電
圧Ｖｓｓ、一方の非選択のワード線Ｗ２２の電位はｐチ
ャンネルトランジスタＷＤｐ２２を介して、Ｂ２ｐの電
位Ｖｓｓを印加する。また、選択側のゲート信号Ｇ１の
電位を電源電圧Ｖｃｃとすることで、バックバイアスが
印加されているｎチャンネルトランジスタＷＤｎ１１を
オン状態とし、ベリファイ電圧である１.２Ｖをワード
線Ｗ１１に供給できる。
サブワードデコーダ回路を構成するｎチャンネルトラン
ジスタＷＤｎ１１を介して、Ｂ１ｎの電位であるベリフ
ァイ電圧、例えば１.２Ｖ を印加する。選択ブロック内
の非選択ワード線Ｗ１２にはｐチャンネルトランジスタ
ＷＤｐ１２を介して、Ｂ１ｐの電位Ｖｓｓを印加する。
非選択ブロックのＢ２ｐ，Ｂ２ｎの電位は接地電圧Ｖｓ
ｓとし、非選択のワード線Ｗ２１にはｎチャンネルトラ
ンジスタＷＤｎ２１を介してＢ２ｎの電位である接地電
圧Ｖｓｓ、一方の非選択のワード線Ｗ２２の電位はｐチ
ャンネルトランジスタＷＤｐ２２を介して、Ｂ２ｐの電
位Ｖｓｓを印加する。また、選択側のゲート信号Ｇ１の
電位を電源電圧Ｖｃｃとすることで、バックバイアスが
印加されているｎチャンネルトランジスタＷＤｎ１１を
オン状態とし、ベリファイ電圧である１.２Ｖをワード
線Ｗ１１に供給できる。
【００５５】なお、この場合のゲート信号Ｇ２の電位
は、電源電圧Ｖｃｃである必要は必ずしもなく、電源電
圧Ｖｃｃより高い電圧でもかまわない。例えば、前述し
た高いしきい値をベリファイする際に用いられる電圧
（１.２〜１.５Ｖｃｃ）でもかまわない。このように、
サブワードデコーダ回路に上述した電位関係を印加する
ことにより、選択的に１本のワード線（この場合Ｗ１
１）に低いしきい値をベリファイする動作で必要となる
電圧を印加することができる。
は、電源電圧Ｖｃｃである必要は必ずしもなく、電源電
圧Ｖｃｃより高い電圧でもかまわない。例えば、前述し
た高いしきい値をベリファイする際に用いられる電圧
（１.２〜１.５Ｖｃｃ）でもかまわない。このように、
サブワードデコーダ回路に上述した電位関係を印加する
ことにより、選択的に１本のワード線（この場合Ｗ１
１）に低いしきい値をベリファイする動作で必要となる
電圧を印加することができる。
【００５６】以上述べたように、サブワードデコーダ回
路を簡単なインバータ構成としても、そのｎ，ｐチャン
ネルトランジスタのソース端子およびゲート端子に適当
な電位関係を与えることにより、不揮発性メモリにおい
て必要とされる種々のワード線電圧を印加することが可
能となる。
路を簡単なインバータ構成としても、そのｎ，ｐチャン
ネルトランジスタのソース端子およびゲート端子に適当
な電位関係を与えることにより、不揮発性メモリにおい
て必要とされる種々のワード線電圧を印加することが可
能となる。
【００５７】図１３は本発明のサブワードデコーダ回路
を制御するワードデコーダ回路全体の具体例を示す図で
ある。同図において、特に制限はないが電圧変換回路は
公知のラッチ型電圧変換回路を用いている。ブロック選
択アドレス信号Ｂｉｎを駆動するドライバ回路の前段の
回路が２段の構成をとっているのは、トランジスタの最
小ソース・ドレイン間耐圧ＢＶｄｓmin を確保するため
である。電圧ＶＦＦの電位は、メモリセルのしきい値を
下げる動作中（ベリファイ動作を含む）には、負の電圧
例えば−４Ｖ程度とし、それ以外の動作では接地電位Ｖ
ｓｓである。内部信号ＡＸＢは、第１のアドレス信号群
を入力とするアドレスバッファの出力信号の相補アドレ
ス信号である。内部信号ＡＸＧは、第２のアドレス信号
群を入力とするアドレスバッファの出力信号の相補アド
レス信号である。内部信号ＷＷＶはメモリセルのしきい
値を下げる動作中（ベリファイ動作を含む）、highに活
性する信号であり、内部信号ＷＷＶＢはその否定信号で
ある。内部信号ＷＶＢは低いしきい値をベリファイする
動作と電圧切り替え動作で、low に活性する信号であ
り、内部信号ＣＷＷＶＢはしきい値を下げる動作と電圧
切り替え動作で、lowに活性する信号である。また、内
部信号ＲＥＶは読み出し動作中等でhighに活性し、上述
したワード線を選択前にｎチャンネルトランジスタを介
して接地電位Ｖｓｓにリセットさせる信号である。
を制御するワードデコーダ回路全体の具体例を示す図で
ある。同図において、特に制限はないが電圧変換回路は
公知のラッチ型電圧変換回路を用いている。ブロック選
択アドレス信号Ｂｉｎを駆動するドライバ回路の前段の
回路が２段の構成をとっているのは、トランジスタの最
小ソース・ドレイン間耐圧ＢＶｄｓmin を確保するため
である。電圧ＶＦＦの電位は、メモリセルのしきい値を
下げる動作中（ベリファイ動作を含む）には、負の電圧
例えば−４Ｖ程度とし、それ以外の動作では接地電位Ｖ
ｓｓである。内部信号ＡＸＢは、第１のアドレス信号群
を入力とするアドレスバッファの出力信号の相補アドレ
ス信号である。内部信号ＡＸＧは、第２のアドレス信号
群を入力とするアドレスバッファの出力信号の相補アド
レス信号である。内部信号ＷＷＶはメモリセルのしきい
値を下げる動作中（ベリファイ動作を含む）、highに活
性する信号であり、内部信号ＷＷＶＢはその否定信号で
ある。内部信号ＷＶＢは低いしきい値をベリファイする
動作と電圧切り替え動作で、low に活性する信号であ
り、内部信号ＣＷＷＶＢはしきい値を下げる動作と電圧
切り替え動作で、lowに活性する信号である。また、内
部信号ＲＥＶは読み出し動作中等でhighに活性し、上述
したワード線を選択前にｎチャンネルトランジスタを介
して接地電位Ｖｓｓにリセットさせる信号である。
【００５８】図１４はメモリセルのしきい値を下げる動
作中（ベリファイ動作を含む）のタイミング波形を示
す。同図において、ｔ１までがスタンバイ状態であり、
ｔ１以降のタイミングでしきい値を下げる動作モードに
入る。ｔ１から内部信号ＷＷＶ，ＷＷＶＢ，ＣＷＷＶ
Ｂ，ＲＥＶが活性され、ゲート選択アドレス信号の非選
択信号Ｇｊが接地電圧Ｖｓｓとなり、ブロック選択アド
レス信号Ｂｉｐおよび選択ブロック内の選択ワード線の
電位が電源電圧Ｖｃｃとなる。ｔ２より、内蔵電源発生
回路の起動信号が活性し、電圧ＶＢＰＰが１.２Ｖ に，
ＶＧＰが５Ｖに、ＶＮＮが負電圧の−８Ｖ，ＶＦＦが負
電圧の−４Ｖに立ち上がる。ＶＧＰ電圧５Ｖは前述した
高いしきい値をベリファイする際に用いられる電圧
（１.２〜１.５Ｖｃｃ）である。
作中（ベリファイ動作を含む）のタイミング波形を示
す。同図において、ｔ１までがスタンバイ状態であり、
ｔ１以降のタイミングでしきい値を下げる動作モードに
入る。ｔ１から内部信号ＷＷＶ，ＷＷＶＢ，ＣＷＷＶ
Ｂ，ＲＥＶが活性され、ゲート選択アドレス信号の非選
択信号Ｇｊが接地電圧Ｖｓｓとなり、ブロック選択アド
レス信号Ｂｉｐおよび選択ブロック内の選択ワード線の
電位が電源電圧Ｖｃｃとなる。ｔ２より、内蔵電源発生
回路の起動信号が活性し、電圧ＶＢＰＰが１.２Ｖ に，
ＶＧＰが５Ｖに、ＶＮＮが負電圧の−８Ｖ，ＶＦＦが負
電圧の−４Ｖに立ち上がる。ＶＧＰ電圧５Ｖは前述した
高いしきい値をベリファイする際に用いられる電圧
（１.２〜１.５Ｖｃｃ）である。
【００５９】内蔵電圧が立ち上がることで、ブロック選
択アドレス信号Ｂｉｎおよび非選択のゲート信号Ｇｊが
負電圧の−８Ｖ，選択のゲート信号Ｇｊが５Ｖとなり、
選択ブロックの選択ワード線の電位を負電圧の−８Ｖ、
選択ブロックの非選択ワード線の電位を上述したドレイ
ン電圧の影響を防止する電圧すなわち電源電圧Ｖｃｃと
することができる。ｔ２からｔ３間は、第１回目のしき
い値を下げる動作である。ｔ３では、内部信号ＷＶＢが
活性され、ブロック選択アドレス信号ＢｉｐおよびＢｉ
ｎが接地電圧Ｖｓｓとなり、選択ブロック内の全てのワ
ード線が接地電圧Ｖｓｓにリセットされる。
択アドレス信号Ｂｉｎおよび非選択のゲート信号Ｇｊが
負電圧の−８Ｖ，選択のゲート信号Ｇｊが５Ｖとなり、
選択ブロックの選択ワード線の電位を負電圧の−８Ｖ、
選択ブロックの非選択ワード線の電位を上述したドレイ
ン電圧の影響を防止する電圧すなわち電源電圧Ｖｃｃと
することができる。ｔ２からｔ３間は、第１回目のしき
い値を下げる動作である。ｔ３では、内部信号ＷＶＢが
活性され、ブロック選択アドレス信号ＢｉｐおよびＢｉ
ｎが接地電圧Ｖｓｓとなり、選択ブロック内の全てのワ
ード線が接地電圧Ｖｓｓにリセットされる。
【００６０】ｔ４からｔ５間は、内部信号ＣＷＷＶＢが
活性され、選択ブロックアドレス信号Ｂｉｎがベリファ
イ電圧１.２Ｖ となり、選択ワード線のみにベリファイ
電圧１.２Ｖ が供給される。ｔ５では、内部信号ＣＷＷ
ＶＢが非活性となり、選択ブロックアドレス信号Ｂｉｎ
が接地電圧Ｖｓｓとなり、選択ワード線が接地電圧Ｖｓ
ｓにリセットされる。ｔ５からｔ６間では、ベリファイ
動作の結果を受けて、しきい値を下げる動作を継続する
か、または、所望のしきい値に達し動作を停止するかの
判定が装置内部または外部で行われる。同図において
は、ｔ６以降はしきい値を下げる動作を繰り返し行う場
合であり、内部信号ＷＶＢが再び活性となり、選択ブロ
ック内の選択ワード線が負電圧−８Ｖ、選択ブロック内
の非選択ワード線が電源電圧Ｖｃｃとなる。その後、ｔ
３以降を繰り返し行う。
活性され、選択ブロックアドレス信号Ｂｉｎがベリファ
イ電圧１.２Ｖ となり、選択ワード線のみにベリファイ
電圧１.２Ｖ が供給される。ｔ５では、内部信号ＣＷＷ
ＶＢが非活性となり、選択ブロックアドレス信号Ｂｉｎ
が接地電圧Ｖｓｓとなり、選択ワード線が接地電圧Ｖｓ
ｓにリセットされる。ｔ５からｔ６間では、ベリファイ
動作の結果を受けて、しきい値を下げる動作を継続する
か、または、所望のしきい値に達し動作を停止するかの
判定が装置内部または外部で行われる。同図において
は、ｔ６以降はしきい値を下げる動作を繰り返し行う場
合であり、内部信号ＷＶＢが再び活性となり、選択ブロ
ック内の選択ワード線が負電圧−８Ｖ、選択ブロック内
の非選択ワード線が電源電圧Ｖｃｃとなる。その後、ｔ
３以降を繰り返し行う。
【００６１】図１５は読み出し動作中のタイミング波形
を示す。同図は、４回連続に別のワード線を選択する場
合を示した例である。ｔ１までがスタンバイ状態であ
り、ｔ１〜ｔ２が１回目、ｔ３〜ｔ４が２回目、ｔ５〜
ｔ６が３回目、ｔ７以降が４回目のワード線選択であ
る。１回目および２回目のワード線選択は第１ブロック
Ｂｉｐで、３回目および４回目のワード線選択は第２ブ
ロックＢｉｐで、選択される。また、１回目および３回
目のワード線選択は第１ゲートＧｊで、２回目および４
回目のワード線選択は第２ゲートＧｊで、選択される。
を示す。同図は、４回連続に別のワード線を選択する場
合を示した例である。ｔ１までがスタンバイ状態であ
り、ｔ１〜ｔ２が１回目、ｔ３〜ｔ４が２回目、ｔ５〜
ｔ６が３回目、ｔ７以降が４回目のワード線選択であ
る。１回目および２回目のワード線選択は第１ブロック
Ｂｉｐで、３回目および４回目のワード線選択は第２ブ
ロックＢｉｐで、選択される。また、１回目および３回
目のワード線選択は第１ゲートＧｊで、２回目および４
回目のワード線選択は第２ゲートＧｊで、選択される。
【００６２】ｔ１まで、ｔ２〜ｔ３，ｔ４〜ｔ５，ｔ６
〜ｔ７間では内部信号ＲＥＶがhighに活性され、各々の
ワード線を選択前に、あらかじめサブワードデコーダ回
路のｎチャンネルトランジスタを介して、ワード線の電
位を接地電位Ｖｓｓにリセットする。
〜ｔ７間では内部信号ＲＥＶがhighに活性され、各々の
ワード線を選択前に、あらかじめサブワードデコーダ回
路のｎチャンネルトランジスタを介して、ワード線の電
位を接地電位Ｖｓｓにリセットする。
【００６３】図１６はメモリセルのしきい値を上げる動
作中（ベリファイ動作を含む）のタイミング波形を示
す。同図において、ｔ１までがスタンバイ状態である。
ｔ２〜ｔ３およびｔ８以降がしきい値を上げる動作であ
り、ｔ５〜ｔ６間でベリファイ動作となる。ｔ１まで、
ｔ３〜ｔ４，ｔ６〜ｔ７間では内部信号ＲＥＶがhighに
活性され、ワード線を選択前に、サブワードデコーダ回
路のｎチャンネルトランジスタを介して、ワード線の電
位を接地電位Ｖｓｓにリセットする。ｔ２〜ｔ３,ｔ５
〜ｔ６,ｔ８以降では、内蔵電源発生回路の起動信号が
活性し、電圧ＶＢＰおよびＶＧＰがｔ２〜ｔ３，ｔ８以
降１２Ｖとなり、ｔ５〜ｔ６間では５Ｖとなる。
作中（ベリファイ動作を含む）のタイミング波形を示
す。同図において、ｔ１までがスタンバイ状態である。
ｔ２〜ｔ３およびｔ８以降がしきい値を上げる動作であ
り、ｔ５〜ｔ６間でベリファイ動作となる。ｔ１まで、
ｔ３〜ｔ４，ｔ６〜ｔ７間では内部信号ＲＥＶがhighに
活性され、ワード線を選択前に、サブワードデコーダ回
路のｎチャンネルトランジスタを介して、ワード線の電
位を接地電位Ｖｓｓにリセットする。ｔ２〜ｔ３,ｔ５
〜ｔ６,ｔ８以降では、内蔵電源発生回路の起動信号が
活性し、電圧ＶＢＰおよびＶＧＰがｔ２〜ｔ３，ｔ８以
降１２Ｖとなり、ｔ５〜ｔ６間では５Ｖとなる。
【００６４】ｔ６からｔ７間では、ベリファイ動作の結
果を受けて、しきい値を上げる動作を継続するか、また
は、所望のしきい値に達し動作を停止するかの判定が装
置内部または外部で行われる。同図においては、ｔ７以
降はしきい値を上げる動作を繰り返し行う場合である。
果を受けて、しきい値を上げる動作を継続するか、また
は、所望のしきい値に達し動作を停止するかの判定が装
置内部または外部で行われる。同図においては、ｔ７以
降はしきい値を上げる動作を繰り返し行う場合である。
【００６５】
【発明の効果】以上述べたように、本発明は、ワード線
を駆動するサブワードデコーダ回路において、２つのブ
ロック選択アドレス信号をワード線の電圧を制御するイ
ンバータ回路の電源電圧として用いることにより、サブ
ワードデコーダ回路の占有面積が小さくなり、高集積化
が要求される半導体不揮発性記憶装置に適用できるとい
う顕著な効果と、外部電源電圧が単一電源化の要求され
る半導体不揮発性記憶装置の書き換え時間の高速化が図
れるという顕著な効果とを有する。
を駆動するサブワードデコーダ回路において、２つのブ
ロック選択アドレス信号をワード線の電圧を制御するイ
ンバータ回路の電源電圧として用いることにより、サブ
ワードデコーダ回路の占有面積が小さくなり、高集積化
が要求される半導体不揮発性記憶装置に適用できるとい
う顕著な効果と、外部電源電圧が単一電源化の要求され
る半導体不揮発性記憶装置の書き換え時間の高速化が図
れるという顕著な効果とを有する。
【図１】本発明のサブワードデコーダ回路図構成を示す
回路ブロック図。
回路ブロック図。
【図２】本発明のサブワードデコーダ回路図。
【図３】本発明によるサブワードデコーダ回路が適用さ
れる第１のメモリアレイ回路図。
れる第１のメモリアレイ回路図。
【図４】本発明によるサブワードデコーダ回路が適用さ
れる第２のメモリアレイ回路図。
れる第２のメモリアレイ回路図。
【図５】本発明によるサブワードデコーダ回路が適用さ
れる第３のメモリアレイ回路図。
れる第３のメモリアレイ回路図。
【図６】本発明によるサブワードデコーダ回路とメモリ
アレイ回路との第１のレイアウト構成例を示す図。
アレイ回路との第１のレイアウト構成例を示す図。
【図７】本発明によるサブワードデコーダ回路とメモリ
アレイ回路との第２のレイアウト構成例を示す図。
アレイ回路との第２のレイアウト構成例を示す図。
【図８】メモリアレイ回路に選択トランジスタを持つ、
サブワードデコーダ回路の第１のレイアウト構成例を示
す図。
サブワードデコーダ回路の第１のレイアウト構成例を示
す図。
【図９】メモリアレイ回路に選択トランジスタを持つ、
サブワードデコーダ回路の第２のレイアウト構成例を示
す図。
サブワードデコーダ回路の第２のレイアウト構成例を示
す図。
【図１０】読み出し動作でのサブワードデコーダ回路の
動作を示す説明図。
動作を示す説明図。
【図１１】メモリセルのしきい値を下げる動作でのサブ
ワードデコーダ回路の動作を示す説明図。
ワードデコーダ回路の動作を示す説明図。
【図１２】低いメモリセルのしきい値をベリファイする
動作でのサブワードデコーダ回路の動作を示す説明図。
動作でのサブワードデコーダ回路の動作を示す説明図。
【図１３】本発明のサブワードデコーダ回路を制御する
ワードデコーダ回路図。
ワードデコーダ回路図。
【図１４】メモリセルのしきい値を下げる動作中（ベリ
ファイを含む）のタイミング波形図。
ファイを含む）のタイミング波形図。
【図１５】読み出し動作中のタイミング波形図。
【図１６】メモリセルのしきい値を上げる動作中（ベリ
ファイを含む）のタイミング波形図。
ファイを含む）のタイミング波形図。
【図１７】従来例における第１のサブワードデコーダ回
路図。
路図。
【図１８】従来例における第２のサブワードデコーダ回
路図。
路図。
【図１９】従来例における第３のサブワードデコーダ回
路図。
路図。
【図２０】従来例における第４のサブワードデコーダ回
路図。
路図。
ＷＤ１１〜ＷＤｉｊ…サブワードデコーダ回路、Ｗ１１
〜Ｗｉｊ…ワード線、Ｂ１ｐ〜Ｂｉｐ…ブロック選択ア
ドレス信号、Ｂ１ｎ〜Ｂｉｎ…ブロック選択アドレス信
号、Ｇ１〜Ｇｊ…ゲート選択アドレス信号、ＣＳ…共通
ソース線、Ｄ１〜Ｄｍ…データ線、Ｍ１１１〜Ｍｉｊｍ
…メモリセル、Ｓ１Ｄ１〜ＳｉＤｍ…ドレイン側選択ト
ランジスタ、Ｓ１Ｄ〜ＳｉＤ…ドレイン側選択トランジ
スタのゲート信号、Ｓ１Ｓ１〜ＳｉＳｍ…ドレイン側選
択トランジスタ、Ｓ１Ｓ〜ＳｉＳ…ドレイン側選択トラ
ンジスタのゲート信号、ＭＡＴ…メモリアレイマット、
ＷＤｐ１１〜ＷＤｐｉｊ…サブワードデコーダ回路のｐ
チャネルトランジスタ、ＷＤｎ１１〜ＷＤｎｉｊ…サブ
ワードデコーダ回路のｎチャネルトランジスタ、Ｖｓｓ
…接地電圧、Ｖｃｃ…電源電圧、ＶＢＰ…Ｂｉｐの正側
の電圧、WDpij の基板電圧、ＶＢＰＰ…低いしきい値ベ
リファイ時のワード線電圧、ＶＮＮ…Bin，Ｇｊの０Ｖ
または負側の電圧、ＷＤｎｉｊの基板電圧、ＶＧＰ…Ｇ
ｊの正側の電圧、ＶＦＦ…しきい値を下げる動作中は負
側の電圧、その他の動作では０Ｖ、ＡＸＢ…行アドレス
信号、ＡＸＧ…列アドレス信号、ＷＷＶ，ＷＷＶＢ，Ｗ
ＶＢ，ＣＷＷＶＢ，ＲＥＶ…内部信号、ＧＡ１〜ＧＡ
ｊ，ＧＢ１〜ＧＢｊ，ＧＣ１〜ＧＣｊ…第１，第２，第
３のゲート選択アドレス信号、ＶＥＲ…ＷＤｎｉｊの基
板電圧、ＶＰＭ…ＷＤｐｉｊの基板電圧、ＢＢｉｐ…Ｂ
ｉｐの否定信号。
〜Ｗｉｊ…ワード線、Ｂ１ｐ〜Ｂｉｐ…ブロック選択ア
ドレス信号、Ｂ１ｎ〜Ｂｉｎ…ブロック選択アドレス信
号、Ｇ１〜Ｇｊ…ゲート選択アドレス信号、ＣＳ…共通
ソース線、Ｄ１〜Ｄｍ…データ線、Ｍ１１１〜Ｍｉｊｍ
…メモリセル、Ｓ１Ｄ１〜ＳｉＤｍ…ドレイン側選択ト
ランジスタ、Ｓ１Ｄ〜ＳｉＤ…ドレイン側選択トランジ
スタのゲート信号、Ｓ１Ｓ１〜ＳｉＳｍ…ドレイン側選
択トランジスタ、Ｓ１Ｓ〜ＳｉＳ…ドレイン側選択トラ
ンジスタのゲート信号、ＭＡＴ…メモリアレイマット、
ＷＤｐ１１〜ＷＤｐｉｊ…サブワードデコーダ回路のｐ
チャネルトランジスタ、ＷＤｎ１１〜ＷＤｎｉｊ…サブ
ワードデコーダ回路のｎチャネルトランジスタ、Ｖｓｓ
…接地電圧、Ｖｃｃ…電源電圧、ＶＢＰ…Ｂｉｐの正側
の電圧、WDpij の基板電圧、ＶＢＰＰ…低いしきい値ベ
リファイ時のワード線電圧、ＶＮＮ…Bin，Ｇｊの０Ｖ
または負側の電圧、ＷＤｎｉｊの基板電圧、ＶＧＰ…Ｇ
ｊの正側の電圧、ＶＦＦ…しきい値を下げる動作中は負
側の電圧、その他の動作では０Ｖ、ＡＸＢ…行アドレス
信号、ＡＸＧ…列アドレス信号、ＷＷＶ，ＷＷＶＢ，Ｗ
ＶＢ，ＣＷＷＶＢ，ＲＥＶ…内部信号、ＧＡ１〜ＧＡ
ｊ，ＧＢ１〜ＧＢｊ，ＧＣ１〜ＧＣｊ…第１，第２，第
３のゲート選択アドレス信号、ＶＥＲ…ＷＤｎｉｊの基
板電圧、ＶＰＭ…ＷＤｐｉｊの基板電圧、ＢＢｉｐ…Ｂ
ｉｐの否定信号。
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フロントページの続き
(72)発明者 久米 均
東京都国分寺市東恋ケ窪１丁目280番地
株式会社 日立製作所 中央研究所内
(72)発明者 中込 儀延
東京都国分寺市東恋ケ窪１丁目280番地
株式会社 日立製作所 中央研究所内
(72)発明者 木村 勝高
東京都国分寺市東恋ケ窪１丁目280番地
株式会社 日立製作所 中央研究所内
(56)参考文献 特開 平５−28784（ＪＰ，Ａ)
特開 平２−226595（ＪＰ，Ａ)
特開 平５−144270（ＪＰ，Ａ)
特開 平５−174595（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06
Claims (8)
- 【請求項１】電気的に消去及び書き込み可能な複数の不
揮発性メモリセルをアレイ状に配置したメモリセルアレ
イと、 上記不揮発性メモリセルのコントロールゲートが接続さ
れるワード線と、 上記ワード線を駆動するワード線駆動回路とを有し、 上記メモリセルアレイは複数のブロックに分割され、 上記ワード線駆動回路は、第１導電型トランジスタと、
そのソース・ドレイン経路が上記第１導電型トランジス
タのソース・ドレイン経路と直列接続された第２導電型
トランジスタとを含み、 上記第１導電型トランジスタのソース及び上記第２導電
型トランジスタのソースにはそれぞれ第１アドレス信号
から生成される第１選択信号が供給され、 上記第１導電型トランジスタのゲート及び上記第２導電
型トランジスタのゲートにはそれぞれ第２アドレス信号
から生成される第２選択信号が供給され、 上記第１アドレス信号により上記複数ブロックのいずれ
かが選択され、 上記第２アドレス信号により上記選択ブロックに含まれ
るワード線のいずれかが選択され、 上記第１導電型トランジスタのソース・ドレイン経路と
上記第２導電型トランジスタのソース・ドレイン経路は
上記第２選択信号により互いに相補的に導通され、 選択ブロックの上記第１導電型トランジスタのソース及
び上記第２導電型トランジスタのソースの一方は選択ワ
ード線に供給すべき第１電位とし、他方は非選択ワード
線に供給すべき第２電位とし、 非選択ブロックの上記第１導電型トランジスタのソース
及び上記第２導電型トランジスタのソースの双方ともに
非選択ワード線に供給すべき第２電位とし、 上記各ブロックには、同一の上記第２選択信号を供給す
ることを特徴とする半導体不揮発性記憶装置。 - 【請求項２】上記第１導電型トランジスタと上記第２導
電型トランジスタはインバータ回路を構成し、 上記第１導電型トランジスタのゲートに供給される第２
選択信号の電電位と上記第２導電型トランジスタのゲー
トに供給される第２選択信号の電位とが等しいことを特
徴とする請求項１に記載の半導体不揮発性記憶装置。 - 【請求項３】選択ブロックに含まれるワード線の上記ワ
ード線駆動回路の上記第１導電型トランジスタのソース
及び上記第２導電型トランジスタのソースに供給される
第１選択信号の電位は、それぞれ正の上記第１電位及び
上記第１電位よりも低い上記第２電位であり、 選択ワード線の上記ワード線駆動回路の上記第１導電型
トランジスタのゲート及び上記第２導電型トランジスタ
のゲートに供給される第２選択信号の電位は上記第２電
位であり、非選択ワード線の上記ワード線駆動回路の上
記第１導電型トランジスタのゲート及び上記第２導電型
トランジスタのゲートに供給される第２選択信号の電位
は上記第１電位であることを特徴とする請求項１に記載
の半導体不揮発性記憶装置。 - 【請求項４】選択ブロックに含まれるワード線の上記ワ
ード線駆動回路の上記第１導電型トランジスタのソース
及び上記第２導電型トランジスタのソースに供給される
第１選択信号の電位は、それぞれ正の上記第１電位及び
負の上記第２電位であり、 選択ワード線の上記ワード線駆動回路の上記第１導電型
トランジスタのゲート及び上記第２導電型トランジスタ
のゲートに供給される第２選択信号の電位は上記第１電
位であり、非選択ワード線の上記ワード線駆動回路の上
記ワード線駆動回路の上記第１導電型トランジスタのゲ
ート及び上記第２導電型トランジスタのゲートに供給さ
れる第２選択信号の電位は上記第２電位であることを特
徴とする請求項１に記載の半導体不揮発性記憶装置。 - 【請求項５】電気的に消去及び書き込み可能な複数の不
揮発性メモリセルをアレイ状に配置したメモリセルアレ
イと、 上記不揮発性メモリセルのコントロールゲートが接続さ
れるワード線と、 上記ワード線を駆動するワード線駆動回路とを有し、 上記メモリセルアレイは複数のブロックに分割され、 上記ワード線駆動回路は、第１ノードと上記ワード線と
の間にソース・ドレイン経路を有する第１導電型トラン
ジスタと、上記ワード線と第２ノードとの間にソース・
ドレイン経路を有する第２導電型トランジスタとを含
み、 上記第１ノード及び上記第２ノードにはそれぞれ第１ア
ドレス信号から生成される第１選択信号が供給され、 上記第１導電型トランジスタのゲート及び上記第２導電
型トランジスタのゲートにはそれぞれ第２アドレス信号
から生成される第２選択信号が供給され、 上記第１アドレス信号により上記複数ブロックのいずれ
かが選択され、 上記第２アドレス信号により上記選択ブロックに含まれ
るワード線のいずれかが選択され、 上記第１導電型トランジスタのソース・ドレイン経路と
上記第２導電型トランジスタのソース・ドレイン経路は
上記第２選択信号により互いに相補的に導通され、 選択ブロックの上記第１ノード及び上記第２ノードの一
方は選択ワード線に供給すべき第１電位とし、他方は非
選択ワード線に供給すべき第２電位とし、 非選択ブロックの上記第１ノード及び上記第２ノードの
双方ともに非選択ワード線に供給すべき第２電位とし、 上記各ブロックには、同一の上記第２選択信号を供給す
ることを特徴とする半導体不揮発性記憶装置。 - 【請求項６】上記第１導電型トランジスタと上記第２導
電型トランジスタはインバータ回路を構成し、 上記第１導電型トランジスタのゲートに供給される第２
選択信号の電電位と上記第２導電型トランジスタのゲー
トに供給される第２選択信号の電位とが等しいことを特
徴とする請求項５に記載の半導体不揮発性記憶装置。 - 【請求項７】選択ブロックに含まれるワード線の上記ワ
ード線駆動回路の上記第１ノード及び上記ノードに供給
される第１選択信号の電位は、それぞれ正の上記第１電
位及び上記第１電位よりも低い上記第２電位であり、 選択ワード線の上記ワード線駆動回路の上記第１導電型
トランジスタのゲート及び上記第２導電型トランジスタ
のゲートに供給される第２選択信号の電位は上記第２電
位であり、非選択ワード線の上記ワード線駆動回路の上
記第１導電型トランジスタのゲート及び上記第２導電型
トランジスタのゲートに供給される第２選択信号の電位
は上記第１電位であることを特徴とする請求項５に記載
の半導体不揮発性記憶装置。 - 【請求項８】選択ブロックに含まれるワード線の上記ワ
ード線駆動回路の上記第１ノード及び上記第２ノードに
供給される第１選択信号の電位は、それぞれ正の上記第
１電位及び負の上記第２電位であり、 選択ワード線の上記ワード線駆動回路の上記第１導電型
トランジスタのゲート及び上記第２導電型トランジスタ
のゲートに供給される第２選択信号の電位は上記第１電
位であり、非選択ワード線の上記ワード線駆動回路の上
記ワード線駆動回路の上記第１導電型トランジスタのゲ
ート及び上記第２導電型トランジスタのゲートに供給さ
れる第２選択信号の電位は上記第２電位であることを特
徴とする請求項５に記載の半導体不揮発性記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31471293A JP3451118B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体不揮発性記憶装置 |
| KR1019940029787A KR100352897B1 (ko) | 1993-12-15 | 1994-11-14 | 반도체불휘발성기억장치 |
| US08/354,639 US5532971A (en) | 1993-12-15 | 1994-12-13 | Nonvolatile semiconductor memory having enhanced speed for erasing and programming |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31471293A JP3451118B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169282A JPH07169282A (ja) | 1995-07-04 |
| JP3451118B2 true JP3451118B2 (ja) | 2003-09-29 |
Family
ID=18056658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31471293A Expired - Lifetime JP3451118B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5532971A (ja) |
| JP (1) | JP3451118B2 (ja) |
| KR (1) | KR100352897B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991978A (ja) * | 1995-09-29 | 1997-04-04 | Hitachi Ltd | 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム |
| JP3636233B2 (ja) * | 1995-12-27 | 2005-04-06 | 富士通株式会社 | ワードドライバ回路及びそれを利用したメモリ回路 |
| US5801991A (en) * | 1997-03-31 | 1998-09-01 | Intel Corporation | Deselected word line that floats during MLC programming of a flash memory |
| JP3763936B2 (ja) * | 1997-06-23 | 2006-04-05 | 株式会社東芝 | アドレスデコード回路 |
| US6058060A (en) | 1998-12-31 | 2000-05-02 | Invox Technology | Multi-bit-per-cell and analog/multi-level non-volatile memories with improved resolution and signal-to noise ratio |
| KR100387527B1 (ko) * | 2001-05-23 | 2003-06-27 | 삼성전자주식회사 | 레이아웃 사이즈가 감소된 로우 디코더를 갖는 불휘발성반도체 메모리장치 |
| WO2004093091A1 (ja) * | 2003-04-17 | 2004-10-28 | Fujitsu Limited | 不揮発性半導体記憶装置 |
| WO2005109440A1 (ja) | 2004-05-12 | 2005-11-17 | Spansion Llc | 半導体装置及びその制御方法 |
| US7245548B2 (en) * | 2004-07-27 | 2007-07-17 | Micron Technology, Inc. | Techniques for reducing leakage current in memory devices |
| JP4721256B2 (ja) | 2004-11-17 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4828520B2 (ja) | 2005-02-23 | 2011-11-30 | スパンション エルエルシー | 半導体装置およびその制御方法 |
| KR100749736B1 (ko) * | 2005-06-13 | 2007-08-16 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 소거 방법 |
| JP4928752B2 (ja) | 2005-07-14 | 2012-05-09 | 株式会社東芝 | 半導体記憶装置 |
| JP2007207380A (ja) * | 2006-02-03 | 2007-08-16 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| KR101248941B1 (ko) * | 2006-03-11 | 2013-03-29 | 삼성전자주식회사 | 메모리 소자의 프로그램 및 소거 방법 |
| US7312625B1 (en) * | 2006-06-08 | 2007-12-25 | Xilinx, Inc. | Test circuit and method of use thereof for the manufacture of integrated circuits |
| JP2008108382A (ja) * | 2006-10-26 | 2008-05-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR100891405B1 (ko) * | 2007-09-27 | 2009-04-02 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치 및 그 동작 방법 |
| JP5394278B2 (ja) * | 2010-02-09 | 2014-01-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101784999B1 (ko) | 2011-04-08 | 2017-11-06 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 행 디코더 |
| KR101756924B1 (ko) * | 2011-04-21 | 2017-07-12 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940003400B1 (ko) * | 1991-08-27 | 1994-04-21 | 삼성전자 주식회사 | 반도체 기억장치 |
| JP2994120B2 (ja) * | 1991-11-21 | 1999-12-27 | 株式会社東芝 | 半導体記憶装置 |
| US5402386A (en) * | 1992-10-14 | 1995-03-28 | Sun Microsystems, Inc. | Word line decoder/driver circuit and method |
| KR960006373B1 (ko) * | 1992-10-31 | 1996-05-15 | 삼성전자주식회사 | 반도체 메모리 장치의 워드라인 구동회로 |
-
1993
- 1993-12-15 JP JP31471293A patent/JP3451118B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-14 KR KR1019940029787A patent/KR100352897B1/ko not_active IP Right Cessation
- 1994-12-13 US US08/354,639 patent/US5532971A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07169282A (ja) | 1995-07-04 |
| KR950020749A (ko) | 1995-07-24 |
| US5532971A (en) | 1996-07-02 |
| KR100352897B1 (ko) | 2002-12-26 |
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