KR100387527B1

KR100387527B1 - 레이아웃 사이즈가 감소된 로우 디코더를 갖는 불휘발성반도체 메모리장치

Info

Publication number: KR100387527B1
Application number: KR10-2001-0028258A
Authority: KR
Inventors: 이병훈; 이승근
Original assignee: 삼성전자주식회사
Priority date: 2001-05-23
Filing date: 2001-05-23
Publication date: 2003-06-27
Also published as: US20020176312A1; US6665229B2; KR20020089588A; JP2002352591A; JP4047001B2

Abstract

칩의 레이아웃 면적을 최소화하는 노아 타입 플래쉬 메모리의 로우 디코더 구조가 개시된다. 제1 또는 제2 논리상태를 가지는 메모리 셀들을 복수의 비트 정보를 가지는 입력 데이터에 응답하여 프로그램하며 섹터단위로 소거하는 불휘발성 반도체 메모리 장치의 로컬 로우 디코더 구조는, 고전압을 소오스로 수신하고 게이트로 바이어스 전압을 수신하는 피형 모오스 트랜지스터와, 상기 피형 모오스 트랜지스터의 드레인에 드레인이 연결되고 게이트로 섹터 선택신호를 수신하는 제1 엔형 모오스 트랜지스터와, 상기 제1 엔형 모오스 트랜지스터의 소오스에 드레인이 연결되고 게이트가 글로벌 워드라인에 연결된 제2 엔형 모오스 트랜지스터로 구성된 레벨 시프터와; 상기 레벨 시프터에 복수로 연결되어 대응되는 워드라인을 구동하기 위한 복수의 워드라인 드라이버를 구비한다.

Description

레이아웃 사이즈가 감소된 로우 디코더를 갖는 불휘발성 반도체 메모리 장치{non-volatile semiconductor memory devices having row decoder reduced layout size}

본 발명은 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 불휘발성 반도체 메모리장치의 로우 디코더 구조에 관한 것이다.

통상적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이나믹 랜덤 억세스 메모리(dynamic random access memory)와 스태틱 랜덤 억세스 메모리 (static random access memory)로 분류될 수 있다. 그러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도 면에서는 빠르지만 외부 전원 공급이 중단되면 메모리 셀에 저장된 내용이 소실되는 단점을 갖는다. 한편, 불휘발성 반도체 메모리 장치는 마스크 롬(mask read only memory: MROM), 프로그래머블 리드 온리 메모리(programmable read only memory:PROM), 소거 및 프로그램 가능한 리드 온리 메모리(erasable programmable read only memory:EPROM), 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read only memory:EEPROM) 등으로 분류된다.

상기한 종류의 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀내에 그 내용을 영구적으로 보존할 수 있기 때문에 전원 공급의 여하에 관계없이 보존되어야 할 내용을 기억시키는데 주로 쓰여진다. 그렇지만, 상기 MROM, PROM, EPROM의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 자유롭지 않다. 즉, 온-보오드(on-board)상태에서 프로그램된 내용을 소거하거나 재프로그램 하는 것이 용이하지 않은 것이다. 이와는 달리, 상기 EEPROM의 경우에는 전기적으로 소거와 쓰기를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있는 실정이다.

즉, 최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 전자적 장치들은 고속의 전기적으로 소거 및 프로그램 가능한 상기 EEPROM의 개발을 더욱 요구하고 있는 것이다. 더우기, 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 콤팩트하면서도 고속의 동작을 갖는 EEPROM의 개발에 큰 흥미를 가져왔다.

EEPROM 설계기술이 진보됨에 따라 출현된 플래쉬 소거기능을 가지는 노아타입 플래쉬(Flash) EEPROM은 NAND 타입 또는 AND 타입의 EEPROM에 비해 빠른 프로그램(라이트)동작 및 리드동작을 가지므로 고속의 메모리를 요구하는 사용자들에게 각광을 받고 있다. 이하에서는 후술될 본 발명의 철저한 이해를 제공할 의도외에는 다른 의도없이 노아타입 플래쉬 메모리의 통상적인 동작이 설명된다.

노아타입 플래쉬 메모리의 메모리 셀 유닛을 이루는 메모리 셀 트랜지스터는 도 8에 도시된 바와 같은 수직단면 구조를 갖는다. 통상적인 노아 타입 메모리 셀 트랜지스터의 단면 구조를 도시한 도 8을 참조하면, 피(p)타입의 기판(substrate:2)위에 엔(n)타입의 소오스 영역(3)이 형성되고, 상기 소오스 영역(3)으로부터 피 타입 채널영역을 사이에 두고 엔 타입의 드레인 영역(4)이 형성된다. 상기 피 타입 채널영역의 상부에는 100Å 이하의 얇은 절연막(5)에 의해 절연된 부유(플로팅)게이트(6) 전극이 형성되고, 상기 부유 게이트(6)전극의 상부에는 또 다른 절연막(7)을 개재하여 워드라인으로도 불리워지는 제어(콘트롤) 게이트(8)전극이 형성된다.

상기 도 8과 같은 구조를 갖는 메모리 셀 트랜지스터의 동작을 동작모드별 인가 전압을 보인 표 1을 참조하여 설명한다. 상기 메모리 셀 트랜지스터의 동작은 프로그램, 소거, 및 리드동작 모드로 나뉘어진다.

먼저, 프로그램 동작은 드레인 영역(4)과 인접한 채널영역에서 부유게이트(6)로의 열전자 주입(hot electron injection)이 발생되도록 함에 의해 수행된다. 상기 표 1에서 보여지는 바와 같이, 상기 열전자 주입은, 상기 소오스 영역(3)과 피타입의 기판영역(2)을 접지한 상태에서, 상기 제어 게이트(8) 전극에 높은 고전압 예컨대 10V를 인가하고 상기 드레인 영역(4)에는 열전자를 발생시키기 위해 적당한 양의 전압 예컨대 5-6V를 인가함에 의해 수행된다. 상기한 방법으로 음의 전하가 상기 부유게이트 (6)전극에 충분하게 축적되면, 상기 메모리 셀 트랜지스터의 문턱전압이 프로그램 이전의 문턱전압보다 상승된다. 한편, 리드동작은상기 소오스 영역(3)과 피타입의 기판영역(2)을 접지한 상태에서, 메모리 셀 트랜지스터의 드레인 영역(4)에 양의 전압 예컨대 1V를 인가하고 상기 제어게이트(8) 전극에는 일정한 전압 예컨대 4.5V를 인가함에 의해 이루어진다. 리드동작에서 상기 프로그램 동작에 의해 높아진 문턱전압을 가지는 메모리 셀 트랜지스터는 오프 셀로서 동작되어 드레인 영역(4)으로부터 소오스영역(3)으로 전류가 흐르는 것을 막게 된다. 이 경우에 상기 메모리 셀 트랜지스터는 "오프-셀"이라고 불려진다. 상기 프로그램된 메모리 셀 트랜지스터들의 문턱전압은 통상적으로 약 6V-7V사이의 전압분포를 갖는다.

상기 노아타입 플래쉬 메모리의 소거동작은, 기판에 형성되는 벌크영역에서 제어게이트로의 파울러 노드하임(Fowler-Nordheim) 터널링 (이하 F-N 터널링)현상을 발생시킴에 의해 수행된다. 상기 F-N 터널링 발생의 조건은 상기 제어게이트(8) 전극에 음의 고전압 예컨대 표 1 에서 보여지는 바와 같이 -10V를 인가하고 상기의 벌크영역에는 F-N 터널링을 발생시키기 위한 적당한 양의 전압 예컨대 10V를 인가하는 것이다. 이 경우에 드레인 영역(4)은 소거의 효과를 높이기 위해 하이 임피던스(high-impedance)로 해준다. 상기한 바와 같은 소거조건은 제어게이트(8) 전극과 벌크영역사이에 강한 전계를 형성시켜, 상기 F-N 터널링이 일어나게 한다. 이에 따라 상기 부유게이트(6) 전극내에 포획되어 있던 음의 전하는 소오스 영역(3)으로 방출된다. 통상적인 F-N 터널링은 절연막을 사이에 두고 6-7 MV/cm의 전계가 도전층에 인가되는 경우에 발생되는 것으로 알려져 있다. 상기한 메모리 셀 트랜지스터의 경우에도 상기 게이트 절연막(7)이 약 100Å의 두께로 형성되어 있어 상기 F-N터널링의 발생이 가능해지는 것이다. 상기한 바와 같은 소거동작의 결과로서 상기 메모리 셀 트랜지스터의 문턱전압은 부유게이트(6) 전극에 전하가 축적되어 있을 경우에 비해 낮아지게 된다.

리드동작이 수행되는 동안, 상기 소거동작에 의해 문턱전압이 낮아진 메모리 셀은 드레인 영역으로부터 소오스 영역으로의 형성되는 전류경로를 가지므로 온-셀(on-cell)로서 동작한다. 이 경우에 상기 메모리 셀 트랜지스터는 "온-셀"이라고 불려진다. 상기 소거된 메모리 셀 트랜지스터들의 문턱전압은 통상적으로 약 1V-3V사이의 전압분포를 갖는다.

통상적인 플래쉬 메모리의 경우에 있어 각각의 벌크영역에는 메모리의 고집적화를 위해 복수개의 셀들이 형성되어 있는데, 이로 인해 상기한 바와 같은 소거동작시 동일한 벌크영역에 위치되는 복수개의 셀들이 동시에 소거되어지며 소거 단위는 각각의 벌크영역이 분리된 영역에 따라 결정된다. 예컨대 64K byte 단위로 소거될 수 있으며, 이러한 메모리 셀들의 단위를 섹터(sector)라 한다.

도 1에는 통상적으로 64K 바이트의 단위 섹터가 복수로 형성되는 메모리 셀 어레이와, 상기 단위 섹터의 워드라인을 선택적으로 구동하기 위한 로우 디코더를 갖는 코어블록이 도시되어 있다. 메모리 셀 어레이를 구성하는 상기 단위 섹터가 64K 바이트인 경우에 1024개의 워드라인(W/L)과 512개의 비트라인(B/L)이 통상적으로 존재할 수 있다. 각기 하나의 워드라인(WLi)에는 n 개의 메모리 셀들의 게이트가 공통으로 연결된다. 각기 하나의 비트라인(BLi)에는 m 개의 셀들의 드레인이 공통으로 연결된다.

도면을 참조하면, 메모리 셀 어레이를 구성하는 복수의 섹터들(300,300n), 상기 섹터들중 하나의 섹터를 선택하기 위한 선택신호를 인가하는 섹터 셀렉터(10,10n),상기 섹터 내의 복수의 메모리 셀 트랜지스터들의 구동에 필요한 전압을 인가하는 레벨 시프터 드라이버(21,21n) 및 고전압 드라이버(30,30n)와 소거전압 드라이버(40,40n), 로우 디코딩을 위해 상기 섹터와 공통으로 연결된 글로벌 로우 디코더들(800-800n), 각 섹터마다 대응 배치된 분할 디코더들(50-50n), 및 상기 글로벌 로우 디코더들(800-800n)에 대응연결되어 워드라인을 선택하기 위한 로컬 로우 디코더들(900-900n,910-910n,930-930n)이 보여진다.

상기한 구성에서, 읽기 혹은 프로그램 동작시 선택된 섹터에 있는 1024개의 W/L중 하나의 W/L을 선택하기 위해서는 10개의 로우 어드레스 신호가 필요하다. 도 1의 구조에서는 상기 10개의 어드레스 신호들을 7개의 신호와 3개의 신호로 나누고, 상기 7개의 어드레스 신호로써 128개의 글로벌 로우 디코더(Global Row Decoder)(800-800n)중 하나를 구동하여 하나의 글로벌 워드라인(GWLi;i=0~127)이 선택되게 하고, 3개의 어드레스 신호로써 각 섹터마다 할당된 분할 디코더(Partial Decoder)(50-50n)중 하나를 구동하여 하나의 분할 워드라인(PWLi; i=0~7)이 선택되게 한다. 상기 복수의 글로벌 워드라인(GWL0-GWL127)은 각기 대응되는 복수개의 로컬 로우 디코더(Local Row Decoder)(900-900n,910-910n,930-930n)와 연결된다. 선택된 섹터의 로컬 로우 디코더에는 선택된 분할 디코더에 의해 상기 8개의 분할 워드라인(PWLi; I=0~7)중 활성화된 분할 워드라인의 신호가 인가되어, 메모리 셀들의 제어게이트와 연결되는 하나의 W/L이 선택된다.

도 1에서 보여지는 바와 같이, 상기 로컬 로우 디코더(900-900n,910-910n,930-930n)는 프로그램이나 읽기 동작시에 전원전압 이상의 높은 전압이 W/L에 인가될 수 있도록, 비교적 낮은 글로벌 워드라인(GWLi)의 신호레벨을 받아 전원전압 이상의 고전압을 선택된 워드라인으로 출력할 수 있는 기능을 가져야 하므로, 낮은 전압을 높은 전압으로 스위칭(switching)하는 레벨 시프터(level shifter)를 내부에 채용하고 있다.

도면에서 보여지는 하나의 레벨 시프터(LS1)는 글로벌 워드라인의 신호와 섹터 셀렉트 신호를 낸드게이팅하는 낸드 게이트(N1), 크로스 커플된 제1,2피형 모오스 트랜지스터(P1,P2), 상기 제2피형 모오스 트랜지스터(P2)의 게이트에 드레인이 연결되고 상기 낸드 게이트(N1)의 출력에 소오스가 연결된 제1 입력 엔형 모오스 트랜지스터(N3), 상기 제1피형 모오스 트랜지스터(P1)의 게이트에 드레인이 연결되고 상기 낸드 게이트(N1)의 출력에 게이트가 연결된 제2 입력 엔형 모오스 트랜지스터(N2)로 구성된다.

상기한 구성에 의해, 상기 낸드 게이트(N1)에 의해 GWL의 신호와 섹터 셀렉터(10)의 선택신호(SS0)가 낸드 게이팅되고 그 낸드 응답은 상기 제2 입력 엔형 모오스 트랜지스터(N2)의 게이트에 인가된다. 한편, 상기 제1 입력 엔형 모오스 트랜지스터(N3)의 게이트에는 레벨 시프터 드라이버(21)의 신호가 인가된다. 상기 제1,2 입력 엔형 모오스 트랜지스터(N3,N2)에 각기 인가되는 게이트 전압레벨의 차이에 따라 증폭된 차동 증폭신호들이 제1,2피형 모오스 트랜지스터(P1,P2)의 드레인 단자들을 통해 상기 레벨 시프터의 출력신호로서 생성된다. 상기 레벨 시프터의레벨 시프팅된 출력은 워드라인에 각기 대응연결된 워드라인 드라이버(DR1)에 인가되어 선택된 워드라인이 고전압으로 부스팅될 수 있게 한다.

여기서, 상기 로컬 로우 디코더(900-900n,910-910n,930-930n)내에 각기 대응 배치된 레벨 시프터는 다수의 트랜지스터들로 구성되는 낸드 게이트를 가져야 하므로, 로컬 로우 디코더의 점유면적이 늘어나는 문제점이 있다. 더욱이 상기 낸드 게이트를 제외한 나머지 내부의 트랜지스터들은 모두 고전압(high voltage)용의 소자들로 구성되므로, 별도의 웰을 형성하고 채널 사이즈가 상대적으로 큰 트랜지스터를 제조하여야 하므로 공정적인 측면이나 레이아웃(layout)측면에서 칩사이즈 축소에 제한요소로 작용한다.

상기한 바와 같이 종래에는 낸드 게이트 및 레벨시프터를 갖는 로컬 로우 디코더의 구성에 기인하여 레이아웃 면적이 증가되어 고집적화에 제한을 주는 문제점이 있어왔다.

따라서, 상기한 문제점을 해결하여 고집적화에 지장을 주는 요인을 해결할 수 있는 개선된 기술이 본 분야에서 절실히 요망된다.

본 발명의 목적은 노아타입 불휘발성 반도체 메모리 장치의 레이아웃 면적을 최소화 또는 줄일 수 있는 벌크영역 공유방법을 제공함에 있다.

본 발명의 다른 목적은 노아타입 불휘발성 반도체 메모리 장치에서의 레이아웃 사이즈가 축소된 로컬 로우 디코더를 제공함에 있다.

본 발명의 또 다른 목적은 칩 면적을 줄일 수 있는 로우 디코더를 가지는 불휘발성 반도체 메모리 장치 및 로우 디코더의 구성방법을 제공함에 있다.

상기 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따라, 제1 또는 제2 논리상태를 가지는 메모리 셀들을 복수의 비트 정보를 가지는 입력 데이터에 응답하여 프로그램하며 섹터단위로 소거하는 불휘발성 반도체 메모리 장치의 로컬 로우 디코더 구조는, 고전압을 소오스로 수신하고 게이트로 바이어스 전압을 수신하는 피형 모오스 트랜지스터와, 상기 피형 모오스 트랜지스터의 드레인에 드레인이 연결되고 게이트로 섹터 선택신호를 수신하는 제1 엔형 모오스 트랜지스터와, 상기 제1 엔형 모오스 트랜지스터의 소오스에 드레인이 연결되고 게이트가 글로벌 워드라인에 연결된 제2 엔형 모오스 트랜지스터로 구성된 레벨 시프터와; 상기 레벨 시프터에 복수로 연결되어 대응되는 워드라인을 구동하기 위한 복수의 워드라인 드라이버를 구비한다.

도 1은 통상적인 노아타입 플래쉬 메모리의 섹터 및 로우 디코더 연결구성도

도 2는 본 발명의 실시 예에 따른 노아타입 플래쉬 메모리의 섹터 및 로우 디코더 연결구성도

도 3은 도 2중 Vpbias 드라이버의 회로구성도

도 4는 도 2중 섹터 셀렉터의 회로구성도

도 5는 도 2중 Vpx 드라이버의 회로구성도

도 6은 도 2중 Vex 드라이버의 회로구성도

도 7은 도 2중 분할 디코더의 회로구성도

도 8은 통상적인 노아 타입 메모리 셀 트랜지스터의 단면 구조도

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

도 2에는 본 발명의 실시 예에 따른 노아타입 플래쉬 메모리의 섹터 및 로우 디코더 연결구성이 도시된다. 도면에서는 로우 디코더를 포함한 코어 블록(CoreBlock)의 구성 일부만이 도시되나, 이외에도 메모리의 동작을 위한 각종 기능블럭들이 존재함을 이해하여야 한다.

도면을 참조하면, 복수의 워드라인들중 각기 대응되는 워드라인에 게이트들이 연결되고 복수의 비트라인들중 각기 대응되는 비트라인에 동일한 워드라인을 공유하지 않는 드레인들이 연결된 복수의 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 섹터들(300-300n)과, 인가되는 외부 어드레스 신호들중 일부 어드레스 신호들을 디코딩하여 글로벌 워드라인을 선택하기 위한 글로벌 로우 디코더들(100,110,100n)과, 각 섹터마다 배치되며 상기 외부 어드레스 신호들중 나머지 어드레스 신호들을 디코딩하여 분할 워드라인을 선택하기 위한 분할 디코더들(50,50n)과, 상기 글로벌 로우 디코더들(100,110,100n)의 글로벌 워드라인들에 대응연결되고 상기 분할 워드라인을 통해 워드라인 구동전압을 수신하여 선택된 섹터의 상기 워드라인을 활성화시키는 로컬 로우 디코더들(200-200n,210-210n,230-230n)과, 섹터 어드레스 신호에 따라 고전압(Vpx)및 소거전압(Vex)을 각기 생성하여 대응되는 상기 로컬 로우 디코더들로 인가하는 고전압(Vpx)및 소거전압(Vex) 드라이버들(30-30n,40-40n)과, 상기 섹터 어드레스 신호에 따라 섹터 선택신호를 생성하여 상기 로컬 로우 디코더들(200-200n,210-210n,230-230n)에 인가하는 섹터 셀렉터들(10,10n)과, 상기 섹터 어드레스 신호에 따라 바이어스 전압을 생성하여 상기 로컬 로우 디코더들(200-200n,210-210n,230-230n)에 인가하는 바이어스(Vpbias)드라이버들(20,20n)의 연결구성이 보여진다.

상기 글로벌 로우 디코더(100,110,100n)는 각기, 외부 전원전압을 구동전원전압으로 사용하며 어드레스 신호들을 게이팅하는 논리 게이트부(101)와, 상기 논리 게이트부의 출력을 반전하기 위한 인버터부(102)로 구성된다. 여기서, 상기 인버터부(102)는 제1전압(Vcx) 또는 제2전압(Vematx)을 구동전원전압으로 사용할 수 있다. 상기 제1전압은 소거(Erase)시에는 0V로서 제공되고, 나머지 다른 모드에서는 외부전원전압의 레벨로 인가된다. 한편, 상기 제2전압은 소거시 음의 고전압으로서 제공되고 나머지 다른 모드에서는 0V의 레벨로 인가된다.

도 2에서 보여지는 바와 같이, 본 실시 예에 따른 상기 로컬 로우 디코더(200-200n,210-210n,230-230n)는 본 발명의 고유한 목적을 달성하기 위해 각기, 도 1의 레벨 시프터와는 달리 낸드 게이트를 갖지 않으며, 낮은 전압을 높은 전압으로 스위칭하는 레벨 시프터의 세부구성을 달리한다. 상기 로컬 로우 디코더들(200-200n,210-210n,230-230n)은 각기, 상기 Vpx 드라이버(30-30n) 및 Vex 드라이버(40-40n)에서 공급되는 고전압(Vpx)및 소거전압(Vex)을 수신하여 구동전원전압으로 사용한다. 각각의 로컬 로우 디코더는 레벨 시프터(L1)와 상기 레벨 시프터에 연결된 복수의 워드라인 드라이버(DR1)로 구성된다.

본 발명의 목적을 달성하기 위해, 도 2에서 보여지는 바와 같이, 하나의 레벨 시프터(L1)는, 고전압을 소오스로 수신하고 게이트로 바이어스 전압(Vpbiasi)을 수신하는 피형 모오스 트랜지스터(P1), 상기 피형 모오스 트랜지스터(P1)의 드레인에 드레인이 연결되고 게이트로 섹터 선택신호(SSi)를 수신하는 제1 엔형 모오스 트랜지스터(N1), 상기 제1 엔형 모오스 트랜지스터(N1)의 소오스에 드레인이 연결되고 게이트가 글로벌 워드라인에 연결된 제2 엔형 모오스 트랜지스터(N2)로 구성된다. 또한, 하나의 워드라인 드라이버(DR1)는, 분할워드라인(PWLi)에 소오스가 연결되고 게이트로 상기 레벨 시프터(L1)의 출력을 수신하는 피모오스 트랜지스터(P3)와, 상기 피모오스 트랜지스터(P3)의 드레인에 드레인이 연결되고 소오스가 접지되며 게이트로 상기 레벨 시프터의 출력을 수신하는 엔모오스 트랜지스터(N3)와, 드레인이 상기 분할워드라인 연결되고 게이트가 상기 글로벌 워드라인(GWLi)에 연결되며 소오스가 상기 피모오스 트랜지스터(P3)의 드레인에 연결된 워드라인과 연결되는 엔형 모오스 트랜지스터(N4)로 구성된다.

상기한 바와 같은 본 발명의 실시 예의 레벨 시프터의 구성에 의해, 종래에 사용되었던 낸드 게이트가 제거되어, 로컬 로우 디코더의 점유면적은 획기적으로 줄어든다. 또한, 상기 레벨 시프터를 구성하는 트랜지스터들을 종래의 레벨 시프터의 트랜지스터들보다 사이즈를 작게 할 수 있어 레이아웃 측면에서 유리하게 된다.

상기한 구성의 레벨 시프터는 차동증폭 동작을 가짐이 없이도 레벨 시프팅 기능을 행하고, 그로부터 레벨 시프팅된 출력은 워드라인에 각기 대응연결된 상기 워드라인 드라이버(DR1)에 인가되어 선택된 워드라인이 고전압으로 부스팅될 수 있게 한다.

이하에서는 상기한 구성에 따른 로우 디코딩 동작이 본 발명의 철저한 이해를 제공하기 위해 전반적으로 설명된다. 도 2에서도 도 1과 유사하게, 하나의 섹터의 크기는 64K Byte로서 1024개의 W/L과 512개의 B/L으로 구성되어 있다고 가정한다. 도 2의 구조에서도 도 1과 동일하게 10개의 어드레스 신호들을 7개의 신호와 3개의 신호로 나누고, 상기 7개의 어드레스 신호로써 128개의 글로벌 로우디코더(100,110,100n)중 하나를 구동하여 하나의 글로벌 워드라인(GWLi;i=0~127)이 선택되게 하고, 3개의 어드레스 신호로써 각 섹터마다 할당된 분할 디코더(Partial Decoder)(50-50n)중 하나를 구동하여 하나의 분할 워드라인(PWLi; i=0~7)이 선택되게 한다. 상기 복수의 글로벌 워드라인(GWL0-GWL127)은 각기 대응되는 복수개의 로컬 로우 디코더(200-200n,210-210n,230-230n)와 연결된다. 선택된 섹터의 로컬 로우 디코더에는 선택된 분할 디코더에 의해 상기 8개의 분할 워드라인(PWLi; I=0~7)중 활성화된 분할 워드라인의 신호가 인가되어, 메모리 셀들의 제어게이트와 연결되는 하나의 W/L이 리드동작 시 또는 프로그램 동작시에 선택된다.

한편, 소거동작 시에는 상기 글로벌 로우 디코더들(100,110,100n)는 제2전압(Vematx)을 구동전원전압으로 수신한다. 상기 제2전압(Vematx)은 소거동작 시에 음의 고전압(예: -10V)으로서 인가된다. 소거전압(Vex) 드라이버들(40-40n)은 섹터 어드레스에 응답하여 활성화되어, 선택된 섹터의 레벨 시프터에 소거전압(Vexi)을 예컨대 -10V로서 인가한다. 한편, SSi 와 Vpxi 그리고 PWLi에는 0V의 전압이 인가되고, Vpbiasi에는 상기 음의 고전압(예: -10V)이 인가된다. 이에 따라, 선택된 섹터의 로컬 로우 디코더내의 레벨 쉬프터 출력은 0V가 되어 선택된 섹터의 모든 W/L에는 음의 고전압이 가해지고, 선택되지 않은 섹터의 로컬 로우 디코더의 레벨 쉬프터 출력은 음의 고전압이 되어 선택되지 않은 섹터의 모든 W/L에는 0V의 전압이 가해지게 된다.

하기의 표 2에는 상기한 동작모드 별 인가 전압이 각기 나타나 있다.

상기 표 2를 참조하면, 음의 고전압 및 양의 고전압 등과 같은 다양한 종류의 전압이 필요한 부분에 인가됨을 알 수 있다.

도 3은 도 2중 Vpbias 드라이버(20)의 회로구성도로서, 낸드 게이트들(21,22), 상기 낸드 게이트들(21,22)의 출력을 각기 인버팅하기 위한 인버터들(23,24), 프로그램 신호를 반전하기 위한 인버터(25), 상기 인버터(25)의 출력에 게이트가 연결된 피형 모오스 트랜지스터(26), 상기 피형 모오스 트랜지스터(26)의 드레인에 소오스가 연결된 피형 모오스 트랜지스터(27), 게이트로 상기 프로그램 신호를 수신하고 드레인 소오스 채널이 상기 트랜지스터(27)의 드레인과 바이어스 단(Vebias)간에 연결된 엔형 모오스 트랜지스터(28), 게이트로 상기 인버터(24)의 출력을 수신하며 상기 엔형 모오스 트랜지스터(28)과 병렬로 연결된 엔형 모오스 트랜지스터(29)로 구성된다.

상기와 같이 구성된 도 3을 설명하면, 프로그램 동작시에는 상기 낸드 게이트(21)의 일측입력으로 인가되는 프로그램 인에이블 신호(Program enable)가 논리하이( high)로서 인가되고, 해당 섹터가 선택된 경우이면 상기 낸드 게이트(21,22)의 타측입력단자로 인가되는 섹터 어드레스(SAi)가 하이로 인가된다. 이에 따라, 인버터(25)는 로우레벨을 피형 모오스 트랜지스터(26)의 게이트에 인가하고, 이 때 엔형 모오스 트랜지스터(28)도 턴온된다. 결국, 피형 모오스 트랜지스터(27)의 드레인 단에 나타나는 출력신호 (Vpbiasi)는 Vpw(프로그램시 워드라인에 제공하는 전압)-Vtp(피형 모오스 트랜지스터들(26,27)의 문턱전압)의 전압레벨로서 나타난다. 한편, 리드동작시에는 리드 인에이블 신호(Read enable)가 논리 하이로 되고, 해당 섹터가 선택된 경우이면 상기 섹터 어드레스(SAi)가 하이로 인가된다. 이에 따라, 인버터(24)의 출력이 하이가 되어 엔형 모오스 트랜지스터(29)를 턴온시킨다. 결국, 피형 모오스 트랜지스터(27)의 드레인 단에 나타나는 출력신호 (Vpbiasi)는 0 볼트가 된다. 또한, 소거동작시에는 소거 바이어스(Vebias)전압은 음의 고전압(예: -10V)으로서 인가되므로, 출력전압(Vpbiasi)은 소거 바이어스(Vebias)와 동일한 레벨의 전압 예컨대 -10V로 된다.

도 4는 도 2중 섹터 셀렉터(10)의 회로구성도로서, 소거 인에이블(Erase enable)신호를 반전하는 인버터(11), 상기 인버터(11)의 출력과 섹터 어드레스(SAi)를 수신하여 낸드응답을 생성하는 낸드 게이트(12)와, 상기 낸드 게이트(12)의 출력을 반전하는 인버터(13)로 구성된다. 상기 섹터 셀렉터(10)의 동작은 다음과 같다. 소거시에는 섹터의 선택 유무에 관계없이 인버터의 출력신호(SSi)가 로우로 되고, 소거 동작이 아닌 때에 선택된 섹터이면, 상기 출력(SSi)은 하이로 되고, 비선택 섹터이면 상기 출력(SSi)은 로우로 된다.

도 5는 도 2중 Vpx 드라이버(30)의 회로구성도로서, 낸드 게이트들(31,33), 상기 낸드 게이트들(31,33)의 출력을 각기 인버팅하기 위한 인버터들(32,34), 상기 인버터(32)의 출력인 프로그램(Program)신호를 각기 인버팅하기 위한 인버터들(35,38), 상기 인버터들(35,38)의 출력에 게이트가 각기 연결된 피형 모오스 트랜지스터들(36,37), 상기 인버터(34)의 출력인 리드(Read)신호를 각기 인버팅하기 위한 인버터들(35-1,38-1), 상기 인버터들(35-1,38-1)의 출력에 게이트가 각기 연결된 피형 모오스 트랜지스터들(36-1,37-1)로 구성된다. 리드시에는 리드 인에이블(Read enable)신호가 하이로서 상기 회로에 인가된다. 선택된 섹터인 경우에 리드(Read)신호는 하이가 되어 피형 모오스 트랜지스터(26-1)의 소오스에 인가되는 Vpr전압 레벨이 출력단(Vpxi)에 전달되어 나타난다. 한편, 프로그램시에는 프로그램 인에이블(Program enable)신호가 하이로 인가되므로, 선택된 섹터이면 프로그램(Program)신호가 하이로 되어, Vpw전압이 출력단(Vpxi)에 나타난다.

도 6은 도 2중 Vex 드라이버(40)의 회로구성도로서, 낸드 게이트(41)와 인버터(42), 및 피형 및 엔형 모오스 트랜지스터들(43,44)로 이루어진 인버터들로 구성되어, 소거 인에이블(Erase enable)신호가 하이로 되고 선택된 섹터일 경우에 단자(Vneg)에 인가되는 전압이 출력단(Vexi)에 전달되는 연결구조를 갖는다.

도 7은 도 2중 분할 디코더(50)의 회로구성도로서, 대응되는 하나의 분할 워드라인을 인에이블 하기 위해 낸드 게이트(51) 및 인버터(52)로 각기 구성된다. 선택된 섹터이고 3개의 어드레스에 의해서 생성된 S<i> 신호가 하이이면 단자(Vpxi)에 인가되는 전압레벨이 출력단(pWL<i>)에 전달된다.

상기한 설명은 본 발명의 실시 예를 위주로 도시된 도면들을 따라 예를 들어 한정되었지만, 이는 일 예에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함은 물론이다. 예를 들어, 로컬 로우 디코더의 구성을 낸드나 앤드구조를 갖는 불휘발성 반도체 메모리의 경우에도 적용할 수 있음은 물론이다. 더구나, 구체도에서 보여지는 논리 게이트들은 타의 등가적 회로 소자 또는 타의 논리 소자들로 대치 가능함은 물론이다.

상기한 바와 같은 본 발명의 로우 디코더 구조에 따르면, 레이아웃 면적을 최소화 또는 줄이는 효과가 있다. 따라서, 칩사이즈 축소에 지장을 주는 장애요인을 제거하여 고집적 메모리를 제공하는 장점을 갖는다.

Claims

제1 또는 제2 논리상태를 가지는 메모리 셀들을 복수의 비트 정보를 가지는 입력 데이터에 응답하여 프로그램하며 섹터단위로 소거하는 불휘발성 반도체 메모리 장치의 로컬 로우 디코더 구조에 있어서:

고전압을 소오스로 수신하고 게이트로 바이어스 전압을 수신하는 피형 모오스 트랜지스터와, 상기 피형 모오스 트랜지스터의 드레인에 드레인이 연결되고 게이트로 섹터 선택신호를 수신하는 제1 엔형 모오스 트랜지스터와, 상기 제1 엔형 모오스 트랜지스터의 소오스에 드레인이 연결되고 게이트가 글로벌 워드라인에 연결된 제2 엔형 모오스 트랜지스터로 구성된 레벨 시프터와;

상기 레벨 시프터에 복수로 연결되어 대응되는 워드라인을 구동하기 위한 복수의 워드라인 드라이버를 구비함을 특징으로 하는 구조.
제1항에 있어서, 상기 워드라인 드라이버는,

분할워드라인에 소오스가 연결되고 게이트로 상기 레벨 시프터의 출력을 수신하는 피모오스 트랜지스터와;

상기 피모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 접지되며 게이트로 상기 레벨 시프터의 출력을 수신하는 엔모오스 트랜지스터와;

드레인이 상기 분할워드라인 연결되고 게이트가 글로벌 워드라인에 연결되며소오스가 상기 피모오스 트랜지스터의 드레인에 연결된 워드라인과 연결되는 엔형 모오스 트랜지스터로 구성됨을 특징으로 하는 구조.
제1항에 있어서, 상기 불휘발성 반도체 메모리 장치는 노아 타입 플래쉬 EEPROM임을 특징으로 하는 구조.
제1 또는 제2 논리상태를 가지는 메모리 셀들을 복수의 비트 정보를 가지는 입력 데이터에 응답하여 프로그램하며 섹터단위로 소거하는 불휘발성 반도체 메모리 장치에 있어서:

복수의 워드라인들중 각기 대응되는 워드라인에 게이트들이 연결되고 복수의 비트라인들중 각기 대응되는 비트라인에 동일한 워드라인을 공유하지 않는 드레인들이 연결된 복수의 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 섹터들과;

인가되는 외부 어드레스 신호들중 일부 어드레스 신호들을 디코딩하여 글로벌 워드라인을 선택하기 위한 글로벌 로우 디코더들과;

각 섹터마다 배치되며 상기 외부 어드레스 신호들중 나머지 어드레스 신호들을 디코딩하여 분할 워드라인을 선택하기 위한 분할 디코더들과;

상기 글로벌 로우 디코더들의 글로벌 워드라인들에 대응연결되고 상기 분할 워드라인을 통해 워드라인 구동전압을 수신하여 선택된 섹터의 상기 워드라인을 활성화시키는 로컬 로우 디코더들과;

섹터 어드레스 신호에 따라 고전압 및 소거전압을 각기 생성하여 대응되는 상기 로컬 로우 디코더들로 인가하는 고전압 및 소거전압 드라이버들과;

상기 섹터 어드레스 신호에 따라 섹터 선택신호를 생성하여 상기 로컬 로우 디코더들에 인가하는 섹터 셀렉터들과;

상기 섹터 어드레스 신호에 따라 바이어스 전압을 생성하여 상기 로컬 로우 디코더들에 인가하는 바이어스 드라이버들로 구성됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
제4항에 있어서, 상기 로컬 로우 디코더는,

고전압을 소오스로 수신하고 게이트로 바이어스 전압을 수신하는 피형 모오스 트랜지스터와, 상기 피형 모오스 트랜지스터의 드레인에 드레인이 연결되고 게이트로 섹터 선택신호를 수신하는 제1 엔형 모오스 트랜지스터와, 상기 제1 엔형 모오스 트랜지스터의 소오스에 드레인이 연결되고 게이트가 글로벌 워드라인에 연결된 제2 엔형 모오스 트랜지스터로 구성된 레벨 시프터와;

상기 레벨 시프터에 복수로 연결되어 대응되는 워드라인을 구동하기 위한 복수의 워드라인 드라이버를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
전기적으로 소거 및 프로그램 동작이 가능한 반도체 메모리 장치에 있어서:

복수개의 워드라인들 및 비트라인들과 복수개의 메모리셀들로 구성된 복수개의 메모리 셀 섹터들;

외부 어드레스 신호로 발생된 디코딩 신호를 입력으로 받고 외부전원을 전원 전압으로 하여 선택된 글로벌 워드라인을 선택하기 위한 로직부와, 상기 로직부의 출력을 입력으로 받고 제1전원 단자와 제2전원 단자사이에 연결되어 글로벌 워드라인에 제1 전원전압 또는 제2 전원전압을 출력하는 글로벌 로우 디코더;

상기 글로벌 로우 디코더의 어드레스와 별개의 외부 어드레스 신호로 발생된 디코딩 신호를 입력으로 받고 제3 전원전압을 전원전압으로 하여 선택된 분할 워드라인에 제3 전원전압을 출력하는 분할 로우 디코더;

상기 외부 어드레스 신호로 발생된 디코딩 신호 및 제어 신호를 입력으로 받아 선택된 섹터 신호를 출력하는 섹터 선택 드라이버;

상기 외부 어드레스 신호로 발생된 디코딩 신호를 입력으로 받고 제4 전원 전압 및 제5 전원 전압사이에 연결되어 바이어스 전압으로서 제4 전원전압 또는 제5 전원전압을 선택적으로 출력하는 바이어스 드라이버;

상기 디코딩 신호와 내부에서 발생된 제어신호를 입력으로 받고 제6 전원전압과 제7 전원전압 사이에 연결되어 선택적으로 제6 전원전압 또는 제7 전원전압을 선택적으로 출력하는 고전압 드라이버; 및

상기 디코딩 신호와 내부제어 신호를 입력으로 받고 제8 전원전압과 제9 전원 전압사이에 연결되어 제8 전원전압 또는 제9 전원전압을 소거전압으로서 선택적으로 출력하는 소거전압 드라이버;

상기 섹터선택 신호와 바이어스 전압, 고전압, 소거전압, 분할 워드라인 전압 , 및 글로벌 워드라인 전압을 입력으로 받아 하나의 워드라인을 선택하는 로컬 로우 디코더를 구비하는 것을 특징으로 하는 장치.
전기적으로 소거 및 프로그램 동작이 가능한 반도체 메모리 장치에서의 워드라인 구동방법에 있어서:

피형 및 제1,2 엔형 모오스 트랜지스터로 이루어진 레벨 시프터와, 상기 레벨 시프터에 복수로 연결되어 대응되는 워드라인을 구동하기 위한 복수의 워드라인 드라이버로 이루어진 로컬 로우 디코더를 준비하는 단계;

상기 피형 모오스 트랜지스터의 소오스로 고전압을 인가하고 게이트로 바이어스 전압을 인가하며, 상기 제1 엔형 모오스 트랜지스터의 게이트로 섹터 선택신호를 인가하고, 상기 제2 엔형 모오스 트랜지스터의 게이트로 글로벌 워드라인의 전압을 인가하는 단계;

분할 디코더의 출력단에 나타나는 분할 전압신호를 동작 전원전압으로 한 상태에서 상기 피형 모오스 트랜지스터의 출력을 상기 워드라인 드라이버들에 제공하여 선택된 워드라인이 구동되게 하는 단계를 가짐을 특징으로 하는 방법.