JP4509765B2 - Mos型半導体集積回路装置 - Google Patents
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Description
" A 300MHz 25uA/Mb Leakage On-Chip SRAM Module Featuring Process-Variation Immunity and Low-Leakage-Active Model for Mobile-Phone Application Processor ", M Yamaoka, ISSCC 2004 "A 90nm Low Power 32K-Byte Embedded SRAM with Gate Leakage Suppression Circuit for Mobile Application ", Koji Nii et al., 2003 Symposium on VLSI Circuits Digest of Technical Papers, pp247-250(Fig.7b)
図1は、第1の実施の形態に係るスタティック型ランダムアクセスメモリ(SRAM)の回路構成を示している。10はワード線駆動回路(以下、ロウデコーダ回路と称する)である。ロウデコーダ回路10にはワード線WLが接続されている。ワード線WLには、このワード線WLの信号によって選択されるそれぞれスタティック型セルからなる複数のメモリセルMCが接続されている。各メモリセルMCには、選択されたメモリセルから読み出されたデータ、及び選択されたメモリセルに供給される書き込み用データが伝達される一対のビット線BL、/BLがそれぞれ接続されている。
図5は、第2の実施の形態に係るMOS型半導体集積回路装置のブロック構成を示している。このMOS型半導体集積回路装置では、半導体チップ40内に複数のIP(Intellectual Property)ブロック41が形成されている。IPブロックとは、予め用意された所定の機能を有する回路を意味する。図5では、半導体チップ40内に4個のIPブロック41が形成されている場合を例示している。また、半導体チップ40内には、上記4個のIPブロック41同士を接続するチップ内配線42が形成されている。なお、チップ外部との間で信号を入出力するための配線は図示を省略している。
図7は、第3の実施の形態に係るMOS型半導体集積回路装置の構成を示している。この半導体集積回路装置では、半導体チップ70内に、インターフェース回路80と、このインターフェース回路80の動作を制御する制御回路とが形成されている。
Claims (6)
- ゲートが共通に接続され、このゲート共通接続ノードに半導体集積回路装置内部で生成された信号が入力され、電流通路の各一端が出力ノードに接続されたPチャネルの第1のトランジスタ及びNチャネルの第2のトランジスタを含み、第1のトランジスタの電流通路の他端が第1の電源電圧が供給される第1の電源ノードに接続されたプリバッファ回路と、
前記第2のトランジスタの電流通路の他端に電流通路の一端が接続され、前記第1の電源電圧とは異なる値の第2の電源電圧が供給される第2の電源ノードに電流通路の他端が接続されたNチャネルの第3のトランジスタと、
前記プリバッファ回路の出力ノードに電流通路の一端が接続されたPチャネルの第4のトランジスタと、
前記第4のトランジスタの電流通路の他端と前記第3のトランジスタの電流通路の一端との間に電流通路が挿入され、ゲートが前記第1、第2のトランジスタのゲート共通接続ノードに接続されたNチャネルの第5のトランジスタと、
電流通路の一端が出力ノードに接続されたPチャネルの第6のトランジスタ、及び電流通路の一端が出力ノードに接続され、他端が前記第2の電源ノードに接続されたNチャネルの第7のトランジスタを含み、第6のトランジスタのゲートが前記プリバッファ回路の出力ノードに接続され、第7のトランジスタのゲートが前記第4のトランジスタの電流通路の他端に接続された最終段バッファ回路と、
前記第6のトランジスタの電流通路の他端と前記第1の電源ノードとの間に電流通路が挿入されたPチャネルの第8のトランジスタと、
前記第1の電源ノードに電流通路の一端が接続され、他端が前記プリバッファ回路の出力ノードに接続されたPチャネルの第9のトランジスタと、
スタンバイ状態のときは前記第3、第4、第8のトランジスタが共にオフ状態、前記第9のトランジスタがオン状態となり、アクティブ状態のときは前記第3、第4及び第8のトランジスタが共にオン状態、前記第9のトランジスタがオフ状態となるように前記第3、第4、第8及び第9のトランジスタのゲートに制御信号を供給する制御回路
とを具備したことを特徴とするMOS型半導体集積回路装置。 - メモリセルが接続されたワード線と、
前記ワード線を駆動する駆動回路と、
前記駆動回路の動作を制御する制御回路とを具備し、
前記駆動回路は、
ゲートが共通に接続され、このゲート共通接続ノードに前記ワード線を駆動する信号が入力され、電流通路の各一端が出力ノードに接続されたPチャネルの第1のトランジスタ及びNチャネルの第2のトランジスタを含み、第1のトランジスタの電流通路の他端が第1の電源電圧が供給される第1の電源ノードに接続されたプリバッファ回路と、
前記第2のトランジスタの電流通路の他端に電流通路の一端が接続され、前記第1の電源電圧とは異なる値の第2の電源電圧が供給される第2の電源ノードに電流通路の他端が接続されたNチャネルの第3のトランジスタと、
前記プリバッファ回路の出力ノードに電流通路の一端が接続されたPチャネルの第4のトランジスタと、
前記第4のトランジスタの電流通路の他端と前記第3のトランジスタの電流通路の一端との間に電流通路が挿入され、ゲートが前記第1、第2のトランジスタのゲート共通接続ノードに接続されたNチャネルの第5のトランジスタと、
電流通路の一端が出力ノードに接続されたPチャネルの第6のトランジスタ、及び電流通路の一端が出力ノードに接続され、他端が前記第2の電源ノードに接続されたNチャネルの第7のトランジスタを含み、第6のトランジスタのゲートが前記プリバッファ回路の出力ノードに接続され、第7のトランジスタのゲートが前記第4のトランジスタの電流通路の他端に接続され、出力ノードが前記ワード線に接続された最終段バッファ回路と、
前記第6のトランジスタの電流通路の他端と前記第1の電源ノードとの間に電流通路が挿入されたPチャネルの第8のトランジスタと、
前記第1の電源ノードに電流通路の一端が接続され、他端が前記プリバッファ回路の出力ノードに接続されたPチャネルの第9のトランジスタとを有し、
前記制御回路は、スタンバイ状態のときは前記第3、第4、第8のトランジスタが共にオフ状態、前記第9のトランジスタがオン状態となり、アクティブ状態のときは前記第3、第4及び第8のトランジスタが共にオン状態、前記第9のトランジスタがオフ状態となるように前記第3、第4、第8及び第9のトランジスタのゲートに制御信号を供給することを特徴とするMOS型半導体集積回路装置。 - 前記最終段バッファ回路の出力ノードに電流通路の一端が接続され、他端が前記第2の電源ノードに接続されたNチャネルの第10のトランジスタをさらに具備し、
前記制御回路は、スタンバイ状態のときは前記第10のトランジスタがオン状態となり、アクティブ状態のときは前記第10のトランジスタがオフ状態となるように前記第10のトランジスタのゲートに制御信号を供給することを特徴とする請求項1または2記載のMOS型半導体集積回路装置。 - 前記制御回路は、スタンバイ状態からアクティブ状態に移行する遷移時に、前記第8のトランジスタが導通した後に前記第3のトランジスタが導通するように前記制御信号を生成することを特徴とする請求項1または2記載のMOS型半導体集積回路装置。
- 前記制御回路は、アクティブ状態からスタンバイ状態に移行する遷移時に、前記第8のトランジスタが非導通となった後に前記第3のトランジスタが非導通となるように前記制御信号を生成することを特徴とする請求項1または2記載のMOS型半導体集積回路装置。
- 前記第1の電源電圧が正極性の電圧であり、前記第2の電源電圧が接地電圧であることを特徴とする請求項1または2記載のMOS型半導体集積回路装置。
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