JP5260180B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。特に、ＳＲＡＭセルを用いた半導体記憶装置に関する。

近年の半導体集積回路においては、微細化による集積度の向上に伴い１チップの半導体集積回路に搭載するシステムの規模が増大し、その動作速度も高速化の一途を辿っている。また、半導体集積回路の応用分野についても、携帯電話、デジタルカメラ、ＰＤＡなど携帯機器の市場が急成長している。このような携帯機器等の応用分野においては、省電力が大きな製品の付加価値となっている。メモリ用の半導体集積回路においても、年々搭載容量が増加しており省電力化技術が大きな課題となっている。特にＳＲＡＭにおいては、消費電流中の主要素である、ディジット線の充放電電流の削減が重要技術となっている。

図６は、特許文献１に記載のディジット線の充放電電流を削減した従来のＳＲＡＭ型半導体記憶装置の全体ブロック図である。図６の半導体記憶装置は、１００−１〜１００−（ｎ＋１）のｎ＋１個（ビット）のメモリブロックで構成されている。各メモリブロックは、０〜ｉのｉ＋１カラムで構成され、０〜ｍのｍ＋１本のワード線でアドレスを指定してアクセスされるので、全体で、［（ｍ＋１）×（ｉ＋１）］ワード×（ｎ＋１）ビット（ディジット）構成である。また、この構成に対応してプリチャージデコーダ１０１と、ワード線デコーダ１０２と、カラムデコーダ１０３が設けられている。

また、各メモリブロックには、（ｍ＋１）×（ｉ＋１）に配列されたメモリセル１０５と、各ディジット線対毎に設けられたプリチャージ回路１０４と、カラムセレクタ１０７と、センスアンプ１０８と、ライトバッファ１０９とが設けられている。

さらに、図６では、各メモリセル１０５に、カラム選択線（正論理）Ｓ［０：ｉ］の反転信号であるカラム選択線（論理反転）ＳＢ［０：ｉ］が配線されているのが特徴である。このカラム選択線（論理反転）ＳＢ［０：ｉ］により、選択ディジット線対以外のディジット線対はメモリセル１０５と接続されないように構成されている。

図７は、図６に示した従来の半導体記憶装置のメモリセル１０５の内部構成を示すブロック図である。このメモリセル１０５は、ラッチを構成するインバータＩＮＶ１、ＩＮＶ２と、アクセストランジスタＴｒ１、Ｔｒ２と、カラム選択線（論理反転）ＳＢによりアクセストランジスタＴｒ１、Ｔｒ２のゲート電位をワード線ＷＬと等電位または“Ｌｏ”に決定するトランジスタＴｒ３とＴｒ４とから構成されている。

なお、トランジスタＴｒ３は、ゲートにカラム選択線（論理反転）ＳＢが接続され、ソースにワード線が接続され、ドレインにアクセストランジスタＴｒ１、Ｔｒ２のゲートが接続されたＰチャンネル型ＭＯＳトランジスタで構成されている。また、トランジスタＴｒ４は、ゲートにカラム選択線（論理反転）ＳＢが接続され、ドレインにアクセストランジスタＴｒ１、Ｔｒ２のゲートが接続され、ソースが接地されたＮチャンネル型ＭＯＳトランジスタで構成されている。

メモリセル１０５を上記のように構成することによって、カラム選択線（論理反転）ＳＢがローレベルの場合、トランジスタＴｒ３がオンかつトランジスタＴｒ４がオフとなり、それにより、アクセストランジスタＴｒ１、Ｔｒ２のゲートがワード線ＷＬと接続される。また、カラム選択線（論理反転）ＳＢがハイレベルの場合、トランジスタＴｒ３がオフかつトランジスタＴｒ４がオンとなり、それにより、アクセストランジスタＴｒ１、Ｔｒ２のゲート電位がローレベルにプルダウンされる。このように、非選択ディジット線対と接続されたＳＲＡＭセルには、ハイレベルのカラム選択線（論理反転）ＳＢが接続され、ディジット線対へ保持データの読み出しが行われなくなる。

図８は、図６及び図７に示した従来の半導体記憶装置について、入力クロック信号ＣＬＫの１周期分の動作を説明するタイミングチャートである。ここで、選択されるワード線と選択されるカラムディジット線対は、ＷＬ［０］とＤ［０］／ＤＢ［０］とする。他のワード線や他のカラムディジット線対が選択される場合においても、同様の動作である。クロック信号ＣＬＫがローレベルからハイレベルに遷移すると、プリチャージラインＰＣがローレベルとなり、各ディジット線対のプリチャージが終了する。また、クロック信号ＣＬＫがハイレベルに遷移すると、カラム選択線（正論理）Ｓ［０］及びワード線（正論理）ＷＬ［０］がハイレベルとなる。カラム選択線（正論理）Ｓ［０］がハイレベルになると、カラムセレクタ１０７を介してカラムディジット線対Ｄ［０］／ＤＢ［０］がセンスアンプ１０８及びライトバッファ１０９に接続される。

また、カラム選択線（正論理）Ｓ［０］がハイレベルになることにより、カラム選択線（論理反転）のうち、ＳＢ［０］のみがローレベルとなり、ディジット線対Ｄ［０］／ＤＢ［０］に接続されるＳＲＡＭセルに入力する。これにより、ワード線ＷＬ［０］とディジット線対Ｄ［０］／ＤＢ［０］に接続されるＳＲＡＭセルにおいて、内部のトランジスタＴｒ３がオン、トランジスタＴｒ４がオフとなり、ディジット線対Ｄ［０］／ＤＢ［０］のみに、インバータＩＮＶ１、ＩＮＶ２で構成されるラッチ部に保持されているデータに応じた電位差が生じる。

すると、ラッチ部の接点Ａにローレベルデータが保持されている場合は、メモリセル１０５のセル電流Ｉｄが、ディジット線ＤからトランジスタＴｒ１とインバータＩＮＶ２を介してグランドへと流れる。また、ラッチ部の接点Ｂにハイレベルデータが保持されている場合は、メモリセル１０５のセル電流Ｉｄｂが、インバータＩＮＶ１の電源からインバータＩＮＶ１の出力端子とトランジスタＴｒ２を介してディジット線ＤＢへと流れる。

また、他のディジット線対Ｄ［１：ｉ］／ＤＢ［１：ｉ］においては、データが読み出されないため、ほぼプリチャージ時のディジット線電位Ｖｐｃが維持される。これにより、ワード線ＷＬ０とカラム選択線Ｓ［０］とが、共に接続されるＳＲＡＭセルからのみ、ディジット線対Ｄ［０］／ＤＢ［０］における保持データに応じた電位差が生じ、センスアンプ１０８を介して出力データＤＯＵＴ［０：ｎ］として出力される。

その後、クロック信号ＣＬＫがハイレベルからローレベルに遷移すると、プリチャージラインＰＣがハイレベルとなり、また、カラム選択線Ｓ［０］及びワード線ＷＬ［０］がローレベルとなる。プリチャージラインＰＣがハイレベルになることにより、各ディジット線対のプリチャージが開始される。このとき、各ディジット線対Ｄ［０：ｉ］／ＤＢ［０：ｉ］は、ディジット線対間に生じた電位差が等しくかつ、一定のディジット線プリチャージ電位Ｖｐｃとなるように充電される。しかし、他のディジット線対Ｄ［１：ｉ］／ＤＢ［１：ｉ］においては、ディジット線プリチャージ電位Ｖｐｃが維持されるため、プリチャージによる充電がほとんど行われない。カラム選択線（正論理）Ｓ［０］がローレベルになることにより、カラム選択線（論理反転）ＳＢ［０］がハイレベルになり、他のハイレベルを維持するカラム選択線（論理反転）ＳＢ［１：ｉ］と共にＳＲＡＭセルに入力される。これにより、全てのメモリセル１０５において、内部のトランジスタＴｒ３がオフ、トランジスタＴｒ４がオンとなり、ディジット線対Ｄ［０：ｉ］／ＤＢ［０：ｉ］には、データが読み出されることがなくなる。

なお、特許文献１とほぼ同一の技術が特許文献２にも記載されている。
特開２０００−３３９９７１号公報 特開昭６０−２４７８９２号公報

上述したように上記特許文献１に記載されたＳＲＡＭセルに対してワード線を接続するか否かカラム選択線を用いて制御する技術を用いれば、従来の製造プロセスによる半導体記憶装置であれば、特に問題なくディジット線の充放電電流の削減ができたと考えられる。

しかし、発明者らの検討によれば、半導体製造プロセスの微細化・低電圧動作化に伴い、特許文献１に記載された技術では対応しきれないことがわかった。

すなわち、微細化・低電圧化によって、カラム選択線が選択され、ワード線が非選択のＳＲＡＭセルからのディジット線対に対するリードライト動作時のリーク電流が無視できなくなって来た。この理由について、図面を用いて説明する。

図９は、上記従来の半導体記憶装置における新たな課題を説明する図面である。図９は、選択されたディジット線対（Ｄ、ＤＢ）に接続されるメモリセルのうち、選択されたワード線ＷＬｓに接続されたメモリセル１０５ｓと非選択のワード線ＷＬｎに接続されたメモリセル１０５ｎを示す。非選択のワード線ＷＬｎに接続されるメモリセルは多数存在するが、図９では、１つのセル１０５ｎを代表して記載している。選択されたディジット線対（Ｄ、ＤＢ）に対応するカラム選択線（論理反転）ＳＢはローレベルとなるからディジット線対（Ｄ、ＤＢ）に接続されるメモリセルのトランジスタ（Ｔｒ４ｓ、Ｔｒ４ｎ）は全てオフとなる。また、非選択のワード線ＷＬｎはローレベルとなるので、ワード線ＷＬｎのＧＮＤレベルがアクセストランジスタＴｒ１ｎ、Ｔｒ２ｎのゲートに接続される。しかし、ＰＭＯＳで構成される第１アクセストランジスタ制御トランジスタＴｒ３ｎを介しての接続であるためＧＮＤレベルを伝達出来ず、この第１アクセストランジスタ制御トランジスタＴｒ３の閾値Ｖｔまでしかプルダウンできない。従って、アクセストランジスタＴｒ１ｎ、Ｔｒ２ｎのゲート電位は、トランジスタＴｒ３ｎのトランジスタ閾値Ｖｔとなる。

ここで、非選択セルメモリセル１０５ｎのアクセストランジスタＴｒ１ｎ、Ｔｒ２ｎのゲート電位（ＰＭＯＳトランジスタＴｒ３ｎのＶｔ）が、アクセストランジスタＴｒ１、Ｔｒ２の閾値以下であれば、ディジット線対（Ｄ、ＤＢ）への干渉はない。従来は、メモリセル１０５のアクセストランジスタはスタティク・ノイズマージン耐性の為に、特別に閾値を上げており、また、オフリーク電流値も小さく課題とはならなかった。

しかし、近年のトランジスタの微細化による動作電圧の低下にともなうトランジスタ閾値の低下、オフリーク電流の増大により、ＰＭＯＳトランジスタの閾値ＶｔでのプルダウンではアクセストランジスタＴｒ１、Ｔｒ２をオフすることが出来ず、選択カラムかつ非選択ワード線上のメモリセル１０５ｎの保持データがディジット線対（Ｄ、ＤＢ）に伝播する。

ＳＲＡＭのリード動作はプリチャージされたディジット線対（Ｄ、ＤＢ）を選択カラムかつ選択ワード線のメモリセル１０５ｓの保持データに従って、一方をローレベルに落とし、他方はプリチャージしたハイレベルの電位を保持することにより生じたディジット線対（Ｄ、ＤＢ）の電位差をセンスアンプ１０８で増幅しリードする。しかし、選択カラムかつ選択ワード線のメモリセル１０５ｓと、選択カラムかつ非選択ワード線のメモリセル１０５ｎで保持するデータが異なり、なおかつ非選択セル１０５ｎのアクセストランジスタＴｒ１ｎ、Ｔｒ２ｎとディジット線対（Ｄ、ＤＢ）の遮断が不完全な場合、選択したメモリセル１０５ｓがローレベルにしようとするディジット線（図９では、データ線ＤＢ）を非選択セル１０５ｎがハイレベルを保持しようとし、選択したメモリセル１０５ｓがハイレベルを保持しようとするディジット線（図９では、データ線Ｄ）を非選択セル１０５ｎがローレベルに落とそうとするため、ディジット線対（Ｄ、ＤＢ）に十分な電位差が生ぜず、センスアンプ１０８が正しいデータを読み出すことができない場合がある。

ライト動作に関してもライトバッファ１０９がライトするデータに従って、プリチャージされたディジット線対（Ｄ、ＤＢ）の一方をローレベルに落とし、他方はプリチャージしたハイレベルの電位を保持しようとするが、選択カラムかつ非選択ワード線のメモリセル１０５ｎ全てが書込みデータと反対のデータを保持し、なおかつアクセストランジスタＴｒ１ｎ、Ｔｒ２ｎとディジット線対（Ｄ、ＤＢ）との遮断が不完全な場合、ライトバッファ１０９がローレベルに落とそうとするディジット線をハイレベルに、ライトバッファ１０９がハイレベルを保持しようとするディジット線をローレベルに落とそうとするため、ライト完了時間の遅延や誤ライトを引起すことが考えられる。

本発明の１つのアスペクト（側面）に係る半導体記憶装置は、複数のワード線と、それぞれ第一、第二のディジット線からなる複数のディジット線対と、前記複数のワード線と前記複数のディジット線対とのそれぞれの交点に対応してマトリクス状に設けられた複数のメモリセルと、前記複数のディジット線対にそれぞれ対応して設けられた複数のカラム選択線と、を備え、前記複数のメモリセルは、それぞれ、第一のノードを入力とし第二のノードを出力とする第一のインバータと、前記第二のノードを入力とし前記第一のノードを出力とする第二のインバータと、前記第一のディジット線と前記第一のノードとの間に接続された第一のアクセストランジスタと、前記第二のディジット線と前記第二のノードとの間に接続された第二のアクセストランジスタと、前記第一、第二のアクセストランジスタのゲートと前記カラム選択線との間に接続されゲートが前記ワード線に接続された第一の第一導電型トランジスタと、前記第一、第二のアクセストランジスタのゲートと固定電位との間に接続されゲートが前記ワード線に接続された第一の第二導電型トランジスタと、を有するメモリセルであることを特徴とする。

本発明の別なアスペクト（側面）に係る半導体記憶装置は、複数のワード線と、それぞれ第一、第二のディジット線からなる複数のディジット線対と、前記複数のワード線と前記複数のディジット線対とのそれぞれの交点に対応してマトリクス状に設けられた複数のメモリセルと、前記複数のディジット線対にそれぞれ対応して設けられた複数のカラム選択線と、を備え、前記複数のメモリセルは、それぞれ、第一のノードを入力とし第二のノードを出力とする第一のインバータと、前記第二のノードを入力とし前記第一のノードを出力とする第二のインバータと、前記第一のディジット線と前記第一のノードとの間に接続された第一のアクセストランジスタと、前記第二のディジット線と前記第二のノードとの間に接続された第二のアクセストランジスタと、電源が前記カラム選択線から供給され前記ワード線が入力に接続され出力が前記第一、第二のアクセストランジスタのゲートに接続された第三のインバータと、を有するメモリセルであることを特徴とする。

本発明によれば、選択したカラムの非選択ワード線につながるアクセストランジスタを十分にオフすることができるので、非選択ディジット線の充放電電流を抑制すると共に、ワード線が非選択のＳＲＡＭセルからのディジット線対に対するリードライト動作時のリーク電流を抑制し、リードライト動作マージンを確保することができる。

本発明の実施形態について、必要に応じて図面を参照して説明する。

本発明の一実施形態の半導体記憶装置は、図１、図２、図４、図５、図１０に示すように、複数のワード線（ＷＬ［０：ｍ］）と、それぞれ第一、第二のディジット線（Ｄ、ＤＢ）からなる複数のディジット線対（Ｄ［０：ｉ］、ＤＢ［０：ｉ］）と、複数のワード線（ＷＬＢ［０：ｍ］）と複数のディジット線対とのそれぞれの交点に対応してマトリクス状に設けられた複数のメモリセル（２０５、３０５）と、複数のディジット線対（Ｄ［０：ｉ］、ＤＢ［０：ｉ］）にそれぞれ対応して設けられた複数のカラム選択線Ｓ［０：ｉ］と、を備え、複数のメモリセル（２０５、３０５）は、それぞれ、第一のノードＡを入力とし第二のノードＢを出力とする第一のインバータＩＮＶ１と、第二のノードＢを入力とし第一のノードＡを出力とする第二のインバータＩＮＶ２と、第一のディジット線Ｄと第一のノードＡとの間に接続された第一のアクセストランジスタＴｒ１と、第二のディジット線ＤＢと第二のノードＢとの間に接続された第二のアクセストランジスタＴｒ２と、第一、第二のアクセストランジスタ（Ｔｒ１、Ｔｒ２）のゲートとカラム選択線Ｓとの間に接続されゲートがワード線ＷＬＢに接続された第一の第一導電型トランジスタＴｒ３と、第一、第二のアクセストランジスタ（Ｔｒ１、Ｔｒ２）のゲートと固定電位との間に接続されゲートがワード線ＷＬＢに接続された第一の第二導電型トランジスタＴｒ４と、を有するメモリセルである。

以上構成の半導体記憶装置によれば、メモリセル（２０５、３０５）の第一の第一導電型トランジスタＴｒ３と第一の第二導電型トランジスタＴｒ４とはカラム選択線Ｓから電源を供給され、入力がワード線ＷＬＢに、出力がアクセストランジスタ（Ｔｒ１、Ｔｒ２）のゲートに接続された相補型のインバータとして機能する。すなわち、ワード線ＷＬＢが選択のときは第一の第一導電型トランジスタＴｒ３がオンし、第一の第二導電型トランジスタＴｒ４がオフする。また、ワード線ＷＬＢが選択のときは第一の第二導電型トランジスタＴｒ４がオンし、第一の第一導電型トランジスタＴｒ３がオフする。

さらに、カラム選択時には、カラム選択線に電源が供給され、カラム非選択時には、カラム選択線には電源が供給されない。すなわち、選択カラムかつ、非選択ワード線に接続されるメモリセルでは、第一の第二導電型トランジスタＴｒ４が確実にオンするので、固定電位と同電位がアクセストランジスタ（Ｔｒ１、Ｔｒ２）に供給され、アクセストランジスタ（Ｔｒ１、Ｔｒ２）を確実にオフすることができる。

また、本発明の一実施形態の半導体記憶装置は、図２、図５、図１０に示すように、第一、第二のアクセストランジスタ（Ｔｒ１、Ｔｒ２）が、第二導電型トランジスタであってもよい。第一、第二のアクセストランジスタ（Ｔｒ１、Ｔｒ２）のゲートには、アクセスするときは、選択されたカラム選択線の電位が、アクセスしないときは、固定電位が供給されることになる。第二導電型トランジスタは、たとえば、ＰＭＯＳトランジスタであってもよいし、ＮＭＯＳトランジスタであってもよい。

また、本発明の一実施形態の半導体記憶装置は、図２、図５、図１０に示すように、第一の第一導電型トランジスタＴｒ３はソース・ドレインの一方が第一、第二のアクセストランジスタ（Ｔｒ１、Ｔｒ２）のゲートに他方がカラム選択線Ｓに接続されたＰチャンネル型ＭＯＳトランジスタであって、第一の第二導電型トランジスタＴｒ４はドレインが第一、第二のアクセストランジスタ（Ｔｒ１、Ｔｒ２）のゲートにソースが固定電位に接続されたＮチャンネル型ＭＯＳトランジスタであって、第一のアクセストランジスタＴｒ１はソース・ドレインの一方が第一のディジット線Ｄに他方が第一のノードＡに接続されたＮチャンネル型ＭＯＳトランジスタであって、第二のアクセストランジスタＴｒ２はソース・ドレインの一方が第二のディジット線ＤＢに他方が第二のノードＢに接続されたＮチャンネル型ＭＯＳトランジスタであってもよい。

上記構成の場合、固定電位は、Ｎチャンネル型ＭＯＳトランジスタのソースとなる低電位の固定電位となる。上記構成の場合は、一般的なＣＭＯＳＳＲＡＭと同様にアクセストランジスタに抵抗の小さいＮＭＯＳトランジスタを用いることができる。

さらに、本発明の一実施形態の半導体記憶装置は、図１、図２、図４、図５、図１０に示すように、複数のワード線ＷＬＢ［０：ｍ］が第一の方向に、前記複数のディジット線対（Ｄ［０：ｉ］、ＤＢ［０：ｉ］）と複数のカラム選択線Ｓ［０：ｉ］が第一の方向と交差する第二の方向に配線されているものとすることができる。概略の方向を上記の方向に配線することにより、メモリセルをワード線とディジット線対とのそれぞれの交点に対応して容易にマトリクス状に配置することができる。

さらに、本発明の一実施形態の半導体記憶装置は、図４、図５に示すように、複数のワード線ＷＬＢ［０：ｍ］それぞれを第一のワード線としたとき、それぞれ対応する第一のワード線ＷＬＢの論理を反転させた対応する第一のワード線ＷＬＢと対をなす複数の第二のワード線ＷＬ［０：ｍ］を、さらに備え、複数のメモリセル３０５は、それぞれ、第一、第二のアクセストランジスタ（Ｔｒ１、Ｔｒ２）のゲートとカラム選択線Ｓとの間に接続され、ゲートが第二のワード線ＷＬに接続された第二の第二導電型トランジスタＴｒ５を、さらに、有するメモリセル３０５とすることもできる。上記構成により、選択ワード線と非選択カラム線との交点に配置されたメモリセルのアクセストランジスタをより完全にオフさせることができる。

また、本発明の一実施形態の半導体記憶装置は、図１１、図１２に示すように、複数のワード線（ＷＬＢ_ｋ、ＷＬＢ_ｋ＋１）と、それぞれ第一、第二のディジット線からなる複数のディジット線対（Ｄ_ｌ、ＤＢ_ｌ、Ｄ_ｌ＋１、ＤＢ_ｌ＋１）と、複数のワード線と前記複数のディジット線対とのそれぞれの交点に対応してマトリクス状に設けられた複数のメモリセル２０５と、複数のディジット線対にそれぞれ対応して設けられた複数のカラム選択線（Ｓ_ｌ、Ｓ_ｌ＋１）と、を備え、複数のメモリセル２０５は、それぞれ、第一のノードを入力とし第二のノードを出力とする第一のインバータＩＮＶ１と、第二のノードを入力とし第一のノードを出力とする第二のインバータＩＮＶ２と、第一のディジット線Ｄと前記第一のノードＡとの間に接続された第一のアクセストランジスタＴｒ１と、第二のディジット線ＤＢ_ｌと第二のノードＢとの間に接続された第二のアクセストランジスタＴｒ２と、電源がカラム選択線Ｓ_ｌから供給されワード線ＷＬＢ_ｋが入力に接続され、出力が第一、第二のアクセストランジスタ（Ｔｒ１、Ｔｒ２）のゲートに接続された第三のインバータＩＮＶ３と、を有するメモリセルとすることができる。

すなわち、選択されたカラム線においては、第三のインバータにカラム選択線から電源が与えられ、ワード線のレベルを反転してアクセストランジスタのゲートに与えられる。従って、選択されたカラム線においては、選択されたワード線に接続されているメモリセルのアクセストランジスタのみを導通状態にすることができる。一方、非選択のカラム選択線の第三のインバータには、電源は与えられないので、アクセストランジスタはほぼオフ状態になる。

以下、実施例に即し、図面を参照してさらに詳しく説明する。

図１は、実施例１による半導体記憶装置の全体ブロック図である。図１の半導体記憶装置は、１００−１〜１００−（ｎ＋１）のｎ＋１個（ビット）のメモリブロックで構成されている。各メモリブロックは、０〜ｉのｉ＋１カラムで構成され、０〜ｍのｍ＋１本のワード線でアドレスを指定してアクセスされるので、全体で、［（ｍ＋１）×（ｉ＋１）］ワード×（ｎ＋１）ビット（ディジット）構成である。また、この構成に対応してプリチャージデコーダ１０１と、ワード線デコーダ１０２と、カラムデコーダ１０３が設けられている。また、各メモリブロックには、（ｍ＋１）×（ｉ＋１）に配列されたメモリセル２０５と、各ディジット線対毎に設けられたプリチャージ回路１０４と、カラムセレクタ１０７と、センスアンプ１０８と、ライトバッファ１０９とが設けられている。さらに、メモリセル２０５に、カラム選択線Ｓ［０：ｉ］が接続される。このカラム選択線Ｓ［０：ｉ］により、選択ディジット線対以外のディジット線対はメモリセル２０５から切り離させるように構成している。

図２は、図１に示したメモリセル２０５の内部構成を示すブロック図である。実施例１におけるメモリセル２０５は図２に示すように、ラッチを構成するインバータＩＮＶ１、ＩＮＶ２と、アクセストランジスタＴｒ１、Ｔｒ２と、カラム選択線ＳによりアクセストランジスタＴｒ１、Ｔｒ２のゲート電位をカラム選択信号Ｓと等電位にする第１アクセストランジスタ制御トランジスタＴｒ３及びプルダウントランジスタＴｒ４とから構成されている。なお、アクセストランジスタＴｒ１、Ｔｒ２、プルダウントランジスタＴｒ４は、Ｎチャンネル型ＭＯＳトランジスタで構成され、第１アクセストランジスタ制御トランジスタＴｒ３はＰチャンネル型ＭＯＳトランジスタで構成されている。

ここで、第１アクセストランジスタ制御トランジスタＴｒ３は、ゲートに反転ワード線ＷＬＢ［０：ｍ］が入力され、ソース・ドレインの一方にカラム選択線Ｓ［０：ｉ］が接続され、ソース・ドレインの他方にアクセストランジスタＴｒ１、Ｔｒ２のゲートが接続されている。また、プルダウントランジスタＴｒ４は、ゲートにワード線（論理反転）ＷＬＢ［０：ｍ］が入力され、ソースが接地され、ドレインにアクセストランジスタＴｒ１、Ｔｒ２のゲートが接続されている。

上記のように構成されたメモリセル２０５において、ワード線（論理反転）ＷＬＢ［０：ｍ］がローレベル、カラム選択線Ｓ［０：ｉ］がハイレベルの場合、第１アクセストランジスタ制御トランジスタＴｒ３がオンかつプルダウントランジスタＴｒ４がオフとなり、それによりアクセストランジスタＴｒ１、Ｔｒ２のゲート電位がカラム選択線Ｓ［０：ｉ］と等電位になる。また、ワード線（論理反転）ＷＬＢ［０：ｍ］がハイレベルの場合、第１アクセストランジスタ制御トランジスタＴｒ３がオフかつプルダウントランジスタＴｒ４がオンとなり、それにより、アクセストランジスタＴｒ１、Ｔｒ２のゲート電位がローレベルにプルダウンされる。このように、非選択ワード線と接続されたメモリセル２０５は、非選択ワード線がハイレベルである限り、カラム選択線の電位の如何に係わらず、アクセストランジスタＴｒ１、Ｔｒ２のゲートはプルダウンされ、ディジット線対Ｄ［０：ｉ］／ＤＢ［０：ｉ］へ保持データの読み出しが行われなくなる。

次に、上記のように構成された実施例１の半導体記憶装置について入力クロック信号ＣＬＫ１周期分の動作について、図３のタイミングチャートを用いて説明する。図３において、選択されるワード線（論理反転）と選択されるカラムディジット線対は、ＷＬＢ［０］とＤ［０］／ＤＢ［０］であるとする。他のワード線や他のカラムディジット線対が選択される場合においても、同様の動作である。

タイミングｔ０で、クロック信号ＣＬＫがローレベルからハイレベルに遷移すると、タイミングｔ１で、プリチャージラインＰＣがローレベルとなる。また、カラム選択線Ｓ［０］及びワード線（正論理）ＷＬ［０］が”Ｈｉ”となる。ワード線（正論理）ＷＬ［０］がハイレベルになることで、ワード線（論理反転）ＷＬＢ［０］がローレベルとなる。タイミングｔ１で、プリチャージラインＰＣがローレベルになることにより、各ディジット線対のプリチャージが終了する。また、カラム選択線Ｓ［０］がハイレベルになることにより、カラムセレクタ１０７を介してカラムディジット線対Ｄ［０］／ＤＢ［０］がセンスアンプ１０８及びライトバッファ１０９に接続される。これにより、ワード線（論理反転）ＷＬＢ［０］とディジット線対Ｄ［０］／ＤＢ［０］に接続されるメモリセル２０５において、内部の第１アクセストランジスタ制御トランジスタＴｒ３がオン、プルダウントランジスタＴｒ４がオフとなり、第１アクセストランジスタ制御トランジスタＴｒ３に接続されるカラム選択線Ｓ［０］がハイレベルのためディジット線対Ｄ［０］／ＤＢ［０］のみに、インバータＩＮＶ１、ＩＮＶ２で構成されるラッチ部に保持されているデータに応じた電位差が生じる。

すると、ラッチ部の接点Ａにローレベルのデータが保持されている場合は、メモリセル２０５のセル電流Ｉｄが、アクセストランジスタＴｒ１及びインバータＩＮＶ２のオン抵抗を介してグランドへ流れる。また、ラッチ部の接点Ｂにハイレベルのデータが保持されている場合は、メモリセル２０５のセル電流Ｉｄｂが、ＩＮＶ２の電源と出力端子間のオン抵抗、アクセストランジスタＴｒ２のオン抵抗を介して流れる。また、他のディジット線対Ｄ［１：ｉ］／ＤＢ［１：ｉ］においては、データが読み出されないため、ほぼプリチャージ時のディジット線電位Ｖｐｃが維持される。これにより、反転ワード線ＷＬＢ［０］とカラム選択信号線Ｓ［０］共に接続されるメモリセル２０５からのみ、ディジット線対Ｄ［０］／ＤＢ［０］における保持データに応じた電位差が生じ、センスアンプ１０８を介して出力データＤＯＵＴ［０：ｎ］として出力される。

その後、タイミングｔ２で、クロック信号ＣＬＫがハイレベルからローレベルに遷移すると、タイミングｔ３でプリチャージラインＰＣがハイレベルとなり、また、カラム選択線Ｓ［０］及びワード線（正論理）ＷＬ［０］がローレベルとなりワード線（論理反転）ＷＬＢ［０］がハイレベルとなる。プリチャージラインＰＣがハイレベルになることにより、各ディジット線対のプリチャージが開始される。このとき、各ディジット線対Ｄ［０：ｉ］／ＤＢ［０：ｉ］は、ディジット線対間に生じた電位差がなく、かつ、一定のディジット線プリチャージ電位Ｖｐｃとなるように充電される。しかし、他のディジット線対Ｄ［１：ｉ］／ＤＢ［１：ｉ］においては、ディジット線プリチャージ電位Ｖｐｃが維持されるため、プリチャージによる充電がほとんど行われず、充電電流はほとんど流れない。

次に、実施例１により、課題が解決される理由について、課題について説明した図９と対比させた図１０を用いて説明する。図１０には、選択されたディジット線対（Ｄ、ＤＢ）に接続されるメモリセルのうち、選択されたワード線（論理反転）ＷＬＢｓに接続されたメモリセル２０５ｓと非選択のワード線ＷＬＢｎに接続されたメモリセル２０５ｎを示す。非選択のワード線ＷＬＢｎに接続されるメモリセルは多数存在するが、図１０では、１つのセル２０５ｎを代表して記載している。選択されたディジット線対（Ｄ、ＤＢ）に対応するカラム選択線Ｓはハイレベルとなるからディジット線対（Ｄ、ＤＢ）に接続されるメモリセルの第１アクセストランジスタ制御トランジスタ（Ｔｒ３ｎ、Ｔｒ３ｓ）のソース・ドレインの一方には、ハイレベルの電源が供給されることになる。ここで、選択されたワード線ＷＬＢｓにはローレベルが、非選択のワード線ＷＬＢｎにはハイレベルが供給される。

したがって、選択されたメモリセル２０５ｓでは、ＮＭＯＳトランジスタＴｒ４ｓがオフし、ＰＭＯＳトランジスタＴｒ３ｓがオンし、アクセストランジスタＴｒ１ｓ、Ｔｒ２ｓのゲートにはハイレベルの電圧がカラム選択線Ｓから供給される。一方、非選択のメモリセル２０５ｎでは、ＮＭＯＳトランジスタＴｒ４ｎがオンし、ＰＭＯＳトランジスタＴｒ３ｎがオフし、アクセストランジスタＴｒ１ｎ、Ｔｒ２ｎのゲートにはグランドレベルのローレベルがＮＭＯＳトランジスタＴｒ４ｎを介して供給される。

すなわち、選択カラムの非選択ワード線に接続されるメモリセルのアクセストランジスタのゲートには、図９のようなＰＭＯＳトランジスタではなく、ＮＭＯＳトランジスタＴｒ４ｎを介してローレベルを供給するので、図９のようにＶｔ分電位が上昇してしまうことがない。したがって、選択カラムの非選択ワード線に接続されるメモリセルのアクセストランジスタの遮断を十分に行うことができる。

また、非選択カラムの非選択ワード線に接続されるメモリセルについて、ワード線（論理反転）ＷＬＢがハイレベルとなるので、ＮＭＯＳトランジスタＴｒ４が完全なオン状態となるのでアクセストランジスタに十分なローレベルを供給でき、アクセストランジスタを遮断することができる。

一方、非選択カラムの選択ワード線に接続されるメモリセルでは、ＮＭＯＳトランジスタＴｒ４はオフ状態となり、アクセストランジスタのゲートへは、ＰＭＯＳトランジスタＴｒ３を介してローレベルを供給することになる。その場合は、図９で説明したのと同様にアクセストランジスタのゲートには、完全なローレベルは供給できず、Ｖｔ分上昇した電位が供給されることになる。しかし、非選択カラムでは、他の非選択ワード線に接続されるセルのアクセストランジスタはディジット線対から十分に遮断できる。従って、図９で説明したような動作不良は生じない。

また、従来の一般的なワード線が直接アクセストランジスタのゲートに接続されているＳＲＡＭ（たとえば、特許文献１の図６参照）では、非選択カラムの選択ワード線に接続されるメモリセルのアクセストランジスタのゲートに完全にハイレベルを与えているのに比較すれば、不完全ではあっても、ＰＭＯＳトランジスタＴｒ３を介してローレベルをアクセストランジスタのゲートに供給しているので、非選択ディジット線の消費電流は大幅に減らすことができる。

図１１は、実施例１のメモリセルについて、少し別な見方をしたブロック図である。図１１には、ワード線ＷＬＢ_ｋとＷＬＢ_ｋ+1、ディジット線対（Ｄ_１、ＤＢ_ｌ）と（Ｄ_１＋１、ＤＢ_ｌ＋１）とに接続された４つのメモリセルが記載されている。図１１では、図２の第１アクセストランジスタ制御トランジスタＴｒ３と、プルダウントランジスタＴｒ４と、を電源がカラム選択線Ｓから供給され、入力がワード線（論理反転）ＷＬＢに出力がアクセストランジスタＴｒ１、Ｔｒ２に接続されたインバータＩＮＶ３として記載している。すなわち、選択されたカラム選択線に接続されるメモリセルのインバータＩＮＶ３には、カラム選択線から電源が供給され、非選択のワード線（論理反転）ＷＬＢはハイレベルとなるので、アクセストランジスタＴｒ１、Ｔｒ２のゲートには、ローレベルが印加され、アクセストランジスタは、オフし、ディジット線からメモリセルを遮断する。一方、選択されたワード線（論理反転）ＷＬＢはローレベルとなるので、アクセストランジスタＴｒ１、Ｔｒ２のゲートには、ハイレベルが印加され、アクセストランジスタは、オンし、ディジット線とメモリセルを接続する。

これに対して非選択のカラム選択線はローレベルなので、インバータＩＮＶ３には、電源が与えられず、アクセストランジスタがオンすることはない。この様に考えれば、インバータＩＮＶ３は、論理反転素子として機能する回路であれば、内部回路の構成は、図２とは異なる構成であってもよい。

図４は、本発明の実施例２の半導体記憶装置を示す全体のブロック回路図である。実施例２では、実施例１とほぼ同じ構成である部分は、図面にも実施例１の図面と同一番号を付し、詳細な説明は省略する。図４は、実施例１の図１と対比すると、メモリブロック（１００−１〜１００−（ｎ＋１））にワード線（論理反転）ＷＬＢ［０：ｍ］だけではなく、ワード線（正論理）ＷＬ［０：ｍ］も配線されていることが図１と異なる。他の構成は、実施例１の図１とほぼ同様である。

図５は、図４に示したメモリセル３０５の構成を示すブロック図である。実施例１の図２のメモリセルと対比すると、カラム選択線Ｓ［０：ｉ］とアクセストランジスタＴｒ１、Ｔｒ２のゲートとの間に、第１アクセストランジスタ制御トランジスタＴｒ３と並列にゲートがワード線（正論理）ＷＬ［０：ｍ］に、ソース・ドレインの一方がカラム選択信号Ｓ［０：ｉ］に、他方がアクセストランジスタＴｒ１、Ｔｒ２のゲートに接続された第２アクセストランジスタ制御トランジスタＴｒ５が追加されている点が異なる。他の構成は、実施例１の図２のメモリセルとほぼ同一である。第２アクセストランジスタ制御トランジスタＴｒ５は、Ｎチャンネル型ＭＯＳトランジスタで構成されている。

実施例２では、ＰＭＯＳトランジスタであるトランジスタＴｒ３と並列にＮＭＯＳトランジスタであるトランジスタＴｒ５によって、アクセストランジスタＴｒ１、Ｔｒ２のゲートとカラム選択線Ｓ［０：ｉ］を接続しているので、ワード線が選択、かつ、カラム線が非選択の場合に、カラム線のローレベルをＮＭＯＳトランジスタＴｒ５によって確実にアクセストランジスタＴｒ１、Ｔｒ２のゲートに伝えている。したがって、非選択カラム、かつ選択ワード線に接続されるメモリセルのアクセストランジスタＴｒ１、Ｔｒ２を実施例１よりさらに確実に遮断することができる。

実施例２でも実施例１と同様に、図１２に示すように、第１アクセストランジスタ制御トランジスタＴｒ３と、プルダウントランジスタＴｒ４を電源がカラム選択線Ｓから供給され、入力がワード線（論理反転）ＷＬＢに出力がアクセストランジスタＴｒ１、Ｔｒ２に接続されたインバータＩＮＶ３であると考えることもできる。基本的な動作は、実施例１の図１１と同じであるが、ＮＭＯＳトランジスタＴｒ５によって、カラム線が非選択、かつ、ワード線が選択されたメモリセルのアクセストランジスタのゲートを確実にローレベルにしている。

ここで、実施例１、２について、図６、図７の従来技術に対する効果をまとめると以下のようになる。表１は、図６、図７に記載した従来例と本発明の実施例のリード動作の電流値を比較した表である。メモリセル電流能力をＩｃｅｌｌ、非選択メモリセルのリーク電流をＩｄｉｓとする。また、妨害ＳＲＡＭセル数とはリード対象とする選択セルと同一カラム上にあり、選択セルとは逆のデータを保持したＳＲＡＭセルの数である。

表１の通り、従来技術においてリード時のセル実効電流値は、妨害ＳＲＡＭセル数ｎが多くなればなるほど減少していく。セル実効電流値が小さいということは、ディジット線対の差電位を生じ難いということである。その結果リード動作完了までの時間が遅延したり、ディジット線対の差電位が十分生ぜず、センスアンプが誤センスし、誤ったデータをリードしてしまう。従来技術ではメモリセルの電流能力Ｉｃｅｌｌをいかに大きくしようとも、非選択セルのリーク電流Ｉｄｉｓの大きさや妨害ＳＲＡＭセルの数によっては誤リードを起こす可能性がある。

しかし本発明の実施例１、２によれば、従来技術のような設計に起因する非選択セルのリーク電流Ｉｄｉｓがなくなるため、Ｉｄｉｓや妨害ＳＲＡＭセル起因によるリード動作の遅延や、誤リードなどリード特性が悪化することがないという効果が得られる。

また、表２は、図６、図７に記載した従来例と本発明の実施例のライト時の動作電流値を比較した表である。ライトバッファ電流能力をＩｗａとする。ライト動作時の妨害ＳＲＡＭセル数とは、書き込み対象とする選択セルと同一カラム上にあり、ライトバッファの出力と逆のデータを保持したＳＲＡＭセルの数である。

表２の通り、従来技術においてライト時のライトバッファ実効電流値は、妨害ＳＲＡＭセル数ｎが多くなればなるほど減少していく。ライトバッファ実効電流値が小さいということは、ディジット線対に差電位を与えにくいということである。その結果ライト動作完了までの時間が遅延したり、ディジット線対に差電位が十分生ぜず、誤ライトとなってしまう。従来技術ではＩｗａをいかに大きくしようとも、Ｉｄｉｓの大きさや妨害ＳＲＡＭセルの数によっては誤ライトを起こすなどライト特性の悪化が問題であった。

しかし、実施例１、２によれば、従来技術のような設計に起因する非選択セルのリーク電流Ｉｄｉｓそのものがなくなるため、Ｉｄｉｓや妨害ＳＲＡＭセル起因によるライト動作の遅延や、誤ライトはなくなりライト特性は悪化することはなくなるという効果が得られる。

なお、上述した実施例１、実施例２では、いずれもメモリセルのアクセストランジスタはＮ型ＭＯＳトランジスタを用いているが、アクセストランジスタは、Ｎ型ＭＯＳトランジスタに限定される訳ではない。たとえば、アクセストランジスタにＰ型ＭＯＳトランジスタを用いることもできる。その場合は、全部トランジスタの導電型を逆にして、固定電位を高電位の電圧として、選択されたメモリセルに接続されるカラム線をローレベル、かつ、ワード線をハイレベルに駆動し、非選択のメモリセルに接続されるカラム線をハイレベル、または、ワード線をローレベルに駆動するようにすればよい。

以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例による半導体記憶装置の全体ブロック図である。 本発明の一実施例による半導体記憶装置におけるメモリセルのブロック図である。 本発明の一実施例による半導体記憶装置のタイミングチャートである。 本発明の別な実施例による半導体記憶装置の全体ブロック図である。 本発明の別な実施例による半導体記憶装置におけるメモリセルのブロック図である。 従来の半導体記憶装置の全体ブロック図である。 従来の半導体記憶装置のメモリセルのブロック図である。 従来の半導体記憶装置のタイミングチャートである。 従来の半導体記憶装置における課題を説明する図面である。 本発明の一実施例において課題が解決される理由を説明する図面である。 本発明の一実施例による半導体記憶装置におけるメモリセルの別なブロック図である。 本発明の別な実施例による半導体記憶装置におけるメモリセルの別なブロック図である。

符号の説明

１００−１〜１００−（ｎ＋１）：メモリブロック
１０１：プリチャージデコーダ
１０２：ワード線デコーダ
１０３：カラムデコーダ
１０４：プリチャージ回路
１０５、２０５、３０５：メモリセル
１０５ｎ、２０５ｎ：カラム選択かつワード線非選択のメモリセル
１０５ｓ、２０５ｓ：カラム選択かつワード線選択のメモリセル
１０７：カラムセレクタ
１０８：センスアンプ
１０９：ライトバッファ
Ｔｒ１〜Ｔｒ５：トランジスタ
Ｄ：ディジット線（正論理）
ＤＢ：ディジット線（論理反転）
ＷＬ：ワード線（正論理）
ＷＬＢ：ワード線（論理反転）
Ｓ：カラム選択線（正論理）
ＳＢ：カラム選択線（論理反転）
ＩＮＶ１〜３：インバータ
ＰＣ：プリチャージライン

Claims (9)

1. 複数のワード線と、
   それぞれ第一、第二のディジット線からなる複数のディジット線対と、
   前記複数のワード線と前記複数のディジット線対とのそれぞれの交点に対応してマトリクス状に設けられた複数のメモリセルと、
   前記複数のディジット線対にそれぞれ対応して設けられた複数のカラム選択線と、
   を備え、
   前記複数のメモリセルは、それぞれ、
   第一のノードを入力とし第二のノードを出力とする第一のインバータと、
   前記第二のノードを入力とし前記第一のノードを出力とする第二のインバータと、
   前記第一のディジット線と前記第一のノードとの間に接続された第一のアクセストランジスタと、
   前記第二のディジット線と前記第二のノードとの間に接続された第二のアクセストランジスタと、
   前記第一、第二のアクセストランジスタのゲートと前記カラム選択線との間に接続され、ゲートが前記ワード線に接続された第一の第一導電型トランジスタと、
   前記第一、第二のアクセストランジスタのゲートと固定電位との間に接続され、ゲートが前記ワード線に接続された第一の第二導電型トランジスタと、
   を有するメモリセルであることを特徴とする半導体記憶装置。
2. 前記第一、第二のアクセストランジスタが、第二導電型トランジスタであることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第一の第一導電型トランジスタは、ソース・ドレインの一方が前記第一、第二のアクセストランジスタのゲートに、他方が前記カラム選択線に接続されたＰチャンネル型ＭＯＳトランジスタであって、
   前記第一の第二導電型トランジスタは、ドレインが前記第一、第二のアクセストランジスタのゲートに、ソースが前記固定電位に接続されたＮチャンネル型ＭＯＳトランジスタであって、
   前記第一のアクセストランジスタは、ソース・ドレインの一方が前記第一のディジット線に、他方が前記第一のノードに接続されたＮチャンネル型ＭＯＳトランジスタであって、
   前記第二のアクセストランジスタは、ソース・ドレインの一方が前記第二のディジット線に、他方が前記第二のノードに接続されたＮチャンネル型ＭＯＳトランジスタであることを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記複数のワード線が第一の方向に、前記複数のディジット線対と前記複数のカラム選択線が前記第一の方向と交差する第二の方向に配線されていることを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
5. 前記複数のワード線それぞれを第一のワード線としたとき、それぞれ対応する前記第一のワード線の論理を反転させた前記対応する第一のワード線と対をなす複数の第二のワード線を、さらに備え、
   前記複数のメモリセルは、それぞれ、
   前記第一、第二のアクセストランジスタのゲートと前記カラム選択線との間に接続され、ゲートが前記第二のワード線に接続された第二の第二導電型トランジスタを、さらに、有するメモリセルであることを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
6. 前記第二の第二導電型トランジスタは、ソース・ドレインの一方が前記第一、第二のアクセストランジスタのゲートに、他方が前記対応するカラム選択線に接続されたＮチャンネル型ＭＯＳトランジスタであることを特徴とする請求項５項記載の半導体記憶装置。
7. 前記複数の第二のワード線が前記第一の方向に配線されていることを特徴とする請求項５又は６記載の半導体記憶装置。
8. 複数のワード線と、
   それぞれ第一、第二のディジット線からなる複数のディジット線対と、
   前記複数のワード線と前記複数のディジット線対とのそれぞれの交点に対応してマトリクス状に設けられた複数のメモリセルと、
   前記複数のディジット線対にそれぞれ対応して設けられた複数のカラム選択線と、
   を備え、
   前記複数のメモリセルは、それぞれ、
   第一のノードを入力とし第二のノードを出力とする第一のインバータと、
   前記第二のノードを入力とし前記第一のノードを出力とする第二のインバータと、
   前記第一のディジット線と前記第一のノードとの間に接続された第一のアクセストランジスタと、
   前記第二のディジット線と前記第二のノードとの間に接続された第二のアクセストランジスタと、
   電源が前記カラム選択線から供給され、前記ワード線が入力に接続され、出力が前記第一、第二のアクセストランジスタのゲートに接続された第三のインバータと、
   を有するメモリセルであることを特徴とする半導体記憶装置。
9. 前記複数のワード線それぞれを第一のワード線としたとき、それぞれ対応する前記第一のワード線の論理を反転させた前記対応する第一のワード線と対をなす複数の第二のワード線を、さらに備え、
   前記複数のメモリセルは、それぞれ、
   前記第一、第二のアクセストランジスタのゲートと前記カラム選択線との間に接続され、ゲートが前記第二のワード線に接続された前記第一、第二のアクセストランジスタと同一導電型のトランジスタを、さらに、有するメモリセルであることを特徴とする請求項８記載の半導体記憶装置。

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