JPS6120293A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6120293A JPS6120293A JP59140811A JP14081184A JPS6120293A JP S6120293 A JPS6120293 A JP S6120293A JP 59140811 A JP59140811 A JP 59140811A JP 14081184 A JP14081184 A JP 14081184A JP S6120293 A JPS6120293 A JP S6120293A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、分割ワード線方式を採用したＣＭＯＳ
ＲＡＭの電気的特性の向上、特にアクセス時間の改善を
図った半導体メモリ装置に関するものである。
ＲＡＭの電気的特性の向上、特にアクセス時間の改善を
図った半導体メモリ装置に関するものである。
（従来技術〕
まず、分割ワード線方式について説明する。一般的にＲ
ＡＭの構成は第２図に示すようにアドレスデコーダ５の
出力である行アドレス信号がメモリセル４のワード線２
へ直接接続されている。これに対し分割ワード線方式は
第３図に示すようにプリワード線となる行アドレス信号
線１とメモリセルに接続されるメインワード線２との間
に論理回路（分割ワード回路）６を設け、ブロックセレ
クト信号（分割ワード制御信号）ＢＳＩ、ＢＳ２により
選択したいメモリセルが属するブロックのメインワード
線２を選択するという回路構成であこのような分割ワー
ド線方式を採用することにより、メモリセルΦ必要なブ
ロックのみを動作させ、動作させるメモリエリアをでき
るだけ少なくすることにより低消費電力化を図ることが
できる。
ＡＭの構成は第２図に示すようにアドレスデコーダ５の
出力である行アドレス信号がメモリセル４のワード線２
へ直接接続されている。これに対し分割ワード線方式は
第３図に示すようにプリワード線となる行アドレス信号
線１とメモリセルに接続されるメインワード線２との間
に論理回路（分割ワード回路）６を設け、ブロックセレ
クト信号（分割ワード制御信号）ＢＳＩ、ＢＳ２により
選択したいメモリセルが属するブロックのメインワード
線２を選択するという回路構成であこのような分割ワー
ド線方式を採用することにより、メモリセルΦ必要なブ
ロックのみを動作させ、動作させるメモリエリアをでき
るだけ少なくすることにより低消費電力化を図ることが
できる。
また一般的にワード線は多結晶シリコンで構成されてい
るため、容量、抵抗値が大きく高速化の妨げになってい
たが、分割ワード線方式の採糸によりメモリセルへのワ
ード線長が短くなり、アクセス時間を改善するうえで有
効である。特にプリワード線をアルミ配線で構成すると
その効果は大きい。このように分割ワード線方式は、消
費電力。
るため、容量、抵抗値が大きく高速化の妨げになってい
たが、分割ワード線方式の採糸によりメモリセルへのワ
ード線長が短くなり、アクセス時間を改善するうえで有
効である。特にプリワード線をアルミ配線で構成すると
その効果は大きい。このように分割ワード線方式は、消
費電力。
速度の両面で長所がある。
次に上記論理回路（分割ワード回路）６の構成を第１図
に示す。図において、Ｔｒｉ、Ｔｒ２はプリワード線と
接地間に直列に接続され分割ワード回路６を構成してい
るＮチャネル形の第１．第２のＭＯＳトランジスタであ
る。また１は図示しないアドレスデコーダの出方であり
、プリワード線となる。２は上記第１．第２のＭＯＳト
ランジスタＴｒ １． Ｔｒ ２の接続点からとり出さ
れた上記分割ワード回路６の出力であり、メモリセルへ
接続されるメインワード線（分割ワード線）となる。３
は上記分割ワード回路６を制御するための分割ワード制
御信号である。また４はメモリセルである。なお、ＭＯ
ＳトランジスタＴｒ’ｌのゲートには分割ワード制御信
号３の正極性信号が入力され、ＭＯ３Ｉ・ランジスタＴ
ｒｉのゲートにはインバータ１０により反転された、分
割ワード制御信号の負極性信号が入力される。
に示す。図において、Ｔｒｉ、Ｔｒ２はプリワード線と
接地間に直列に接続され分割ワード回路６を構成してい
るＮチャネル形の第１．第２のＭＯＳトランジスタであ
る。また１は図示しないアドレスデコーダの出方であり
、プリワード線となる。２は上記第１．第２のＭＯＳト
ランジスタＴｒ １． Ｔｒ ２の接続点からとり出さ
れた上記分割ワード回路６の出力であり、メモリセルへ
接続されるメインワード線（分割ワード線）となる。３
は上記分割ワード回路６を制御するための分割ワード制
御信号である。また４はメモリセルである。なお、ＭＯ
ＳトランジスタＴｒ’ｌのゲートには分割ワード制御信
号３の正極性信号が入力され、ＭＯ３Ｉ・ランジスタＴ
ｒｉのゲートにはインバータ１０により反転された、分
割ワード制御信号の負極性信号が入力される。
次に動作について説明する。アドレスが選択されるとプ
リワード線１力びＨルベルとなる。分割ワード制御信号
３が“Ｌ″のとき、トランジスタＴｒｉは１オン１し、
Ｔｒ２は“オフ３するため、プリワード線１の″Ｈ″レ
ベルがメインワード線２へ伝送され、メモリセル４が選
択される。
リワード線１力びＨルベルとなる。分割ワード制御信号
３が“Ｌ″のとき、トランジスタＴｒｉは１オン１し、
Ｔｒ２は“オフ３するため、プリワード線１の″Ｈ″レ
ベルがメインワード線２へ伝送され、メモリセル４が選
択される。
一方、分割ワード制御信号３が“Ｈ”レベルのとき、ト
ランジスタＴｒｉは“オフ”し、Ｔｒ２力びオン”する
。このためメインワード線２は“Ｌ″レベルなり、メモ
リセル４は非選択となる。
ランジスタＴｒｉは“オフ”し、Ｔｒ２力びオン”する
。このためメインワード線２は“Ｌ″レベルなり、メモ
リセル４は非選択となる。
ところで、第１図の構成の回路ではメインワーじ線２の
“Ｈ”レベルは、アドレスが選択され、プリワード線１
が電源電圧のＶｃｃまで出力されてもバックゲート効果
によりトランジスタＴｒｉ。
“Ｈ”レベルは、アドレスが選択され、プリワード線１
が電源電圧のＶｃｃまで出力されてもバックゲート効果
によりトランジスタＴｒｉ。
ｖｔｈ分の電圧降下が起こり、Ｖｃｃ−Ｖｔｈの値とな
る。これにより、メモリセル４のトランスファゲート入
力電圧が小さくなりメモリセル４の応答速度が遅くなる
。ここでメモリセル４のＶｃｃとアクセス時間との関係
を示すシュムプロットを第４図に示す。図において、ａ
がワード線のレベルがＶｃｃの場合で、ｂがＶｃｃ−Ｖ
ｔｈの場合である。ｂの場合Ｖｃｃが下がるとｖｔｈの
影響力が増し、アクセス時間が急速に遅くなる。このよ
うに従来回路ではアクセス時間のＶｃｃ依存性が強く、
分割ワード線方式の長所を十分生かしきれなかった。
る。これにより、メモリセル４のトランスファゲート入
力電圧が小さくなりメモリセル４の応答速度が遅くなる
。ここでメモリセル４のＶｃｃとアクセス時間との関係
を示すシュムプロットを第４図に示す。図において、ａ
がワード線のレベルがＶｃｃの場合で、ｂがＶｃｃ−Ｖ
ｔｈの場合である。ｂの場合Ｖｃｃが下がるとｖｔｈの
影響力が増し、アクセス時間が急速に遅くなる。このよ
うに従来回路ではアクセス時間のＶｃｃ依存性が強く、
分割ワード線方式の長所を十分生かしきれなかった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、メインワード線のｖｔｈ分の電
圧降下を防止するように回路を構成することにより、広
範囲の電源電圧に対して高速動作を行なう半導体メモリ
装置を提供することを目的としている。
ためになされたもので、メインワード線のｖｔｈ分の電
圧降下を防止するように回路を構成することにより、広
範囲の電源電圧に対して高速動作を行なう半導体メモリ
装置を提供することを目的としている。
以下、この発明の実施例を図について説明する。
第５図は本件出願の第１の発明の一実施例を示し、図に
おいて、Ｎチャネル形の第１．第２のＭＯＳトランジス
タＴ’ １ ｒ Ｔ ｒ ’ｌに対しプリワード線１、
メインワード線２１分割ワード制御信号線３の部分の回
路構成は従来と同一である０本実施例装置はこれに加え
てブリワード線１とメインワード線２との間にＰチャネ
ルの第３のＭＯＳトランジスタＴｒ３を設けたものであ
り、該トランジスタＴｒ３のゲートには分割ワード制御
信号の正極性信号が入力される。
おいて、Ｎチャネル形の第１．第２のＭＯＳトランジス
タＴ’ １ ｒ Ｔ ｒ ’ｌに対しプリワード線１、
メインワード線２１分割ワード制御信号線３の部分の回
路構成は従来と同一である０本実施例装置はこれに加え
てブリワード線１とメインワード線２との間にＰチャネ
ルの第３のＭＯＳトランジスタＴｒ３を設けたものであ
り、該トランジスタＴｒ３のゲートには分割ワード制御
信号の正極性信号が入力される。
次に動作について説明する。アドレスが選択されるとプ
リワード線１が“Ｈ”レベルとなる０分割ワード制御信
号３が“Ｌ″レベルときトランジスタＴｒｌは“オン”
、Ｔｒ３が“オン”するため、プリワード線ｌのレベル
がメインワード線２へ転送され、メモリセルが選択され
る。ここでトランジスタＴｒ３がＰチャネル形のＭＯＳ
トランジスタで−あるためバックゲート効果が働かず、
メインワード線２にはブリワードＩＪｉｌｌのレベルそ
のものが出力される。即ちプリワード線１がＶｃｃレベ
ルのとき、メインワード線２もＶｃｃレベルとなる。
リワード線１が“Ｈ”レベルとなる０分割ワード制御信
号３が“Ｌ″レベルときトランジスタＴｒｌは“オン”
、Ｔｒ３が“オン”するため、プリワード線ｌのレベル
がメインワード線２へ転送され、メモリセルが選択され
る。ここでトランジスタＴｒ３がＰチャネル形のＭＯＳ
トランジスタで−あるためバックゲート効果が働かず、
メインワード線２にはブリワードＩＪｉｌｌのレベルそ
のものが出力される。即ちプリワード線１がＶｃｃレベ
ルのとき、メインワード線２もＶｃｃレベルとなる。
さて、ここでワード線を分割して動作させる他の回路例
について説明する。
について説明する。
第６図は本件出願の第２の発明の一実施例を示し、特に
その分割ワード回路部分を示すものである。本実施例装
置の分割ワード回路６は第１のＭＯＳトランジスタＴｒ
４をＰチャネルＭＯ５Ｉ−ランジスタ、第２のＭＯＳト
ランジスタＴｒ５をＮチャネルＭＯＳトランジスタとし
て直列に接続し、各ゲートには共通の制御信号３を入力
したものである。
その分割ワード回路部分を示すものである。本実施例装
置の分割ワード回路６は第１のＭＯＳトランジスタＴｒ
４をＰチャネルＭＯ５Ｉ−ランジスタ、第２のＭＯＳト
ランジスタＴｒ５をＮチャネルＭＯＳトランジスタとし
て直列に接続し、各ゲートには共通の制御信号３を入力
したものである。
ただしこの回路ではトランジスタＴｒ４がＰチャネルで
あるためメインワード線２に対する“１１”出力はＶｃ
ｃレベルが出力される。ところが、制御信号３がＨ”レ
ベルのままでプリワード線ｌが“Ｈ”レベル（アドレス
選択）状態から“Ｌ″レベルアドレス非選択）状態に変
った場合、出力のメインワード線２０レベルはトランジ
スタＴｒ４のｖｔｈ分だけ残る。即ち、この回路では出
力メインワード線２が完全にはＧＮＤレベルとならない
ため選ばれていないメモリセルもｖｔｈ分だけの電圧が
印加されている形となり、特性面でマージンが少なくな
るという若干の欠点がある。
あるためメインワード線２に対する“１１”出力はＶｃ
ｃレベルが出力される。ところが、制御信号３がＨ”レ
ベルのままでプリワード線ｌが“Ｈ”レベル（アドレス
選択）状態から“Ｌ″レベルアドレス非選択）状態に変
った場合、出力のメインワード線２０レベルはトランジ
スタＴｒ４のｖｔｈ分だけ残る。即ち、この回路では出
力メインワード線２が完全にはＧＮＤレベルとならない
ため選ばれていないメモリセルもｖｔｈ分だけの電圧が
印加されている形となり、特性面でマージンが少なくな
るという若干の欠点がある。
これを防ぐには第７図に示す本出願の第３の発明の一実
施例のように、クロックφを使用してトランジスタＴｒ
５によりまずワード線２の電荷を放電し、一時全アドレ
ス非選択の時間を設けた後、アドレスを選択するように
すればよく、また第８図に示す本出願の第４の発明の一
実施例のようにＡＮＤ回路２０によりアドレス信号３と
クロックφとのＡＮＤをとり、その出力を分割ワード制
御信号としてトランジスタＴｒ４．Ｔｒ５の各ゲートに
印加し、該両トランジスタＴｒ４．Ｔｒ５を制御するよ
うにしてもよい、この場合分割ワード制御信号３が“Ｈ
”のときにワード線２の電荷が放電され、“Ｌ″のとき
にメモリセルの選択がなされるものである。
施例のように、クロックφを使用してトランジスタＴｒ
５によりまずワード線２の電荷を放電し、一時全アドレ
ス非選択の時間を設けた後、アドレスを選択するように
すればよく、また第８図に示す本出願の第４の発明の一
実施例のようにＡＮＤ回路２０によりアドレス信号３と
クロックφとのＡＮＤをとり、その出力を分割ワード制
御信号としてトランジスタＴｒ４．Ｔｒ５の各ゲートに
印加し、該両トランジスタＴｒ４．Ｔｒ５を制御するよ
うにしてもよい、この場合分割ワード制御信号３が“Ｈ
”のときにワード線２の電荷が放電され、“Ｌ″のとき
にメモリセルの選択がなされるものである。
ただしこの第６図〜第８図の回路は、いずれにしても第
５図に対しては、クロック信号が必要となり、回路設財
上の複雑さが増すという問題がある。
５図に対しては、クロック信号が必要となり、回路設財
上の複雑さが増すという問題がある。
即ち、第５図の実施例回路の場合には、前述と同じ条件
、即ち、制御信号３が“Ｈ”レベルのままでプリワード
ＩＩＩ １が“Ｈ”レベル状態から“Ｌ°状態になると
、出力であるメインワード線２はｖｔｈ分の電圧が残ろ
うとするが、トランジスタＴｒ１が“オン”しており、
このトランジスタＴ「１を通じて電荷の放電が行なわれ
るため、十分な′″Ｌ′″Ｌ′″レベルれるものである
。
、即ち、制御信号３が“Ｈ”レベルのままでプリワード
ＩＩＩ １が“Ｈ”レベル状態から“Ｌ°状態になると
、出力であるメインワード線２はｖｔｈ分の電圧が残ろ
うとするが、トランジスタＴｒ１が“オン”しており、
このトランジスタＴ「１を通じて電荷の放電が行なわれ
るため、十分な′″Ｌ′″Ｌ′″レベルれるものである
。
以上のように本発明によれば、分割ワード線方式の半導
体メモリ装置において、ブリワード線からメインワード
線への電圧降下を防止して、スイングレベルの大きい出
力をメモリセルの分割ワード線に出力できるように回路
を構成したので、電源電圧の広い範囲で高速な半導体メ
モリ装置が得られる効果がある。
体メモリ装置において、ブリワード線からメインワード
線への電圧降下を防止して、スイングレベルの大きい出
力をメモリセルの分割ワード線に出力できるように回路
を構成したので、電源電圧の広い範囲で高速な半導体メ
モリ装置が得られる効果がある。
第１図は従来の分割ワード線方式の半導体メモリ装置の
回路図、第２図は一般的なＲＡＭの行アドレス出力部の
構成図、第３図は分割ワード線方式の行アドレス出力部
の構成図、第４図はワード線レベルをパラメータにした
電源電圧とアドレスアクセス時間との関係を示すシュム
プロット図、第５図は本件出願の第１の発明の一実施例
による半導体メモリ装置の回路図、第６図ないし第８図
は本件出願の第２ないし第４の発明の一実施例の一部を
示す回路図である。 １・・・ブリワード線、２・・・メインワード線（分割
ワード線）、Ｔｒｌ、Ｔｒ４−第１のＭＯＳトランジス
タ、Ｔｒ２．Ｔｒ５・・・第２のＭＯＳトランジスタ、
Ｔ ｒ ３・・・第３のＭＯＳトランジスタ、３・・・
分割ワード制御信号、１０・・・インバータ、２０・・
・ＡＮＤ回路、６・・・分割ワード回路。
回路図、第２図は一般的なＲＡＭの行アドレス出力部の
構成図、第３図は分割ワード線方式の行アドレス出力部
の構成図、第４図はワード線レベルをパラメータにした
電源電圧とアドレスアクセス時間との関係を示すシュム
プロット図、第５図は本件出願の第１の発明の一実施例
による半導体メモリ装置の回路図、第６図ないし第８図
は本件出願の第２ないし第４の発明の一実施例の一部を
示す回路図である。 １・・・ブリワード線、２・・・メインワード線（分割
ワード線）、Ｔｒｌ、Ｔｒ４−第１のＭＯＳトランジス
タ、Ｔｒ２．Ｔｒ５・・・第２のＭＯＳトランジスタ、
Ｔ ｒ ３・・・第３のＭＯＳトランジスタ、３・・・
分割ワード制御信号、１０・・・インバータ、２０・・
・ＡＮＤ回路、６・・・分割ワード回路。
Claims (4)
- （１）アドレスデコーダの出力をプリワード線とし、メ
モリセルに接続されるワード信号を分割ワード線とし、
上記プリワード線と複数のメモリセルブロックの各々の
分割ワード線とを接続するための複数の分割ワード回路
を備えた半導体メモリ装置において、上記分割ワード回
路が、上記プリワード線と接地との間にＮチャネル形で
ある第１、第２のＭＯＳトランジスタを直列に接続する
とともに、該プリワード線と第１、第２のＭＯＳトラン
ジスタの接続点との間にＰチャネル形である第３のＭＯ
Ｓトランジスタを接続してなり、上記接続点は上記分割
ワード線に接続してなり、該第２、第３のＭＯＳトラン
ジスタのゲートには分割ワード線の制御信号が入力され
、第１のＭＯＳトランジスタのゲートには上記制御信号
の反転信号が入力されるものであることを特徴とする半
導体メモリ装置。 - （２）アドレスデコーダの出力をプリワード線とし、メ
モリセルに接続されるワード信号を分割ワード線とし、
上記プリワード線と複数のメモリセルブロックの各々の
分割ワード線とを接続するための複数の分割ワード回路
を備えた半導体メモリ装置において、上記分割ワード回
路が、上記プリワード線と接地との間にＰチャンネル形
である第１のＭＯＳトランジスタとＮチャンネル形であ
る第２のＭＯＳトランジスタとを直列に接続してなり、
その接続点は上記分割ワード線に接続してなり、該両Ｍ
ＯＳトランジスタのゲートには分割ワード線の制御信号
が入力されるものであることを特徴とする半導体メモリ
装置。 - （３）アドレスデコーダの出力をプリワード線とし、メ
モリセルに接続されるワード信号を分割ワード線とし、
上記プリワード線と複数のメモリセルブロツクの各々の
分割ワード線とを接続するための複数の分割ワード回路
を備えた半導体メモリ装置において、上記分割ワード回
路が、上記プリワード線と接地との間にＰチャンネル形
である第１のＭＯＳトランジスタとＮチャンネル形であ
る第２のＭＯＳトランジスタとを直列に接続してなり、
その接続点は上記分割ワード線に接続してなり、上記第
１のＭＯＳトランジスタのゲートに分割ワード線の制御
信号が入力され第２のＭＯＳトランジスタのゲートには
クロック信号が入力されるものであることを特徴とする
半導体メモリ装置。 - （４）アドレスデコーダの出力をプリワード線とし、メ
モリセルに接続されるワード線を分割ワード線とし、上
記プリワード線と複数のメモリセルブロックの各々の分
割ワード線とを接続するための複数の分割ワード回路を
備えた半導体メモリ装置において、上記分割ワード回路
が、上記プリワード線と接地との間にＰチャンネル形で
ある第１のＭＯＳトランジスタとＮチャンネル形である
第２のＭＯＳトランジスタとを直列に接続してなり、そ
の接続点は上記分割ワード線に接続してなり、該両ＭＯ
Ｓトランジスタのゲートには分割ワード線の制御信号と
クロック信号との論理積信号が入力されるものであるこ
とを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140811A JPS6120293A (ja) | 1984-07-05 | 1984-07-05 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140811A JPS6120293A (ja) | 1984-07-05 | 1984-07-05 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120293A true JPS6120293A (ja) | 1986-01-29 |
Family
ID=15277286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140811A Pending JPS6120293A (ja) | 1984-07-05 | 1984-07-05 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120293A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113888A (ja) * | 1986-10-29 | 1988-05-18 | Mitsubishi Electric Corp | ワ−ド線ドライバ回路 |
| US5467317A (en) * | 1991-06-27 | 1995-11-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device for use an apparatus requiring high-speed access to memory cells |
| US5761149A (en) * | 1995-07-14 | 1998-06-02 | Hitachi, Ltd. | Dynamic RAM |
| US5862086A (en) * | 1995-08-23 | 1999-01-19 | Hitachi Ltd. | Semiconductor storage device |
| JP2010049728A (ja) * | 2008-08-20 | 2010-03-04 | Nec Electronics Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109427A (en) * | 1980-12-26 | 1982-07-07 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS593785A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体メモリ |
| JPS5972699A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1984
- 1984-07-05 JP JP59140811A patent/JPS6120293A/ja active Pending
Patent Citations (3)
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| USRE36404E (en) * | 1991-01-27 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device for use in apparatus requiring high-speed access to memory cells |
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