JPS593785A - 半導体メモリ - Google Patents

半導体メモリ

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JPS593785A
JPS593785A JP57111530A JP11153082A JPS593785A JP S593785 A JPS593785 A JP S593785A JP 57111530 A JP57111530 A JP 57111530A JP 11153082 A JP11153082 A JP 11153082A JP S593785 A JPS593785 A JP S593785A
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JP
Japan
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memory
word line
word
memory cell
blocks
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JP57111530A
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JPH041435B2 (ja
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Kazumori Tanimoto
谷本　和主
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、半導体メモリに関し、特にメモリセル部をワ
ードライン方向に分割を行い、メモリセル部での消費電
力を低減させると共に高速化をはかったメモリ回路に関
する。
（２）従来技術と問題点 従来形のメモリ回路として第１図に示されるように、ワ
ードラインデコーダ回路ＤＥＣの両側に２つのメモリセ
ル部ＭＣＩ、ＭＣ２が設けられるものが知られている。
第１図のワードラインデコーダ回路ＤＥＣの一例が第２
図に示される。デコーダ回路ＤＥＣの出力に接続される
ワードラインＷＬ　Ｋは、第３図に示されるようなメモ
リセルが複数個接続されている。
ところで、第１図のメモリ回路においては、１つのワー
ドライン当Ｌ当りのメモリセルの数が多くなる程、メモ
リセル部の消費電力が犬になる。
従って、メモリ回路の消費電力を低減するためにはワー
ドライン当りの接続メモリセルの個数を減少させる必要
がある。
（３）発明の目的 本発明の目的は、前記の従来形の問題点にかんがみ、メ
モリセル部をワードライン方向に沿って複数のブロック
に分割してブロック選択信号により選択されるブロック
に含まれるメモリセルが接続されたワードラインのみを
活性化することによりワード線に対する負荷を減少し、
メモリ回路における消費電力の低減化および高速化をは
かることにある。
（４）発明の構成 本発明においては、複数のビット線と複数のワード線と
の交点毎にメモリセルを有するメモリセルアレイを該ワ
ード線方向に複数に分割して成るメモリセルブロックと
、該ワード線を選択するワードデコーダと、選択すべき
メモリセルを含む該メモリセルブロックのワード線のみ
を活性化し該ワードデコーダの出力を供給するワードデ
コーダ出力分岐手段とを備えて成ることを特徴とする半
導体メモリが提供される。
（５）発明の実施例 本発明の一実施例としてのメモリ回路が第４図に示され
る。第４図のメモリ回路は、ワードラインデコーダ回路
ＤＥＣ、および、４ブロツクからなるメモリセル部ＭＣ
１，ＭＣ２，ＭＣ３，Ｍｃ　４を有する。ワードライン
デコーダ回路ＤＥＣの左側に出力される信号線は、２つ
のメモリセルブロックＭＣＩおよびＭＣ２の分割部分寸
で配線され、そこにおじで、それぞれのブロックに対応
する２つのワードラインに分岐される。同様にして、ワ
ードラインデコーダ回路ＤＥＣの右側に出力される信号
線は、２つのメモリセルブロックＭＣ３おｘ　ヒＭＣ４
の分割部まで配線され、そこにおいてそれぞれのブロッ
クに対応する２つのワードラインに分岐される。
第５図には、１つのデコーダ出力信号を２本のワードラ
インに分岐させる回路が示される。第５図に示されるよ
うにデコーダ出力信号は分割部において、ＭＯＳ　）ラ
ンジスタＱ１およびＱ２を介してワードラインＷＬ、お
よびＷＬ２にそれぞれ接続される。ワードラインＷＬ、
は、ＭＣ８）ランジスタＱ、を介して接地側に接続され
、ワードラインーＷＬ、はＭＣ３）ランジスタＱ４を介
して接地側に接続される。トランジスタＱ１およびＱ４
のゲートにはワードラインＷＬ、に対応するメモリブロ
ックを選択する信号Ａが入力される。捷だ、トランジス
タＱ、　、？−よびＱ８にはワードラインＷＬ、に対応
するメモリブロックを選択する信号Ｋが入力される。信
号Ａ２人としては、ピットラインを指定するアドレス信
号の最上位ピットを用いることができる。例えば、信号
ＡがＨレベルであるとすれば、デコーダの出力がトラン
ジスタＱ、を介してワードラインＷＬ、へ入力され、一
方ワードラインＷＬ、けトランジスタＱ４により接地さ
れる。
第４図および第５図のメモリ回路においては、活性化さ
れるワードラインに接続されるメモリセルの個数は第１
図のメモリ回路に比べてＨになり、従ってメモリセル部
における消費電力もＨになる。
またワードラインの負荷も／２となるためワード線の立
上りも速くなυ、高速化がはかれる。
次に、第６図には本発明の他の実施例としてメモリセル
部を４ブロツクに分割した場合のデコーダ出力を４本の
ワードラインに分岐させる回路が示される。第６図にお
けるブロック選択信号Ａ１〜Ａ４．Ａ、〜Ａ、はピット
ラインを指定するアドレスの上位２ビツトが用いられる
。第６図のメモリ回路においては、メモリセル部の消費
電力は第１図の回路に比べて号になる。
（６）発明の効果 本発明によれば、モメリ回路のメモリセル部における消
費電力を大幅に低減することができる。
【図面の簡単な説明】
第１図は、従来形のメモリのブロック図を示し、第２図
は、第１図のメモリ回路におけるデコーダ回路の一例を
示し、 第３図は、第１図のメモリにおけるメモリセルの一例を
示し〜 第４図は、本発明の一実施例としてのメモリのブロック
図を示し、 第５図は、第４図のメモリにおけるワードライン分岐回
路を示し、 第６図は、本発明の他の実施例としてのメモリ回路にお
けるワードライン分岐回路を示す。 ＤＥＣ・・・ワードデコーダ、 ＭＣ１〜４・・メモリセル部、 ＭＣ・・・　メモリセル、 ＷＬ、ＷＬ、−ＷＬ、・・・ワードライン、ＢＬ、ＢＬ
・・・ビットライン 第１耐 第２０ 第３耐 第４０

Claims (1)

    【特許請求の範囲】
  1. 複数のビット線と複数のワード線との交点毎にメモリセ
    ルを有するメモリセルアレイを該ワード線方向に複数に
    分割して成るメモリセルブロックと、該ワード線を選択
    するワードデコーダと、選択すべきメモリセルを含む該
    メモリセルブロックのワード線のみを活性化し該ワード
    デコーダの出力を供給するワードデコーダ出力分岐手段
    とを備えて成ることを特徴とする半導体メモリ。
JP57111530A 1982-06-30 1982-06-30 半導体メモリ Granted JPS593785A (ja)

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JP57111530A JPS593785A (ja) 1982-06-30 1982-06-30 半導体メモリ

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JP57111530A JPS593785A (ja) 1982-06-30 1982-06-30 半導体メモリ

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JPS593785A true JPS593785A (ja) 1984-01-10
JPH041435B2 JPH041435B2 (ja) 1992-01-13

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JPH041435B2 (ja) 1992-01-13

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