JP2002100187A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】本発明は、ＳＲＡＭにおいて、動作周波数が高
く、しかも、容易に多ビット化できるようにすることを
最も主要な特徴としている。 【解決手段】たとえば、メモリセルアレイ１１を複数個
のサブアレイ１２に分割する。各サブアレイ１２内の、
各メモリセル１３にはワード線ＷＬをそれぞれ接続す
る。また、各メモリセル１３の、相補の記憶ノードにつ
ながる端子の一方にはそれぞれローカルビット線１４ａ
を接続し、端子の他方にはそれぞれローカルビット線１
４ｂを共通に接続する。さらに、複数のサブアレイ１２
により２つのサブアレイ群１７ａ，１７ｂを構成し、一
方のサブアレイ群１７ａ，１７ｂのグローバルビット線
１６と他方のサブアレイ群１７ａ，１７ｂのローカルビ
ット線１４ｂとを、それぞれ接続してなる構成とされて
いる。
く、しかも、容易に多ビット化できるようにすることを
最も主要な特徴としている。 【解決手段】たとえば、メモリセルアレイ１１を複数個
のサブアレイ１２に分割する。各サブアレイ１２内の、
各メモリセル１３にはワード線ＷＬをそれぞれ接続す
る。また、各メモリセル１３の、相補の記憶ノードにつ
ながる端子の一方にはそれぞれローカルビット線１４ａ
を接続し、端子の他方にはそれぞれローカルビット線１
４ｂを共通に接続する。さらに、複数のサブアレイ１２
により２つのサブアレイ群１７ａ，１７ｂを構成し、一
方のサブアレイ群１７ａ，１７ｂのグローバルビット線
１６と他方のサブアレイ群１７ａ，１７ｂのローカルビ
ット線１４ｂとを、それぞれ接続してなる構成とされて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個の記憶素子
からなるメモリセルアレイと書き込み回路とを有する半
導体メモリ装置に関するもので、特に、ＳＲＡＭ（スタ
ティック型ランダムアクセスメモリ）のメモリセルアレ
イの構成に関するものである。
からなるメモリセルアレイと書き込み回路とを有する半
導体メモリ装置に関するもので、特に、ＳＲＡＭ（スタ
ティック型ランダムアクセスメモリ）のメモリセルアレ
イの構成に関するものである。
【０００２】
【従来の技術】近年、微細加工技術の進歩とシステム性
能の向上の要求とにより、半導体メモリ装置は大容量化
かつ高速化が図られている。特に、マイクロプロセッサ
の動作周波数の向上およびデータビット幅の増大にとも
なって、マイクロプロセッサに内蔵される半導体メモリ
装置には、サイクルタイムの高速化や多ビット化が求め
られている。
能の向上の要求とにより、半導体メモリ装置は大容量化
かつ高速化が図られている。特に、マイクロプロセッサ
の動作周波数の向上およびデータビット幅の増大にとも
なって、マイクロプロセッサに内蔵される半導体メモリ
装置には、サイクルタイムの高速化や多ビット化が求め
られている。
【０００３】図６は、従来の半導体メモリ装置（スタテ
ィック型ランダムアクセスメモリ）の構成例を示すもの
である。メモリセルアレイ１０１には、記憶素子である
メモリセル１０２がアレイ状に配置されている。メモリ
セルアレイ１０１には、行方向のワード線ＷＬと列方向
のビット線ＢＬ，／ＢＬとが設けられている。すなわ
ち、各メモリセル１０２の、互いに相補な記憶ノード
は、ワード線ＷＬによって制御されるスイッチング回路
（図示していない）を介して、それぞれ一対のビット線
ＢＬ，／ＢＬに接続されている。また、各ビット線Ｂ
Ｌ，／ＢＬは各書き込み回路・読み出し回路１０３に、
各ワード線ＷＬはアドレスデコーダ１０４に、それぞれ
接続されている。アドレス信号が半導体メモリ装置に入
力されると、アドレスデコーダ１０４によってワード線
ＷＬの１つが選択される。そして、そのワード線ＷＬに
つながるメモリセル１０２に対し、各書き込み回路・読
み出し回路１０３により、それぞれにビット線ＢＬ，／
ＢＬを介してデータの書き込み／読み出しが行われる。
ィック型ランダムアクセスメモリ）の構成例を示すもの
である。メモリセルアレイ１０１には、記憶素子である
メモリセル１０２がアレイ状に配置されている。メモリ
セルアレイ１０１には、行方向のワード線ＷＬと列方向
のビット線ＢＬ，／ＢＬとが設けられている。すなわ
ち、各メモリセル１０２の、互いに相補な記憶ノード
は、ワード線ＷＬによって制御されるスイッチング回路
（図示していない）を介して、それぞれ一対のビット線
ＢＬ，／ＢＬに接続されている。また、各ビット線Ｂ
Ｌ，／ＢＬは各書き込み回路・読み出し回路１０３に、
各ワード線ＷＬはアドレスデコーダ１０４に、それぞれ
接続されている。アドレス信号が半導体メモリ装置に入
力されると、アドレスデコーダ１０４によってワード線
ＷＬの１つが選択される。そして、そのワード線ＷＬに
つながるメモリセル１０２に対し、各書き込み回路・読
み出し回路１０３により、それぞれにビット線ＢＬ，／
ＢＬを介してデータの書き込み／読み出しが行われる。
【０００４】このような半導体メモリ装置においては、
ビット線ＢＬ，／ＢＬに数多くのメモリセル１０２が接
続される。そのために、メモリセル１０２の記憶ノード
につながる端子の容量と配線の容量とにより、その容量
負荷は非常に大きくなる。
ビット線ＢＬ，／ＢＬに数多くのメモリセル１０２が接
続される。そのために、メモリセル１０２の記憶ノード
につながる端子の容量と配線の容量とにより、その容量
負荷は非常に大きくなる。
【０００５】しかし、面積縮小の観点から、メモリセル
１０２には駆動力の弱い小さいサイズのトランジスタが
使われる。したがって、メモリセル１０２からビット線
ＢＬ，／ＢＬには微小な信号しか伝えられない。このた
め、メモリセル１０２内のスイッチング回路は、Ｎ型Ｍ
ＯＳＦＥＴによるパストランジスタで構成される。ま
た、書き込み回路・読み出し回路１０３には、ビット線
ＢＬ，／ＢＬ間の微小振幅差を増幅するセンスアンプが
用いられる。そして、読み出し動作時には、ビット線Ｂ
Ｌ，／ＢＬがあらかじめ“Ｈ”レベルに設定（プリチャ
ージ）される。そのビット線ＢＬ，／ＢＬのレベルの変
化として、メモリセル１０２内のデータの読み出しが行
われる。書き込み動作時においては、書き込みデータに
応じて、あらかじめプリチャージされたビット線ＢＬ，
／ＢＬのどちらか一方が接地レベルまで駆動される。こ
うすることによって、メモリセル１０２内へのデータの
書き込みが行われる。
１０２には駆動力の弱い小さいサイズのトランジスタが
使われる。したがって、メモリセル１０２からビット線
ＢＬ，／ＢＬには微小な信号しか伝えられない。このた
め、メモリセル１０２内のスイッチング回路は、Ｎ型Ｍ
ＯＳＦＥＴによるパストランジスタで構成される。ま
た、書き込み回路・読み出し回路１０３には、ビット線
ＢＬ，／ＢＬ間の微小振幅差を増幅するセンスアンプが
用いられる。そして、読み出し動作時には、ビット線Ｂ
Ｌ，／ＢＬがあらかじめ“Ｈ”レベルに設定（プリチャ
ージ）される。そのビット線ＢＬ，／ＢＬのレベルの変
化として、メモリセル１０２内のデータの読み出しが行
われる。書き込み動作時においては、書き込みデータに
応じて、あらかじめプリチャージされたビット線ＢＬ，
／ＢＬのどちらか一方が接地レベルまで駆動される。こ
うすることによって、メモリセル１０２内へのデータの
書き込みが行われる。
【０００６】このような構成とした場合、容量負荷の大
きいビット線ＢＬ，／ＢＬを、１クロックサイクル内に
充放電させる必要がある。特に、書き込み動作と読み出
し動作とが連続する際には、書き込み動作時にビット線
ＢＬ，／ＢＬの一方を‘Ｌ’レベルに駆動する。その
後、次の読み出し動作が始まるまでの間に、所定の
‘Ｈ’レベルまで、ビット線ＢＬ，／ＢＬのプリチャー
ジを完了していなければならない。読み出し動作は微小
振幅で動作するために、プリチャージが不完全だと、誤
動作を引き起こす。つまり、ビット線ＢＬ，／ＢＬが所
定の‘Ｈ’レベルにまで完全に達していないと、読み出
し動作時にビット線ＢＬ，／ＢＬのオフセットが生じ、
誤動作の原因となる。半導体メモリ装置における動作周
波数は、このビット線ＢＬ，／ＢＬの充放電で決まって
しまう。
きいビット線ＢＬ，／ＢＬを、１クロックサイクル内に
充放電させる必要がある。特に、書き込み動作と読み出
し動作とが連続する際には、書き込み動作時にビット線
ＢＬ，／ＢＬの一方を‘Ｌ’レベルに駆動する。その
後、次の読み出し動作が始まるまでの間に、所定の
‘Ｈ’レベルまで、ビット線ＢＬ，／ＢＬのプリチャー
ジを完了していなければならない。読み出し動作は微小
振幅で動作するために、プリチャージが不完全だと、誤
動作を引き起こす。つまり、ビット線ＢＬ，／ＢＬが所
定の‘Ｈ’レベルにまで完全に達していないと、読み出
し動作時にビット線ＢＬ，／ＢＬのオフセットが生じ、
誤動作の原因となる。半導体メモリ装置における動作周
波数は、このビット線ＢＬ，／ＢＬの充放電で決まって
しまう。
【０００７】このように、上記した構成の半導体メモリ
装置では、ビット線の容量負荷が大きい。そのために、
ビット線の充放電を短時間に行うことができず、半導体
メモリ装置の動作周波数の向上が困難であった。ビット
線の容量負荷を小さくするには、ビット線に接続される
メモリセルの数を少なくすれば良い。
装置では、ビット線の容量負荷が大きい。そのために、
ビット線の充放電を短時間に行うことができず、半導体
メモリ装置の動作周波数の向上が困難であった。ビット
線の容量負荷を小さくするには、ビット線に接続される
メモリセルの数を少なくすれば良い。
【０００８】しかし、半導体メモリ装置の記憶容量を一
定とした場合、ビット線の本数を増加させることにな
る。そのため、メモリセル以外の回路が増え、結果的
に、メモリ装置の面積が増大する。
定とした場合、ビット線の本数を増加させることにな
る。そのため、メモリセル以外の回路が増え、結果的
に、メモリ装置の面積が増大する。
【０００９】そこで、半導体メモリ装置の面積を増大さ
せることなく、ビット線の容量負荷を削減する方法とし
て、ビット線を階層化する方法がある。図７は、従来の
半導体メモリ装置における、メモリセルアレイの他の構
成例を示すものである。この例の場合、メモリセルアレ
イ２０１は、複数のサブアレイ２０２に分割されてい
る。ビット線（ＢＬ，／ＢＬ）は、各サブアレイ２０２
内でそれぞれのメモリセル２０３に接続されるローカル
ビット線２０４と、各サブアレイ２０２内のローカルビ
ット線２０４が共通に接続されるグローバルビット線２
０５とに階層化されている。ビット線は双方向信号線で
ある。そのため、ローカルビット線２０４とグローバル
ビット線２０５との間には、パストランジスタからなる
スイッチング手段２０６が設けられている。このスイッ
チング手段２０６は、アドレス信号線２０７を介して供
給されるアドレス信号（サブアレイ選択用のデコード出
力）によって制御される。メモリアクセスが行われる際
には、図示していないアドレスデコーダによって、メモ
リセル２０３とそのメモリセル２０３が含まれるサブア
レイ２０２とが選択される。また、選択されたサブアレ
イ２０２内のローカルビット線２０４が、スイッチング
手段２０６によってグローバルビット線２０５に接続さ
れる。そして、データの読み出し動作または書き込み動
作が行われることになる。
せることなく、ビット線の容量負荷を削減する方法とし
て、ビット線を階層化する方法がある。図７は、従来の
半導体メモリ装置における、メモリセルアレイの他の構
成例を示すものである。この例の場合、メモリセルアレ
イ２０１は、複数のサブアレイ２０２に分割されてい
る。ビット線（ＢＬ，／ＢＬ）は、各サブアレイ２０２
内でそれぞれのメモリセル２０３に接続されるローカル
ビット線２０４と、各サブアレイ２０２内のローカルビ
ット線２０４が共通に接続されるグローバルビット線２
０５とに階層化されている。ビット線は双方向信号線で
ある。そのため、ローカルビット線２０４とグローバル
ビット線２０５との間には、パストランジスタからなる
スイッチング手段２０６が設けられている。このスイッ
チング手段２０６は、アドレス信号線２０７を介して供
給されるアドレス信号（サブアレイ選択用のデコード出
力）によって制御される。メモリアクセスが行われる際
には、図示していないアドレスデコーダによって、メモ
リセル２０３とそのメモリセル２０３が含まれるサブア
レイ２０２とが選択される。また、選択されたサブアレ
イ２０２内のローカルビット線２０４が、スイッチング
手段２０６によってグローバルビット線２０５に接続さ
れる。そして、データの読み出し動作または書き込み動
作が行われることになる。
【００１０】この例の場合、ビット線の容量負荷は、サ
ブアレイ２０２の大きさの分だけ増加する。ところが、
メモリセル２０３の端子の容量がサブアレイ２０２の個
数分の１に減少する。そのために、総容量負荷が減り、
動作周波数が向上する。
ブアレイ２０２の大きさの分だけ増加する。ところが、
メモリセル２０３の端子の容量がサブアレイ２０２の個
数分の１に減少する。そのために、総容量負荷が減り、
動作周波数が向上する。
【００１１】しかしながら、この構成では、各メモリセ
ル２０３あたり４本のビット線が必要となる。メモリセ
ル２０３の大きさは配線ピッチの４倍程度であり、その
うちの１本は電源線として機能する。このことから、こ
の例の半導体メモリ装置を実現するためには、ビット線
に２種類の配線層が必要となってくる。また、ビット線
の容量負荷は削減されるものの、書き込み動作と読み出
し動作が連続する際には、グローバルビット線２０５の
書き込み動作後のプリチャージを十分に行わなければな
らない。よって、動作周波数が率束されるという問題が
あった。
ル２０３あたり４本のビット線が必要となる。メモリセ
ル２０３の大きさは配線ピッチの４倍程度であり、その
うちの１本は電源線として機能する。このことから、こ
の例の半導体メモリ装置を実現するためには、ビット線
に２種類の配線層が必要となってくる。また、ビット線
の容量負荷は削減されるものの、書き込み動作と読み出
し動作が連続する際には、グローバルビット線２０５の
書き込み動作後のプリチャージを十分に行わなければな
らない。よって、動作周波数が率束されるという問題が
あった。
【００１２】図８は、従来の半導体メモリ装置の、さら
に別の構成例を示すものである。これは、図７に示した
構成のメモリセルアレイにおいて、グローバルビット線
を書き込み用と読み出し用とに分けて設けた場合の例で
ある。すなわち、このメモリセルアレイ２０１’の場
合、ローカルビット線２０４にバッファ回路２１０を介
して読み出し回路２１１がつながる、読み出し用グロー
バルビット線２１２が接続されている。こうして、読み
出し動作時には、読み出し用グローバルビット線２１２
が駆動されるような、シングルエンド（Ｓｉｎｇｌｅ−
ｅｎｄ）タイプの構成とすることによって、ビット線の
本数の削減を可能としている。
に別の構成例を示すものである。これは、図７に示した
構成のメモリセルアレイにおいて、グローバルビット線
を書き込み用と読み出し用とに分けて設けた場合の例で
ある。すなわち、このメモリセルアレイ２０１’の場
合、ローカルビット線２０４にバッファ回路２１０を介
して読み出し回路２１１がつながる、読み出し用グロー
バルビット線２１２が接続されている。こうして、読み
出し動作時には、読み出し用グローバルビット線２１２
が駆動されるような、シングルエンド（Ｓｉｎｇｌｅ−
ｅｎｄ）タイプの構成とすることによって、ビット線の
本数の削減を可能としている。
【００１３】グローバルビット線を読み出し用（２１
２）と書き込み用（２０５）とに分けることで、それぞ
れの動作を、グローバルビット線上で独立して実行でき
る。書き込み動作と読み出し動作とが混在するのは、ロ
ーカルビット線２０４上のみである。よって、書き込み
動作後のプリチャージが動作周波数に影響するのは、容
量負荷の小さいローカルビット線２０４のみとなる。ま
た、読み出し動作はＣＭＯＳレベルの信号で行われる。
そのために、読み出し用グローバルビット線２１２のプ
リチャージは、論理値が‘Ｈ’レベルになれば良く、先
に説明した他の従来例のように、完全に‘Ｈ’レベルに
する必要がない。このため、プリチャージの時間を短縮
でき、動作周波数を向上させることが可能となる。
２）と書き込み用（２０５）とに分けることで、それぞ
れの動作を、グローバルビット線上で独立して実行でき
る。書き込み動作と読み出し動作とが混在するのは、ロ
ーカルビット線２０４上のみである。よって、書き込み
動作後のプリチャージが動作周波数に影響するのは、容
量負荷の小さいローカルビット線２０４のみとなる。ま
た、読み出し動作はＣＭＯＳレベルの信号で行われる。
そのために、読み出し用グローバルビット線２１２のプ
リチャージは、論理値が‘Ｈ’レベルになれば良く、先
に説明した他の従来例のように、完全に‘Ｈ’レベルに
する必要がない。このため、プリチャージの時間を短縮
でき、動作周波数を向上させることが可能となる。
【００１４】しかしながら、この構成においては、各メ
モリセル２０３あたり、５本のビット線が必要となる。
そのため、さらにビット線の配線層（階層数）を増やす
か、または、各サブアレイ２０２内のローカルビット線
２０４とグローバルビット線２０５との間にカラムセレ
クタを設けて、グローバルビット線２０５を２メモリセ
ル単位に配線する必要がある。カラムセレクタを設ける
ようにした場合、２メモリセルで１ビットのデータ幅に
なる。よって、同じセルアレイを用いた場合には、デー
タ幅を半分にしなければならないという欠点があった。
モリセル２０３あたり、５本のビット線が必要となる。
そのため、さらにビット線の配線層（階層数）を増やす
か、または、各サブアレイ２０２内のローカルビット線
２０４とグローバルビット線２０５との間にカラムセレ
クタを設けて、グローバルビット線２０５を２メモリセ
ル単位に配線する必要がある。カラムセレクタを設ける
ようにした場合、２メモリセルで１ビットのデータ幅に
なる。よって、同じセルアレイを用いた場合には、デー
タ幅を半分にしなければならないという欠点があった。
【００１５】
【発明が解決しようとする課題】上記したように、従来
においては、グローバルビット線を読み出し用と書き込
み用とに分けることで、プリチャージの時間を短縮で
き、動作周波数を向上させることが可能となるものの、
１セルあたりのビット線の本数が増えるため、ビット線
の配線層を増やしたり、カラムセレクタを設けるように
した場合には、データ幅を半分にしたりしなければなら
ないという欠点があった。
においては、グローバルビット線を読み出し用と書き込
み用とに分けることで、プリチャージの時間を短縮で
き、動作周波数を向上させることが可能となるものの、
１セルあたりのビット線の本数が増えるため、ビット線
の配線層を増やしたり、カラムセレクタを設けるように
した場合には、データ幅を半分にしたりしなければなら
ないという欠点があった。
【００１６】そこで、この発明は、１セルあたりのビッ
ト線の本数が増えるのを抑制でき、動作周波数が高く
て、多ビット化が容易に可能な半導体メモリ装置を提供
することを目的としている。
ト線の本数が増えるのを抑制でき、動作周波数が高く
て、多ビット化が容易に可能な半導体メモリ装置を提供
することを目的としている。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体メモリ装置にあっては、複数個
の記憶素子からなり、前記記憶素子のそれぞれが行方向
に複数のサブアレイに分割されたメモリセルアレイと、
前記各サブアレイ内の、各列の前記記憶素子の、互いに
相補な関係にある一対の記憶ノードの一方にそれぞれ接
続された第１のビット線と、前記各サブアレイ内の、前
記第１のビット線がスイッチング手段を介してそれぞれ
共通に接続される第２のビット線と、前記各サブアレイ
内の、各列の前記記憶素子の、互いに相補な関係にある
一対の記憶ノードの他方にそれぞれ共通に接続された第
３のビット線と、前記第２のビット線と前記第３のビッ
ト線とに接続された書き込み回路とを具備したことを特
徴とする。
めに、この発明の半導体メモリ装置にあっては、複数個
の記憶素子からなり、前記記憶素子のそれぞれが行方向
に複数のサブアレイに分割されたメモリセルアレイと、
前記各サブアレイ内の、各列の前記記憶素子の、互いに
相補な関係にある一対の記憶ノードの一方にそれぞれ接
続された第１のビット線と、前記各サブアレイ内の、前
記第１のビット線がスイッチング手段を介してそれぞれ
共通に接続される第２のビット線と、前記各サブアレイ
内の、各列の前記記憶素子の、互いに相補な関係にある
一対の記憶ノードの他方にそれぞれ共通に接続された第
３のビット線と、前記第２のビット線と前記第３のビッ
ト線とに接続された書き込み回路とを具備したことを特
徴とする。
【００１８】この発明の半導体メモリ装置によれば、配
線層を増やすことなく、ビット線を容易に階層化できる
ようになる。これにより、ビット線の容量を効果的に削
減することが可能となるものである。
線層を増やすことなく、ビット線を容易に階層化できる
ようになる。これにより、ビット線の容量を効果的に削
減することが可能となるものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２０】（第１の実施形態）図１は、本発明の第１
の実施形態にかかる、半導体メモリ装置（スタティック
型ランダムアクセスメモリ）のメモリセルアレイの構成
例を示すものである。図１において、メモリセルアレイ
１１は、行方向に、複数個のサブアレイ１２に分割され
ている。各サブアレイ１２内には、記憶素子である複数
のメモリセル１３が行方向に配置されている。各サブア
レイ１２内の、各メモリセル１３にはワード線ＷＬがそ
れぞれ接続されている。また、各メモリセル１３は、図
２に示すように、互いに相補な関係にある一対の記憶ノ
ードにつながる端子の一方に、それぞれローカルビット
線（第１のビット線）１４ａが接続されている。そのロ
ーカルビット線１４ａは、スイッチング手段１５をそれ
ぞれ介して、グローバルビット線（第２のビット線）１
６に共通に接続されている。さらに、上記各メモリセル
１３の、互いに相補な関係にある一対の記憶ノードにつ
ながる端子の他方には、それぞれローカルビット線（第
３のビット線）１４ｂが共通に接続されている。
の実施形態にかかる、半導体メモリ装置（スタティック
型ランダムアクセスメモリ）のメモリセルアレイの構成
例を示すものである。図１において、メモリセルアレイ
１１は、行方向に、複数個のサブアレイ１２に分割され
ている。各サブアレイ１２内には、記憶素子である複数
のメモリセル１３が行方向に配置されている。各サブア
レイ１２内の、各メモリセル１３にはワード線ＷＬがそ
れぞれ接続されている。また、各メモリセル１３は、図
２に示すように、互いに相補な関係にある一対の記憶ノ
ードにつながる端子の一方に、それぞれローカルビット
線（第１のビット線）１４ａが接続されている。そのロ
ーカルビット線１４ａは、スイッチング手段１５をそれ
ぞれ介して、グローバルビット線（第２のビット線）１
６に共通に接続されている。さらに、上記各メモリセル
１３の、互いに相補な関係にある一対の記憶ノードにつ
ながる端子の他方には、それぞれローカルビット線（第
３のビット線）１４ｂが共通に接続されている。
【００２１】上記スイッチング手段１５は、たとえば図
３に示すように、パストランジスタ２１を用いて構成さ
れている。すなわち、このスイッチング手段１５は、ア
ドレス信号線２２を介して供給されるアドレス信号（サ
ブアレイ選択用のデコード出力）と、さらにインバータ
回路２３を介して供給されるアドレス信号の反転信号と
によって、上記パストランジスタ２１の導通／非導通状
態を切り換え制御するように構成されている。なお、ス
イッチング手段１５としては、トライステートバッファ
を用いて構成することもできる。
３に示すように、パストランジスタ２１を用いて構成さ
れている。すなわち、このスイッチング手段１５は、ア
ドレス信号線２２を介して供給されるアドレス信号（サ
ブアレイ選択用のデコード出力）と、さらにインバータ
回路２３を介して供給されるアドレス信号の反転信号と
によって、上記パストランジスタ２１の導通／非導通状
態を切り換え制御するように構成されている。なお、ス
イッチング手段１５としては、トライステートバッファ
を用いて構成することもできる。
【００２２】上記複数個のサブアレイ１２は、さらに、
複数（この場合、２つ）のサブアレイ群１７ａ，１７ｂ
を構成している。そして、サブアレイ群１７ａのグロー
バルビット線１６と隣接するサブアレイ群１７ｂのロー
カルビット線１４ｂとが、それぞれ接続されている。ま
た、サブアレイ群１７ａのローカルビット線１４ｂと隣
接するサブアレイ群１７ｂのグローバルビット線１６と
が、それぞれ接続されている。さらに、グローバルビッ
ト線１６およびローカルビット線１４ｂは、それぞれ、
書き込み回路・読み出し回路１８に接続されている。
複数（この場合、２つ）のサブアレイ群１７ａ，１７ｂ
を構成している。そして、サブアレイ群１７ａのグロー
バルビット線１６と隣接するサブアレイ群１７ｂのロー
カルビット線１４ｂとが、それぞれ接続されている。ま
た、サブアレイ群１７ａのローカルビット線１４ｂと隣
接するサブアレイ群１７ｂのグローバルビット線１６と
が、それぞれ接続されている。さらに、グローバルビッ
ト線１６およびローカルビット線１４ｂは、それぞれ、
書き込み回路・読み出し回路１８に接続されている。
【００２３】上記した構成において、データの読み出し
動作時には、アドレス信号の供給により、あるサブアレ
イ１２内の各メモリセル１３が活性化される。この場
合、活性化されるメモリセル１３が含まれるサブアレイ
１２内のスイッチング手段１５が導通状態とされる。そ
して、アドレスデコーダ（図示していない）によって選
択されるワード線ＷＬにつながるメモリセル１３内の相
補なデータが、それぞれ、ローカルビット線１４ａとグ
ローバルビット線１６およびローカルビット線１４ｂを
介して読み出され、書き込み回路・読み出し回路１８へ
と伝えられる。書き込み動作時には、同様に、活性化さ
れるメモリセル１３が含まれるサブアレイ１２内のスイ
ッチング手段１５が導通状態とされた状態において、書
き込み回路・読み出し回路１８からグローバルビット線
１６とローカルビット線１４ａおよびローカルビット線
１４ｂを介して、メモリセル１３へと書き込みデータが
伝えられる。
動作時には、アドレス信号の供給により、あるサブアレ
イ１２内の各メモリセル１３が活性化される。この場
合、活性化されるメモリセル１３が含まれるサブアレイ
１２内のスイッチング手段１５が導通状態とされる。そ
して、アドレスデコーダ（図示していない）によって選
択されるワード線ＷＬにつながるメモリセル１３内の相
補なデータが、それぞれ、ローカルビット線１４ａとグ
ローバルビット線１６およびローカルビット線１４ｂを
介して読み出され、書き込み回路・読み出し回路１８へ
と伝えられる。書き込み動作時には、同様に、活性化さ
れるメモリセル１３が含まれるサブアレイ１２内のスイ
ッチング手段１５が導通状態とされた状態において、書
き込み回路・読み出し回路１８からグローバルビット線
１６とローカルビット線１４ａおよびローカルビット線
１４ｂを介して、メモリセル１３へと書き込みデータが
伝えられる。
【００２４】なお、読み出し動作時および書き込み動作
時においては、活性化されるメモリセル１３が含まれる
サブアレイ１２の、そのサブアレイ群におけるグローバ
ルビット線１６とは電気的に接続されないグローバルビ
ット線１６を有する他のサブアレイ群内の（たとえば、
隣接するサブアレイ群内の）、ある１つのサブアレイ１
２のスイッチング手段１５をオンさせるようにしておく
（ただし、そのサブアレイ１２内の各メモリセル１３は
ワード線ＷＬによってすべてオフ状態とする）。これに
より、２本のビット線１４ｂ，１６間の容量負荷を略均
等にすることができる。
時においては、活性化されるメモリセル１３が含まれる
サブアレイ１２の、そのサブアレイ群におけるグローバ
ルビット線１６とは電気的に接続されないグローバルビ
ット線１６を有する他のサブアレイ群内の（たとえば、
隣接するサブアレイ群内の）、ある１つのサブアレイ１
２のスイッチング手段１５をオンさせるようにしておく
（ただし、そのサブアレイ１２内の各メモリセル１３は
ワード線ＷＬによってすべてオフ状態とする）。これに
より、２本のビット線１４ｂ，１６間の容量負荷を略均
等にすることができる。
【００２５】このような構成とした場合、グローバルビ
ット線１６の配線の容量は、図６，図７にそれぞれ示し
た従来の半導体メモリ装置（第１，第２の従来例）の場
合とほとんど変わらないが、グローバルビット線１６に
直接つながるメモリセル１３の数が半分になるので、メ
モリセル１３の端子の容量は第１の従来例の約半分にな
り、スイッチング手段１５の端子の容量と、サブアレイ
１２内で閉じているローカルビット線１４ａの容量の分
が増えることになる。ただし、スイッチング手段１５の
端子の数は、メモリセル１３の数に比べれば少なく、そ
の容量は小さくてすむ。また、ローカルビット線１４ａ
もサブアレイ１２内で閉じているため、それにつながる
メモリセル１３の数は少ない。したがって、ビット線１
４ａの容量は小さくてすむ。
ット線１６の配線の容量は、図６，図７にそれぞれ示し
た従来の半導体メモリ装置（第１，第２の従来例）の場
合とほとんど変わらないが、グローバルビット線１６に
直接つながるメモリセル１３の数が半分になるので、メ
モリセル１３の端子の容量は第１の従来例の約半分にな
り、スイッチング手段１５の端子の容量と、サブアレイ
１２内で閉じているローカルビット線１４ａの容量の分
が増えることになる。ただし、スイッチング手段１５の
端子の数は、メモリセル１３の数に比べれば少なく、そ
の容量は小さくてすむ。また、ローカルビット線１４ａ
もサブアレイ１２内で閉じているため、それにつながる
メモリセル１３の数は少ない。したがって、ビット線１
４ａの容量は小さくてすむ。
【００２６】たとえば、行方向にメモリセルが２５６個
存在するような場合、第１の従来例の場合には書き込み
回路・読み出し回路から見たビット線容量は、グローバ
ルビット線の配線容量（２５６個のメモリセル分の長さ
の配線容量）＋グローバルビット線に直接接続される２
５６個のメモリセル容量となる。
存在するような場合、第１の従来例の場合には書き込み
回路・読み出し回路から見たビット線容量は、グローバ
ルビット線の配線容量（２５６個のメモリセル分の長さ
の配線容量）＋グローバルビット線に直接接続される２
５６個のメモリセル容量となる。
【００２７】これに対し、本発明の第１の実施形態にか
かる構成の半導体メモリ装置の場合、たとえばサブアレ
イ群が２個、サブアレイが１６個で、各サブアレイ内に
メモリセルが１６個となるようにメモリセルアレイを構
成した場合には、書き込み回路・読み出し回路から見た
ビット線容量は、グローバルビット線の配線容量（２５
６個のメモリセル分の長さの配線容量）＋グローバルビ
ット線に直接接続される１２８個（２５６／２個）のメ
モリセル容量＋グローバルビット線に直接接続される８
個（１６／２個）のスイッチング手段の容量＋選択され
た１つのサブアレイ内のローカルビット線の容量（第１
の従来例における書き込み回路・読み出し回路から見た
ビット線容量の１／１６相当）となる。スイッチング手
段８個分とローカルビット線による容量増加分は、メモ
リセル容量の減少分（２５６個分の容量から１２８個分
の容量に半減）に比例して小さくすませられるため、本
発明の第１の実施形態にかかる構成の半導体メモリ装置
における書き込み回路・読み出し回路から見たビット線
容量は、第１の従来例に比して小さくすることができ
る。
かる構成の半導体メモリ装置の場合、たとえばサブアレ
イ群が２個、サブアレイが１６個で、各サブアレイ内に
メモリセルが１６個となるようにメモリセルアレイを構
成した場合には、書き込み回路・読み出し回路から見た
ビット線容量は、グローバルビット線の配線容量（２５
６個のメモリセル分の長さの配線容量）＋グローバルビ
ット線に直接接続される１２８個（２５６／２個）のメ
モリセル容量＋グローバルビット線に直接接続される８
個（１６／２個）のスイッチング手段の容量＋選択され
た１つのサブアレイ内のローカルビット線の容量（第１
の従来例における書き込み回路・読み出し回路から見た
ビット線容量の１／１６相当）となる。スイッチング手
段８個分とローカルビット線による容量増加分は、メモ
リセル容量の減少分（２５６個分の容量から１２８個分
の容量に半減）に比例して小さくすませられるため、本
発明の第１の実施形態にかかる構成の半導体メモリ装置
における書き込み回路・読み出し回路から見たビット線
容量は、第１の従来例に比して小さくすることができ
る。
【００２８】よって、ビット線１４ａ，１４ｂ，１６の
容量負荷は、第１の従来例と比べて小さくなり、動作周
波数が向上する。
容量負荷は、第１の従来例と比べて小さくなり、動作周
波数が向上する。
【００２９】また、この第１の実施形態にかかる構成の
半導体メモリ装置の場合、１メモリセルあたり３本のビ
ット線１４ａ，１４ｂ，１６ですむ。しかも、メモリセ
ル幅での配線の本数の増加は１本のみである。そのた
め、メモリセル幅や配線ピッチによっては新たな配線層
を増やすことなく、２層の配線層によりビット線を実現
できる。
半導体メモリ装置の場合、１メモリセルあたり３本のビ
ット線１４ａ，１４ｂ，１６ですむ。しかも、メモリセ
ル幅での配線の本数の増加は１本のみである。そのた
め、メモリセル幅や配線ピッチによっては新たな配線層
を増やすことなく、２層の配線層によりビット線を実現
できる。
【００３０】特に、ローカルビット線１４ｂとグローバ
ルビット線１６とを、たとえば図４に示すように、ビッ
ト線１４ｂ，１６よりも下層の配線２９を用いて交差接
続させるようにした場合には、ビット線１４ｂ，１６を
１層の配線層により実現することも可能である。このよ
うな構成によれば、必要に応じてビット線を容易に階層
化することができるとともに、ビット線の容量を削減で
き、動作周波数の高い半導体メモリ装置とすることがで
きる。
ルビット線１６とを、たとえば図４に示すように、ビッ
ト線１４ｂ，１６よりも下層の配線２９を用いて交差接
続させるようにした場合には、ビット線１４ｂ，１６を
１層の配線層により実現することも可能である。このよ
うな構成によれば、必要に応じてビット線を容易に階層
化することができるとともに、ビット線の容量を削減で
き、動作周波数の高い半導体メモリ装置とすることがで
きる。
【００３１】（第２の実施形態）図５は、本発明の第２
の実施形態にかかる、半導体メモリ装置（スタティック
型ランダムアクセスメモリ）のメモリセルアレイの構成
例を示すものである。図５において、メモリセルアレイ
３１は、行方向に、複数個（この場合、４個）のサブア
レイ３２に分割されている。各サブアレイ３２内には、
記憶素子である複数のメモリセル（ＣＥＬＬ）３３が行
方向に配置されている。各サブアレイ３２内の、各メモ
リセル３３にはワード線ＷＬがそれぞれ接続されてい
る。また、各メモリセル３３は、たとえば図２に示した
ように、互いに相補な関係にある一対の記憶ノードにつ
ながる端子の一方に、それぞれローカルビット線（第１
のビット線）３４ａが接続されている。上記各メモリセ
ル３３の、互いに相補な関係にある一対の記憶ノードに
つながる端子の他方には、それぞれローカルビット線
（第３のビット線）３４ｂが共通に接続されている。そ
して、ローカルビット線３４ａは、書き込み用バッファ
回路３５をそれぞれ介して、書き込み用グローバルビッ
ト線（第２のビット線）３６に共通に接続されるととも
に、ローカルビット線３４ｂに接続されている。また、
各ローカルビット線３４ａは、読み出し用バッファ回路
３７をそれぞれ介して、読み出し用グローバルビット線
（第４のビット線）３８に共通に接続されている。
の実施形態にかかる、半導体メモリ装置（スタティック
型ランダムアクセスメモリ）のメモリセルアレイの構成
例を示すものである。図５において、メモリセルアレイ
３１は、行方向に、複数個（この場合、４個）のサブア
レイ３２に分割されている。各サブアレイ３２内には、
記憶素子である複数のメモリセル（ＣＥＬＬ）３３が行
方向に配置されている。各サブアレイ３２内の、各メモ
リセル３３にはワード線ＷＬがそれぞれ接続されてい
る。また、各メモリセル３３は、たとえば図２に示した
ように、互いに相補な関係にある一対の記憶ノードにつ
ながる端子の一方に、それぞれローカルビット線（第１
のビット線）３４ａが接続されている。上記各メモリセ
ル３３の、互いに相補な関係にある一対の記憶ノードに
つながる端子の他方には、それぞれローカルビット線
（第３のビット線）３４ｂが共通に接続されている。そ
して、ローカルビット線３４ａは、書き込み用バッファ
回路３５をそれぞれ介して、書き込み用グローバルビッ
ト線（第２のビット線）３６に共通に接続されるととも
に、ローカルビット線３４ｂに接続されている。また、
各ローカルビット線３４ａは、読み出し用バッファ回路
３７をそれぞれ介して、読み出し用グローバルビット線
（第４のビット線）３８に共通に接続されている。
【００３２】上記複数のサブアレイ３２は、また、複数
（この場合、２つ）のサブアレイ群３９ａ，３９ｂを構
成している。そして、サブアレイ群３９ａの書き込み用
グローバルビット線３６と隣接するサブアレイ群３９ｂ
のローカルビット線３４ｂとが、それぞれ接続されてい
る。また、サブアレイ群３９ａのローカルビット線３４
ｂと隣接するサブアレイ群３９ｂの書き込み用グローバ
ルビット線３６とが、それぞれ接続されている。さら
に、書き込み用グローバルビット線３６およびローカル
ビット線３４ｂの各一端は、それぞれ、書き込み回路４
０に接続されている。また、読み出し用グローバルビッ
ト線３８の一端は、読み出し回路４１に接続されてい
る。読み出し用グローバルビット線３８、書き込み用グ
ローバルビット線３６およびローカルビット線３４ｂの
各他端は、それぞれ、プリチャージ回路４２に接続され
ている。
（この場合、２つ）のサブアレイ群３９ａ，３９ｂを構
成している。そして、サブアレイ群３９ａの書き込み用
グローバルビット線３６と隣接するサブアレイ群３９ｂ
のローカルビット線３４ｂとが、それぞれ接続されてい
る。また、サブアレイ群３９ａのローカルビット線３４
ｂと隣接するサブアレイ群３９ｂの書き込み用グローバ
ルビット線３６とが、それぞれ接続されている。さら
に、書き込み用グローバルビット線３６およびローカル
ビット線３４ｂの各一端は、それぞれ、書き込み回路４
０に接続されている。また、読み出し用グローバルビッ
ト線３８の一端は、読み出し回路４１に接続されてい
る。読み出し用グローバルビット線３８、書き込み用グ
ローバルビット線３６およびローカルビット線３４ｂの
各他端は、それぞれ、プリチャージ回路４２に接続され
ている。
【００３３】書き込み用バッファ回路３５は、ｐチャネ
ルＭＯＳトランジスタ３５ａ，３５ｂ、ｎチャネルＭＯ
Ｓトランジスタ３５ｃ，３５ｄ、および、インバータ回
路３５ｅを有して構成されている。ｐチャネルＭＯＳト
ランジスタ３５ａは、ゲートがローカルビット線３４ｂ
に接続され、ドレインがローカルビット線３４ａに接続
され、ソースが電源に接続されている。ｐチャネルＭＯ
Ｓトランジスタ３５ｂは、ゲートがローカルビット線プ
リチャージ信号（アドレス信号）線４３に接続され、ド
レインがローカルビット線３４ａに接続され、ソースが
電源に接続されている。ｎチャネルＭＯＳトランジスタ
３５ｃは、ゲートがローカルビット線プリチャージ信号
（アドレス信号）線４３に接続され、ドレインがｎチャ
ネルＭＯＳトランジスタ３５ｄのソースに接続され、ソ
ースが接地されている。ｎチャネルＭＯＳトランジスタ
３５ｄは、ゲートがインバータ回路３５ｅの出力端に接
続され、ドレインがローカルビット線３４ａに接続さ
れ、ソースがｎチャネルＭＯＳトランジスタ３５ｃのド
レインに接続されている。インバータ回路３５ｅは、入
力端が書き込み用グローバルビット線３６に接続され、
出力端がｎチャネルＭＯＳトランジスタ３５ｄのゲート
に接続されている。
ルＭＯＳトランジスタ３５ａ，３５ｂ、ｎチャネルＭＯ
Ｓトランジスタ３５ｃ，３５ｄ、および、インバータ回
路３５ｅを有して構成されている。ｐチャネルＭＯＳト
ランジスタ３５ａは、ゲートがローカルビット線３４ｂ
に接続され、ドレインがローカルビット線３４ａに接続
され、ソースが電源に接続されている。ｐチャネルＭＯ
Ｓトランジスタ３５ｂは、ゲートがローカルビット線プ
リチャージ信号（アドレス信号）線４３に接続され、ド
レインがローカルビット線３４ａに接続され、ソースが
電源に接続されている。ｎチャネルＭＯＳトランジスタ
３５ｃは、ゲートがローカルビット線プリチャージ信号
（アドレス信号）線４３に接続され、ドレインがｎチャ
ネルＭＯＳトランジスタ３５ｄのソースに接続され、ソ
ースが接地されている。ｎチャネルＭＯＳトランジスタ
３５ｄは、ゲートがインバータ回路３５ｅの出力端に接
続され、ドレインがローカルビット線３４ａに接続さ
れ、ソースがｎチャネルＭＯＳトランジスタ３５ｃのド
レインに接続されている。インバータ回路３５ｅは、入
力端が書き込み用グローバルビット線３６に接続され、
出力端がｎチャネルＭＯＳトランジスタ３５ｄのゲート
に接続されている。
【００３４】読み出し用バッファ回路３７は、ｎチャネ
ルＭＯＳトランジスタ３７ａとインバータ回路３７ｂと
を有して構成されている。ｎチャネルＭＯＳトランジス
タ３７ａは、ゲートがインバータ回路３７ｂの出力端に
接続され、ドレインが読み出し用グローバルビット線３
８に接続され、ソースが接地されている。インバータ回
路３７ｂは、入力端がローカルビット線３４ａに接続さ
れ、出力端がｎチャネルＭＯＳトランジスタ３７ａのゲ
ートに接続されている。
ルＭＯＳトランジスタ３７ａとインバータ回路３７ｂと
を有して構成されている。ｎチャネルＭＯＳトランジス
タ３７ａは、ゲートがインバータ回路３７ｂの出力端に
接続され、ドレインが読み出し用グローバルビット線３
８に接続され、ソースが接地されている。インバータ回
路３７ｂは、入力端がローカルビット線３４ａに接続さ
れ、出力端がｎチャネルＭＯＳトランジスタ３７ａのゲ
ートに接続されている。
【００３５】なお、この第２の実施形態にかかる装置の
場合、上記書き込み用バッファ回路３５のｐチャネルＭ
ＯＳトランジスタ３５ｂと、上記読み出し用バッファ回
路３７とによって、トライステートバッファからなるス
イッチング手段が構成されている。
場合、上記書き込み用バッファ回路３５のｐチャネルＭ
ＯＳトランジスタ３５ｂと、上記読み出し用バッファ回
路３７とによって、トライステートバッファからなるス
イッチング手段が構成されている。
【００３６】プリチャージ回路４２は、たとえば、ｐチ
ャネルＭＯＳトランジスタ４２ａ，４２ｂ，４２ｃを有
して構成されている。ｐチャネルＭＯＳトランジスタ４
２ａは、ゲートが書き込み用ビット線プリチャージ信号
線４４に接続され、ドレインが書き込み用グローバルビ
ット線３６に接続され、ソースが電源に接続されてい
る。ｐチャネルＭＯＳトランジスタ４２ｂは、ゲートが
書き込み用ビット線プリチャージ信号線４４に接続さ
れ、ドレインがローカルビット線３４ｂに接続され、ソ
ースが電源に接続されている。ｐチャネルＭＯＳトラン
ジスタ４２ｃは、ゲートが読み出し用ビット線プリチャ
ージ信号線４５に接続され、ドレインが読み出し用グロ
ーバルビット線３８に接続され、ソースが電源に接続さ
れている。
ャネルＭＯＳトランジスタ４２ａ，４２ｂ，４２ｃを有
して構成されている。ｐチャネルＭＯＳトランジスタ４
２ａは、ゲートが書き込み用ビット線プリチャージ信号
線４４に接続され、ドレインが書き込み用グローバルビ
ット線３６に接続され、ソースが電源に接続されてい
る。ｐチャネルＭＯＳトランジスタ４２ｂは、ゲートが
書き込み用ビット線プリチャージ信号線４４に接続さ
れ、ドレインがローカルビット線３４ｂに接続され、ソ
ースが電源に接続されている。ｐチャネルＭＯＳトラン
ジスタ４２ｃは、ゲートが読み出し用ビット線プリチャ
ージ信号線４５に接続され、ドレインが読み出し用グロ
ーバルビット線３８に接続され、ソースが電源に接続さ
れている。
【００３７】このような構成において、たとえば、ロー
カルビット線３４ａ，３４ｂのプリチャージ信号を兼ね
たアドレス信号が‘Ｈ’レベルになって、サブアレイ３
２の１つが選択される。すると、書き込み用バッファ回
路３５は、書き込み用グローバルビット線３６のデータ
に応じて、ローカルビット線３４ａを駆動する。書き込
み動作では、書き込み回路４０が、あらかじめプリチャ
ージされたビット線３４ａ，３４ｂのどちらか一方を
‘Ｌ’レベルに駆動する。そして、選択されたメモリセ
ル３３は、ローカルビット線３４ｂのみを介するか、ま
たは、グローバルビット線３６とローカルビット線３４
ａとを介して、データの書き込みが行われる。一方、読
み出し動作では、各列のどれか１つのメモリセル３３が
ワード線ＷＬによって活性化される。そして、サブアレ
イ３２内で閉じられたローカルビット線３４ａが‘Ｌ’
レベルになると、読み出しバッファ回路３７は、あらか
じめ‘Ｈ’レベルにプリチャージされた読み出し用グロ
ーバルビット線３８を‘Ｌ’レベルに駆動する。これに
より、サブアレイ３２内で閉じられた側のローカルビッ
ト線３４ａと読み出し用のグローバルビット線３８とに
よって、メモリセル３３内のデータが読み出され、読み
出し回路４１へと伝えられる。
カルビット線３４ａ，３４ｂのプリチャージ信号を兼ね
たアドレス信号が‘Ｈ’レベルになって、サブアレイ３
２の１つが選択される。すると、書き込み用バッファ回
路３５は、書き込み用グローバルビット線３６のデータ
に応じて、ローカルビット線３４ａを駆動する。書き込
み動作では、書き込み回路４０が、あらかじめプリチャ
ージされたビット線３４ａ，３４ｂのどちらか一方を
‘Ｌ’レベルに駆動する。そして、選択されたメモリセ
ル３３は、ローカルビット線３４ｂのみを介するか、ま
たは、グローバルビット線３６とローカルビット線３４
ａとを介して、データの書き込みが行われる。一方、読
み出し動作では、各列のどれか１つのメモリセル３３が
ワード線ＷＬによって活性化される。そして、サブアレ
イ３２内で閉じられたローカルビット線３４ａが‘Ｌ’
レベルになると、読み出しバッファ回路３７は、あらか
じめ‘Ｈ’レベルにプリチャージされた読み出し用グロ
ーバルビット線３８を‘Ｌ’レベルに駆動する。これに
より、サブアレイ３２内で閉じられた側のローカルビッ
ト線３４ａと読み出し用のグローバルビット線３８とに
よって、メモリセル３３内のデータが読み出され、読み
出し回路４１へと伝えられる。
【００３８】このように、この第２の実施形態にかかる
構成の半導体メモリ装置の場合、書き込み動作と読み出
し動作とで別々のグローバルビット線を使用するように
なっている。よって、図８に示した従来の半導体メモリ
装置（第３の従来例）の場合と同様に、書き込み動作と
読み出し動作とが連続したとしても、グローバルビット
線の充放電は別々に行われる。また、読み出し動作に影
響するビット線の負荷容量は、第３の従来例と同じであ
るため、読み出し動作の速度は変わらない。そのため、
動作周波数を率束するようなことはない。
構成の半導体メモリ装置の場合、書き込み動作と読み出
し動作とで別々のグローバルビット線を使用するように
なっている。よって、図８に示した従来の半導体メモリ
装置（第３の従来例）の場合と同様に、書き込み動作と
読み出し動作とが連続したとしても、グローバルビット
線の充放電は別々に行われる。また、読み出し動作に影
響するビット線の負荷容量は、第３の従来例と同じであ
るため、読み出し動作の速度は変わらない。そのため、
動作周波数を率束するようなことはない。
【００３９】しかも、ＣＭＯＳレベルで読み出し動作が
行われるようになっている。したがって、論理的に
‘Ｈ’レベルになれば、プリチャージを完全に行わなく
ても良い。これにより、プリチャージの時間を短縮で
き、動作周波数を向上させることができる。
行われるようになっている。したがって、論理的に
‘Ｈ’レベルになれば、プリチャージを完全に行わなく
ても良い。これにより、プリチャージの時間を短縮で
き、動作周波数を向上させることができる。
【００４０】特に、第３の従来例と比べて、１メモリセ
ルあたりのビット線の本数を減らすことが可能となる。
このため、配線層を１つ増やすだけで、容易に構成でき
る。よって、１メモリセルあたり１ビットのデータ幅の
半導体メモリ装置を構成することが可能となり、多ビッ
トで、かつ、高速な半導体メモリ装置を実現できる。
ルあたりのビット線の本数を減らすことが可能となる。
このため、配線層を１つ増やすだけで、容易に構成でき
る。よって、１メモリセルあたり１ビットのデータ幅の
半導体メモリ装置を構成することが可能となり、多ビッ
トで、かつ、高速な半導体メモリ装置を実現できる。
【００４１】このような構成によれば、最小限の配線層
の追加によってビット線の階層化が容易に可能となり、
動作周波数を高くすることができるとともに、多ビット
の半導体メモリ装置とすることができる。
の追加によってビット線の階層化が容易に可能となり、
動作周波数を高くすることができるとともに、多ビット
の半導体メモリ装置とすることができる。
【００４２】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、この構成要件が削除された構成が
発明として抽出され得る。
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、この構成要件が削除された構成が
発明として抽出され得る。
【００４３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、１セルあたりのビット線の本数が増えるのを抑制で
き、動作周波数が高くて、多ビット化が容易に可能な半
導体メモリ装置を提供できる。
ば、１セルあたりのビット線の本数が増えるのを抑制で
き、動作周波数が高くて、多ビット化が容易に可能な半
導体メモリ装置を提供できる。
【図１】この発明の第１の実施形態にかかる半導体メモ
リ装置のメモリセルアレイの構成例を示す概略図。
リ装置のメモリセルアレイの構成例を示す概略図。
【図２】同じく、メモリセルアレイにおけるメモリセル
の一例を示す回路構成図。
の一例を示す回路構成図。
【図３】同じく、メモリセルアレイにおけるスイッチン
グ手段の一例を示す回路構成図。
グ手段の一例を示す回路構成図。
【図４】同じく、メモリセルアレイにおけるビット線の
接続例を示す構成図。
接続例を示す構成図。
【図５】この発明の第２の実施形態にかかる半導体メモ
リ装置のメモリセルアレイの構成例を示す概略図。
リ装置のメモリセルアレイの構成例を示す概略図。
【図６】従来技術とその問題点を説明するために示す、
半導体メモリ装置（第１の従来例）の概略構成図。
半導体メモリ装置（第１の従来例）の概略構成図。
【図７】従来の半導体メモリ装置におけるメモリセルア
レイの構成例（第２の従来例）を示す概略図。
レイの構成例（第２の従来例）を示す概略図。
【図８】従来の半導体メモリ装置におけるメモリセルア
レイの他の構成例（第３の従来例）を示す概略図。
レイの他の構成例（第３の従来例）を示す概略図。
１１…メモリセルアレイ １２…サブアレイ １３…メモリセル １４ａ，１４ｂ…ローカルビット線 １５…スイッチング手段 １６…グローバルビット線 １７ａ，１７ｂ…サブアレイ群 １８…書き込み回路・読み出し回路 ２１…パストランジスタ ２２…アドレス信号線 ２３…インバータ回路 ２９…下層の配線 ３１…メモリセルアレイ ３２…サブアレイ ３３…メモリセル ３４ａ，３４ｂ…ローカルビット線 ３５…書き込み用バッファ回路 ３５ａ，３５ｂ…ｐチャネルＭＯＳトランジスタ ３５ｃ，３５ｄ…ｎチャネルＭＯＳトランジスタ ３５ｅ…インバータ回路 ３６…書き込み用グローバルビット線 ３７…読み出し用バッファ回路 ３７ａ…ｎチャネルＭＯＳトランジスタ ３７ｂ…インバータ回路 ３８…読み出し用グローバルビット線 ３９ａ，３９ｂ…サブアレイ群 ４０…書き込み回路 ４１…読み出し回路 ４２…プリチャージ回路 ４２ａ，４２ｂ，４２ｃ…ｐチャネルＭＯＳトランジス
タ ４３…ローカルビット線プリチャージ信号（アドレス信
号）線 ４４…書き込み用ビット線プリチャージ信号線 ４５…読み出し用ビット線プリチャージ信号線
タ ４３…ローカルビット線プリチャージ信号（アドレス信
号）線 ４４…書き込み用ビット線プリチャージ信号線 ４５…読み出し用ビット線プリチャージ信号線
Claims (7)
- 【請求項１】 複数個の記憶素子からなり、前記記憶素
子のそれぞれが行方向に複数のサブアレイに分割された
メモリセルアレイと、 前記各サブアレイ内の、各列の前記記憶素子の、互いに
相補な関係にある一対の記憶ノードの一方にそれぞれ接
続された第１のビット線と、 前記各サブアレイ内の、前記第１のビット線がスイッチ
ング手段を介してそれぞれ共通に接続される第２のビッ
ト線と、 前記各サブアレイ内の、各列の前記記憶素子の、互いに
相補な関係にある一対の記憶ノードの他方にそれぞれ共
通に接続された第３のビット線と、 前記第２のビット線と前記第３のビット線とに接続され
た書き込み回路とを具備したことを特徴とする半導体メ
モリ装置。 - 【請求項２】 前記第２のビット線と前記第３のビット
線とには、さらに、読み出し回路が接続されてなること
を特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記メモリセルアレイ内の前記各サブア
レイは少なくとも第１，第２のサブアレイ群を構成し、 第１のサブアレイ群内の前記第２のビット線は、第２の
サブアレイ群内の前記第３のビット線と接続され、か
つ、第１のサブアレイ群内の前記第３のビット線は、第
２のサブアレイ群内の前記第２のビット線と接続されて
いることを特徴とする請求項１に記載の半導体メモリ装
置。 - 【請求項４】 前記第１のサブアレイ群内の前記第２の
ビット線と前記第２のサブアレイ群内の前記第３のビッ
ト線との接続、および、前記第１のサブアレイ群内の前
記第３のビット線と前記第２のサブアレイ群内の前記第
２のビット線との接続が、互いに交差されていることを
特徴とする請求項３に記載の半導体メモリ装置。 - 【請求項５】 前記スイッチング手段は、アドレス信号
によって制御されるパストランジスタからなることを特
徴とする請求項１に記載の半導体メモリ装置。 - 【請求項６】 前記スイッチング手段は、アドレス信号
によって制御されるトライステートバッファからなるこ
とを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項７】 前記各サブアレイ内の、前記第１のビッ
ト線がバッファ手段を介してそれぞれ共通に接続される
第４のビット線と、 この第４のビット線に接続された読み出し回路と を具備したことを特徴とする請求項１に記載の半導体メ
モリ装置。
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