JP3098498B2 - ブロックライト機能を有する半導体記憶装置とその書込み制御方法 - Google Patents
ブロックライト機能を有する半導体記憶装置とその書込み制御方法Info
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- JP3098498B2 JP3098498B2 JP10295144A JP29514498A JP3098498B2 JP 3098498 B2 JP3098498 B2 JP 3098498B2 JP 10295144 A JP10295144 A JP 10295144A JP 29514498 A JP29514498 A JP 29514498A JP 3098498 B2 JP3098498 B2 JP 3098498B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ブロックライト機
能を有する半導体記憶装置とその書込み制御方法に係わ
り、特に、ブロックライト機能を有する半導体記憶装置
において、書込みを高速にする半導体記憶装置とその書
込み制御方法に関する。
能を有する半導体記憶装置とその書込み制御方法に係わ
り、特に、ブロックライト機能を有する半導体記憶装置
において、書込みを高速にする半導体記憶装置とその書
込み制御方法に関する。
【０００２】
【従来の技術】近年、グラフィックメモリは、ＰＣやゲ
ーム機等の情報機器に使われ、又、これらＰＣ等の性能
比較を行う上で目安となるバンド幅（データ転送速度）
を１００ＭＨｚ以上の高周波で実現させ、更に、信頼性
の高い安定動作が求められている。このような状況に伴
い、各ベンダーサイドでは、回路的あるいはプロセス的
な対策を施し高周波対策を行ってきたが、様々な問題も
引き起こしてきた。
ーム機等の情報機器に使われ、又、これらＰＣ等の性能
比較を行う上で目安となるバンド幅（データ転送速度）
を１００ＭＨｚ以上の高周波で実現させ、更に、信頼性
の高い安定動作が求められている。このような状況に伴
い、各ベンダーサイドでは、回路的あるいはプロセス的
な対策を施し高周波対策を行ってきたが、様々な問題も
引き起こしてきた。
【０００３】図３及び図４を用いて、以下に、具体的な
問題点を述べる。ブロックライト時、特にライトバッフ
ァＷＡから遠端側の相補のデータバス線対Ｉ／ＯＢｕｓ
（Ｉ／ＯＴ，Ｉ／ＯＢ）においては、ＹＳＷ部の制御信
号（φ１，…，φｎ）がＧＮＤレベルからＶＣＣレベル
へと変化することで、Ｉ／ＯＴ，Ｉ／ＯＢと複数のデジ
ット線対（Ｄ１，Ｄ１Ｂ，Ｄｎ，ＤｎＢ）が電気的に接
続される。
問題点を述べる。ブロックライト時、特にライトバッフ
ァＷＡから遠端側の相補のデータバス線対Ｉ／ＯＢｕｓ
（Ｉ／ＯＴ，Ｉ／ＯＢ）においては、ＹＳＷ部の制御信
号（φ１，…，φｎ）がＧＮＤレベルからＶＣＣレベル
へと変化することで、Ｉ／ＯＴ，Ｉ／ＯＢと複数のデジ
ット線対（Ｄ１，Ｄ１Ｂ，Ｄｎ，ＤｎＢ）が電気的に接
続される。
【０００４】この時、各デジット線はＶＣＣレベル、Ｇ
ＮＤレベルになるが、この時、隣接するデジット線との
線間容量のため、隣接するデジット線からの干渉でノイ
ズを受け、図４に示すようにＶＣＣレベル、ＧＮＤレベ
ルから一旦はなれ、その後、再びＶＣＣレベル、ＧＮＤ
レベルにおちつく。特に、配線容量・抵抗の影響によっ
てライトバッファからの位置が遠ければ遠い程、ＶＣＣ
レベル、ＧＮＤレベルへの復帰が近端側に対して遅れる
傾向にあるため、ＹＳＷ部の制御信号（φ１，…，φ
ｎ）がＶＣＣレベルからＧＮＤレベルに変化する時間内
に、ライトバッファから遠端側のデジット線Ｄｎ／Ｄｎ
Ｂは十分な差電位を確保出来なくなってしまう。この結
果、ＹＳＷ選択期間を拡張しライト期間を広げてやらな
ければならなくなり、高周波でのブロックライト動作の
実現を妨げる結果となっていた。このため、従来におい
ては、高周波での高速ブロックライト動作を実現させる
べく、ライトバッファから遠端側のデジット線Ｄｎ／Ｄ
ｎＢの差電位を確保する為に、ライトバッファサイズを
大にする必要があり、その結果、チップサイズが増大化
し、又、その副作用としてブロックライト時の動作電流
も大きくなる等多くの問題があった。
ＮＤレベルになるが、この時、隣接するデジット線との
線間容量のため、隣接するデジット線からの干渉でノイ
ズを受け、図４に示すようにＶＣＣレベル、ＧＮＤレベ
ルから一旦はなれ、その後、再びＶＣＣレベル、ＧＮＤ
レベルにおちつく。特に、配線容量・抵抗の影響によっ
てライトバッファからの位置が遠ければ遠い程、ＶＣＣ
レベル、ＧＮＤレベルへの復帰が近端側に対して遅れる
傾向にあるため、ＹＳＷ部の制御信号（φ１，…，φ
ｎ）がＶＣＣレベルからＧＮＤレベルに変化する時間内
に、ライトバッファから遠端側のデジット線Ｄｎ／Ｄｎ
Ｂは十分な差電位を確保出来なくなってしまう。この結
果、ＹＳＷ選択期間を拡張しライト期間を広げてやらな
ければならなくなり、高周波でのブロックライト動作の
実現を妨げる結果となっていた。このため、従来におい
ては、高周波での高速ブロックライト動作を実現させる
べく、ライトバッファから遠端側のデジット線Ｄｎ／Ｄ
ｎＢの差電位を確保する為に、ライトバッファサイズを
大にする必要があり、その結果、チップサイズが増大化
し、又、その副作用としてブロックライト時の動作電流
も大きくなる等多くの問題があった。
【０００５】なお、特開昭６２−９９９８８号公報には
メモリセルのデータを高速に読み出しするための補助回
路を設けた半導体記憶装置が示されている。しかし、こ
の公報の図１には、クロスカップル接続されたトランジ
スタＱ１１，Ｑ１２のソースに制御用トランジスタＱ１
３が設けられ、このＱ１３のゲートをトランジスタＱ１
４で制御すると共に、Ｑ１４のゲートをＹアドレスバッ
ファ回路５の出力でコントロールするように構成してい
る。
メモリセルのデータを高速に読み出しするための補助回
路を設けた半導体記憶装置が示されている。しかし、こ
の公報の図１には、クロスカップル接続されたトランジ
スタＱ１１，Ｑ１２のソースに制御用トランジスタＱ１
３が設けられ、このＱ１３のゲートをトランジスタＱ１
４で制御すると共に、Ｑ１４のゲートをＹアドレスバッ
ファ回路５の出力でコントロールするように構成してい
る。
【０００６】この回路では、Ｙアドレスバッファ回路５
の出力レベルがＧＮＤレベルとなった時、Ｎｃｈトラン
ジスタＱ１４がオフするから制御用トランジスタＱ１３
がフローティングとなり、極めて危険な状態となる。即
ち、ＮｃｈトランジスタＱ１３のゲートがノイズ、サー
ジ等を受け、Ｑ１３の閾値電位（ＶＴ）を越え動作可能
となった場合、Ｉ／ＯＢｕｓ線対ＣＤ、Ｄ（Ｂａｒ）が
プリチャージレベルとなっている場合は、電源−ＧＮＤ
間に大電流が流れる恐れがあり、ラッチアップ等エレク
トロマイグレーションを起こす可能性を秘めている。
の出力レベルがＧＮＤレベルとなった時、Ｎｃｈトラン
ジスタＱ１４がオフするから制御用トランジスタＱ１３
がフローティングとなり、極めて危険な状態となる。即
ち、ＮｃｈトランジスタＱ１３のゲートがノイズ、サー
ジ等を受け、Ｑ１３の閾値電位（ＶＴ）を越え動作可能
となった場合、Ｉ／ＯＢｕｓ線対ＣＤ、Ｄ（Ｂａｒ）が
プリチャージレベルとなっている場合は、電源−ＧＮＤ
間に大電流が流れる恐れがあり、ラッチアップ等エレク
トロマイグレーションを起こす可能性を秘めている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ブロックライトを
行う半導体記憶装置において、高速な書込みを可能にす
ると共に、安定した動作を可能にした新規なブロックラ
イト機能を有する半導体記憶装置とその書込み制御方法
を提供するものである。
した従来技術の欠点を改良し、特に、ブロックライトを
行う半導体記憶装置において、高速な書込みを可能にす
ると共に、安定した動作を可能にした新規なブロックラ
イト機能を有する半導体記憶装置とその書込み制御方法
を提供するものである。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるブ
ロックライト機能を有する半導体記憶装置の第１態様
は、データバス線対に複数のデジット線が接続され、こ
のデジット線にメモリセルが接続されると共に、前記メ
モリセルにデータを書込むためのライトバッファが前記
データバス線対の一方の側に設けられたブロックライト
機能を有する半導体記憶装置において、前記データバス
線対の他方の側にライト動作を高速化するための補助回
路を設け、この補助回路を、前記データバス線対間にド
レインとゲートとが互いにクロスカップル接続された一
対のトランジスタで構成したことを特徴とするものであ
り、又、第２態様は、前記補助回路は前記データバス線
対に複数設けたことを特徴とするものであり、又、第３
態様は、前記デジット線対にライト動作を高速化するた
めの補助回路を設け、この補助回路を、前記デジット線
対間にドレインとゲートとが互いにクロスカップル接続
された一対のトランジスタと、前記トランジスタのソー
スとグランド間に設けた制御トランジスタとで構成し、
前記制御トランジスタをブロックライトの時以外は常に
オフ状態、ブロックライト時のみオン状態となるように
構成したことを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるブ
ロックライト機能を有する半導体記憶装置の第１態様
は、データバス線対に複数のデジット線が接続され、こ
のデジット線にメモリセルが接続されると共に、前記メ
モリセルにデータを書込むためのライトバッファが前記
データバス線対の一方の側に設けられたブロックライト
機能を有する半導体記憶装置において、前記データバス
線対の他方の側にライト動作を高速化するための補助回
路を設け、この補助回路を、前記データバス線対間にド
レインとゲートとが互いにクロスカップル接続された一
対のトランジスタで構成したことを特徴とするものであ
り、又、第２態様は、前記補助回路は前記データバス線
対に複数設けたことを特徴とするものであり、又、第３
態様は、前記デジット線対にライト動作を高速化するた
めの補助回路を設け、この補助回路を、前記デジット線
対間にドレインとゲートとが互いにクロスカップル接続
された一対のトランジスタと、前記トランジスタのソー
スとグランド間に設けた制御トランジスタとで構成し、
前記制御トランジスタをブロックライトの時以外は常に
オフ状態、ブロックライト時のみオン状態となるように
構成したことを特徴とするものである。
【０００９】又、本発明に係わるブロックライト機能を
有する半導体記憶装置の書込み制御方法の第１態様は、
データバス線対に複数のデジット線が接続され、このデ
ジット線にメモリセルが接続されると共に、前記メモリ
セルにデータを書込むためのライトバッファが前記デー
タバス線対の一方の側に設けられたブロックライト機能
を有する半導体記憶装置の書込み制御方法において、前
記データバス線対の他方の側にライト動作を高速化する
ための補助回路を設け、この補助回路を、前記データバ
ス線対間にドレインとゲートとが互いにクロスカップル
接続された一対のトランジスタと、前記トランジスタの
ソースとグランド間に設けた制御トランジスタとで構成
すると共に、前記制御トランジスタをブロックライトの
時以外は常にオフ状態、ブロックライト時のみオン状態
とし、データの書込みの際、前記ライトバッファと補助
回路とで書込むことを特徴とするものであり、又、第２
態様は、前記半導体記憶装置はブロックライト機能を備
え、前記ライトバッファはライト制御信号の立ち上がり
と共にライトデータを前記データバス線対に転送し、前
記補助回路の制御トランジスタのゲートを、前記ライト
制御信号の立ち上がりと略同時に立ち上がるブロックラ
イト制御信号で制御することで前記データバス線対の他
方の側でのライト動作を高速化することを特徴とするも
のであり、又、第３態様は、前記補助回路は、ブロック
ライトの際にのみ、動作することを特徴とするものであ
る。
有する半導体記憶装置の書込み制御方法の第１態様は、
データバス線対に複数のデジット線が接続され、このデ
ジット線にメモリセルが接続されると共に、前記メモリ
セルにデータを書込むためのライトバッファが前記デー
タバス線対の一方の側に設けられたブロックライト機能
を有する半導体記憶装置の書込み制御方法において、前
記データバス線対の他方の側にライト動作を高速化する
ための補助回路を設け、この補助回路を、前記データバ
ス線対間にドレインとゲートとが互いにクロスカップル
接続された一対のトランジスタと、前記トランジスタの
ソースとグランド間に設けた制御トランジスタとで構成
すると共に、前記制御トランジスタをブロックライトの
時以外は常にオフ状態、ブロックライト時のみオン状態
とし、データの書込みの際、前記ライトバッファと補助
回路とで書込むことを特徴とするものであり、又、第２
態様は、前記半導体記憶装置はブロックライト機能を備
え、前記ライトバッファはライト制御信号の立ち上がり
と共にライトデータを前記データバス線対に転送し、前
記補助回路の制御トランジスタのゲートを、前記ライト
制御信号の立ち上がりと略同時に立ち上がるブロックラ
イト制御信号で制御することで前記データバス線対の他
方の側でのライト動作を高速化することを特徴とするも
のであり、又、第３態様は、前記補助回路は、ブロック
ライトの際にのみ、動作することを特徴とするものであ
る。
【００１０】
【発明の実施の形態】本発明に係わるブロックライト機
能を有する半導体記憶装置は、データバス線対に複数の
デジット線が接続され、このデジット線にメモリセルが
接続されると共に、前記メモリセルにデータを書込むた
めのライトバッファが前記データバス線対の一方の側に
設けられたブロックライト機能を有する半導体記憶装置
において、前記データバス線対の他方の側にライト動作
を高速化するための補助回路を設け、この補助回路を、
前記データバス線対間にドレインとゲートとが互いにク
ロスカップル接続された一対のトランジスタと、前記ト
ランジスタのソースとグランド間に設けた制御トランジ
スタとで構成し、前記制御トランジスタのゲートにはグ
ランドレベル又は電源電圧レベルの何れかの制御電圧を
常に印加するように構成したことを特徴とするものであ
る。
能を有する半導体記憶装置は、データバス線対に複数の
デジット線が接続され、このデジット線にメモリセルが
接続されると共に、前記メモリセルにデータを書込むた
めのライトバッファが前記データバス線対の一方の側に
設けられたブロックライト機能を有する半導体記憶装置
において、前記データバス線対の他方の側にライト動作
を高速化するための補助回路を設け、この補助回路を、
前記データバス線対間にドレインとゲートとが互いにク
ロスカップル接続された一対のトランジスタと、前記ト
ランジスタのソースとグランド間に設けた制御トランジ
スタとで構成し、前記制御トランジスタのゲートにはグ
ランドレベル又は電源電圧レベルの何れかの制御電圧を
常に印加するように構成したことを特徴とするものであ
る。
【００１１】このように構成することで、信頼性の高い
ブロックライト動作と動作電流の削減を可能としてい
る。即ち、ブロックライト時、本発明のブロックライト
用補助回路を用いることで、特にライトデータＤｗとブ
ロックライトさせたいｎ個のメモリセル（Ｃ１，Ｃ１
Ｂ，…，Ｃｎ，ＣｎＢ）全てが逆データである場合、ラ
イトバッファＷＡから遠端側の相補のデータバス線対Ｉ
／ＯＢｕｓ（Ｉ／ＯＴ，Ｉ／ＯＢ）は、配線容量・抵抗
の影響と、ＹＳＷ部制御信号（φ１〜φｎ）選択中アレ
イ部との干渉によりＶＣＣレベル、ＧＮＤレベルより電
圧が動こうとするが、この現象を前記補助回路を動作さ
せることで抑えている。
ブロックライト動作と動作電流の削減を可能としてい
る。即ち、ブロックライト時、本発明のブロックライト
用補助回路を用いることで、特にライトデータＤｗとブ
ロックライトさせたいｎ個のメモリセル（Ｃ１，Ｃ１
Ｂ，…，Ｃｎ，ＣｎＢ）全てが逆データである場合、ラ
イトバッファＷＡから遠端側の相補のデータバス線対Ｉ
／ＯＢｕｓ（Ｉ／ＯＴ，Ｉ／ＯＢ）は、配線容量・抵抗
の影響と、ＹＳＷ部制御信号（φ１〜φｎ）選択中アレ
イ部との干渉によりＶＣＣレベル、ＧＮＤレベルより電
圧が動こうとするが、この現象を前記補助回路を動作さ
せることで抑えている。
【００１２】このため、デジット線は短時間でＶＣＣレ
ベル、ＧＮＤレベルに安定するから、高速のブロックラ
イトが可能になった。
ベル、ＧＮＤレベルに安定するから、高速のブロックラ
イトが可能になった。
【００１３】
【実施例】以下に、本発明に係わるブロックライト機能
を有する半導体記憶装置とその書込み制御方法の具体例
を図面を参照しながら詳細に説明する。図１は、本発明
に係わる半導体記憶装置の具体例を示す回路図、図２は
その動作を示すタイミング図であって、これらの図に
は、データバス線対Ｉ／ＯＴ，Ｉ／ＯＢに複数のデジッ
ト線Ｄ１，Ｄ１Ｂ〜Ｄｎ，ＤｎＢが接続され、このデジ
ット線Ｄ１，Ｄ１Ｂ〜Ｄｎ，ＤｎＢにメモリセルＣ１，
Ｃ１Ｂ〜Ｃｎ，ＣｎＢが接続されると共に、前記メモリ
セルＣ１，Ｃ１Ｂ〜Ｃｎ，ＣｎＢにデータを書込むため
のライトバッファＷＡが前記データバス線対Ｉ／ＯＴ，
Ｉ／ＯＢの一方の側に設けられたブロックライト機能を
有する半導体記憶装置において、前記データバス線対Ｉ
／ＯＴ，Ｉ／ＯＢの他方の側にライト動作を高速化する
ための補助回路ＢＨを設け、この補助回路ＢＨを、前記
データバス線対Ｉ／ＯＴ，Ｉ／ＯＢ間にドレインとゲー
トとが互いにクロスカップル接続された一対のトランジ
スタＱ１，Ｑ２と、前記トランジスタＱ１，Ｑ２のソー
スとグランド間に設けた制御トランジスタＱ３，Ｑ４と
で構成し、前記制御トランジスタＱ３，Ｑ４のゲートに
はグランドレベル又は電源電圧レベルの何れかの制御電
圧φｒを常に印加するように構成したブロックライト機
能を有する半導体記憶装置が示されている。
を有する半導体記憶装置とその書込み制御方法の具体例
を図面を参照しながら詳細に説明する。図１は、本発明
に係わる半導体記憶装置の具体例を示す回路図、図２は
その動作を示すタイミング図であって、これらの図に
は、データバス線対Ｉ／ＯＴ，Ｉ／ＯＢに複数のデジッ
ト線Ｄ１，Ｄ１Ｂ〜Ｄｎ，ＤｎＢが接続され、このデジ
ット線Ｄ１，Ｄ１Ｂ〜Ｄｎ，ＤｎＢにメモリセルＣ１，
Ｃ１Ｂ〜Ｃｎ，ＣｎＢが接続されると共に、前記メモリ
セルＣ１，Ｃ１Ｂ〜Ｃｎ，ＣｎＢにデータを書込むため
のライトバッファＷＡが前記データバス線対Ｉ／ＯＴ，
Ｉ／ＯＢの一方の側に設けられたブロックライト機能を
有する半導体記憶装置において、前記データバス線対Ｉ
／ＯＴ，Ｉ／ＯＢの他方の側にライト動作を高速化する
ための補助回路ＢＨを設け、この補助回路ＢＨを、前記
データバス線対Ｉ／ＯＴ，Ｉ／ＯＢ間にドレインとゲー
トとが互いにクロスカップル接続された一対のトランジ
スタＱ１，Ｑ２と、前記トランジスタＱ１，Ｑ２のソー
スとグランド間に設けた制御トランジスタＱ３，Ｑ４と
で構成し、前記制御トランジスタＱ３，Ｑ４のゲートに
はグランドレベル又は電源電圧レベルの何れかの制御電
圧φｒを常に印加するように構成したブロックライト機
能を有する半導体記憶装置が示されている。
【００１４】以下に、本発明を更に詳細に説明する。本
発明の半導体記憶装置は、行列に配置されたメモリセル
（Ｃ１，Ｃ１Ｂ，…，Ｃｎ，ＣｎＢ）、それらのメモリ
セルが接続された各デジット線対（Ｄ１，Ｄ１Ｂ，…，
Ｄｎ，ＤｎＢ）とメモリセルの情報を得る為に必要なワ
ード線（ＷＬ１，…，ＷＬｎ）、各デジット毎に設けら
れたセンスアンプ部（ＳＡ１，…，ＳＡｎ）、外部入力
より取り込まれたライトデータＤｗをアレイ部内に書き
込むためのライトバッファ制御信号φｗ、このライトバ
ッファ制御信号φｗにより活性化されるライトバッファ
ＷＡ、このライトバッファＷＡにより増幅されたライト
データをアレイ部内に伝達する相補のデータバス線対Ｉ
／ＯＢｕｓ（Ｉ／ＯＴ，Ｉ／ＯＢ）、データバス線対Ｉ
／ＯＴ，Ｉ／ＯＢをブロックライト時以外にはＶＣＣレ
ベルにプリチャージするＰｃｈトランジスタＱ５、Ｑ６
からなるプリチャージ回路ＰＣ、このプリチャージ回路
ＰＣを制御するプリチャージ制御信号φｐ、又、データ
バス線対Ｉ／ＯＴ，Ｉ／ＯＢとメモリセルが接続された
各デジット線対との接続・分離の制御を行うＹＳＷ部と
ＹＳＷ制御信号（φ１，…，φｎ）、更にＩ／ＯＴ，Ｉ
／ＯＢの遠端部に設けられ、ブロックライト時のみに動
作する補助回路ＢＨ及びこの補助回路ＢＨを制御するブ
ロックライト制御信号φｒにより構成される。
発明の半導体記憶装置は、行列に配置されたメモリセル
（Ｃ１，Ｃ１Ｂ，…，Ｃｎ，ＣｎＢ）、それらのメモリ
セルが接続された各デジット線対（Ｄ１，Ｄ１Ｂ，…，
Ｄｎ，ＤｎＢ）とメモリセルの情報を得る為に必要なワ
ード線（ＷＬ１，…，ＷＬｎ）、各デジット毎に設けら
れたセンスアンプ部（ＳＡ１，…，ＳＡｎ）、外部入力
より取り込まれたライトデータＤｗをアレイ部内に書き
込むためのライトバッファ制御信号φｗ、このライトバ
ッファ制御信号φｗにより活性化されるライトバッファ
ＷＡ、このライトバッファＷＡにより増幅されたライト
データをアレイ部内に伝達する相補のデータバス線対Ｉ
／ＯＢｕｓ（Ｉ／ＯＴ，Ｉ／ＯＢ）、データバス線対Ｉ
／ＯＴ，Ｉ／ＯＢをブロックライト時以外にはＶＣＣレ
ベルにプリチャージするＰｃｈトランジスタＱ５、Ｑ６
からなるプリチャージ回路ＰＣ、このプリチャージ回路
ＰＣを制御するプリチャージ制御信号φｐ、又、データ
バス線対Ｉ／ＯＴ，Ｉ／ＯＢとメモリセルが接続された
各デジット線対との接続・分離の制御を行うＹＳＷ部と
ＹＳＷ制御信号（φ１，…，φｎ）、更にＩ／ＯＴ，Ｉ
／ＯＢの遠端部に設けられ、ブロックライト時のみに動
作する補助回路ＢＨ及びこの補助回路ＢＨを制御するブ
ロックライト制御信号φｒにより構成される。
【００１５】ブロックライト用補助回路ＢＨは図１に示
されるように４つのＮｃｈトランジスタＱ１，Ｑ２，Ｑ
３，Ｑ４により構成される。トランジスタＱ３，Ｑ４の
ゲートはブロックライト制御信号φｒにより制御され、
ソースはそれぞれＧＮＤに接続、ドレインはＱ１，Ｑ２
のソースと接続され、ブロックライト時以外は常にＯｆ
ｆ状態、ブロックライト時のみＯｎ状態となり得るＮｃ
ｈトランジスタである。又Ｑ１，Ｑ２のゲート／ドレイ
ンはそれぞれ相補のデータバス線対Ｉ／ＯＢｕｓ（Ｉ／
ＯＴ，Ｉ／ＯＢ）のいずれかに接続される。例えば、Ｑ
１のゲートがＩ／ＯＴに接続する状態であれば、Ｑ１の
ドレインはＩ／ＯＢに接続、Ｑ２のゲートがＩ／ＯＢに
接続する状態であれば、Ｑ２のドレインはＩ／ＯＴに接
続され、Ｑ１，Ｑ２のソースは前述のＱ３，Ｑ４のドレ
インに接続され、Ｑ１，Ｑ２もブロックライト時以外は
常にＯｆｆ状態、ブロックライト時のみにＯｎ状態とな
る構成である。
されるように４つのＮｃｈトランジスタＱ１，Ｑ２，Ｑ
３，Ｑ４により構成される。トランジスタＱ３，Ｑ４の
ゲートはブロックライト制御信号φｒにより制御され、
ソースはそれぞれＧＮＤに接続、ドレインはＱ１，Ｑ２
のソースと接続され、ブロックライト時以外は常にＯｆ
ｆ状態、ブロックライト時のみＯｎ状態となり得るＮｃ
ｈトランジスタである。又Ｑ１，Ｑ２のゲート／ドレイ
ンはそれぞれ相補のデータバス線対Ｉ／ＯＢｕｓ（Ｉ／
ＯＴ，Ｉ／ＯＢ）のいずれかに接続される。例えば、Ｑ
１のゲートがＩ／ＯＴに接続する状態であれば、Ｑ１の
ドレインはＩ／ＯＢに接続、Ｑ２のゲートがＩ／ＯＢに
接続する状態であれば、Ｑ２のドレインはＩ／ＯＴに接
続され、Ｑ１，Ｑ２のソースは前述のＱ３，Ｑ４のドレ
インに接続され、Ｑ１，Ｑ２もブロックライト時以外は
常にＯｆｆ状態、ブロックライト時のみにＯｎ状態とな
る構成である。
【００１６】次に、このように構成した本発明の半導体
記憶装置の動作について説明する。まず、行列に配列さ
れたメモリセル（Ｃ１，Ｃ１Ｂ〜Ｃｎ，ＣｎＢ）が接続
されるワード線（ＷＬ１，…，ＷＬｎ）のうち一つが選
択され、選択されたワード線がＨレベルとなる。今、仮
にＷＬ１が選択されるとすると、このワード線ＷＬ１に
接続されるメモリセルＣ１，…，Ｃｎに予め蓄えていた
情報が電荷の移動により、既にＶｃｃ／２の電位にプリ
チャージされている各デジット線対（Ｄ１，Ｄ１Ｂ〜Ｄ
ｎ，ＤｎＢ）に読み出される。
記憶装置の動作について説明する。まず、行列に配列さ
れたメモリセル（Ｃ１，Ｃ１Ｂ〜Ｃｎ，ＣｎＢ）が接続
されるワード線（ＷＬ１，…，ＷＬｎ）のうち一つが選
択され、選択されたワード線がＨレベルとなる。今、仮
にＷＬ１が選択されるとすると、このワード線ＷＬ１に
接続されるメモリセルＣ１，…，Ｃｎに予め蓄えていた
情報が電荷の移動により、既にＶｃｃ／２の電位にプリ
チャージされている各デジット線対（Ｄ１，Ｄ１Ｂ〜Ｄ
ｎ，ＤｎＢ）に読み出される。
【００１７】その後、センスアンプ部（ＳＡ１，…，Ｓ
Ａｎ）が活性化されることにより各デジット線対（Ｄ
１，Ｄ１Ｂ〜Ｄｎ，ＤｎＢ）は、ＶＣＣレベル又はＧＮ
Ｄレベルへと増幅される。さて、ブロックライト時にお
いて、ライトデータＤｗを相補のデータバス線対Ｉ／Ｏ
Ｂｕｓ（Ｉ／ＯＴ，Ｉ／ＯＢ）を介してアレイ部に伝達
させデータを書込みする際、Ｉ／ＯＴ，Ｉ／ＯＢを予め
ＶＣＣレベルにプリチャージしていた制御信号φｐをＧ
ＮＤレベルからＶＤＤレベルへと変化させプリチャージ
動作を止めさせる。
Ａｎ）が活性化されることにより各デジット線対（Ｄ
１，Ｄ１Ｂ〜Ｄｎ，ＤｎＢ）は、ＶＣＣレベル又はＧＮ
Ｄレベルへと増幅される。さて、ブロックライト時にお
いて、ライトデータＤｗを相補のデータバス線対Ｉ／Ｏ
Ｂｕｓ（Ｉ／ＯＴ，Ｉ／ＯＢ）を介してアレイ部に伝達
させデータを書込みする際、Ｉ／ＯＴ，Ｉ／ＯＢを予め
ＶＣＣレベルにプリチャージしていた制御信号φｐをＧ
ＮＤレベルからＶＤＤレベルへと変化させプリチャージ
動作を止めさせる。
【００１８】そして、ライトバッファ制御信号φｗをＧ
ＮＤレベルからＶＤＤレベルへと変化させることで、外
部より入力されたライトデータＤｗが、ライトバッファ
ＷＡによって増幅されＩ／ＯＴ，Ｉ／ＯＢへと伝達され
る。ライトバッファＷＡを制御するライトバッファ制御
信号φｗと同時にブロックライト用補助回路ＢＨを制御
するブロックライト制御信号φｒもＧＮＤレベルからＶ
ＤＤレベルへと変化させる。このように動作させること
で、ライトバッファＷＡから遠端側のＩ／ＯＴ，Ｉ／Ｏ
Ｂの配線抵抗の影響を無視する事ができ、同時に近端側
のＩ／ＯＴ，Ｉ／ＯＢの電位の変化との時間差を極力小
さくすることが可能となる。
ＮＤレベルからＶＤＤレベルへと変化させることで、外
部より入力されたライトデータＤｗが、ライトバッファ
ＷＡによって増幅されＩ／ＯＴ，Ｉ／ＯＢへと伝達され
る。ライトバッファＷＡを制御するライトバッファ制御
信号φｗと同時にブロックライト用補助回路ＢＨを制御
するブロックライト制御信号φｒもＧＮＤレベルからＶ
ＤＤレベルへと変化させる。このように動作させること
で、ライトバッファＷＡから遠端側のＩ／ＯＴ，Ｉ／Ｏ
Ｂの配線抵抗の影響を無視する事ができ、同時に近端側
のＩ／ＯＴ，Ｉ／ＯＢの電位の変化との時間差を極力小
さくすることが可能となる。
【００１９】このような状態において、ＹＳＷ部をＯＮ
にすると、外部より入力されたライトデータＤｗがＩ／
ＯＴ，Ｉ／ＯＢを通して、アレイ部に伝達される。この
ＹＳＷ部の制御信号（φ１，…，φｎ）がＶＤＤレベル
に変化すると、その影響によりＶＣＣレベル、ＧＮＤレ
ベルに増幅されたＩ／ＯＴ，Ｉ／ＯＢは急激な電荷の移
動によりＶＣＣレベル、ＧＮＤレベルから一旦離れ、浮
こうとする。そして、この浮きのレベルは、ライトバッ
ファから遠ければ遠い程配線抵抗・容量の影響を受けて
大きくなり、ブロックライト動作そのものに影響を及ぼ
そうとするが、本発明の補助回路ＢＨを制御するブロッ
クライト制御信号φｒがＶＣＣレベルにある間は、補助
回路ＢＨがＤＣ的にその浮きのレベルを抑えようとし、
安定したブロックライト動作を行うことができる。
にすると、外部より入力されたライトデータＤｗがＩ／
ＯＴ，Ｉ／ＯＢを通して、アレイ部に伝達される。この
ＹＳＷ部の制御信号（φ１，…，φｎ）がＶＤＤレベル
に変化すると、その影響によりＶＣＣレベル、ＧＮＤレ
ベルに増幅されたＩ／ＯＴ，Ｉ／ＯＢは急激な電荷の移
動によりＶＣＣレベル、ＧＮＤレベルから一旦離れ、浮
こうとする。そして、この浮きのレベルは、ライトバッ
ファから遠ければ遠い程配線抵抗・容量の影響を受けて
大きくなり、ブロックライト動作そのものに影響を及ぼ
そうとするが、本発明の補助回路ＢＨを制御するブロッ
クライト制御信号φｒがＶＣＣレベルにある間は、補助
回路ＢＨがＤＣ的にその浮きのレベルを抑えようとし、
安定したブロックライト動作を行うことができる。
【００２０】そして、ＹＳＷ部のＹＳＷ制御信号（φ
１，…，φｎ）のＧＮＤレベルへの変化により、ライト
データＤｗのメモリセルへの伝達期間は終了するが、そ
れと同時にブロックライト制御信号φｒをＧＮＤレベル
へと変化させることにより補助回路ＢＨの動作をも終了
させる。その後、Ｉ／ＯＴ，Ｉ／ＯＢをプリチャージす
るプリチャージ回路のプリチャージ制御信号φｐをＧＮ
Ｄレベルとし、更に、選択されたワード線ＷＬ１をＧＮ
Ｄレベルにすることでブロックライト動作を完了させ
る。
１，…，φｎ）のＧＮＤレベルへの変化により、ライト
データＤｗのメモリセルへの伝達期間は終了するが、そ
れと同時にブロックライト制御信号φｒをＧＮＤレベル
へと変化させることにより補助回路ＢＨの動作をも終了
させる。その後、Ｉ／ＯＴ，Ｉ／ＯＢをプリチャージす
るプリチャージ回路のプリチャージ制御信号φｐをＧＮ
Ｄレベルとし、更に、選択されたワード線ＷＬ１をＧＮ
Ｄレベルにすることでブロックライト動作を完了させ
る。
【００２１】このように、本発明に係わるブロックライ
ト機能を有する半導体記憶装置の書込み制御方法は、デ
ータバス線対に複数のデジット線が接続され、このデジ
ット線にメモリセルが接続されると共に、前記メモリセ
ルにデータを書込むためのライトバッファが前記データ
バス線対の一方の側に設けられたブロックライト機能を
有する半導体記憶装置の書込み制御方法において、前記
データバス線対の他方の側にライト動作を高速化するた
めの補助回路を設け、この補助回路を、前記データバス
線対間にドレインとゲートとが互いにクロスカップル接
続された一対のトランジスタと、前記トランジスタのソ
ースとグランド間に設けた制御トランジスタとで構成す
ると共に、前記制御トランジスタのゲートにグランドレ
ベル又は電源電圧レベルの何れかの制御電圧を常に印加
し、データの書込みの際、前記ライトバッファと補助回
路とで書込むものであり、又、前記半導体記憶装置はブ
ロックライト機能を備え、前記ライトバッファはライト
制御信号の立ち上がりと共にライトデータを前記データ
バス線対に転送し、前記補助回路の制御トランジスタの
ゲートを、前記ライト制御信号の立ち上がりと略同時に
立ち上がるブロックライト制御信号で制御することで前
記データバス線対の他方の側でのライト動作を高速化す
ることを特徴とするものである。
ト機能を有する半導体記憶装置の書込み制御方法は、デ
ータバス線対に複数のデジット線が接続され、このデジ
ット線にメモリセルが接続されると共に、前記メモリセ
ルにデータを書込むためのライトバッファが前記データ
バス線対の一方の側に設けられたブロックライト機能を
有する半導体記憶装置の書込み制御方法において、前記
データバス線対の他方の側にライト動作を高速化するた
めの補助回路を設け、この補助回路を、前記データバス
線対間にドレインとゲートとが互いにクロスカップル接
続された一対のトランジスタと、前記トランジスタのソ
ースとグランド間に設けた制御トランジスタとで構成す
ると共に、前記制御トランジスタのゲートにグランドレ
ベル又は電源電圧レベルの何れかの制御電圧を常に印加
し、データの書込みの際、前記ライトバッファと補助回
路とで書込むものであり、又、前記半導体記憶装置はブ
ロックライト機能を備え、前記ライトバッファはライト
制御信号の立ち上がりと共にライトデータを前記データ
バス線対に転送し、前記補助回路の制御トランジスタの
ゲートを、前記ライト制御信号の立ち上がりと略同時に
立ち上がるブロックライト制御信号で制御することで前
記データバス線対の他方の側でのライト動作を高速化す
ることを特徴とするものである。
【００２２】上記具体例では、データバス線対に補助回
路ＢＨを設けたが、デジット線対にライト動作を高速化
するための補助回路を設け、この補助回路を、前記デジ
ット線対間にドレインとゲートとが互いにクロスカップ
ル接続された一対のトランジスタと、前記トランジスタ
のソースとグランド間に設けた制御トランジスタとで構
成し、前記制御トランジスタのゲートには、グランドレ
ベル又は電源電圧レベルの何れかの制御電圧を常に印加
するように構成しても良い。
路ＢＨを設けたが、デジット線対にライト動作を高速化
するための補助回路を設け、この補助回路を、前記デジ
ット線対間にドレインとゲートとが互いにクロスカップ
ル接続された一対のトランジスタと、前記トランジスタ
のソースとグランド間に設けた制御トランジスタとで構
成し、前記制御トランジスタのゲートには、グランドレ
ベル又は電源電圧レベルの何れかの制御電圧を常に印加
するように構成しても良い。
【００２３】一般に、行アドレスを示すワード線（ＷＬ
１，…，ＷＬｎ）には、トランジスタのポリシリコンが
使用される為、上層部にアルミ若しくはタングステンを
平行に走らせ一定の間隔で接続を行い、極力配線抵抗の
影響を無くすようにコンタクト部分が形成されている。
このコンタクト部分が存在する個所に、本発明の補助回
路をレイアウト上可能な限り配置することで、更に、信
頼性の高いブロックライト動作を行うことが可能にな
る。
１，…，ＷＬｎ）には、トランジスタのポリシリコンが
使用される為、上層部にアルミ若しくはタングステンを
平行に走らせ一定の間隔で接続を行い、極力配線抵抗の
影響を無くすようにコンタクト部分が形成されている。
このコンタクト部分が存在する個所に、本発明の補助回
路をレイアウト上可能な限り配置することで、更に、信
頼性の高いブロックライト動作を行うことが可能にな
る。
【００２４】
【発明の効果】本発明に係わるブロックライト機能を有
する半導体記憶装置とその書込み制御方法は、上述のよ
うに構成したので、プロックライトの高周波動作が可能
になり、しかも、エレクトロマイクレーションの恐れの
ない安定した動作を実現出来た。更に、ブロックライト
用の補助回路を付加することによって、ライトバッファ
サイズを小さくすることが出来るから、その結果、動作
電流を低減出来た。
する半導体記憶装置とその書込み制御方法は、上述のよ
うに構成したので、プロックライトの高周波動作が可能
になり、しかも、エレクトロマイクレーションの恐れの
ない安定した動作を実現出来た。更に、ブロックライト
用の補助回路を付加することによって、ライトバッファ
サイズを小さくすることが出来るから、その結果、動作
電流を低減出来た。
【図１】本発明に係わる半導体記憶装置を示す回路図で
ある。
ある。
【図２】本発明のタイミングチャートである。
【図３】従来の半導体記憶装置の回路図である。
【図４】図３の半導体記憶装置のタイミングチャートで
ある。
ある。
Ｉ／Ｔ、Ｉ／ＴＢ データバス線対 ＢＨ 補助回路 φｒ ブロックライト制御信号 Ｑ１〜Ｑ６ トランジスタ ＰＣ プリチャージ回路 φｐ プリチャージ制御信号 ＷＡ ライトバッファ Ｄｗ ライトデータ φｗ ライトバッファ制御信号 Ｄ１、Ｄ１Ｂ〜Ｄｎ、ＤｎＢ デジット線 Ｃ１、Ｃ１Ｂ〜Ｃｎ、ＣｎＢ メモリセル ＷＬ１〜ＷＬｎ ワード線 ＳＡ１〜ＳＡｎ センスアンプ φ１〜φｎ ＹＳＷ制御信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−106266（ＪＰ，Ａ) 特開 平10−50057（ＪＰ，Ａ) 特開 平11−7770（ＪＰ，Ａ) 特開2000−76846（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4096
Claims (6)
- 【請求項１】 データバス線対に複数のデジット線が接
続され、このデジット線にメモリセルが接続されると共
に、前記メモリセルにデータを書込むためのライトバッ
ファが前記データバス線対の一方の側に設けられたブロ
ックライト機能を有する半導体記憶装置において、 前記データバス線対の他方の側にライト動作を高速化す
るための補助回路を設け、この補助回路を、前記データ
バス線対間にドレインとゲートとが互いにクロスカップ
ル接続された一対のトランジスタで構成したことを特徴
とするブロックライト機能を有する半導体記憶装置。 - 【請求項２】 前記補助回路は前記データバス線対に複
数設けたことを特徴とする請求項１記載のブロックライ
ト機能を有する半導体記憶装置。 - 【請求項３】 前記デジット線対にライト動作を高速化
するための補助回路を設け、この補助回路を、前記デジ
ット線対間にドレインとゲートとが互いにクロスカップ
ル接続された一対のトランジスタと、前記トランジスタ
のソースとグランド間に設けた制御トランジスタとで構
成し、前記制御トランジスタをブロックライトの時以外
は常にオフ状態、ブロックライト時のみオン状態となる
ように構成したことを特徴とする請求項１又は２記載の
ブロックライト機能を有する半導体記憶装置。 - 【請求項４】 データバス線対に複数のデジット線が接
続され、このデジット線にメモリセルが接続されると共
に、前記メモリセルにデータを書込むためのライトバッ
ファが前記データバス線対の一方の側に設けられたブロ
ックライト機能を有する半導体記憶装置の書込み制御方
法において、 前記データバス線対の他方の側にライト動作を高速化す
るための補助回路を設け、この補助回路を、前記データ
バス線対間にドレインとゲートとが互いにクロスカップ
ル接続された一対のトランジスタと、前記トランジスタ
のソースとグランド間に設けた制御トランジスタとで構
成すると共に、前記制御トランジスタを ブロックライト
の時以外は常にオフ状態、ブロックライト時のみオン状
態とし、データの書込みの際、前記ライトバッファと補
助回路とで書込むことを特徴とするブロックライト機能
を有する半導体記憶装置の書込み制御方法。 - 【請求項５】 前記半導体記憶装置はブロックライト機
能を備え、前記ライトバッファはライト制御信号の立ち
上がりと共にライトデータを前記データバス線対に転送
し、前記補助回路の制御トランジスタのゲートを、前記
ライト制御信号の立ち上がりと略同時に立ち上がるブロ
ックライト制御信号で制御することで前記データバス線
対の他方の側でのライト動作を高速化することを特徴と
する請求項４記載のブロックライト機能を有する半導体
記憶装置の書込み制御方法。 - 【請求項６】 前記補助回路は、ブロックライトの際に
のみ、動作することを特徴とする請求項４又は５記載の
ブロックライト機能を有する半導体記憶装置の書込み制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295144A JP3098498B2 (ja) | 1998-10-16 | 1998-10-16 | ブロックライト機能を有する半導体記憶装置とその書込み制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295144A JP3098498B2 (ja) | 1998-10-16 | 1998-10-16 | ブロックライト機能を有する半導体記憶装置とその書込み制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000123572A JP2000123572A (ja) | 2000-04-28 |
| JP3098498B2 true JP3098498B2 (ja) | 2000-10-16 |
Family
ID=17816851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10295144A Expired - Fee Related JP3098498B2 (ja) | 1998-10-16 | 1998-10-16 | ブロックライト機能を有する半導体記憶装置とその書込み制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3098498B2 (ja) |
-
1998
- 1998-10-16 JP JP10295144A patent/JP3098498B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000123572A (ja) | 2000-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |