JPH0421277B2 - - Google Patents
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- JPH0421277B2 JPH0421277B2 JP61221019A JP22101986A JPH0421277B2 JP H0421277 B2 JPH0421277 B2 JP H0421277B2 JP 61221019 A JP61221019 A JP 61221019A JP 22101986 A JP22101986 A JP 22101986A JP H0421277 B2 JPH0421277 B2 JP H0421277B2
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- bit line
- potential
- reset
- gate
- Prior art date
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Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000872 buffer Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔概要〕
データバスのリセツトレベルをVthとすること
を特徴とした半導体記憶装置。
を特徴とした半導体記憶装置。
本発明は半導体記憶装置、特にそのデータバス
のリセツトに関する。
のリセツトに関する。
半導体記憶装置は既知のようにメモリセルアレ
イ、ロー／コラムデコーダ、アドレスバツフア、
入／出力バツフアなどからなる。第７図は256K
DRAMの構成を示すブロツク図で、１０はメモ
リセルアレイ、１２はローデコーダ、１４はコラ
ムデコーダ、１６はセンスアンプ及びＩ／Ｏゲー
ト、１８，２０はアドレスバツフア、２２はデー
タ入力（書込みデータ）バツフア、２４はデータ
出力（読出しデータ）バツフア、２６，２８，３
０はクロツクジエネレータ、３２はリフレツシユ
コントローラ、３４はアドレスカウンタ、３６は
基板バイアスジエネレータである。
イ、ロー／コラムデコーダ、アドレスバツフア、
入／出力バツフアなどからなる。第７図は256K
DRAMの構成を示すブロツク図で、１０はメモ
リセルアレイ、１２はローデコーダ、１４はコラ
ムデコーダ、１６はセンスアンプ及びＩ／Ｏゲー
ト、１８，２０はアドレスバツフア、２２はデー
タ入力（書込みデータ）バツフア、２４はデータ
出力（読出しデータ）バツフア、２６，２８，３
０はクロツクジエネレータ、３２はリフレツシユ
コントローラ、３４はアドレスカウンタ、３６は
基板バイアスジエネレータである。
メモリセルアレイ１０は多数のワード線とビツ
ト線及びこれらの各交点に配設されるメモリセル
を備える。DRAMのメモリセルは１トランジス
タ１キヤパシタ型が一般的で、該トランジスタの
ドレインがビツト線に、ゲートがワード線に接続
され、ローデコーダによりワード線が選択される
と該ワード線に属する全メモリセルのトランジス
タがオンになつてそのキヤパシタを各々のビツト
線に接続し、各ビツト線の電位をキヤパシタ電荷
（記憶情報）に従つて変える。これはセンスアン
プにより増幅され、そしてコラムデコーダ１４に
より選択されたＩ／Ｏゲートがオンになつてセン
スアンプ出力の１つがデータバスDBへ取出さ
れ、データ出力バツフア２４を通して読出しデー
タDoutとして出力される。
ト線及びこれらの各交点に配設されるメモリセル
を備える。DRAMのメモリセルは１トランジス
タ１キヤパシタ型が一般的で、該トランジスタの
ドレインがビツト線に、ゲートがワード線に接続
され、ローデコーダによりワード線が選択される
と該ワード線に属する全メモリセルのトランジス
タがオンになつてそのキヤパシタを各々のビツト
線に接続し、各ビツト線の電位をキヤパシタ電荷
（記憶情報）に従つて変える。これはセンスアン
プにより増幅され、そしてコラムデコーダ１４に
より選択されたＩ／Ｏゲートがオンになつてセン
スアンプ出力の１つがデータバスDBへ取出さ
れ、データ出力バツフア２４を通して読出しデー
タDoutとして出力される。
各ビツト線はセンスアンプよりBLとの対と
して延びており、センスアンプが動作すると例え
ば一方がＨレベルであるVcc、他方がＬレベルで
あるVssになる。データバスもDB，の対で構
成され、第１図にこのビツト線およびデータバス
部の概要を示す。
して延びており、センスアンプが動作すると例え
ば一方がＨレベルであるVcc、他方がＬレベルで
あるVssになる。データバスもDB，の対で構
成され、第１図にこのビツト線およびデータバス
部の概要を示す。
データバスはメモリチツプの長辺の半分又は全
部程度の長さを持ち、等価的には分布抵抗Ｒと寄
生容量ＣからなるRC回路で表わせる。データを
読出すと一方がＨ，他方がＬになるが、次のデー
タを読出す前にリセツトして電源電位（Vcc電
位）、零電位（Vss電位）または中間電位にし、
この状態でビツト線BL，を接続して該ビツト
線電位に応じたＨ，Ｌ電位をとらせる。第２図に
データバスDB，のリセツト電位を電源電位
（Vcc電位）にする例を、また第３図にこれを零
電位（Vss電位）にする例を示す。
部程度の長さを持ち、等価的には分布抵抗Ｒと寄
生容量ＣからなるRC回路で表わせる。データを
読出すと一方がＨ，他方がＬになるが、次のデー
タを読出す前にリセツトして電源電位（Vcc電
位）、零電位（Vss電位）または中間電位にし、
この状態でビツト線BL，を接続して該ビツト
線電位に応じたＨ，Ｌ電位をとらせる。第２図に
データバスDB，のリセツト電位を電源電位
（Vcc電位）にする例を、また第３図にこれを零
電位（Vss電位）にする例を示す。
これらの図でTr1，Tr2はＩ／Ｏゲートを構成
するトランジスタで、コラムデコーダの出力φT
によりオン／オフされ、ビツト線BL，をデー
タバスDB，へ接続／開放する。Tr3，Tr4は、
データバスリセツト用のトランジスタで、リセツ
トクロスφRが入るときオンになり、データバス
DB，を第２図ではVccへ、第３図ではVssへ
接続する。データバスリセツト電位は、一般には
Vccとすることが多い。
するトランジスタで、コラムデコーダの出力φT
によりオン／オフされ、ビツト線BL，をデー
タバスDB，へ接続／開放する。Tr3，Tr4は、
データバスリセツト用のトランジスタで、リセツ
トクロスφRが入るときオンになり、データバス
DB，を第２図ではVccへ、第３図ではVssへ
接続する。データバスリセツト電位は、一般には
Vccとすることが多い。
第４図にデータバスのリセツト電位をVccとす
るものの読取り時の動作波形を示す。（ラ
スバー：ローアドレスストローブバー）信号が外
部より入力するとクロツクジエネレータ２６（第
７図）は内部クロツクφ1を発生し、これにより
ローアドレス系のアドレスバツフア２０およびロ
ーデコーダ１２が動作してメモリセルアレイ１０
のワード線WLを選択し、セルキヤパシタがビツ
ト線を充／放電し、ビツト線BL，に差電圧を
つける。クロツクφ1は、今はＬレベルである
CAS（キヤスバー：コラムアドレスストローブ
バー）により開いているゲート３８を通つてクロ
ツクジエネレータ２８に入り、該ジエネレータ２
８はクロツクφSを発生してこれをセンスアンプに
与え、これをアクテイブにする。従つてセンスア
ンプは動作してビツト線BL，の一方本例では
BLをVcc側へプルアツプし、他方をVss側へ
プルダウンする。なお第４図ではビツト線BL，
BLのプリチヤージレベルはVcc／２としている。
るものの読取り時の動作波形を示す。（ラ
スバー：ローアドレスストローブバー）信号が外
部より入力するとクロツクジエネレータ２６（第
７図）は内部クロツクφ1を発生し、これにより
ローアドレス系のアドレスバツフア２０およびロ
ーデコーダ１２が動作してメモリセルアレイ１０
のワード線WLを選択し、セルキヤパシタがビツ
ト線を充／放電し、ビツト線BL，に差電圧を
つける。クロツクφ1は、今はＬレベルである
CAS（キヤスバー：コラムアドレスストローブ
バー）により開いているゲート３８を通つてクロ
ツクジエネレータ２８に入り、該ジエネレータ２
８はクロツクφSを発生してこれをセンスアンプに
与え、これをアクテイブにする。従つてセンスア
ンプは動作してビツト線BL，の一方本例では
BLをVcc側へプルアツプし、他方をVss側へ
プルダウンする。なお第４図ではビツト線BL，
BLのプリチヤージレベルはVcc／２としている。
クロツクジエネレータ２８の出力クロツクはま
たコラムデコーダ１４に入力し、該コラムデコー
ダはコラム系のアドレスバツフア１８からのアド
レス入力に従つてＩ／Ｏゲート（トランジスタ
Tr1，Tr2）を選択するクロツクφTを発生する。
トランジスタTr1，Tr2はｎチヤネルMOSトラン
ジスタとすると、ゲート電位φTがソース電位
（BL，の電位）より閾値電圧Vth以上高くな
つてオンし、ビツト線BL，をデータバスDB，
DBへ接続するから、データバスに電位変化
が現われるのは時点T3以降、データバスDBに電
位変化が現われるのは時点T4以降である。
たコラムデコーダ１４に入力し、該コラムデコー
ダはコラム系のアドレスバツフア１８からのアド
レス入力に従つてＩ／Ｏゲート（トランジスタ
Tr1，Tr2）を選択するクロツクφTを発生する。
トランジスタTr1，Tr2はｎチヤネルMOSトラン
ジスタとすると、ゲート電位φTがソース電位
（BL，の電位）より閾値電圧Vth以上高くな
つてオンし、ビツト線BL，をデータバスDB，
DBへ接続するから、データバスに電位変化
が現われるのは時点T3以降、データバスDBに電
位変化が現われるのは時点T4以降である。
第５図はデータバスDB，のリセツト電位
をVssとする場合の動作波形図である。クロツク
φ1を上げるとワード線WLが選択されて時点T1で
ビツト線BL，に電位差がつき始め、次いでク
ロツクφSを上げると時点T2でセンスアンプが動
作してビツト線電位差の拡大を開始する。次いで
クロツクφTが上つて時点T5でトランジスタTr1、
Tr2がオンになり、データバスDB，をビツト
線BL，へ接続する。なお、この場合はデータ
バスのリセツト電位はVssであるからトランジス
タTr1、Tr2のデータバス側がソースになり、こ
れらのトランジスタのオンはφTがVthになる時点
T5で行なわれる。ビツト線BL，のプリチヤ
ージレベルはやはりVcc／２としており、そして
選択セルによりBLがＨ，がＬになるとしてい
る。トランジスタTr1、Tr2がオンになるとDBの
電位はBLによりプルアツプされて立上り、の
電位は立下りつゝあるに引張られて最初は立
上るが、やがてと共に下降する。
をVssとする場合の動作波形図である。クロツク
φ1を上げるとワード線WLが選択されて時点T1で
ビツト線BL，に電位差がつき始め、次いでク
ロツクφSを上げると時点T2でセンスアンプが動
作してビツト線電位差の拡大を開始する。次いで
クロツクφTが上つて時点T5でトランジスタTr1、
Tr2がオンになり、データバスDB，をビツト
線BL，へ接続する。なお、この場合はデータ
バスのリセツト電位はVssであるからトランジス
タTr1、Tr2のデータバス側がソースになり、こ
れらのトランジスタのオンはφTがVthになる時点
T5で行なわれる。ビツト線BL，のプリチヤ
ージレベルはやはりVcc／２としており、そして
選択セルによりBLがＨ，がＬになるとしてい
る。トランジスタTr1、Tr2がオンになるとDBの
電位はBLによりプルアツプされて立上り、の
電位は立下りつゝあるに引張られて最初は立
上るが、やがてと共に下降する。
第４図と第５図を比較すれば明らかなように、
データバスDB，の電位変化開始点T3，T5は
T3＞T5である。即ち第４図ではφTが＋Vth以
上にならないとＩ／Ｏゲートがオンしないのに対
し、第５図ではφTがVth以上になればＩ／Ｏゲー
トがオンし、前者より早い。出力バツフア２４は
データバスDB，の電位差で動作し、これを
拡大して出力（読出し）データDoutとするので、
データバスに電位差が付く時点が遅れると、出力
データを生じる時点も遅れてしまう。つまりアク
セスタイムが大になつてしまう。より高速なメモ
リを実現するには、BL−DB，−間のデー
タ転送を速くすることが必要である。
データバスDB，の電位変化開始点T3，T5は
T3＞T5である。即ち第４図ではφTが＋Vth以
上にならないとＩ／Ｏゲートがオンしないのに対
し、第５図ではφTがVth以上になればＩ／Ｏゲー
トがオンし、前者より早い。出力バツフア２４は
データバスDB，の電位差で動作し、これを
拡大して出力（読出し）データDoutとするので、
データバスに電位差が付く時点が遅れると、出力
データを生じる時点も遅れてしまう。つまりアク
セスタイムが大になつてしまう。より高速なメモ
リを実現するには、BL−DB，−間のデー
タ転送を速くすることが必要である。
ビツト線、データバス間のデータ転送を高速に
するにはデータバスのリセツト電位をVssにする
のがよい。しかしながらデータバスのリセツト電
位をVssにすると、Ｉ／Ｏゲート開閉クロツクφT
にノイズがのつて一時的にしろVth以上になると
Ｉ／Ｏゲートはオンしてしまい、例えばプリチヤ
ージされたビツト線BL，の電荷を逃がしてし
まうなどの不都合がある、クロツクφTのレベル
上昇（ノイズ）は、クロツクφTの発生回路のグ
ランド配線がデータバスDB，のリセツト回
路のグランド配線と異なり、前者に比較的大きな
電流が流れたような場合に発生し、不可避的であ
る。
するにはデータバスのリセツト電位をVssにする
のがよい。しかしながらデータバスのリセツト電
位をVssにすると、Ｉ／Ｏゲート開閉クロツクφT
にノイズがのつて一時的にしろVth以上になると
Ｉ／Ｏゲートはオンしてしまい、例えばプリチヤ
ージされたビツト線BL，の電荷を逃がしてし
まうなどの不都合がある、クロツクφTのレベル
上昇（ノイズ）は、クロツクφTの発生回路のグ
ランド配線がデータバスDB，のリセツト回
路のグランド配線と異なり、前者に比較的大きな
電流が流れたような場合に発生し、不可避的であ
る。
それ故本発明はビツト線、データバス間のデー
タ転送を高速に行なうことができ、かつ誤動作を
起し難いデータバスリセツトを提供しようとする
ものである。
タ転送を高速に行なうことができ、かつ誤動作を
起し難いデータバスリセツトを提供しようとする
ものである。
本発明は、メモリセルアレイ１０の各ビツト線
が、コラムデコーダ１４の出力でオンオフされる
Ｉ／Ｏゲート１６を介して接続されるデータバス
DB，を備える半導体記憶装置において、該
データバスDB，に、リセツトクロツクφRが
入るとき動作して該データバスにトランジスタの
閾値電圧Vth又はその２倍2Vthを与えるリセツ
ト回路４０を接続したことを特徴とするものであ
る。
が、コラムデコーダ１４の出力でオンオフされる
Ｉ／Ｏゲート１６を介して接続されるデータバス
DB，を備える半導体記憶装置において、該
データバスDB，に、リセツトクロツクφRが
入るとき動作して該データバスにトランジスタの
閾値電圧Vth又はその２倍2Vthを与えるリセツ
ト回路４０を接続したことを特徴とするものであ
る。
このリセツト回路によれば、ビツト線からデー
タバスへのデータ転送を早くし、これによりアク
セスタイムの向上を図ることができ、かつデータ
バスのリセツトレベルをVth又は2Vthにするの
でノイズに強い動作確実なメモリを提供すること
ができる。
タバスへのデータ転送を早くし、これによりアク
セスタイムの向上を図ることができ、かつデータ
バスのリセツトレベルをVth又は2Vthにするの
でノイズに強い動作確実なメモリを提供すること
ができる。
第１図に本発明の実施例を示す。MCはメモリ
セルで、ワード線WLとビツト線BLの交点に接
続される。この図では１つのメモリセルしか示し
ていないが勿論実際には多数のワード線WLおよ
びビツト線BL，があり、これらの各交点にメ
モリセルが接続される。センスアンプSAは具体
的にはフリツプフロツプで、その低電位側はクロ
ツクφSでオンになるトランジスタTr6を通してグ
ランドへ接続され、該トランジスタTr6がオンに
なるときセンスアンプはアクテイブになる。ビツ
ト線BL，はＩ／ＯゲートトランジスタTr1，
Tr2を通してデータバスDB，へ接続され、デ
ータバスDB，は一端は開放、他端は出力バ
ツフア２４に接続される。このデータバスの出力
バツフア側にリセツト回路４０が設けられ、この
リセツト回路を第１図ではトランジスタTr3，
Tr4と、これらのトランジスタの共通ソース配線
とグランドとの間に挿入されゲートをドレインへ
接続したトランジスタTr5で構成する。
セルで、ワード線WLとビツト線BLの交点に接
続される。この図では１つのメモリセルしか示し
ていないが勿論実際には多数のワード線WLおよ
びビツト線BL，があり、これらの各交点にメ
モリセルが接続される。センスアンプSAは具体
的にはフリツプフロツプで、その低電位側はクロ
ツクφSでオンになるトランジスタTr6を通してグ
ランドへ接続され、該トランジスタTr6がオンに
なるときセンスアンプはアクテイブになる。ビツ
ト線BL，はＩ／ＯゲートトランジスタTr1，
Tr2を通してデータバスDB，へ接続され、デ
ータバスDB，は一端は開放、他端は出力バ
ツフア２４に接続される。このデータバスの出力
バツフア側にリセツト回路４０が設けられ、この
リセツト回路を第１図ではトランジスタTr3，
Tr4と、これらのトランジスタの共通ソース配線
とグランドとの間に挿入されゲートをドレインへ
接続したトランジスタTr5で構成する。
このようにすると、クロツクφRを入れてトラ
ンジスタTr3，Tr4をオンにするときデータバス
DB，はトランジスタTr5を通してグランドへ
接続され、トランジスタTr5の閾値電圧Vthを持
つようになる。即ちデータバスリセツトレベルは
該Vthになる。リセツトレベルがVthであれば
Ｉ／Ｏゲート信号φTにノイズがのつても、それ
が2Vth以上にならない限りＩ／Ｏゲートがオン
することはなく、この結果ビツト線BL，の電
荷洩れは回避される。
ンジスタTr3，Tr4をオンにするときデータバス
DB，はトランジスタTr5を通してグランドへ
接続され、トランジスタTr5の閾値電圧Vthを持
つようになる。即ちデータバスリセツトレベルは
該Vthになる。リセツトレベルがVthであれば
Ｉ／Ｏゲート信号φTにノイズがのつても、それ
が2Vth以上にならない限りＩ／Ｏゲートがオン
することはなく、この結果ビツト線BL，の電
荷洩れは回避される。
ゲート・ドレイン短絡のｎチヤネルMOSトラ
ンジスタTr5を２個直列にするとデータバスのリ
セツトレベルは2Vthになり、φTに3Vth以上のノ
イズがのらない限り誤動作はない。しかし、リセ
ツトレベルを上げると、ビツト線とデータバスと
の接続が遅くなる。第６図はデータバスリセツト
レベルをVthにした場合で、この場合は時点T6で
ビツト線、データバス間接続が行なわれる。第５
図と対比すれば明らかなようにT6＞T5である。
リセツトレベルを2Vthにすると、クロツクφTが
更に立上るまで接続が行なわれない。結局、φT
への有り得るノイズに従つて可及的に低くリセツ
トレベルを決めるのがよく、これは一般的には
Vth、マージンを一層高めて2Vth、である。
ンジスタTr5を２個直列にするとデータバスのリ
セツトレベルは2Vthになり、φTに3Vth以上のノ
イズがのらない限り誤動作はない。しかし、リセ
ツトレベルを上げると、ビツト線とデータバスと
の接続が遅くなる。第６図はデータバスリセツト
レベルをVthにした場合で、この場合は時点T6で
ビツト線、データバス間接続が行なわれる。第５
図と対比すれば明らかなようにT6＞T5である。
リセツトレベルを2Vthにすると、クロツクφTが
更に立上るまで接続が行なわれない。結局、φT
への有り得るノイズに従つて可及的に低くリセツ
トレベルを決めるのがよく、これは一般的には
Vth、マージンを一層高めて2Vth、である。
リセツトレベルにVth又は2Vthを用いるとリ
セツト回路を簡素化することができる。即ちこれ
にはゲート、ドレイン短絡のMOSトランジスタ
を１個または２個、トランジスタTr3，Tr4の共
通ソースとグランドとの間に接続すればよいが、
Vth，2Vth以外の電位にするには抵抗分圧回路
などを用いねばならず、複雑になる。
セツト回路を簡素化することができる。即ちこれ
にはゲート、ドレイン短絡のMOSトランジスタ
を１個または２個、トランジスタTr3，Tr4の共
通ソースとグランドとの間に接続すればよいが、
Vth，2Vth以外の電位にするには抵抗分圧回路
などを用いねばならず、複雑になる。
なおクロツクφTは、ビツト線BL，の電位差
が完全に付くまで上げない方式では本発明は有効
でない。しかし高速メモリを実現しようとすると
φTはBL，が十分開き切らないうちに入れるこ
とになり、このとき本発明は有効となる。
が完全に付くまで上げない方式では本発明は有効
でない。しかし高速メモリを実現しようとすると
φTはBL，が十分開き切らないうちに入れるこ
とになり、このとき本発明は有効となる。
以上説明したように本発明によれば、ビツト線
からデータバスへのデータの転送を早くし、これ
によりアクセスタイムの向上を図ることができ、
かつデータバスのリセツトレベルをVth又は
2Vthにするのでノイズに強い動作確実なメモリ
を提供することができる。
からデータバスへのデータの転送を早くし、これ
によりアクセスタイムの向上を図ることができ、
かつデータバスのリセツトレベルをVth又は
2Vthにするのでノイズに強い動作確実なメモリ
を提供することができる。
第１図は本発明の実施例を示す回路図、第２図
および第３図はデータバスリセツト回路の例を示
す回路図、第４図〜第６図は動作説明用の波形
図、第７図はDRAMの構成を示すブロツク図で
ある。 第１図および第７図で１０はメモリセルアレ
イ、BL，はビツト線、１４はコラムデコー
ダ、１６はＩ／Ｏゲート、DB，はデータバ
ス、４０はリセツト回路である。
および第３図はデータバスリセツト回路の例を示
す回路図、第４図〜第６図は動作説明用の波形
図、第７図はDRAMの構成を示すブロツク図で
ある。 第１図および第７図で１０はメモリセルアレ
イ、BL，はビツト線、１４はコラムデコー
ダ、１６はＩ／Ｏゲート、DB，はデータバ
ス、４０はリセツト回路である。
Claims (1)
- 【特許請求の範囲】 １ メモリセルアレイ１０の各ビツト線が、コラ
ムデコーダ１４の出力でオンオフされるＩ／Ｏゲ
ート１６を介して接続されるデータバスDB，
DBを備える半導体記憶装置において、 該データバスDB，に、リセツトクロスφR
が入るとき動作して該データバスにトランジスタ
の閾値電圧Vth又はその２倍2Vthを与えるリセ
ツト回路４０を接続したことを特徴とする半導体
記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221019A JPS6376192A (ja) | 1986-09-19 | 1986-09-19 | 半導体記憶装置 |
| KR1019870010293A KR910004733B1 (ko) | 1986-09-19 | 1987-09-16 | 데이타 버스 리셋트 회로를 지닌 반도체 기억장치 |
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