JPH0283891A - 半導体メモリ - Google Patents

半導体メモリ

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JPH0283891A
JPH0283891A JP63235695A JP23569588A JPH0283891A JP H0283891 A JPH0283891 A JP H0283891A JP 63235695 A JP63235695 A JP 63235695A JP 23569588 A JP23569588 A JP 23569588A JP H0283891 A JPH0283891 A JP H0283891A
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JP
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bus line
data
data bus
bits
odd
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JP63235695A
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Takashi Sugiyama
杉山　任
Akihiko Watanabe
明彦 渡辺
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 （第３図） 課題を解決するための手段 作用 実施例 本発明の一実施例　　　　　（第１．２図）発明の効果 〔概要〕 半導体メモリに関し、 ＳＡＳのサイクルタイム（ｔ　ｓｃ）を短縮化してシリ
アルアクセススピードの高速化を図ることを目的とし、 複数ビットのビットセルを備えたデータレジスタと、該
データレジスタの各ビットセルに交互に接続される奇数
ビット用データバス線および偶数ビット用データバス線
と、を有し、該偶数ビット用データバス線と該奇数ビッ
ト用データバス線とを交互に切換えてデータの入力また
は出力を行なう切換回路と、前記偶数ビット用データバ
ス線をリセットする第１のリセット回路と、前記奇数ビ
ット用データバス線をリセットする第２のりセット回路
と、前記偶数ビット用データバス線、前記奇数ビット用
データバス線のうちの１方のデータ転送期間が終了する
前に他方のデータ転送が開始される様に、該第１、第２
のリセット回路を選択的に作動させる制御回路と、を具
備して構成している。
〔産業上の利用分野〕
本発明は、データを連続してシリアル入力又は出力可能
な半導体メモリに関し、特に、奇数ビット用および偶数
ビット用の２Ａｌｌのデータバス線を備えた半導体メモ
リに関する。
一般に、画像関係の分野で使用される半導体メモリには
、ＣＰＵ側からのランダムなデータのアクセスとＣＲＴ
側からのシリアルなデータのアクセスとの両立性が求め
られるため、ランダムアクセスポートとシリアルアクセ
スポートとを備えたいわゆるデュアルポートメモリが使
用される。
〔従来の技術〕
従来のデュアルポートメモリは、ランダムアクセスメモ
リ（ＲＡＭ）と、シリアスアクセスメモリ　（ＳＡＭ）
とを備えて構成され、ＳＡＭには、ＲＡＭの１ワ一ド分
に相当するデータを保持するためのデータレジスタが備
えられている。このデータレジスタの各セルはポインタ
からの指定によってシリアルにアクセスされる。そして
、アクセスされたシリアルデータばドツトデータとして
出力される。あるいは外部からのシリアルデータがデー
タレジスタに書き込まれる。
ところで、高解像度ＣＲＴにおける１ピクセルあたりの
表示時間は極めて短く　（例えば１１２０Ｘ　７５０ド
ツトのＣＲＴで１ドツトあたり２０．９ｎｓ）　、この
ため、シリアルポートのアクセススピードは高速なもの
が要求される。
そこで、データレジスタの各セルと入出カバソファとを
結ぶデータバス線を、奇数ビット用データバス線および
偶数ビット用データバス線の２系統に分け、一方の系が
アクティブ期間（データの転送期間）に指定されている
間、他方の系をリセット期間（バス線のリセット期間）
に指定することが行われている。これは、１系統のバス
線でシリアル転送を行った場合には１ビツトのデータを
転送した後にバス線のリセット動作を要することから、
このリセット期間においてデータ転送の休止を余儀なく
されるためで、バス線を２系統とすることにより、上記
休止動作を回避してシリアルアクセススピードの改善が
可能となる。
ここで上記バス線のリセットについて説明すると、一般
にバス線は、対の信号線で構成され、このバス線対の電
位差をセンスアンプで検出してデータの転送を行うが、
転送を高速に行うためには、前サイクルの転送データす
なわち、電位差を消しておく必要がある。このため、バ
ス線対をショートさせて電位差を０にするとともに、バ
ス線対をプルアップして両方共“Ｈルベルに揃え、前サ
イクルの履歴を消す操作（すなわちリセット）が行われ
る。リセットが行われた後は、次のサイクルでバス線対
の一方を放電して“Ｌ″レベルすればよいので、ハス線
対の電位差が速やかに拡大して高速にセンスすることが
できる。
〔発明が解決しようとする課題〕
しかしながら、このような従来の半導体メモリにあって
は、２系統のハス線をアクティブ期間およびリセット期
間に指定するに際し、外部からのデユーティ比５０％の
シリアルアクセスストローブ信号（以下、５ＡＳ）の立
ち上がりに同期して行わせる構成となっていたため、以
下に述べる理由からシリアルアクセススピードの高速化
に限界があった。
すなわち、第４図のタイミングチャートにおいて、奇数
ビット用データバス線および偶数ビット用データバス線
の各アクティブ期間とリセット期間とは共にＳＡＳの立
ち上がりで設定され、このため、雨期間は同一長で、か
つ、ＳＡＳのサイクルタイム（ｔ　ｓｃ）に等しいもの
となっている。
したがって、ｅｓｃは実際のアクティブ動作時間以下に
できないので、ｔｓｃを短縮してシリアルアクセススピ
ードを高速化しようとしても、限界があった。一方、ア
クティブ期間を外部装置にあわせて長くするとサイクル
タイムも長くなってしまう。
そこで、本発明は、実際に必要なアクティブ動作の時間
とリセット動作の時間に対応させて、アクティブおよび
リセットの雨期間を設定することにより、ＳＡＳのサイ
クルタイム（ｔｓｃ）を短縮化し、シリアルアクセスス
ピードの高速化を図ることを目的としている。
〔課題を解決するための手段〕
本発明では、上記目的を達成するために、複数ビットの
ビットセルを備えたデータレジスタと、該データレジス
タの各ビットセルに交互に接続される奇数ビット用デー
タバス線および偶数ピント用データバス線と、該偶数ビ
ット用データバス線と該奇数ビット用データバス線とを
交互に切換えてデータの入力又は出力を行なう切換回路
と、前記偶数ビット用データバス線をリセットする第１
のリセット回路と、前記奇数ビット用データバス線をリ
セットする第２のリセット回路と、前記偶数ビット用デ
ータバス線、前記奇数ビット用デタバス線のうちの１方
のデータ転送期間が終了する前に他方のデータ転送が開
始される様に、該第１、第２のリセット回路を選択的に
作動させる制御回路と、を備えて構成している。
〔作用〕
本発明では、ＳＡＳの立ち上がりに同期してアクティブ
期間が開始され、時間設定手段で設定された時間（ＴＡ
　）の経過後に、アクティブ期間が終了してリセット期
間が開始される。そして、次のＳＡＳの立ち上がりに同
期してリセット期間が終了するとともに、次のアクティ
ブ期間が開始される。
したがって、ＳＡＳのｔｓｃの２周期、すなわち、アク
ティブ期間＋リセット期間は上記時間（ＴＡ）とリセッ
ト期間の時間とを加えたものとなり、時間（ＴＡ　）を
実際のアクティブ動作時間に合わせることで、ｔｓｃを
限界まで短縮化することができる。
〔実施例〕
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る半導体メモリの一実施例を示
す図であり、デュアルポートメモリに適用した例である
。
まず、構成を説明する。第１図において、１はデュアル
ポートメモリであり、デュアルポートメモリ１はランダ
ムアクセスメモリ　（ＲＡＭ）２およびシリアルアクセ
スメモリ　（ＳＡＭ）３を備えて構成されている。
ランダムアクセスメモリ２は、多数のワード線およびビ
ット線を交差状に配列し、各交差点にメモリセルを接続
したＲＡＭアレイ４と、ロウアドレス信号をデコードし
て１つのワード線を選択するロウデコーダ５と、コラム
アドレス信号をデコードして１つのビット線を選択する
とともに、選択ビット線およびワード線に接続されたメ
モリセルにランダムデータを書き込んだり読み出したり
するセンスアンプ＆■１０ゲートを含むコラムデコーダ
６と、を備えている。
シリアルアクセスメモリ３は、ＲＡＭアレイ４の１ワ一
ド分のメモリセル数に相当するビットセルＲ７〜Ｒｎを
備えたデータレジスタＲと、５ＡＳ（シリアルアクセス
ストローブ信号）の各周期毎にビットセルＲ８〜Ｒｎを
順次選択するポインタ８と、奇数番号のＲ５、Ｒ３、Ｒ
５・・・・・・に接続された奇数ビット用データバス線
０ＢＵＳと、偶数番号Ｒ２、Ｒ，、Ｒ６・・・・・・に
接続された偶数ビット用データバス線ＢＢＵＳと、奇数
バス制御信号○ＤＤ（後述する）がアクティブ期間にあ
るとき、奇数ビット用データバス線０ＢＵＳを介してデ
ータレジスタＲの選択セルにデータを書き込み（あるい
は読み出し）、また、ＯＤＤがリセット期間にあるとき
、奇数ビット用データバス線０ＢＵＳを所定の電位にリ
セットする奇数側センスアンプ／ライトアンプ（第２の
リセット回路）９と、偶数バス制御信号ＢｖＥＮ　（後
述する）がアクティブ期間にあるとき、偶数ビット用デ
ータバス線ＥＢＵＳを介してデータレジスタＲの選択セ
ルにデータを書き込み（あるいは読み出し）、また、Ｅ
ＶＥＮがリセット期間にあるとき、偶数ビット用データ
バス線ＥＢＵＳを所定の電位にリセットする偶数側セン
スアンプ／ライトアンプ（第１のリセット回路）１０と
、ＳＡＳに同期した切換制御信号ＳＥＬに従ってアクテ
ィブ動作中の０ＢＵＳおよびＥＢＵＳを交互に切り換え
る切換回路１１と、入出力コントロール回路１２からの
入出力制御信号ＳＩＮ／。ＬＩＴに従って何れか一方が
動作する出力バッファ１３および入力バッファ１４と、
を備えるとともに、バス制御回路１５を備えている。
バス制御回路（制御回路）１５は、分周回路１６および
同一構成の２つの回路１５Ａ、１５Ｂから構成され、分
周回路１６はＳＡＳを１／２分周した信号ＳＤを出力す
るとともに、このＳＤを反転した信号ＳＤを出力する。
回路１５Ａ、１５Ｂは、１５Ａ側を代表として説明する
と、インバータ１７．１８、抵抗１９、ＭＯＳキャパシ
タ２０およびＮＡＮＤゲート２１を有し、入力されたＳ
Ｄの立ち上がり（すなわち、ＳＡＳの立ち上がり）から
抵抗１９およびＭＯＳキャパシタ２０の時定数τで決ま
る遅延時間（時間ＴＡ）だけ持続するアクティブ期間と
、このアクティブ期間の終わりから次のＳＤの立ち上が
りまで持続するリセット期間とを含む第１のクロックと
しての奇数バス制御信号ＯＤＤ　（但し、回路１５Ｂは
第２のクロックとしての偶数バス制御信号ＥＶＥＮ）を
生成する。第２図は第１図における奇数ビット用データ
バス線０ＢＵＳおよび偶数ビット用データバス線ＥＢＵ
Ｓを含む要部の詳細図である。
奇数ビット用データバス線は０ＢＵＳおよび０ＢＵＳの
対で構成され、また、同様にして偶数ビット用データバ
ス線はＥＢＬＩＳおよびＥＢＵＳの対で構成されている
。各バス線対は、奇数側センスアンプ／ライトアンプ９
の一部を構成する奇数側リセット回路９ａ、偶数側セン
スアンプ／ライトアンプ１０の一部を構成する偶数側リ
セット回路１０ａに接続されている。代表として奇数側
リセット回路９ａを説明すると、このリセット回路９ａ
は、ＯＤＤが“Ｈルベルで入力されると、バス線対０Ｂ
ＵＳ、、０ＢＵＳをショートするトランジスタＴ　ｒ　
＋および同時にバス線対０ＢＵＳ、０ＢＵＳの両方をＨ
”レベルに相当する電源ｖｃｏにプルアップするトラン
ジスタＴ　ｒｚ　、Ｔ　ｒ　３を備えている。
次に、第３図のタイミングチャートを参照しながら回路
動作を説明する。ＳＤおよびＳＤはＳＡＳを１／２分周
して作られる。すなわち、ＳＡＳの２サイクルがＳＤお
よびＳＤの１サイクルに対応し、ＳＤおよびＳＤの立ち
上がりはＳＡＳの立ち上がりに同期している。
そして、回路１５Ａに入力されたＳＤは、抵抗１９およ
びＭＯＳキャパシタ２０の時定数τによる遅延時間（時
間ＴＡ）を与えられた後、ＮＡＮＤゲート２１に加えら
れ、ＮＡＮＤゲート２１でＴＤ（遅延されないもの）と
ＮＡＮＤ論理が取られる。その結果、ＮＡＮＤゲート２
１から出力される奇数バス制御信号ＯＤＤは第２図に示
すように、ＳＤの立ち上がり（すなわち、ＳＡＳの立ち
上がり）からＴＡだけ持続する“Ｈ”レベルの期間（ア
クティブ期間）と、次のＳＤの立ち上がりまでの時間Ｔ
Ｉだけ持続する“Ｌ″レベル期間（リセソ）Ｄ間）と、
を含むものとなり、これらＴＡとＴＲとを加えた時間が
ＳＡＳの２サイクルに相当している。
すなわち、（Ｔ、）は、抵抗１９やＭＯＳキャパシタ２
０の値を調整することで所定の調整幅Ｔαの範囲内にお
いて調節が可能であり、この（ＴＡ）を０ＢＵＳの実際
のアクティブ動作時間に合わせることは容易である。こ
こで、リセット期間（Ｔ１１　）を０ＢＵＳの実際のリ
セット動作時間に合わせたとすると、この場合のＳＡＳ
の２サイクル長は、０ＢＵＳの実際のアクティブ期間と
リセット期間との合計時間に合致したものとなる。した
がって、ＳＡＳのサイクル長（ｊ　ｓｃ）を限界近くま
で短縮化することができ、シリアルアクセススピードを
高速化することができる。
なお、回路１５ＢにＳＤを入力すると、回路１５Ｂから
は第２図に示す偶数バス制御信号ＥＶＥＮが出力され、
このＥＶＥＮも上述のＯＤＤ同様にアクティブ期間（Ｔ
Ａ）の調節が可能である。
このように本実施例では、回路１５Ａ、１５Ｂ内のそれ
ぞれの抵抗Ｉ９およびＭＯＳキャパシタ２０の値を調整
することにより、０ＢＵＳおよびＥＢＵＳのアクティブ
期間を自在に設定することができる。
すなわち、ＴＡを実際のアクティブ動作時間に合わせる
とともに、Ｔ、ｌも実際のリセット動作時間に合わせる
ことで、ＳＡＳのサイクルタイム（ｔｓｃ）を限界近く
まで短縮化することができ、シリアルアクセススピード
を高速化することができる。
〔発明の効果〕
本発明によれば、実際に必要なアクティブ動作時間とリ
セット動作時間に対応させて、アクティブおよびリセッ
トの雨期間を設定することができる。
したがって、ＳＡＳのサイクルタイム（ｊ　ｓＣ）を限
界近くまで短縮化することができ、シリアルアクセスス
ピードを高速化することができる。
Ｇ
【図面の簡単な説明】
第１〜３図は本発明に係る半導体メモリの一実施例を示
す図であり、 第１図はその構成図、 第２図はその要部詳細図、 第３図はそのタイミングチャート、 第４図は従来例のタイミングチャートである。 Ｒ・・・・・・データレジスタ、 Ｒ８へＲｎ・・・・・・ビットセル、 ０ＢＵＳ・・・・・・奇数ビット用データバス線、ＥＢ
ＵＳ・・・・・・偶数ビット用データバス線、ＳＡＳ・
・・・・・シリアルアクセスストローブ信号、８・・・
・・・ポインタ、 １３・・・・・・入力バッファ、 １４・・・・・・出カバソファ・ １５・・・・・・バス制御回路（制御回路）、１７．１
８・・・・・・インバータ、 １９・・・・・・抵抗、 ２０・・・・・・ＭＯＳキャパシタ。 代　理　人　弁理士　　井　桁　貞 １１・・・・・・切換回路、 １２・・・・・・入出力コントロール、全ヘ ト１ ２１ト

Claims (2)

    【特許請求の範囲】
  1. （１）複数ビットのビットセルを備えたデータレジスタ
    と、 該データレジスタの各ビットセルに交互に接続される奇
    数ビット用データバス線および偶数ビット用データバス
    線と、 該偶数ビット用データバス線と該奇数ビット用データバ
    ス線とを交互に切換えてデータの入力又は出力を行なう
    切換回路と、 前記偶数ビット用データバス線をリセットする第１のリ
    セット回路と、 前記奇数ビット用データバス線をリセットする第２のリ
    セット回路と、 前記偶数ビット用データバス線、前記奇数ビット用デー
    タバス線のうちの１方のデータ転送期間が終了する前に
    他方のデータ転送が開始される様に、該第１、第２のリ
    セット回路を選択的に作動させる制御回路とを具備する
    ことを特徴とする半導体メモリ。
  2. （２）前記制御回路は、デューティ比が略５０％のクロ
    ックに応答して該クロックの一方の変化点を遅延させた
    第１のクロックと、 該クロックの反転クロックの該一方の変化点を遅延させ
    た第２のクロックを生成し、 前記第１、第２のリセット回路は該第１、２のクロック
    に応答して作動することを特徴とする請求項（１）記載
    の半導体メモリ。
JP63235695A 1988-09-20 1988-09-20 半導体メモリ Pending JPH0283891A (ja)

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