JPH02257494A - ユーザが決定した開始アドレスを有する直列メモリの逐次的読取アクセス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、集積回路に関するものであって、更に詳細に
は、ランダム開始アドレスを使用して直列メモリの高速
読取アクセスを与える回路に関するものである。

従来技術 英国特許出願ＧＢ２１８３３７４Ａは、シーケンシャル
アクセスメモリに関するものであって、それは直列的読
取アクセス、データの同時的読取り及び書込みに対する
能力を与えており、且つ該メモリを１個の大きなシフト
レジスタとして使用することによる複雑なアドレス動作
及びリフレッシュ回路に対する必要性を除去している。

上述した英国特許出願に開示されているメモリ装置は、
マトリクス状に配列された個別的なＦＥＴメモリセルを
有しており、共通の組の列ビットラインはビットライン
トランジスタによって駆動されてセルを読取り又は書込
みに対して準備させる。該マトリクスの行は、ポインタ
レジスタ即ち逐次的に行を選択するために画定したビッ
ト条件が循環するシフトレジスタによって選択される。

データ入力は１番目の列内のすべてのセルへ提供され、
且つセル出力及び入力が合流され従って装置全体は直列
シフトレジスタとして作用する。１個のセルが読取りの
ために選択されると、その隣のものは書込みのために選
択され、適宜のゲートを使用してのその選択はシフトレ
ジスタから準備される。入力と出力の合流の結果、一つ
のセルから読取られたビットは信号列内のセルから一つ
上で且つ次の隣接する列内のセルへ移行する。従って、
データはメモリマトリクスを介して出力端へ進行する。

しかしながら、上述したシーケンシャルアクセスメモリ
は、多数の主要な欠点を有している。第一に、それはラ
ンダムアクセス能力を与えるものではない。第二に、前
記アレイ内のデータパターンは、シーケンシャル読取り
がストリームの中間で終了されると変更されてしまう。

第三に、該メモリは、可変長のシフトレジスタとして使
用することはできない。これらの欠点は、このメモリ装
置を特定の適用例へ使用することを制限する結果となっ
ている。

１９８３年１２月２０日に発行された発明者Ｗａｔａｎ
ａｂｅの米国特許節４．４２２，１６０号は、ＲＡＭ及
びセミランダムアクセス能力に対しての動作のページモ
ード型における直列的アクセスを特徴とするメモリ装置
を開示している。ストリーム中間において逐次的な読取
が終了された場合にそのデータパターンが変更されるこ
とはない。行アドレスストローブ信号及び列アドレスス
トローブ信号にそれぞれ同期して同一の組のアドレス端
子を介して行及び列アドレス情報が導入されるのでピン
の所要数は少なくなっている。

上述した如き、上記Ｗａｔａｎａｂｅ特許のメモリ装置
においては、それぞれ、行アドレスストローブ信号と列
アドレスストローブ信号に応答して同一の組のアドレス
端子を介して行アドレス情報及び列アドレス情報が導入
される。更に、メモリセルマトリクスの一つの列を選択
すべく適合されている出力端を有するシフトレジスタが
、列デコーダに加えて設けられている。該シフトレジス
タのシフト動作は、行アドレスストローブ信号のアクテ
ィブ（活性）状態のもとて列ストローブ信号がアクティ
ブとされるごとに実行される。この上記Ｗａｔａｎａｂ
ｅ特許のメモリ装置の顕著な特徴は、行ストローブ信号
のアクティブ状態のもとて列アドレスストローブ信号が
最初にアクティブとされた時に行アドレスデコーダ及び
列アドレスインバータがそれらのアクティブ状態とされ
且つこれらの列アドレスインバータ及び列デコーダの状
態は行ストローブ信号が非アクテイブ状態となる時まで
列アドレスストローブ信号の爾後の変化とは無関係に維
持されるということである。シフトレジスタ及び入力／
出力回路は、行アドレスストローブ信号のアクティブ状
態のもとて列ストローブ信号のアクティブ状態及び非ア
クテイブ状態の間のレベルにおける変化と同期して繰返
しアクティブとされる。従って、上記Ｗａｔａｎａｂｅ
特許の動作においては、該シフトレジスタにおけるシフ
ト動作及び該入力／出力回路の活性化は、列アドレスイ
ンバータバッファ及び列デコーダのアクティブ及び非ア
クテイブ状態を繰返すことなしに高速で且つ低パワー消
費で繰返し実施することが可能である。

しかしながら、上記Ｗａｔａｎａｂｅ特許のメモリ装置
も種々の欠点を有している。第一に、特定の行に沿って
のすべての列が読取られた後に新たな行アドレスが与え
られねばならないので、完全なランダムアクセス能力を
与えるものではない。

第二に、上記Ｗａｔａｎａｂｅ特許の装置は、可変長の
シフトレジスタとして使用することはできない。従って
、上述した英国特許出願に記載される装置と同じく、上
記Ｗａｔａｎａｂｅ特許のメモリ装置も特定の適用例に
おける使用に制限されている。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ランダムな開始アド
レスを有する直列読取メモリアクセスを可能とする回路
を提供することである。

構成 本発明によれば、ストリームの中間で逐次的な読取りが
終了された場合においてもメモリコア内に格納されてい
る元のデータパターンに影響を与えることなしに高速の
読取アクセスが与えられる。

最後のメモリアドレスに到達した後に、アクセスは自動
的に最初のアドレスへロールオーバ即ち回り込んで復帰
する。ランダム及びシーケンシャルな両方のアクセスが
与えられており、且つメモリは可変長のシフトレジスタ
として使用することが可能であり、従って汎用性が増大
されている。

本発明に基づくシリアルメモリアレイの逐次的読取アク
セスを与える回路の一実施例は、該アレイ内の対応する
データレジスタからデータを読取るために該メモリアレ
イをアクセスするために使用されるアドレスを格納する
アドレスラッチを有している。該アドレスラッチは、ア
ドレスインクリメント信号を受取ると格納されているア
ドレスをインクリメントさせるカウンタを有している。

該アクセスされたメモリレジスタからのデータビットは
、該アレイの並列出力を受取るデータシフトレジスタに
よって、出力パッドへ直列的にシフトされる。データス
トリームカウンタはデータ出力ピン上で出力されるビッ
ト数をモニタし、読取シーケンス期間中に固定したカウ
ントにおいて該アドレスラッチへインクリメントアドレ
ス信号を供給し、且つ該データ出力ピン上にデータのワ
ードが出力された後にそれ自身ゼロとなる。この様に、
該アレイ内のデータレジスタの各々が直列的に読取られ
るように該アドレスラッチ内に格納されているアドレス
は逐次的に即ち順番にインクリメントされる。

実施例 第１図は、電気的に消去可能な書込み可能読取り専用メ
モリ（ＥＥＦＲＯＭ）装置の基本的な要素を示している
。該装置は、ＥＥＰＲＯＭアレイを有しており、それは
各々１６ビツトの２５６個の格納レジスタへ分割されて
いる。該アレイ内のＮ個のレジスタは、保護されるべき
アレイ２内の最初のレジスタのアドレスを特別のオンチ
ップのメモリプロテクトレジスタ３内にプログラム即ち
書込むことによってデータ変更に対し保護することが可
能である。その後に、メモリプロテクト（保護）レジス
タ３内に格納されているアドレスと等しいか又はそれよ
り大きなデータアドレスを有する格納レジスタ内のデー
タを変更するためのすべての試みは無視される。このデ
ータ保護技術は、本願と同時に出願された発明者Ｂｏｄ
ｄｕｅｔ　　ａｌｌ、の書込み可能メモリデータ保護技
術（ＰＲＯＧＲＡＭＭＡＢＬＥ　　ＭＥＭＯＲＹ　　Ｄ
ＡＴＡ　　ＰＲＯＴＥＣＴＩＯＮ　　ＳＣＨＥＭＥ）Ｊ
という名称であり本願出願人に譲渡されている米国特許
出願に完全に記載されている。

第１図に大略水してあり且つ以下に詳細に説明する如く
、命令レジスタ４内に書込み命令を直列的にクロック入
力させ次いで該書込み命令内において特定されるアドレ
ス内へ書込まれるべき１６ビツトのデータをデータシフ
トレジスタ５内にクロック入力させることによって、デ
ータがＥＥＰＲＯＭアレイ２内の選択した格納レジスタ
内に書込まれる。該１６ビツトのデータがデータシフト
レジスタ５内にクロック入力された後に、このデータは
単一の自己同期型書込みサイクルにおいてドライバ６Ａ
内のデータを介してアレイ２内の特定した格納レジスタ
へ並列的に転送される。

読取命令は、命令レジスタ４から読取られるべきメモリ
レジスタのアドレスを８ビツトアドレスレジスタ７内に
ロードする。該アクセスされた格納レジスタからのデー
タは、センスアンプ６を介してデータシフトレジスタ５
へ並列的に転送され、次いでデータ出力ビンＤＯへ直列
的にクロック出力される。

第２図は、本発明に従ってアレイ２内の格納レジスタを
逐次的に読取るためのシリアル（直列）読取アクセス回
路１０を示している。該回路１０は、２個の主要な構成
要素、即ちアドレスレジスタ／カウンタ１２及びデータ
ストリームカウンタ１６を有している。

アドレスレジスタ／カウンタ１２は、φ１１゜１ｏが高
状態にある間に命令シフトレジスタ１４から入力される
開始アドレスをラッチする。即ち、命令シフトレジスタ
１４内へ直列的にシフトされている命令の開始ビットが
レジスタ位１ｔＩＱへ一連のクロックサイクルに渡って
移動すると、ＡＮＤゲート１５の出力φ１１．Ｉｏが高
状態となり、アドレスレジスタ／カウンタ１２への命令
シフトレジスタ１４からの開始アドレスの並列転送が行
なわれる。後に更に詳細に説明する如く、アドレスレジ
スタ／カウンタ１２は、アドレスラッチ１２へのＩＡＬ
パルス入力に応答して１ごとのインクリメント即ち増分
でカウントアツプする能力を有している。

データストリームカウンタ１６は、読取モード期間中ク
ロックパルス数をモニタし且つ一定のカウントにおいて
インクリメントアドレスラッチ（ＩＡＬ）信号を発生す
る。該データストリームカウンタ１６は、又、信号ＲＤ
、　　φ１を発生し、その時間の間、アドレスラッチ１
２内の新たにインクリメントされたアドレスに対応する
メモリアレイ２４内の新たなアドレスがセンスアンプ２
２によって読取られる。この新たなデータはデータシフ
トレジスタ１８のマスク及びスレーブ内へ転送され、一
方古いデータビットＤＯはダミービット２６からクロッ
ク出力される。

データシフトレジスタ１８は、データ入力（ＤＩ）ビン
２０から直列的にロードされるか（書込み命令に関して
上に説明した如く）又はセンスアンプ２２からのＲＤ、
　　φ１相の期間中並列的にロードさせることが可能で
ある。上述した如く、データシフトレジスタ１８内に直
列的にロードされたデータは、並列的にメモリアレイ２
４内に書込まれる。読取アクセス期間中シフトレジスタ
１８へ並列的にロードされるデータは、ダミービット２
６及びデータ出力ドライバ２８を介してデータ出力（Ｄ
　Ｏ）パッド３０へ直列的にクロック出力される。本発
明に基づくシリアル読取アクセスの作用について第２図
に示したタイミング線図及び第１図の概略図を参照して
説明する。

読取操作は、データ入力ビン２０を介して命令レジスタ
１４内へ読取命令を入力することによって達成される。

この読取命令は、開始ビット「１」で開始し、その後に
動作コード「ｏｐ−ｃｏｄｅＪ及び読取られるべきメモ
リ格納レジスタのアドレスが続く。クロック動作シーケ
ンスの期間中、最後のアドレスビットｒＡｏＪを、φ１
クロックの上昇端で命令レジスタ１４の一端側にある「
スレーブ」内へラッチ入力させる一方、該開始ビットを
他方の端部における命令レジスタ１４のスレーブ内へラ
ッチ人力させ、！０を高状態とさせる。

図示例において、Ｉｏ倍信号遅延されて、ＩｏＰＤ信号
を供給し、それは命令レジスタ１４内のすべてのビット
が安定化するのに十分な時間を与える。ＩｏＰＤ信号が
高状態となると、命令レジスタ１４をクロック動作させ
ている内部クロック相φＩＩ及びφ２Ｉのクロック動作
を停止させる。

このことは、それ以上のデータが命令レジスタ１４内に
シフト入力されることを防止する。

更に第２図に示した如く、カウンタ１６を有するフリッ
プフロップをリセットすることによって読取信号が低状
態となると、データストリームカウンタ１６のビットは
ゼロへ初期化される。Ｉ。

ＰＤ倍信号高状態となると、読取命令がデコードされる
。ＲＥＡＤ　（読取）及びφ１が真である期間中信号Ｒ
Ｄ、　　φ１は真であり、且つデータストリームカウン
タ１６のカウントはゼロである。ＲＤ、φ１の期間中、
アドレスレジスタ／カウンタ１２内に存在する読取命令
において特定されるアレイ２４内のレジスタアドレスか
らのデータがデータシフトレジスタ１８内へラッチ入力
され、且つデータ出力ドライバを介しての小さな遅延の
後、ダミーゼロビットがデータ出力ピン３０上に出力さ
れる。このダミーゼロピットは、有効なデータストリー
ムが続くことを示す信号である。次のクロック相φ２に
おいて、該データビットは右側ヘ一つの位置シフトされ
、且つそれに続くφ１クロック相において、新たなデー
タビット（データのＭＳ６、例えば第３図におけるＤ１
５）が最後のシフトレジスタのスレーブ部分内へラッチ
入力される（ダミービット）。データ出力ドライバ２８
を介してのある程度の遅延の後、新たなデータビット（
例えば、Ｄ１５）がデータ出力１ン３０上に表われる。

この様に、すべての引き続く入力クロック相に対して、
データの次の下位のビットがデータ出力ピン３０上に出
力される。

メモリアドレスに対応するすべてのデータビット（図示
例においてＤ１５−ＤＯ）が、ＲＤ、φ１が真である場
合にデータシフトレジスタ１８内へ並列的にラッチされ
るので、該アドレスラッチ内のアドレスは、前のアドレ
スからのデータがデータ出力ピン３０上で直列的にクロ
ック出力される間、インクリメントされることが可能で
ある。

図示例において、アドレスレジスタ／カウンタ１２のカ
ウントを１だけインクリメントさせるための信号ＩＡＬ
（インクリメントアドレスラッチ）を発生させるために
７（十進数）のカウントが選択されている。読取（ＲＥ
ＡＤ）命令のデコード動作に続いて、１６番目のクロッ
ク相φ２において、データストリームカウンタ１６は０
のカウントヘロールオーバし、且つこの読取デコード動
作に続く１６番目のクロック相φ１の期間中、信号ＲＤ
、　　φ１は再度具となる。ＲＤ、φ１信号が高状態に
ある期間中、新たにインクリメントされたアドレスに対
応するデータがすべての１６番目のデータシフトレジス
タ１８のマスク及びスレーブ内に転送される。同時的に
、前のデータ列のＬＳＢ　（Ｄｏ）が、ダミービット２
６からデータ出力ドライバ２８内へ及びデータ出力パッ
ド３ｏ上へクロック転送される。該読取命令のデコード
動作に続いてのクロック信号φ２の１７７番目高状態へ
向かう相において、インクリメントされたアドレスのＭ
ＳＢ（データビットＤ１５＊）がダミービットのマスク
内にシフト入力され、且っφ１の１７７番目高状態へ向
かう相において、データビットＤ１５＊がデータ出力パ
ッド３ｏ上に出力される。

この事象のシーケンスは各１６ビツトのデータに対して
繰返される。従って、新たな読取命令を何度も何度も繰
返して入力することにより回路１０へ新たなアドレスを
供給することの必要性なしに、連続的なストリームのデ
ータビットをデータ出力パッド３０からシリアルにクロ
ック出力させることが可能である。このことは、顕著な
時間の節約を与える。この様に、メモリアレイ１２全体
を一つの連続的なデータストリームにおいて読取るか、
又は１６ビツト乃至４０９６ビツトの間で変化する長さ
のレジスタとして読取ることが可能である。従って、ア
レイ２４も可変長（即ち１６ビツトから２５６ビツト）
のシフトレジスタとして使用することが可能である。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることはもちろんである。

【図面の簡単な説明】

第１図は本発明に基づく電気的に消去可能で書込み可能
な読取専用メモリ（ＥＥＦＲＯＭ）装置の基本的な要素
を示したブロック図、第２図は本発明に基づくシリアル
読取アクセス回路を示した概略図、第３図は第２図に示
したシリアル読取アクセス回路の動作を説明するのに有
用なタイミング線図、である。 ２　： ４　： ５二 ６： ７＝ １０： １２： １４： １６： ２２＝ ２４： （符号の説明） ＥＥＦＲＯＭアレイ 命令レジスタ データシフトレジスタ センスアンプ ８ビツトアドレスレジスタ シリアル読取アクセス回路 アドレスレジスタ／カウンタ 命令シフトレジスタ データストリームカウンタ センスアンプ メモリアレイ ２６：ダミービット ２８：データ出力ドライバ ３０：データ出力パッド

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイ内の一連の格納レジスタを逐次的に読
   取る装置において、前記メモリアレイ内の対応するレジ
   スタからデータを読取るために前記メモリアレイをアク
   セスするために使用するアドレスを格納するアドレスラ
   ッチが設けられており、前記アドレスラッチはインクリ
   メント信号を受取ると共に前記格納されているアドレス
   をインクリメントするための手段を具備しており、前記
   格納されているアドレスに対応するレジスタからデータ
   が読取られたことを決定すると共に前記メモリアレイ内
   のレジスタから逐次的にデータが読取られるように前記
   決定に応答して前記インクリメント信号を発生する手段
   が設けられていることを特徴とする装置。 ２、特許請求の範囲第１項において、前記アドレスラッ
   チに対する予め選択したレジスタアドレスを供給する手
   段を有していることを特徴とする装置。 ３、特許請求の範囲第１項において、連続する直列的デ
   ータの流れが前記メモリアレイから読取られることを特
   徴とする装置。 ４、メモリアレイ内の一連の格納レジスタを逐次的に読
   取る装置において、対応するデータレジスタからデータ
   を読取るために前記メモリアレイをアクセスするために
   使用されるアドレスを格納するためのアドレスラッチが
   設けられており、前記アドレスラッチは前記アドレスラ
   ッチ内に格納されているアドレスをインクリメントする
   ためのインクリメント信号に応答する手段を具備してお
   り、対応するデータレジスタからの予め選択した数のデ
   ータビットを有するデータを受取り且つ前記データビッ
   トを出力端へ直列的にシフトさせるデータシフトレジス
   タが設けられており、且つ前記出力端へシフトされたデ
   ータビットをカウントし且つデータビットカウンタの数
   が予め選択した数と等しくなる場合にインクリメント信
   号を発生するデータストリームカウンタが設けられてお
   り、複数個のデータレジスタが直列して読取られるよう
   に前記アドレスラッチ内に格納されているアドレスが逐
   次的にインクリメントされることを特徴とする装置。 ５、メモリアレイ内の複数個のデータ格納レジスタを逐
   次的に読取る方法において、 ａ）アドレスレジスタに対応するアドレスを使用して前
   記アレイ内の格納レジスタへアクセスし、ｂ）前記格納
   レジスタからデータを読取り、ｃ）前記格納レジスタか
   らデータが読取られたことを検知し、 ｄ）前記格納レジスタをアクセスするために使用された
   アドレスをインクリメントし、 ｅ）インクリメントしたアドレスを使用して上記ステッ
   プａ）−ｄ）を繰り返し行なって前記複数個のデータ格
   納レジスタを逐次的に読取る、上記各ステップを有する
   ことを特徴とする方法。 ６、特許請求の範囲第５項において、前記アレイ内のＮ
   個のすべてのレジスタが読取られるように、Ｎ番目のレ
   ジスタのアドレスに到達する場合に前記インクリメント
   されたアドレスのシーケンスがラップアラウンドするこ
   とを特徴とする方法。