JPS5956276A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶装置。に関する。

従来のｉｉ、ＡＭ（ランダム・アクセス・メモリ〕や几
ＯＭ　（リード・オンリ・メモリ）は、データの読出し
ル）るいは−込みの際に、外部からアト１／ス信号を供
給し″ｔｌビットずつあろいは１バイト（８ピン）・）
のような所定のビット数のデータ群ごとに、読出し、：
訃込みを行ｌｓりようにされ又いＬ二。

そのため、例えばディスプレイ用のデータの読出しのよ
うに−まとまりの任意の多数ビットのデータを読み出す
ような場合、従来のＩｔ　Ａ　Ｍやｌ（、（ＪＭにあっ
又は、１ビツトあるいは１バイトごとにアドレス恒量を
ＯＰＵ等におい℃作って１（、Ａ　Ｍやｉｔ　ＯＭ　Ｋ
供給して、ランダムアクセスしてやらなければならない
ので、アドレス信号を供給する外部装置の動作が複雑に
なるとともに、読出し速度も早くすることができ７ｒい
という不都合があった。

この発明の目的は、ランダムアクセス機能とシリアルア
クセス機能とを持つ半導体記１．（５装置を提供するこ
とにある。

この発明の他の目的は、シリアルアクセス動作時、読み
出し動作、書き込み動作を、（ＩＩ速に行ブｆ’）こと
のできる半導体記憶装置を提供することにある。

この発明の更に他の目的は、以下゛の説明及び図面から
明らかにＩＩるであろう。

この発明の後述する実ＪＭｉ＋ｌｌに１１℃えば、半導
体記憶装置Ｉ？（に初４匪設定［１能な内部アドレス発
生回路が設けら第１、この内部アドレス発生１ｉ！ｆ路
から連続的に変化される内部アドレスピン号を発生させ
て、この半導体記ｉ１　装置に、ランダムアクセス様態
の他に、シリアルアクセスさせる機ＤＢをも持たせイ）
ようにされる。これにより任意のピント数のデータを外
部からの゛アドレス信号の供給を受けることＩＩく連続
的に１ａ℃み叶きできるよ５にし℃、ＯＰ［Ｊ等の外部
装置の負担を少プエくし、使い易さを同士させることが
できる、 さらに、この発明の後述するＪ６施例に従えば、新たに
何カ（１され１こシリアルアクセスの実行時において、
１〜１．沌の１１に１１０２．書込み動作か行なえイ１
ようにするｌ、・めに、ヒンスアンプの出力かスイッチ
手段を介１．．．−（、ｌ／レジスタ供給されるようＫ
さ４１５石。

以下、図面にＪｒ、ついてこの発明を説明ずろ。

−例とし゛（，６４にビットダイナミック１もＡ、Ｍに
適用した。揚台を説明する。

第１図におい又、点線で囲まれ１こ各ブロックは、周知
の半導体集積回路技術により−（，１つの半導体基板十
に形成され１いる。

第１１￥１に示される実施向の回路し′よ、Ｉｊｒ足の
アドレスピンからアドレスマルチプレクス方式により、
アドレス信号が２１ｇ１に分は１供Ａ’ｉ？されＺ）こ
と九よりランダムアクセスされて１ビツトすつデータが
読み貫ぎされるとともに、１６ピンパツケージにおい１
空いている１　：？ｉＶピンから適当なｆｉｌｌＪ　（
面信号が供給されることにより、？ＲＫ’！ビットのデ
ータかシーケンシャルに読み７４４°ぎできるようにさ
れ又いる。

第１図において、１は６４にビットのメモリセルが例え
ば２５６　Ｘ　２５６ビツトのよ５なマ）　ＩＪノクヌ
状に配設さハ℃なるメモリセルアレイである。

２ａ、２ｂはアドレスバッファ回路で、このアドレスバ
ッファ回路２ａ、２ｂには、図示し７ｒいＯＩ）［１（
マイクロプロセッサ）等から２回に分け℃与えられるＸ
系のアドレスイト号Ａｘｏ−Ａｘ□とＹ系のアドレス信
号Ａ、。〜Ａ、が人力さノシる、３ａ＊３ｂは十制アド
レスバッフＴＩＴｊ、ｌ路２ｊ。

上記メモリセルフ　Ｌ／イ１の中からアドレス信号Ａｘ
ｉｒＡｙｉに対応するーのメモリセルを選択ス４）ため
のＸデコーダおよびＹデコーダである。

４は内部信号・発生回路で、この内部信は発生回路は、
ＯＰＵ等から供給される行アドレスストローブ信号（以
１几Ａｓ信号と称する）および列アドレスストローブ信
号（以下ＯＡ　８１４３号と称する）に基づい℃、上記
アドレスバッファ回路２ａ。

２ｂとＸ、　Ｙデコーダ３ａ、３ｂを動作さぜろ制御信
号φＸｌｌφ８□、φ、１．φ、２及び読み出し動作。

書き込み動作で必・決な各種内部制御信号（図示せず）
を発生する。

内；ＩＢ信号発生回路４は、１　ｉ１７ビンから供給さ
」しる外部制御１信号φに基づい℃、内、ＳＩＳ　１１
１＋１仰１ｄ号φ。。

φ、も発生する。

５ａ、５ｂはカウンタ回路であって、カウンタ回路５ａ
にばよ記内部信号発生回ト：６４からクロックが供給さ
れてカウントアツプされイ」。カウンタ回路５ａがオー
バーフローすると、キャリーがカウンタ回路５１）に込
られ１、このキャリーによってカウンタ回路５ｂがカウ
ントアツプさハ又行く。

カウンタ回路５ａ、５ｂはそれぞれ行アドレス信−１ｊ
　Ａｘｌと列アドレス信号Ａ、１のビット数ど等しい桁
数を有するバイナリカウンタからなり、その出力が内部
アドレス信号とされる、 ６ａ、　　６ｂは±６己内部イＩｊ発生回路４から供給
される制御Ｉｔ１１ｈ弓φ８にょっ−（９、外（二１Ｘ
アト１／ス倍号”ｘ　ｉ　ｒ　Ａｙ　ｉまたは上記カウ
ンタ回路５　ａ、　　５　ｂカラノ内ｉ％アドレス１ｇ
Ｊｉ″ｆを選択的に−１記アドレスバツフ丁回路２ａ、
２ｂに供給１イ）１．二めのスイ、・ｆ−回路である。

１ｆお、７はデータの人出力バッファ回路である。

上記回路においては、】ｄｖピンがら供給されイ）外部
！ｔｉ制御信号φがハイレベルにさチ１−（−いるとき
には、通常のフンダノ、アクセスにより１ビツトずつｙ
′−夕の１洸み沓ぎがなされるようにされている。

つまり、外部制御引汀号φがハイレベルの状態では、内
部４ｊ１１仰信号φ８がハイレベルのより１にされ℃、
スイッチ回路５ａ、５ｂがカウンタ５ａ、５１）の出力
をカントし、外■げドレス（ｒＪ’ｊｌ’　Ａｘ　ｒ　
＋　Ａ、ｙ　’。

をアドレスバッファ回路２　”　＋　　２　Ｌｌに供に
１゛１させろよう７ｊ状態にされる。そし−Ｃ１ＩＬＡ
８信けがハイレベルからロウレベルに変化されイ・と、
ｉｌｉ！Ｉ　？＋１１１　（ａ　’ｉｊφ８、カハイレ
ベルＫｆ化さｊｔ’ｔ、　　アト１／スバノファ回路２
　ａ　カスイッヂ回ｈ’２ｉ　６　ａを介してアドレス
信号Ａｘｏ−Ａｘ７を取り込んで内部にラッチする、こ
れにより−Ｃ、イ＋’＋”’、＞　ａＸＩｇ　−イＺ−
が形成され又Ｘデコーダ３　ａに供給され７．、Ｘデコ
ーダ３ａは、１（、Ａ８（バ号に基づい℃形成される副
側＋イ；５号φ８□が信号φ８、よりも少し遅れ又ハ・
イレベルに立ち十がると、アドレス信号Ａｘｉに対応す
Ｚ）ワー　ド線を１本だけ選択レベルにさせる。

次Ｋ、（３Ａ、　Ｓ　イｉｔ号がハイレベルからロウレ
ベルに変化されると、内部信号発生回路４からアｌ゛レ
スバッフーｆＩＩＩ回路２１）に供給される制御信号φ
、１がハイレベルに変化さす′しる。すイ・ど、このと
さく３１）Ｕ等かＩ’）　Ｕｃ給される列アドレス信号
Ａ　ｙ　ｏ〜八、７がアドレスバッフｒ回路２ｂに取り
込−Ｊａｉ′ｌランチされイ）、統い又、制御信号φ、
２がハイレベルに変化さり、イ）と、Ｙデコーダ３ｂが
アドレスバッファ回路２　ｂの出力信号ａｙ　ｒ　ｒ　
　仙１よって・アドレス信けＡ、１に対応した１本のデ
ータ線をに１り択する〇こＪしに」、っ又、外バｌｉア
ドレスイａ号Ａｘ１．ＡｙＩに応シた１ヒントのチー　
タかメモリセルアレイ１からｈｏｅみ出さオ１．又入出
力バソフ了回が、１７かも出力され、あるいは人出力バ
ノフ了回１１’ｉｊ　７に人力された１ビツトのデー　
タが、：３択され１．−ノー１ニリーヒルに、すぎ込ま
れる、 データの、尻出ｔ、書４みの切換え＆」、（Ｊ　Ｐ　Ｕ
から供給さ第１るライ）・イネーブルイ；トけＷト）に
」：っ１入出力バッファ回路７の状態が震央さ、）１．
イ）ことにより行１ｆわＪしる（１ネ１示−伊ず）、。

次に第１［３１の回路にｔ−けるシリアルアクセス動作
を説明する。

１ｄνビンから供給されろ外部制御（ｎ号φが、εＢ２
図に示すようにハイレベルからロ１クレベルＫｆ化され
イ）と、内部信号発生回路４から出力される信号によっ
又カウンタ５ａ、５ｂがリセツトされる。また、スイッ
チ回路６ａ、（ｉｆ）に供給される内部ｆｌｉｌＪ　１
１１　（、ｔ’号φ　がハイレベルかりロウレベルに＋
！ 変化され２）。こ沿、にょノて、スイヴチー’ｂｌ（ｓ
　（ｉ　；′Ｉ。

６ｂは、外部アドレスイｉ（号をＪ：　１ｔｊｒ　ｌ、
　’（−、カウンタ５　ａ、　　５　ｂ　（７１＋１力
（内部アドレスイｉ’ｆ　−’−ｒ’　）　’ｌ　アｌ
’　ｌ／スバソフノ・回ｈ’Ｉ′１２　ｃｌ　ｑ　　２
１３にＩｆ”　；ｌ’ｌ；させン１よ５１！状態にされ
イ）。

また、外バー＋　！１ＩＩＩ　１１１１信−号φがロウ
レベルに変化１．−（カラ、　、ｌＬ　Ａ、　Ｓ　１１
ｍ１ｊ７＋’ハイレヘルが１）口■ンレベルに変化する
タイメ、／グで、内７４Ｂ　イ、、・−シｙ弄生回路４
がらカウンターｊａに洪Ａｒｔされるｉｌｊ！Ｉ仰信−
脣φ。に同期して、外部力ＩＩ’）供給されるアドレス
漬けＡ　　が力Ｉ ウンタ５ａにＩＩＩ（り込まれる。青天いて、（３Ａ、
　ｂ　１ｐＨ−ｙ５がロウレベルに変化するタイミング
で、アドレス信号ｙｉ　がカウンタ５ｂに取り込まれる
。

シカル後、１番ビンがら供給さ」１．る外！Ｇｌ’　ｆ
ｌｉｌｌ　６ＮＪ信号φが、’Ｊ１２図のごとく、１向
肖ｌ）同期で変化されると、内部信号発生回路４かｈカ
ウンタ５ａに対して同周期のクロック０が供給され又、
カウンタ５ａかカウントアツプされ℃イｊ（。

このようにし又アップされるカウンタ５ａおよυ’５ｂ
の出力がアト１ノスバンファ回路２ａ、２ｂに供給され
ると、テコーダ３ａ、３１）によって゛アドレスが一つ
ずつ更新されて行き、連続的にデータの読出り、！込み
が行なわれる、 ｉｉＬっ−Ｕ−ｇＲ４１ヌ巨１３１に示すようにメモリ
セルアレイ内の所望の番地（先頭アｌ−１／ス）かＶ−
）Ｊｆ＋望の番地（最終アドレス）までに格納さｔｔ、
　’ｔいろ任意のヒツト数のデータを連続的にに＆５み
出１．．　フ；Ｔい場合に＆１、ｈ」制御信号φがロウ
レベルにされ壬から、ＲＡ　Ｓ信号とＯＡ　ＳＩＭ−号
の立下がりに同期し２て先頭アドレスをカウンタ５ａ、
、５ｂＫ人順壬やり、ｔ’Ｊｌみ出すデータのビット数
に応じたクロックを外部制御ＩＴ−けφにのせて］　ｉ
１Ｓ’ピンより供給Ｌ’Ｕやれはよい。

読み出すぺぎデータのビソトダｙは、例えｂ上、ＯＰＵ
内のＡ　Ｌ　Ｕ　（ｉＶ術論理ユニット）を用い又、最
終アドレスから先頭アドレスを引き３７．１石などして
得ることができる。

ただし、（ＪＰｔＪ等の外部装置で所５ｊ！の数のクロ
ックを形成する代わりに、１．（Ａ　Ｍ内部に２つのカ
ウンタとＡＬＵを設けて、先５・＋１アルスと最終アド
レスの差（データビ）　ｂ　ａ　）をこのＡ　、ｌＪＵ
で演算して第２のプｌウンタに入れ、外１４１（かも併
給されるクロックで第２０カウンタも・ダウンカウント
させて、Ｏに１．ｃった時点で上記カウンタ５ａのカラ
ン）・アップを停［１ユさせることにより、Ｉヅ「！イ
１のアドレスからａｒ寮のアドレスまでの任２ｄ【σ）
ビット数のデータを、１児み出させるようにしても」二
い、また、先頭アドレスをカウンタ５ａ、５ｂにセント
させるようにするとともに、ノｊΣ終アドレスをセット
１イ）ためのレジスタと、こσ）レジスタと上記カウン
タ５ａ、５１）の１直を比較ずろための比軟回路とを設
けて、両者の値が一致した時点でカウンタ５　ａ　Ｈ！
−，＋　ｂのカウ゛／トーアソブを停止ヒさせ又−所望
のアト１／ス領域からデータを読み出す」：５にし又も
よい。

上記の場合には、第３図に示すように、外部制御信号φ
がロウレベルにさｔｔ’ｔかも最初のｌＬＡ、Ｓ信号の
立１・−がりで先頭アドレスの行アドレス信号ＡｘＩを
、また最？刀の０ＡＳ（ａｒ；σ）立下がりで列アドレ
ス信号Ａ、１をカウンタ５ａと５１．＋に取り込み、次
にＩＬＡＳ信けの２回目の立下がりで最終アドレスの行
アト“レス信号Ａｘ７　Ｘ：、また２回口の０Ａ８１４
号σ）立下がりで列アドレス信’！ｔ　ｊ’！、　ｉ’
ａ：’レジスタに取り込むようにしてやｔｔ４丁よい。

上記回トｂにおいて、第４図（５）に示すごとく、′ア
ドレスの０掖１１４か１２最後の番地までのすべ又のデ
ータ４・続けて１゛１尾力・出すようｌ工使い方を対象
とする場合には、例えば−・１；源投入により１）セッ
ト信号を形成するり七ノＩ・１Ｌｉｌ路を設げ又、電？
Ｉ管１（人と同時にカウンタ５ａ、５ｂをす七））・’
＋’ｐ’ｌ’ノ、）ようにす７−１．そして、上記と同
様に、外部ｉｂ’ｊ　Ｉ’ｌｌ　ｌＪけφに基つい゛Ｃ
形成さねるクロ、Ｉりる°カウソタ！’ｉ　ａ　Ｌ供給
してカウントアツプさせることにより、すべてのアドレ
スをアクセスさせて全データを順次連θ１．的に読み出
させど）ことができろ、 ｉＡ−お、シリアルアクセス動作の場什、子連した制御
１ｂ号φ８８．φ８□、φ、１　、φ、２　及び読み出
し動作、書き込み動作で必要な各４ｊｌｌの１ノ引’Ｓ
ｌｔ制御信号、１り１１えはセンスアップを動作させる
ための内部ｔｌｊｌＪ御信号等は、上記外部制御信号φ
に！４（ついて形成される。すなわち、この」場合、十
記内部信も発生回路４゛は、に記外部制御化けφのりｙ
化（ト（１λ＋−１ｘ　］・イレベルから１ウレベルへ
の変化）毎に、十１ホし１、二各鍾の制御（ｎ号を形成
する。

上記）、：施１＆ｌｌでは、先Ｑトｉアドレスからｌド
終アドレスに向かつ１１１に４次°フ゛−タをｒｆＪ′
ｆ、み出すようにさｆｌ、ているが、カウンタ５ａ、ｆ
ｉ））に最終アドレスな入れ又カランＩ・ダウンさせる
ことによ・つて、逆回ぎにデータな１洸み出させること
も可能である。

また、１・記実施１３・ｕでは一例と１−て６４にピン
トＲＡＭに、Ｉ＋Ｎ　Ｊｌ、ｌ　Ｌ、た場合を説明した
が本発明ＩＪ２５６１（ピッｌ−１もＡＭ−や■もＯＭ
等にも適用ずイ）ことができる０ ２５６にピット１もＡＭでは１６ピンバノケージの場合
１番ビンがノ“ドレスＡ８と１．、−ｕ使用されるので
、上記実７＋ｆｌｉ例における外部制御信号φを供給す
るピンが１．ｒ　＜　７：ｃる、しかし１．ｒがら、こ
の、１ノら台には、１（、Ａ８信号と０．ＡＳ信号の変
化のタイミングの相違によって、ランダムアクセスモー
　ドかシリアルアクセスモードかを判別させるとともシ
こ、シリアルアクセス時にはＲＡＩぎ号またはＯＡ８信
−号の周期的７．Ｃ変化にまりカウンタ５ａをカウント
アツプさせるクロックを形成し一１カウンタ５ａに供む
し、カウンタ５ａ、５ｂより連続的に変化さ１Ｌる内部
アドレスを発生させることができる。また、読み出し動
作、書き込み動作に分い又心安ＩＩ士述した各種制御信
号は、ｌ（、ＡＳ信号またはＯｆｉ、８信号の変化をも
とに内部１２ｉ号発生回路４で形成するようにする。

次に、本発明の他の実ｊ用例を２ｐ：　５図を用いてｉ
況明する、 この′；ｌ！施例は、センス−１ング８の次段にバッフ
ァレジスタ９を設けることにより、ｆｉ）’ｌ出１−．
　Ｎｂ作の高速化を図ったものである、 手記センスアンプ８とバッファレジスタ９との間には、
内部信号発生回路４から出力される制御信号φ、によっ
てコントロールされ又回路間を接続、または遮１哲する
ためのスイッチ回路１（）が設置−＋らり、ている。す
なわち、スイッチ１」１１路１ｏば、内部信−１３′発
生回１１１６４からのｔｉｉ１１ｆ１ｉｆｆ信吋φ６ｏ
によツー（。

センスアンプ８の出力をバッファレジスタ９ヘイ１−く
える状態と、伝えない状）凸１とのし・ずれかにさ」１
．る。

また、この実施例では、アドレスバッファ・回路２ａ、
２ｂの後段に、外−ＬＸＩＸｊ″ドＬ／スどｌ’Ｆ　Ｃ
ａ１　アトＬ／スの切換えを行なうスイング・回路（ｉ
ａ、ｒｉｂが設けら牙］ている。スイッチ回１烙（ｉａ
、６ｈは内部（７−ｊ号発生回路４から出力さＪｌろ利
１ｕｌｌ信弓φ８によって、アトＬ／スバッファ回路２
”！２１）の出力信シフまたはカウンタ５ａ、５ｂの出
力を選択的にＸデコー　タ３　ａとＹデコーダ３１）に
供治′ン」イ：ｌ　、に’）にされていイ）。カウンタ
５ａけカウンタ５１）からのギセリ−，０１もによっ又
カウントアツプ″さ旧、るようにさＪしている。

第５図の実施例の回路では、シリアルアクセスモード時
にメモ１）セルアレイｌ内のノーフケ、第４図（Ｃ１に
示す」、うに、所望のイエか「）所ツノの行まで連ｎ−
児的に’Ｎ７ｔ、み出すことができ２）、。

ランダムアクセスモードｈには、アトし／スバノファ２
ａに外部から供給さ第１１こ夕Ｅ部ア１゛し７信号Ａｘ
Ｉに！、６じてＸデコーダ３ａにより対応する１ツート
イ泉が選択レベルにされろ、ずイ・と、そのワードイイ
１に接続され′℃いろすべてのメモリセルのデータが同
時にセンスアンプ８に読与出さＪじＣ保持される。そし
“こ、アドレスバッフ−ｒ　２　ｂ　ｋこ供給される外
３１（アドレスＩ；”Ｔ　！Ｆ　Ａ、　Ｈに比、じ”℃
、Ｙう゛ｊ−ダ３ｂによりそのうち一つのシゞ−夕が」
“ｋ択さ才ｔ’Ｈ１Ｙデコーダ３１）及び人出力バッフ
ァ７をＲｔ、又出力さオするようにされている、 しか［２−し、シリアルアクセスモードｕ、ｌ、には、
内部信号発生（［）１路４からの制商１信号φ３によ・
つて、ＯＰ　Ｕ等から供給される先頭アドレスを・示′
１アドレス信号ＡＸＩがカウンタ５ａに」（Ｖ、り込よ
れ７）。そｌ−て、内部制御信号φ８によつ℃スイッチ
回路６３が切り換えられ又−アドレスバッファ２ａの出
力信号が５ｌＣ１ｒされ又、カウンタ５ａの出力がＸデ
コーダ３ａに供給される、その結呆、先頭アドレスを含
む一行のデータがセンスアンプ８に読み出される。読み
出された一行分のデ　タは全ビット同時に、バッファレ
ジスタ９に転Ｊムされる。−万、カウンタ５１）は、内
部信号’ＪＪｌ路４から供給されるクロック〔Ｊによっ
１カウントアンプさｆｒる。このカウンタ５１〕の出力
な受しｖてＹデコーダ３ｂがバッファレジスタ９に保ｊ
、ｌｆさＪｌ、て℃・イ）ｆ−タを１ビットずつ順次出
力させろ。バッファレジスタ９のデータが、Ｙデコーダ
３１〕によってｌ１ｔｊ次読み出され＝℃いイ）とぎ、
バッファレジスタ９とセンスアンプ８とｋｕ：、スイッ
チ回路１０によつ又νノり離さｊｌ、（ニンスアンプ８
にはメモリセルアレイＪから次の行の−１−夕が読み出
さｉシて保Ｊ１ｒさ」しるようにさハ、又いイ］。

これにより″（、ワード線の）１世レベルへのＳｌ、ｌ
−Ｐがりの遅れにｊ、る読出り動作の遅れが見かけ土１
．ｃくなり晶速１ｔに出１７動作が可能とされる。

読み出すべき最初の行、以降の行σ）う−−一夕の読出
しは、例え（よ、前の行のデータがバッファレジスタ９
に払込さ」１、カウンタ５１）かカウントアツプされ始
めた１段、カウンタ５ｂか元金にオーバーフロー−（イ
）前に、カウンタ５１）からカウンタ５ａにキーシリ　
−が１炉’、＞　ｉ　してカウンタ５ａが−だけカウン
トアッグされるようにすれし」：よい。これによっ又、
バッファレジスタ９の１己出しが＋Ｉ沓’Ｊ’する前に
、次の行のワード線が駆動され又、データがセンスアン
プ８に１元み出されているようにされる。

ｌＩお、シリアルアクセスモード作の場合、」−記制御
１ｇ−けφ８□は、例えはキャリーＩＨ−レン０［もに
同ｊｌｌ比で、内部信号発生回路４で形成され、十ｉｉ
ｉ、：　１ｌｉｌｌ　１ｉｌｌｌイＪ号φ、２は、例え
ばｆｌｔｌＪ飼１信号φを）占に、内部信号発生回路４
で形成されるようにさＪｌ、’（いイ）。まブこ、この
モードにされたとき、読出し動作、書き込み動作で必要
な各紬制御信号は、例えば、キャリ（Ｎ号０１ｔに同期
した信号、外部制御信号φ等に基づいて内部信号発生回
路４で形成される。

以上説明したように、この発明に係る半導体記憶装置は
、ランダムアクセス機能の他に、シリアルアクセス機能
を有するようにされてい乙１ので、−まとまりのデータ
群を連続し℃読み出すような場合に、シリアルアクセス
モードで使用されることにより、内ＶＪ１５アドレス信
号が発生され又所望のデータが自動的に読み出される。

そのため、外部装置においてツー“−夕を読み出す１こ
めに一ビットずつアドレス信号を形成してや２）心間が
ｌＩりなる。

これＫＪ、っ’Ｃ，ＯＰＵ等σ）外（’ｉ３装置ｉ′ｉ
、における負４．Ｈ」が軽減されｔｌｌ）憶装置σのｒ
史い易さが同士される。

さらに、メモリセル−行分のデータを一時に読み出し−
しシラチーするセンスアンプの酬ｊ蒙に、バッファレジ
スタな設け、センスアンプからこのバッファレジスタに
転送され保１．７さｆｔている一′）−一夕を読み出し
７℃いる間に、次の行の′フータをセンスアンプに読み
１旧−でラッチさせるようにすることによっ℃、高速の
読出しｄ（９作が１い１１Σとされる。また、−行分の
データを１き込むのに、ワード線の選択が１回で済むた
め、高速の良き込み動作が可能である。

この発明は、前記実施例に限５ｊ！されない。前記実施
例は、アドレスマルチプレクス方式を使った半導体記憶
装置であったが、例えは、Ｘ糸の外部アドレス信号ＡＸ
ｉとＹ系の外１ｋｌｔアドレスＧｆ号Ａｙｉとが同時に
供給されるような方式の十ｄ７・体記憶装置であっ又も
よい。

【図面の簡単な説明】

第１図は，本発明に係を・半導体ｉ’ｉｃ　ｉ！装置の
一実施例を示１ブロック図、 第２図はそのシリアルアクセスモード時における制御信
号のタイミングチャート、 第３図は同じく他の構成例に卦げろシリアルアクセスモ
ード時の制＃信号のタイミングチャート、第４図は各実
施例におけるシＩＪ　’７ルアクセスモード時のデータ
の読出し書込み方式を示すメモリマツプ、 第５図は本発明の他の実施例を示すブロツク図・であ７
）。 １・・・メモリセルアレイ、３　ａ，　　３　ｂ−デコ
ーダー４・・・内部信号発生回路、５３，５ｂ・・・内
部アドレス発生回路（カウンタ）。

Claims (1)

1. 【特許請求の範囲】 １、複数個のメモリセルがマトリックス状に配設されて
   なるメモリセルアレイと、アドレス信号が人力され上記
   メモリセルアレイ内から−のビットを選択するためのテ
   コーダ回路と、初期設定可能な内部アドレス発生回路と
   、外１１５から供給される制御信号に基づい又上記内部
   アドレス発生回路を動作させる信号および発生される内
   部アドレス信号または外部から供給される外部アドレス
   信号のいずれか一万を上記デコーダＩす１路に供給させ
   るイ言号を形成ずろための内部イｎ号発生回路と、少な
   くともデータ出力機能を有する入出力回路とを備え、連
   続的に変化される内部アドレス信号が上記内部アト１／
   ス発生回路より発生され−〔、この内Ｐ１〜アドレス信
   号によっ又所望のデータ群か少なくとも読み出されるよ
   うにされてなることを特徴とする半導体記憶装置。 ２、上記内部アドレス発生回路か、外部からアドレス信
   号が供給されることにより初期設定されるようにされて
   なることを特徴とず７′）特許請求の範囲第１項記載の
   半導体記憶装置。 ３、上記内部アドレス発生回路か、内部の（１′１（に
   よって所定の初期状態に設定されるようにされてなるこ
   とを特徴とする特許請求のｉｉ１η囲第１項第１項記載
   体記憶装置Ｒ。 ４、初期設定され１こ上記内部アドレス発生回路か、外
   部から供給されるｆｉｌＴ号または内部の発振回路から
   のクロンクイｕ号によってカウントアツプあ７：）いは
   カウントダウンされて、連続的に変化さｆする内部アド
   レス信号が形成されるようにされ又１よることを特徴と
   する特許請求の範囲第１項、第２項まＴこは第３ｊ白記
   載の半導体記憶装置。