JPH058518B2 - - Google Patents
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- JPH058518B2 JPH058518B2 JP23890484A JP23890484A JPH058518B2 JP H058518 B2 JPH058518 B2 JP H058518B2 JP 23890484 A JP23890484 A JP 23890484A JP 23890484 A JP23890484 A JP 23890484A JP H058518 B2 JPH058518 B2 JP H058518B2
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000001514 detection method Methods 0.000 description 12
- 230000004913 activation Effects 0.000 description 5
- 101150058910 RDS1 gene Proteins 0.000 description 4
- 101100219167 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BUL1 gene Proteins 0.000 description 4
- 101100140267 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RDS2 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101100417881 Arabidopsis thaliana RRA1 gene Proteins 0.000 description 1
- 101000610652 Homo sapiens Peripherin-2 Proteins 0.000 description 1
- 101000802084 Homo sapiens Thiosulfate sulfurtransferase Proteins 0.000 description 1
- 101100240020 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) KRE33 gene Proteins 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関する。
従来、メモリセル内の番地が連続的に一方向に
変化するように構成されたメモリとしてFIFO
（First In， First Out）メモリーがある。この
FIFOメモリはデータを入力した順にデータを出
力するメモリで、この動作は通常のランダムアク
セスメモリ（RAM）においてもアドレス入力信
号を順にインクリメントあるいはデクリメントし
て書込み／読出しを行なえば実現される。すなわ
ち、書込みをメモリセルの１番地から始めて最終
番地まで順に行ない、さらに読出しをメモリセル
の１番地から始めて最終番地まで行なうようにす
ればFIFOメモリ同様になる。
変化するように構成されたメモリとしてFIFO
（First In， First Out）メモリーがある。この
FIFOメモリはデータを入力した順にデータを出
力するメモリで、この動作は通常のランダムアク
セスメモリ（RAM）においてもアドレス入力信
号を順にインクリメントあるいはデクリメントし
て書込み／読出しを行なえば実現される。すなわ
ち、書込みをメモリセルの１番地から始めて最終
番地まで順に行ない、さらに読出しをメモリセル
の１番地から始めて最終番地まで行なうようにす
ればFIFOメモリ同様になる。
しかしながら、このようなFIFOメモリを通常
のRAMにアドレスの印加順序にのみ一定の規則
を与えて実現すると、RAMにおける書込み速度
あるいは読出し速度でデータの書込み／読出しが
行なわれるので処理に時間がかかり、また同時に
書込み／読出しができないという問題点があつ
た。
のRAMにアドレスの印加順序にのみ一定の規則
を与えて実現すると、RAMにおける書込み速度
あるいは読出し速度でデータの書込み／読出しが
行なわれるので処理に時間がかかり、また同時に
書込み／読出しができないという問題点があつ
た。
本発明の目的は高速で書込み／読出しができ、
また書込み／読出しが同時に可能な半導体メモリ
を提供することにある。
また書込み／読出しが同時に可能な半導体メモリ
を提供することにある。
本発明は上記問題点を解決するために、書込み
データ入力端子と複数のメモリセルとの間に配置
され、書込みデータが格納される複数の書込みデ
ータレジスタと、読出しデータ出力端子と複数の
メモリセルとの間に配置され、読出しデータが格
納される複数の読出しデータレジスタと書込みデ
ータ入力端子から入力された書込みデータを複数
の書込みデータレジスタに格納する第１の格納手
段と、複数の書込みデータレジスタに格納された
書込みデータを各書込みデータレジスタ毎に一括
して各メモリセルに転送する第１の転送手段と、
各メモリセルに転送されたデータを読出しデータ
として複数の読出しデータレジスタに各読出しデ
ータレジスタ毎に一括して格納する第２の格納手
段と、複数の読出しデータレジスタに格納された
読出しデータを読出しデータ出力端子に転送する
第２の転送手段と、データ書込み時に書込みデー
タレジスタが満杯になると、他の書込みデータレ
ジスタへのデータ書込み指令を前記第１の格納手
段に出力するとともに満杯になつた前記書込みデ
ータレジスタからのデータ転送指令を前記第１の
転送手段に出力し、データ読出し時に読出しデー
タレジスタが満杯になると、他の読出しデータレ
ジスタへのデータ読出し指令を前記第２の格納手
段に出力するとともに満杯になつた前記読出しデ
ータレジスタからのデータ転送指令を前記第２の
転送手段に出力する制御回路とを備えたものであ
る。
データ入力端子と複数のメモリセルとの間に配置
され、書込みデータが格納される複数の書込みデ
ータレジスタと、読出しデータ出力端子と複数の
メモリセルとの間に配置され、読出しデータが格
納される複数の読出しデータレジスタと書込みデ
ータ入力端子から入力された書込みデータを複数
の書込みデータレジスタに格納する第１の格納手
段と、複数の書込みデータレジスタに格納された
書込みデータを各書込みデータレジスタ毎に一括
して各メモリセルに転送する第１の転送手段と、
各メモリセルに転送されたデータを読出しデータ
として複数の読出しデータレジスタに各読出しデ
ータレジスタ毎に一括して格納する第２の格納手
段と、複数の読出しデータレジスタに格納された
読出しデータを読出しデータ出力端子に転送する
第２の転送手段と、データ書込み時に書込みデー
タレジスタが満杯になると、他の書込みデータレ
ジスタへのデータ書込み指令を前記第１の格納手
段に出力するとともに満杯になつた前記書込みデ
ータレジスタからのデータ転送指令を前記第１の
転送手段に出力し、データ読出し時に読出しデー
タレジスタが満杯になると、他の読出しデータレ
ジスタへのデータ読出し指令を前記第２の格納手
段に出力するとともに満杯になつた前記読出しデ
ータレジスタからのデータ転送指令を前記第２の
転送手段に出力する制御回路とを備えたものであ
る。
すなわち、本発明の半導体メモリにおいては、
データ書込みは書込みデータレジスタに対して、
データ読出しは読出しデータレジスタから行なわ
れるようにしたもので、この結果高速のデータ書
込み／読出しが可能となり、またデータ書込み／
読出しを同時にかつ非同期に行なうことができ
る。
データ書込みは書込みデータレジスタに対して、
データ読出しは読出しデータレジスタから行なわ
れるようにしたもので、この結果高速のデータ書
込み／読出しが可能となり、またデータ書込み／
読出しを同時にかつ非同期に行なうことができ
る。
本発明の実施態様において、複数のメモリセル
はダイナミツク型セルで構成され、かつリフレツ
シユ回路を内蔵している。また、本発明の他の実
施態様において、複数の書込みデータレジスタお
よび複数の読出しデータレジスタが複数のメモリ
セルに対して並列に設けられている。さらに、本
発明の他の実施態様において、複数のメモリセル
は複数列毎に複数のサブアレイに分割され、複数
の書込データレジスタおよび複数の読出しデータ
レジスタは各サブアレイ毎に１個ずつ配置され、
かつ複数のメモリセルの行線の選択が各サブアレ
イ毎に制御される。
はダイナミツク型セルで構成され、かつリフレツ
シユ回路を内蔵している。また、本発明の他の実
施態様において、複数の書込みデータレジスタお
よび複数の読出しデータレジスタが複数のメモリ
セルに対して並列に設けられている。さらに、本
発明の他の実施態様において、複数のメモリセル
は複数列毎に複数のサブアレイに分割され、複数
の書込データレジスタおよび複数の読出しデータ
レジスタは各サブアレイ毎に１個ずつ配置され、
かつ複数のメモリセルの行線の選択が各サブアレ
イ毎に制御される。
第１図に本発明の一実施例に係る半導体メモリ
の構成図を示す。同図において、メモリセルサブ
アレイ１，２はそれぞれＮ行、Ｍ／２列に配列さ
れたメモリセル３により構成される。メモリセル
３はワード線Wn1（n1＝１〜Ｎ）ビツト線Bm1
（m1＝１〜Ｍ／２）の交点とワード線Wn2（n2＝
１〜Ｎ）とビツト線Bm2（m2＝Ｍ／２＋１〜Ｍ）
の交点のそれぞれに１個ずつ配置される。ローデ
コーダRD１，RD２はそれぞれブロツクセレク
ト信号BS１，BS２で制御されて、ワード線
Wn1，Wn2を選択的にハイレベルにする。ブロツ
クセレクト信号BS１，BS２は例えばカラムアド
レス信号の最上位ビツト等で作られる。書込みデ
ータレジスタWR１，WR２のワード長はＭ／２
でビツト線の数に対応する。スイツチ群WDS１，
WDS２はそれぞれ入力端子Dinと書込みデータ
レジスタWR１，WR２の各ワードを接続し、書
込みカラムアドレス信号WCAのデコード信号に
より選択的に導通する。Ｍ／２個のスイツチで構
成される。スイツチ群WT１，WT２はそれぞれ
書込みデータレジスタWR１，WR２とメモリセ
ルサブアレイ１，２内のビツト線Bm1，Bm2と
を接続し、トランスフア信号φWT１，φWT２に
より同時に導通するＭ／２個のスイツチで構成さ
れる。読出しデータレジスタRR１，RR２のワ
ード長はＭ／２でビツト線の数に対応する。スイ
ツチ群RT１，RT２はそれぞれメモリセルサブ
アレイ１，２内のビツト線Bm1，Bm2と読出し
データレジスタRR１，RR２とを接続し、トラ
ンスフア信号φRT１，φRT２により同時に導通
するＭ／２個のスイツチで構成される。スイツチ
群RDS１，RDS２はそれぞれ読出しデータレジ
スタRR１，RR２と出力端子Doutを接続し、読
出しカラムアドレス信号RCAのデコード信号に
より選択的に導通するＭ／２個のスイツチで構成
される。リフレツシユアドレスカウンタRFAは
リフレツシユアドレスを発生し、マルチプレクサ
MUXに出力する。リフレツシユタイマRFTはリ
ングオシレータやカウンタなどから構成され、リ
フレツシユサイクル毎にリフリツシユ要求信号
FRQをアービトレーシヨン回路ARBに出力す
る。アービトレーシヨン回路ARBは検知信号
WRQ，RRQリフレツシユ要求信号FRQが別々に
入力してきた場合はそれらの信号をマルチプレク
サMUXにコントロール信号として転送し、同時
に入力したきた場合はそれらの信号を順序づけて
マルチプレクサMUXに転送する。なお、検知信
号WRQ，RRQはそれぞれ書込みカラムアドレス
信号WCA、読込みカラムアドレス信号RCAの最
上位アドレス信号の論理レベルが変化したときに
不図示の検知回路から出力される。マルチプレク
サMUXはアービトレーシヨン回路ARBから検知
信号WRQ，RRQ、リフレツシユ要求信号FRQを
入力するとそれぞれ書込みローアドレス信号
WRA、読出しローアドレス信号RRA、リフレツ
シユアドレスをローデコーダRD１およびRD２
に出力する。
の構成図を示す。同図において、メモリセルサブ
アレイ１，２はそれぞれＮ行、Ｍ／２列に配列さ
れたメモリセル３により構成される。メモリセル
３はワード線Wn1（n1＝１〜Ｎ）ビツト線Bm1
（m1＝１〜Ｍ／２）の交点とワード線Wn2（n2＝
１〜Ｎ）とビツト線Bm2（m2＝Ｍ／２＋１〜Ｍ）
の交点のそれぞれに１個ずつ配置される。ローデ
コーダRD１，RD２はそれぞれブロツクセレク
ト信号BS１，BS２で制御されて、ワード線
Wn1，Wn2を選択的にハイレベルにする。ブロツ
クセレクト信号BS１，BS２は例えばカラムアド
レス信号の最上位ビツト等で作られる。書込みデ
ータレジスタWR１，WR２のワード長はＭ／２
でビツト線の数に対応する。スイツチ群WDS１，
WDS２はそれぞれ入力端子Dinと書込みデータ
レジスタWR１，WR２の各ワードを接続し、書
込みカラムアドレス信号WCAのデコード信号に
より選択的に導通する。Ｍ／２個のスイツチで構
成される。スイツチ群WT１，WT２はそれぞれ
書込みデータレジスタWR１，WR２とメモリセ
ルサブアレイ１，２内のビツト線Bm1，Bm2と
を接続し、トランスフア信号φWT１，φWT２に
より同時に導通するＭ／２個のスイツチで構成さ
れる。読出しデータレジスタRR１，RR２のワ
ード長はＭ／２でビツト線の数に対応する。スイ
ツチ群RT１，RT２はそれぞれメモリセルサブ
アレイ１，２内のビツト線Bm1，Bm2と読出し
データレジスタRR１，RR２とを接続し、トラ
ンスフア信号φRT１，φRT２により同時に導通
するＭ／２個のスイツチで構成される。スイツチ
群RDS１，RDS２はそれぞれ読出しデータレジ
スタRR１，RR２と出力端子Doutを接続し、読
出しカラムアドレス信号RCAのデコード信号に
より選択的に導通するＭ／２個のスイツチで構成
される。リフレツシユアドレスカウンタRFAは
リフレツシユアドレスを発生し、マルチプレクサ
MUXに出力する。リフレツシユタイマRFTはリ
ングオシレータやカウンタなどから構成され、リ
フレツシユサイクル毎にリフリツシユ要求信号
FRQをアービトレーシヨン回路ARBに出力す
る。アービトレーシヨン回路ARBは検知信号
WRQ，RRQリフレツシユ要求信号FRQが別々に
入力してきた場合はそれらの信号をマルチプレク
サMUXにコントロール信号として転送し、同時
に入力したきた場合はそれらの信号を順序づけて
マルチプレクサMUXに転送する。なお、検知信
号WRQ，RRQはそれぞれ書込みカラムアドレス
信号WCA、読込みカラムアドレス信号RCAの最
上位アドレス信号の論理レベルが変化したときに
不図示の検知回路から出力される。マルチプレク
サMUXはアービトレーシヨン回路ARBから検知
信号WRQ，RRQ、リフレツシユ要求信号FRQを
入力するとそれぞれ書込みローアドレス信号
WRA、読出しローアドレス信号RRA、リフレツ
シユアドレスをローデコーダRD１およびRD２
に出力する。
以下、本実施例の書込み動作、読出し動作、リ
フレツシユ動作について詳細に説明する。
フレツシユ動作について詳細に説明する。
(1) まず書込み動作について説明する。書込み動
作を行なう場合は、書込みパルスが不図示の書
込み端子に加えられるとともに書込みデータが
入力端子Dinに加えられる。このとき、書込み
カラムアドレス信号WCA、書込みローアドレ
ス信号は外部より順序立てて（例えば１ビツト
ずつインクリメンとして）加えるように構成し
てもよいし、内部に書込みアドレスカウンタを
設けて書込みパルスが入力されるたびにアドレ
ス出力をインクリメントするように構成しても
よい。
作を行なう場合は、書込みパルスが不図示の書
込み端子に加えられるとともに書込みデータが
入力端子Dinに加えられる。このとき、書込み
カラムアドレス信号WCA、書込みローアドレ
ス信号は外部より順序立てて（例えば１ビツト
ずつインクリメンとして）加えるように構成し
てもよいし、内部に書込みアドレスカウンタを
設けて書込みパルスが入力されるたびにアドレ
ス出力をインクリメントするように構成しても
よい。
書込みパルスが入力されると書込みカラムア
ドレス信号WCAのデコート信号によりスイツ
チ群WDS１あるいはWDA２が選択的に導通し
て書込みデータが書込みデータレジスタWR１
もしくはWR２に１ビツトずつ転送される。
今、書込みが１番地から始められたとすると書
込みデータレジスタWR１は左から順にデータ
を蓄積して行き、Ｍ／２回書込みを行なうと書
込みデータレジスタWR１は満杯となり、さら
に書込みが続くと書込みデータは書込みデータ
レジスタWR２に蓄積されるようになる。書込
みデータレジスタWR１から書込みデータレジ
スタWR２への切換えは書込みカラムアドレス
信号WCAの最上位アドレス信号の論理レベル
変化により行なわれるので不図示の検知回路
で、これを検知して、検知信号WRQ（パルス
信号）が、アービトレーシヨン回路ARBを介
してマルチプレクサMUXに入力され、マルチ
プレクサMUXから書込みローアドレス信号
WRAがローデコーダRD１，RD２に伝達され
る。それと同時に不図示のローデコーダ活性化
信号とブロツクセレクト信号BS１が立上り、
ワード線Wn1（n1＝１）が選択レベルとなる。
その直後トランスフア信号φWT１が活性化し、
書込みデータレジスタWR１の内容が選択され
たワード線Wn1に接続されているメモリセル３
に書込まれる。この書込みデータレジスタWR
１からメモリセル３へのデータ転送動作と並行
して書込みデータレジスタWR２への書込みが
行なわれるので、書込みがＭ回行なわれると書
込みデータレジスタWR２は満杯となり、さら
に書込みが続くと書込みデータは再び書込みデ
ータレジスタWR１に蓄積されるようになる。
この書込みデータレジスタWR２から書込みデ
ータレジスタWR１への切換りで、再び検知信
号WRQが発生し、アービトレーシヨン回路
ARBを通してマルチプレクサMUXに入力さ
れ、書込みローアドレス信号WRAがローデコ
ーダRD１，RD２に伝達されるとともに、ロ
ーデコーダ活性化信号とブロツクセレクト信号
BS２が立上り、ワード線Wn2（n2＝１）が選択
レベルとなる。その直後トランスフア信号
φWT２が活性化し書込みデータレジスタWR
２の内容が、選択されたワード線Wn2に接続さ
れているメモリセル３に書込まれる。
ドレス信号WCAのデコート信号によりスイツ
チ群WDS１あるいはWDA２が選択的に導通し
て書込みデータが書込みデータレジスタWR１
もしくはWR２に１ビツトずつ転送される。
今、書込みが１番地から始められたとすると書
込みデータレジスタWR１は左から順にデータ
を蓄積して行き、Ｍ／２回書込みを行なうと書
込みデータレジスタWR１は満杯となり、さら
に書込みが続くと書込みデータは書込みデータ
レジスタWR２に蓄積されるようになる。書込
みデータレジスタWR１から書込みデータレジ
スタWR２への切換えは書込みカラムアドレス
信号WCAの最上位アドレス信号の論理レベル
変化により行なわれるので不図示の検知回路
で、これを検知して、検知信号WRQ（パルス
信号）が、アービトレーシヨン回路ARBを介
してマルチプレクサMUXに入力され、マルチ
プレクサMUXから書込みローアドレス信号
WRAがローデコーダRD１，RD２に伝達され
る。それと同時に不図示のローデコーダ活性化
信号とブロツクセレクト信号BS１が立上り、
ワード線Wn1（n1＝１）が選択レベルとなる。
その直後トランスフア信号φWT１が活性化し、
書込みデータレジスタWR１の内容が選択され
たワード線Wn1に接続されているメモリセル３
に書込まれる。この書込みデータレジスタWR
１からメモリセル３へのデータ転送動作と並行
して書込みデータレジスタWR２への書込みが
行なわれるので、書込みがＭ回行なわれると書
込みデータレジスタWR２は満杯となり、さら
に書込みが続くと書込みデータは再び書込みデ
ータレジスタWR１に蓄積されるようになる。
この書込みデータレジスタWR２から書込みデ
ータレジスタWR１への切換りで、再び検知信
号WRQが発生し、アービトレーシヨン回路
ARBを通してマルチプレクサMUXに入力さ
れ、書込みローアドレス信号WRAがローデコ
ーダRD１，RD２に伝達されるとともに、ロ
ーデコーダ活性化信号とブロツクセレクト信号
BS２が立上り、ワード線Wn2（n2＝１）が選択
レベルとなる。その直後トランスフア信号
φWT２が活性化し書込みデータレジスタWR
２の内容が、選択されたワード線Wn2に接続さ
れているメモリセル３に書込まれる。
このように、一方の書込みデータレジスタが
満杯になると他方の書込みデータレジスタに書
込みが始まり、それと同時に満杯になつた書込
みデータレジスタのデータをメモリセル３に一
括して転送する動作を繰り返して、すべてのメ
モリセル３にデータが転送されるまで書込みを
続けることができる。
満杯になると他方の書込みデータレジスタに書
込みが始まり、それと同時に満杯になつた書込
みデータレジスタのデータをメモリセル３に一
括して転送する動作を繰り返して、すべてのメ
モリセル３にデータが転送されるまで書込みを
続けることができる。
(2) 次に、読出し動作を説明する。読出し動作を
行なう場合は読出しパルスを不図示の読出し端
子に加えることによつて行なわれる。このとき
読出しカラムアドレス信号RCA、読出しロー
アドレス信号RRAは書込みアドレス信号と同
様に外部より順序立てて（例えば１ビツトずつ
インクリメントに）加えるように構成してもよ
いし、内部に読出しアドレスカウンタを設けて
読出し要求パルスが入力されるたびにアドレツ
ス出力をインクリメントするように構成しても
よい。ただし、書込み順序と同じ順序で読出す
必要がある。
行なう場合は読出しパルスを不図示の読出し端
子に加えることによつて行なわれる。このとき
読出しカラムアドレス信号RCA、読出しロー
アドレス信号RRAは書込みアドレス信号と同
様に外部より順序立てて（例えば１ビツトずつ
インクリメントに）加えるように構成してもよ
いし、内部に読出しアドレスカウンタを設けて
読出し要求パルスが入力されるたびにアドレツ
ス出力をインクリメントするように構成しても
よい。ただし、書込み順序と同じ順序で読出す
必要がある。
読出しはまずメモリセル３内のデータを読出
しデータレジスタRR１，RR２に転送するこ
とにより行なわれる。Ｍ／２あるいはＭ個以上
のデータがメモリセルに蓄積されるとワード線
Wn1（n1＝１）に接続されるメモリセル３の内
容が読出しデータレジスタRR１に、ワード線
Wn2（n2＝１）に接続されるメモリセル３の内
容が読出しデータレジスタRR２にそれぞれ転
送される。この最初の２回の読出しデータレジ
スタRR１，RR２へのデータ転送は書込みデ
ータレジスタのWR１，WR２の内容をメモリ
セル３に転送するのと同時に行なうことができ
る。すなわち書込みデータレジスタWR１が満
杯になりトランスフア信号φWT１が立上つて、
書込みデータレジスタWR１のデータがビツト
線Bm1（m1＝１〜Ｍ／２）に伝達されると同時
に読出し用のトランスフア信号φRT１が立上
がりスイツチ群RT１が導通することによつて
書込みデータが読出しデータレジスタRR１に
転送される。読出しデータレジスタRR２への
データ転送も同様に行なわれる。このようにし
て、読出しデータレジスタRR２へのデータ転
送も同様に行なわれる。このようにして、読出
しデータレジスタRR１，RR２にデータが転
送されると読出し可能となる。読出し可能にな
つたことを外部に知らせるために、読出し可能
を示すREADY信号（図示されず）を出力する
回路を設けてもよい。さて、読出しパルスが加
えられると、読出しカラムアドレス信号RCA
のデコード信号によりスイツチ群RDS１ある
いはRDS２が選択的に導通して読出しデータ
が読出しデータレジスタRR１もしくはRR２
から出力端子Doutに１ビツトずつ転送される。
なお、スイツチ群RDS１，RDS２と出力端子
Doutの間には読出しデータを増幅するための
センスアンプSAが設けられている。今、読出
しが１番地から始められたとすると読出しデー
タレジスタRR１は左から順にデータを放出し
て行き、Ｍ／２回読出しを行なうと読出しデー
タレジスタRR１はデータが空になり、さらに
読出しが続くと読出しデータは読出しデータレ
ジスタRR２から放出されるようになる。読出
しデータレジスタRR１から読出しデータレジ
スタRR２への切り換えは読出しカラムアドレ
ス信号RCAの最上位アドレス信号の論理レベ
ル変化により行なわれるので不図示の検知回路
でこれを検知して、検知信号RRQ（パルス信
号）がアービトレーシヨン回路ARBを介して
マルチプレクサMUXに入力され、マルチプレ
クサMUXから読出しローアドレス信号RRAが
ローデコーダRD１，RD２に伝達される。そ
れと同時に不図示のローデコーダ活性化信号と
ブロツクセレクト信号BS１が立上り、ワード
線Wn1（n1＝２）が選択レベルとなる。その直
後トランスフア信号φRT１が活性化し、選択
されたワード線Wn1に接続されているメモリセ
ル３のデータが一括して書込みデータレジスタ
RR１へ転送される。このメモリセル３から読
出しデータレジスタRR１へのデータ転送動作
と並行して読出しデータレジスタRR２からの
読出しが行なわれるので、読出しがＭ回行なわ
れると読出しデータレジスタRR２は空とな
り、さらに読出しが続くと読出しデータは再び
読出しデータレジスタRR１から放出されるよ
うになる。この読出しデータレジスタRR２か
ら読出しデータレジスタRR１への切換りで、
再び検知信号RRQが発生し、アービトレーシ
ヨン回路ARBを通してマルチプレクサMUXに
入力され、読出しローアドレス信号RRAがロ
ーデコーダRD１，RD２に伝達されるととも
に、ローデコーダ活性化信号とブロツクセレク
ト信号BS２が立上り、ワード線Wn2（n2＝２）
が選択レベルとなる。その直後トランスフア信
号φRT２が活性化し選択されたワード線Wn2
に接続されるメモリセル３の内容が読出しデー
タレジスタRR２に一括して転送される。
しデータレジスタRR１，RR２に転送するこ
とにより行なわれる。Ｍ／２あるいはＭ個以上
のデータがメモリセルに蓄積されるとワード線
Wn1（n1＝１）に接続されるメモリセル３の内
容が読出しデータレジスタRR１に、ワード線
Wn2（n2＝１）に接続されるメモリセル３の内
容が読出しデータレジスタRR２にそれぞれ転
送される。この最初の２回の読出しデータレジ
スタRR１，RR２へのデータ転送は書込みデ
ータレジスタのWR１，WR２の内容をメモリ
セル３に転送するのと同時に行なうことができ
る。すなわち書込みデータレジスタWR１が満
杯になりトランスフア信号φWT１が立上つて、
書込みデータレジスタWR１のデータがビツト
線Bm1（m1＝１〜Ｍ／２）に伝達されると同時
に読出し用のトランスフア信号φRT１が立上
がりスイツチ群RT１が導通することによつて
書込みデータが読出しデータレジスタRR１に
転送される。読出しデータレジスタRR２への
データ転送も同様に行なわれる。このようにし
て、読出しデータレジスタRR２へのデータ転
送も同様に行なわれる。このようにして、読出
しデータレジスタRR１，RR２にデータが転
送されると読出し可能となる。読出し可能にな
つたことを外部に知らせるために、読出し可能
を示すREADY信号（図示されず）を出力する
回路を設けてもよい。さて、読出しパルスが加
えられると、読出しカラムアドレス信号RCA
のデコード信号によりスイツチ群RDS１ある
いはRDS２が選択的に導通して読出しデータ
が読出しデータレジスタRR１もしくはRR２
から出力端子Doutに１ビツトずつ転送される。
なお、スイツチ群RDS１，RDS２と出力端子
Doutの間には読出しデータを増幅するための
センスアンプSAが設けられている。今、読出
しが１番地から始められたとすると読出しデー
タレジスタRR１は左から順にデータを放出し
て行き、Ｍ／２回読出しを行なうと読出しデー
タレジスタRR１はデータが空になり、さらに
読出しが続くと読出しデータは読出しデータレ
ジスタRR２から放出されるようになる。読出
しデータレジスタRR１から読出しデータレジ
スタRR２への切り換えは読出しカラムアドレ
ス信号RCAの最上位アドレス信号の論理レベ
ル変化により行なわれるので不図示の検知回路
でこれを検知して、検知信号RRQ（パルス信
号）がアービトレーシヨン回路ARBを介して
マルチプレクサMUXに入力され、マルチプレ
クサMUXから読出しローアドレス信号RRAが
ローデコーダRD１，RD２に伝達される。そ
れと同時に不図示のローデコーダ活性化信号と
ブロツクセレクト信号BS１が立上り、ワード
線Wn1（n1＝２）が選択レベルとなる。その直
後トランスフア信号φRT１が活性化し、選択
されたワード線Wn1に接続されているメモリセ
ル３のデータが一括して書込みデータレジスタ
RR１へ転送される。このメモリセル３から読
出しデータレジスタRR１へのデータ転送動作
と並行して読出しデータレジスタRR２からの
読出しが行なわれるので、読出しがＭ回行なわ
れると読出しデータレジスタRR２は空とな
り、さらに読出しが続くと読出しデータは再び
読出しデータレジスタRR１から放出されるよ
うになる。この読出しデータレジスタRR２か
ら読出しデータレジスタRR１への切換りで、
再び検知信号RRQが発生し、アービトレーシ
ヨン回路ARBを通してマルチプレクサMUXに
入力され、読出しローアドレス信号RRAがロ
ーデコーダRD１，RD２に伝達されるととも
に、ローデコーダ活性化信号とブロツクセレク
ト信号BS２が立上り、ワード線Wn2（n2＝２）
が選択レベルとなる。その直後トランスフア信
号φRT２が活性化し選択されたワード線Wn2
に接続されるメモリセル３の内容が読出しデー
タレジスタRR２に一括して転送される。
このように、一方の読出しデータレジスタが
空になると他方の読出しデータレジスタから読
出しが始まり、それと同時に空になつた読出し
データレジスタにメモリセル３から新しい読出
しデータを一括して転送する動作を繰り返し
て、すべてのメモリセル３内のデータを読出す
ことができる。なお、書込み／読出しの間には
必ず書込みが先行し、読出しがこれを追う形に
しなければならないので、両者のアドレスを比
較して読出しが書込みを追い抜かないようにし
なければならない。メモリセル３内の蓄積デー
タが０の場合やまだ書込みデータがメモリセル
３内に転送されていない場合にはREADY信号
などを外部に出し読出しを禁止すればよい。
空になると他方の読出しデータレジスタから読
出しが始まり、それと同時に空になつた読出し
データレジスタにメモリセル３から新しい読出
しデータを一括して転送する動作を繰り返し
て、すべてのメモリセル３内のデータを読出す
ことができる。なお、書込み／読出しの間には
必ず書込みが先行し、読出しがこれを追う形に
しなければならないので、両者のアドレスを比
較して読出しが書込みを追い抜かないようにし
なければならない。メモリセル３内の蓄積デー
タが０の場合やまだ書込みデータがメモリセル
３内に転送されていない場合にはREADY信号
などを外部に出し読出しを禁止すればよい。
(3) 最後にリフレツシユ動作を説明する。リフレ
ツシユタイマRFTからリフレツシユ要求信号
FRQが発生すると、このリフレツシユ要求信
号FRQはアービトレーシヨン回路ARBを経
て、マルチプレクサMUXに入力される。そし
て、リフレツシユアドレスカウンタRFAから
出力されるリフレツシユアドレスがマルチプレ
クサMUXによつてローデコーダRD１，RD２
に伝達される。同時にローデコーダ活性化信号
とブロツクセレクト信号BS１，BS２の双方が
立上り、リフレツシユアドレスに応じたワード
線Wn1あるいはWn2が選択され、リフレツシユ
が行なわれる。リフレツシユが行なわれるとリ
フレツシユタイマRFTがリセツトし、新しく
リフレツシユ時間をカウントし始めると同時
に、リフレツシユアドレスカウンタRFAが出
力を１アドレスインクリメントする。以上を繰
り返すことによつて全ワードのリフレツシユが
行なわれる。
ツシユタイマRFTからリフレツシユ要求信号
FRQが発生すると、このリフレツシユ要求信
号FRQはアービトレーシヨン回路ARBを経
て、マルチプレクサMUXに入力される。そし
て、リフレツシユアドレスカウンタRFAから
出力されるリフレツシユアドレスがマルチプレ
クサMUXによつてローデコーダRD１，RD２
に伝達される。同時にローデコーダ活性化信号
とブロツクセレクト信号BS１，BS２の双方が
立上り、リフレツシユアドレスに応じたワード
線Wn1あるいはWn2が選択され、リフレツシユ
が行なわれる。リフレツシユが行なわれるとリ
フレツシユタイマRFTがリセツトし、新しく
リフレツシユ時間をカウントし始めると同時
に、リフレツシユアドレスカウンタRFAが出
力を１アドレスインクリメントする。以上を繰
り返すことによつて全ワードのリフレツシユが
行なわれる。
なお、書込み、読出し、リフレツシユな非同
期に行なわれるので、書込みデータレジスタ
WR１，WR２からメモリセル３へのデータ転
送、メモリセル３から読出しデータレジスタ
RR１，RR２へのデータ転送、およびリフレ
ツシユによるワード線Wn1，Wn2の選択は任意
の時間に行なわれる。従つて、これらの転送動
作が重ならないようにしなければならない。そ
のためにアービトレーシヨン回路ARBが設置
されている。すなわち、書込みデータレジスタ
WR１，WR２の内容をメモリセル３に転送す
ることを要求する検知信号WRQと、メモリセ
ル３のデータを読出しデータレジスタRR１，
RR２に転送することを要求する検知信号RRQ
と、リフレツシユ要求信号FRQが同時に発生
した場合、アービトレーシヨン回路ARBは順
序づけてそれらの動作を行なう。
期に行なわれるので、書込みデータレジスタ
WR１，WR２からメモリセル３へのデータ転
送、メモリセル３から読出しデータレジスタ
RR１，RR２へのデータ転送、およびリフレ
ツシユによるワード線Wn1，Wn2の選択は任意
の時間に行なわれる。従つて、これらの転送動
作が重ならないようにしなければならない。そ
のためにアービトレーシヨン回路ARBが設置
されている。すなわち、書込みデータレジスタ
WR１，WR２の内容をメモリセル３に転送す
ることを要求する検知信号WRQと、メモリセ
ル３のデータを読出しデータレジスタRR１，
RR２に転送することを要求する検知信号RRQ
と、リフレツシユ要求信号FRQが同時に発生
した場合、アービトレーシヨン回路ARBは順
序づけてそれらの動作を行なう。
以上説明したような構成とすれば、書込みは書
込みデータレジスタWR１，WR２に対して行な
われ、読出しは読出しデータレジスタRR１，
RR２から行なわれるので、高速なデータ転送を
行なうことができる。また書込み／読出しを同時
にかつ非同期に行なうことができ、メモリとして
の効率を上げることができる。またダイナミツク
形メモリセルを用いて構成すればリフレツシユを
必要とするが、これを内蔵することによつて外部
からの書込み／読出しに影響を与えることなしに
リフレツシユを行なうことができる。
込みデータレジスタWR１，WR２に対して行な
われ、読出しは読出しデータレジスタRR１，
RR２から行なわれるので、高速なデータ転送を
行なうことができる。また書込み／読出しを同時
にかつ非同期に行なうことができ、メモリとして
の効率を上げることができる。またダイナミツク
形メモリセルを用いて構成すればリフレツシユを
必要とするが、これを内蔵することによつて外部
からの書込み／読出しに影響を与えることなしに
リフレツシユを行なうことができる。
本発明による他の実施例を第２図に示す。同図
において、メモリセルアレイ１１はＮ行Ｍ列のメ
モリセル３より構成され、ローデコーダRDはワ
ード線Wnを選択的にハイレベルにする。書込み
データレジスタWR１′，WR２′はそれぞれＭワ
ード長で、ワード線にWnに並列に配置される。
スイツチ群WDSは、入力端子Dinと書込みデー
タレジスタWR１′，WR２′を接続し、書込みカ
ラムアドレス信号WCAとローアドレスの最上位
アドレス信号WRA１により選択的に導通する
2M個のスイツチで構成される。スイツチ群WT
は書込みデータレジスタWR１′，WR２′とビツ
ト線Bmを接続する2M個のスイツチで構成され、
トランスフア信号φWT１′により書込みデータレ
ジスタWRYのデータが一度にビツト線Bmに転
送され、トランスフア信号φWT２′により書込み
データレジスタWR２′のデータが一度にビツト
線Bmに転送される。これらのデータの転送は互
い違いに行なわれ、一方の書込みデータレジスタ
のデータがメモリセル３に転送中であるときは、
他方の書込みデータレジスタに書込みが行なわれ
る。読出しデータレジスタRR１′，RR２′はそ
れぞれＭワード長であり、ワード線Wnに並列に
配置される。スイツチ群RDSは出力端子Doutと
読出しデータレジスタRR１′，RR２′を接続し、
アドレス信号RCAとローアドレスの最下位信号
RRA１により選択的に導通する2M個のスイツチ
で構成される。スイツチ群RTはビツト線Bmと
読出しデータレジスタRR１′，RR２′を接続す
る2M個のスイツチで構成され、トランスフア信
号φRT１′により選択されたワード線Wnのメモ
リセル３のデータが一度に読出しデータレジスタ
RR１′に転送され、トランスフア信号φRT２′に
転送される。これらのデータの転送は互い違いに
行なわれ一方の読出しデータレジスタにメモリセ
ル３のデータが転送されているときは、他方の読
出しデータレジスタから読出しが行なわれる。そ
の他の回路の構成は第１図の実施例を同じであ
る。第２図の実施例が第１図の実施例と異なる点
は、書込みデータレジスタWR１′，WR２′と読
出しデータレジスタRR１′，RR２′がワード線
Wnに並列にそれぞれ複数（２列）設けられてい
ることである。
において、メモリセルアレイ１１はＮ行Ｍ列のメ
モリセル３より構成され、ローデコーダRDはワ
ード線Wnを選択的にハイレベルにする。書込み
データレジスタWR１′，WR２′はそれぞれＭワ
ード長で、ワード線にWnに並列に配置される。
スイツチ群WDSは、入力端子Dinと書込みデー
タレジスタWR１′，WR２′を接続し、書込みカ
ラムアドレス信号WCAとローアドレスの最上位
アドレス信号WRA１により選択的に導通する
2M個のスイツチで構成される。スイツチ群WT
は書込みデータレジスタWR１′，WR２′とビツ
ト線Bmを接続する2M個のスイツチで構成され、
トランスフア信号φWT１′により書込みデータレ
ジスタWRYのデータが一度にビツト線Bmに転
送され、トランスフア信号φWT２′により書込み
データレジスタWR２′のデータが一度にビツト
線Bmに転送される。これらのデータの転送は互
い違いに行なわれ、一方の書込みデータレジスタ
のデータがメモリセル３に転送中であるときは、
他方の書込みデータレジスタに書込みが行なわれ
る。読出しデータレジスタRR１′，RR２′はそ
れぞれＭワード長であり、ワード線Wnに並列に
配置される。スイツチ群RDSは出力端子Doutと
読出しデータレジスタRR１′，RR２′を接続し、
アドレス信号RCAとローアドレスの最下位信号
RRA１により選択的に導通する2M個のスイツチ
で構成される。スイツチ群RTはビツト線Bmと
読出しデータレジスタRR１′，RR２′を接続す
る2M個のスイツチで構成され、トランスフア信
号φRT１′により選択されたワード線Wnのメモ
リセル３のデータが一度に読出しデータレジスタ
RR１′に転送され、トランスフア信号φRT２′に
転送される。これらのデータの転送は互い違いに
行なわれ一方の読出しデータレジスタにメモリセ
ル３のデータが転送されているときは、他方の読
出しデータレジスタから読出しが行なわれる。そ
の他の回路の構成は第１図の実施例を同じであ
る。第２図の実施例が第１図の実施例と異なる点
は、書込みデータレジスタWR１′，WR２′と読
出しデータレジスタRR１′，RR２′がワード線
Wnに並列にそれぞれ複数（２列）設けられてい
ることである。
このような構成にしても、書込みは書込みデー
タレジスタWR１′，WR２′に対して行なわれ、
読出しは読出しデータレジスタRR１′，RR２′
から行なわれ、書込みおよび読出しの各データレ
ジスタの一方のデータレジスタがメモリセル３に
対してデータの転送を行なつているとき、他方の
データレジスタはデータ入出力を行なうので、第
１図の実施例と同様の効果が得られる。
タレジスタWR１′，WR２′に対して行なわれ、
読出しは読出しデータレジスタRR１′，RR２′
から行なわれ、書込みおよび読出しの各データレ
ジスタの一方のデータレジスタがメモリセル３に
対してデータの転送を行なつているとき、他方の
データレジスタはデータ入出力を行なうので、第
１図の実施例と同様の効果が得られる。
以上詳細に説明したように本発明によれば、デ
ータ書込みは書込みデータレジスタに対して、デ
ータ読出しは読出しデータレジスタから行なわれ
るので、書込み／読出しにおけるメモリセル内の
番地が連続的に一方向に変化するように構成され
たメモリの書込み／読出しの高速化と、それらを
同時にかつ非同期に行なうことが可能となる。ま
た、大容量にするためにダイナミツクメモリセル
で本発明の半導体メモリを構成した場合、書込
み／読出しに影響を与えることなしにリフレツシ
ユ回路を内蔵できるという効果がある。
ータ書込みは書込みデータレジスタに対して、デ
ータ読出しは読出しデータレジスタから行なわれ
るので、書込み／読出しにおけるメモリセル内の
番地が連続的に一方向に変化するように構成され
たメモリの書込み／読出しの高速化と、それらを
同時にかつ非同期に行なうことが可能となる。ま
た、大容量にするためにダイナミツクメモリセル
で本発明の半導体メモリを構成した場合、書込
み／読出しに影響を与えることなしにリフレツシ
ユ回路を内蔵できるという効果がある。
第１図は本発明の一実施例に係る半導体メモリ
の構成図、第２図は他の実施例の構成図である。 １，２……メモリセルサブアレイ、３……メモ
リセル、１１……メモリセルアレイ、Wn1，
Wn2，Wn……ワード線、WDS１，WDS２，
WDS……スイツチ群、WR１，WR２，WR１′，
WR２′……書込みデータレジスタ、WT１，WT
２，WT……スイツチ群、RD，RD１，RD２…
…ローデコーダ、RT１，RT２，RT……スイツ
チ群、RR１，RR２，RR１′，RR２′……読出
しデータレジスタ、RDS１，RDS２，RDS……
スイツチ群、RFA……リフレツシユアドレスカ
ウンタ、MUX……マルチプレクサ、ARB……ア
ービトレーシヨン回路、RFT……リフレツシユ
タイマ、Din……入力端子、Dout……出力端子。
の構成図、第２図は他の実施例の構成図である。 １，２……メモリセルサブアレイ、３……メモ
リセル、１１……メモリセルアレイ、Wn1，
Wn2，Wn……ワード線、WDS１，WDS２，
WDS……スイツチ群、WR１，WR２，WR１′，
WR２′……書込みデータレジスタ、WT１，WT
２，WT……スイツチ群、RD，RD１，RD２…
…ローデコーダ、RT１，RT２，RT……スイツ
チ群、RR１，RR２，RR１′，RR２′……読出
しデータレジスタ、RDS１，RDS２，RDS……
スイツチ群、RFA……リフレツシユアドレスカ
ウンタ、MUX……マルチプレクサ、ARB……ア
ービトレーシヨン回路、RFT……リフレツシユ
タイマ、Din……入力端子、Dout……出力端子。
Claims (1)
- 【特許請求の範囲】 １ 書込みデータ入力端子と、２次元状に配置さ
れた複数のメモリアルと、読出しデータ出力端子
を有する半導体メモリにおいて、 前記書込みデータ入力端子と前記複数のメモリ
セルとの間に配置され、書込みデータが格納され
る複数の書込みデータレジスタと、 前記読出しデータ出力端子と前記複数のメモリ
セルとの間に配置され、読出しデータが格納され
る複数の読出しデータレジスタと、 前記書込みデータ入力端子から入力された書込
みデータを前記複数の書込みデータレジスタに格
納する第１の格納手段と、 前記複数の書込みデータレジスタに格納された
書込みデータを各書込みデータレジスタ毎に一括
して各メモリセルに転送する第１の転送手段と、 前記の各メモリセルに転送されたデータを読出
しデータとして前記複数の読出しデータレジスタ
に各読出しデータレジスタ毎に一括して格納する
第２の格納手段と、 前記複数の読出しデータレジスタに格納された
読出しデータを前記読出しデータ出力端子に転送
する第２の転送手段と、 データ書込み時に書込みデータレジスタが満杯
になると、他の書込みデータレジスタへのデータ
書込み指令を前記第１の格納手段に出力するとと
もに満杯になつた前記書込みデータレジスタから
のデータ転送指令を前記第１の転送手段に出力
し、データ読出し時に読出しデータレジスタが満
杯になると、他の読出しデータレジスタへのデー
タ読出し指令を前記第２の格納手段に出力すると
ともに満杯になつた前記読出しデータレジスタか
らのデータ転送指令を前記第２の転送手段に出力
する制御回路とを備えたことを特徴とする半導体
メモリ。 ２ 前記複数のメモリセルはダイナミツク型セル
で構成され、かつリフレツシユ回路を内蔵する、
特許請求範囲第１項記載の半導体メモリ。 ３ 前記複数の書込みデータレジスタおよび前記
複数の読出しデータレジスタが前記複数のメモリ
セルの行線に対して並列に設けられた特許請求範
囲第１項または第２項記載の半導体メモリ。 ４ 前記複数のメモリセルは複数列毎に複数のサ
ブアレイに分割され、前記複数の書込みデータレ
ジスタおよび前記複数の読出しデータレジスタは
各サブアレイ毎に１個ずつ配置され、かつ前記複
数のメモリセルの行線の選択が各サブアレイ毎に
制御される特許請求範囲第１項または第２項記載
の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238904A JPS61117789A (ja) | 1984-11-13 | 1984-11-13 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238904A JPS61117789A (ja) | 1984-11-13 | 1984-11-13 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117789A JPS61117789A (ja) | 1986-06-05 |
| JPH058518B2 true JPH058518B2 (ja) | 1993-02-02 |
Family
ID=17036995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238904A Granted JPS61117789A (ja) | 1984-11-13 | 1984-11-13 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117789A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612616B2 (ja) * | 1986-08-13 | 1994-02-16 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPS63311697A (ja) * | 1987-06-15 | 1988-12-20 | Hitachi Ltd | 半導体記憶装置 |
| JP2795846B2 (ja) * | 1987-11-25 | 1998-09-10 | 株式会社東芝 | 半導体装置 |
| JPH0770213B2 (ja) * | 1988-10-03 | 1995-07-31 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH02186833A (ja) * | 1989-01-13 | 1990-07-23 | Sharp Corp | ラインメモリ |
| JPH02186834A (ja) * | 1989-01-13 | 1990-07-23 | Sharp Corp | ラインメモリ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823373A (ja) * | 1981-08-03 | 1983-02-12 | Nippon Telegr & Teleph Corp <Ntt> | 画像メモリ装置 |
| JPS58133698A (ja) * | 1982-02-02 | 1983-08-09 | Nec Corp | 半導体メモリ装置 |
| JPS598193A (ja) * | 1982-06-30 | 1984-01-17 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ランダム・アクセス・メモリ |
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-11-13 JP JP59238904A patent/JPS61117789A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823373A (ja) * | 1981-08-03 | 1983-02-12 | Nippon Telegr & Teleph Corp <Ntt> | 画像メモリ装置 |
| JPS58133698A (ja) * | 1982-02-02 | 1983-08-09 | Nec Corp | 半導体メモリ装置 |
| JPS598193A (ja) * | 1982-06-30 | 1984-01-17 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ランダム・アクセス・メモリ |
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117789A (ja) | 1986-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |