KR0139874B1 - 동기형 다이나믹 랜덤 억세스 메모리 - Google Patents

동기형 다이나믹 랜덤 억세스 메모리

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KR0139874B1
KR0139874B1 KR1019940024706A KR19940024706A KR0139874B1 KR 0139874 B1 KR0139874 B1 KR 0139874B1 KR 1019940024706 A KR1019940024706 A KR 1019940024706A KR 19940024706 A KR19940024706 A KR 19940024706A KR 0139874 B1 KR0139874 B1 KR 0139874B1
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bus
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하루키 도다
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은, 많은 뱅크구성의 셀 어레이와 데이터 전송의 배치구성의 최적화 또는/및 버스트 데이터 전송의 고속화를 달성해 얻는 동기형 다이나믹 랜덤 억세스 메모리를 제공하는 것을 목적으로 한다.
본 발명은, 복수의 셀 어레이(1)와, 각각 비동기에서 억세스할 수 있는 복수의 뱅크(1~4)에서 분할되고, 각각의 뱅크는 복수의 셀 어레이를 갖추는 m개의 블록에서 분할되며, 뱅크와의 사이에서 데이터의 입출력을 이루게 하는 n비트의 I/10버스(2)는 인접하는 뱅크사이에서 공통화되어 시분할로 사용되고, 인접하는 뱅크사이에서 공통화되어 시분할로 사용되는 n비트의 1/10버스(2)는 각각의 뱅크의 m개의 블록에 대응하여 n/m비트 마다에서 m개 집단화되며, 각각의 뱅크의 각각의 블록은 인접하는 셀어레이에서 공통화되어 시분할로 사용되는 데이터버스를 매개로 셀 어레이에 공통화되어 시분할로 사용되는 데이터 버스를 매개로 셀 어레이에 대응하는 n/m비트의 I/0버스와의 사이에서 데이터의 입출력이 수행되어 구성된다.

Description

동기형 다이나믹 랜덤 억세스 메모리
제1도는 제1항에 있어서, 본 발명의 제1실시예에 따른 동기형 DRAM구성을 도시한 도면
제2도는 제1도에 도시된 셀 어레이와 데이터 버스의 관계를 도시한 도면
제3도는 제1도에 도시된 데이터 전송경로와 뱅크(bank)의 관계를 도시한 도면
제4도는 제2항에 있어서, 본 발명의 제1실시예에 따른 동기형 DRAM 구성을 도시한 도면
제5도는 제3항에 있어서, 본 발명의 제1실시예에 따른 동기형 DRAM구성을 도시한 도면
제6도는 제4항에 있어서, 본 발명의 제1실시예에 따른 동기형 DRAM구성을 도시한 도면
제7도는 제6도에 도시된 일부구성의 구체적인 제1실시예를 도시한 도면
제8도는 제6도에 도시된 일부구성의 구체적인 제1실시예를 도시한 도면
제9도는 제8도에 도시된 구성의 동작타이밍을 도시한 도면
제10도는 종래 DRAM의 기본구성을 도시한 도면
제11도는 제10도의 일부구성을 도시한 도면
제12도는 종래 동기형 DRAM의 버스트 데이터 전송에 따른 일부구성을 도시한 도면
제13도는 제12도의 일부구성을 도시한 도면
제14도는 제12도에 도시된 구성의 동작타이밍을 도시하는 도면이다.
*도면의 주요부분에 대한 부호의 설명
1:셀 어레이쌍 2:I/0버스
3:셀 어레이 4:김지증폭기
5:DB셀렉터 6:I/0버스, I/0ㅆ아의 배치영역
7:버스트 제어부 8:블록ES
[상업상의 이용분야]
본 발명은, 버스트의 데이터 전송을 수행하는 동기형 DRAM에 관한 것이다.
[종래의 기술 및 그 문제점]
제10도에 도시하는 바와 같은 기본적인 구성의 종래DRAM에 있어서는, 제 11도에 도시하는 바와 같이 워드선에 의해 선택된 메모리 셀로부터 독출된 데이터는 비트선을 매개로 감지증폭기에 주어지고, 감지증폭기에 의해 감지증폭된 한쌍의 데이터는 열선택선(CSL)의 신호에 의해 도통 제어되는 한쌍의 FET(101)를 매개로 출력버퍼에서 독출된다.
이와 같은 DRAM에 대해서 종래 동기형 DRAM(SDRAM)의 한 구조의 일부구성을 제12도에 도시한다. 제12도에 도시한 구성은 하나의 데이터 입출력에 대해서 동기형 동작을 수행하기 위한 데이터 전송겅로를 도시한 것이다. 이하 간단한 동작을 설명한다.
일련의 직렬 데이터의 출력에 즈음하여 선두 데이터의 어드레스가 주어지게 되면 열선택선(CSL1~2)에 대응하는 인접한 두개의 CSL이 선택되어 네개의 데이터가 네쌍의 DB선에서 독출된다. 2클럭사이클안에서 동시에 2열로부터 독출된 데이터가 직력로 출력되는 것이 SDRAM의 2비트 프리펫치의 시스템이면서 이 네쌍의 DB선으로 부터 직렬의 억세스 어드레싱인 경우 두쌍의 DB선이 선택된다. 이 선택을 수행하는 것이 DB선택이다.
선택된 두싸의 DB선 데이터는 두쌍의 RWD선에 전송된다. 두쌍의 RWD선의 데이터는 최초의 2사이클의 데이터에 대해서는 레지스터(R1,R2)에 격납되고, 다음 2사이클의 데이터는 R3,R4에 격납된다. 이때, RWD선의 데이터를 어떤 순서로 레지스터에 격납할 것인가를 결정하는 것이 RWD스위치 1과 2이다. 이 스위치를 거쳐 데이터는 2사이클마다에서 서로 열리는 레지스터 트렌스퍼 게이트 1과 2에 의해 레지스터(R1~R4)에 억세스순으로 격납되어 버스트의 데이터 출력이 실현된다.
제12도에 도시하는 RWD스위치 1과 2 및 레지스터 트랜스퍼 게이트 1과 2는 예컨대, FET로 이루어지는 게이트에 의해 구성되고, 레지스터(R1,R4)에 격납된 데이터는 예컨대, 제13도에 도시하는 바와 같이 시프트 레지스터(102)의 각 출력에 대응하여 도통 제어되는 FET게이트(103)를 매개로 출력버퍼에서 독출된다,
상술한 데이터 전송의 상태를 시간을 따라 본 것이 제14도의 타이밍도이다. 제2도에서는 버스트 길이(8), 어드레스설정으로부터의 레이턴시(latency)-3데이터 전송을 도시하고 있다.
제14도에서는 제12도의 각 부분의 상태가 도시되어 있지만 이 순서를 따라 설명한다.
먼저, 클럭사이클(CLK)에 있어서/CAS가 L로 되고, 일련의 버스트 데이터의 선두 어드레스가 설정되어 억세스가 개시된다. 선두 어드레스가 결정된 후는 데이터의 버스트 억세스 어드레싱 순서에 따라 2사이클마다에서 내부 어드레스가 발생되어 2개씩 열선택선(CSL)이 속아오르는 억세스 동작을 수행한다.
열선택선(CSL)이 솟아오르면 DB선쌍은 곧 비지(busy)상태로 된다. DB선쌍에서 데이터가 충분히 확정한 항 DB셀렉터가 작용하여 SP쌍의 DB선의 두쌍에서 데이터를 RWD선쌍에 전송하여 RWD를 2사이클마다를 비지상태로 한다. RWD선에서 충분한 테이터를 확정하면 RWD스위치 및 레지스터 트랜지스퍼 게이트가 1또는 2의 한쪽이 동작하여 레지스터에 데이터를 격납한다.
이 동작일 때에 , RWD스위치는 버스트 데이터의 어드레싱에 의해 1또는 2의 적당한 쪽이 선택외어 온(ON), 레지스터 트랜스퍼 게이트 쪽은 언제나 1과 2가 서로 온하여 데이터를 레지스터에 격납하고 있다. 각각의 레지스터 트랜스퍼 게이트가 온하면 곧 레지스터의 내용은 바뀌어 비지상태로 되고 OUTPUT에서 데이터가 직렬로 출력된다.
이들의 버스트 데이터 전송의 제어일 때, 재부 동작은 2클럭사이클을 주기로서 수행되기 위해 일련의 데이터 버스트 억세스가 종료한 후의 새로운 버스트 억세스의 개시 클럭사이클에서는 제한되게 된다. 버스트 종료 후 임의의 사이클에서 새로운 억세스를 개시하도록 하는 것에는 제한이 따르게 된다. 버스트종료 후 임의 의 사이클에서 새로운 억세스를 개시하도록 하는, 클럭주기의 제어를 일단 리셋하여 새롭게 된 2클럭 사이클을 개시할 필요가 있다.
이를 위해, 일련의 버스트 억세스가 종료하여 이 버스트의 억세스 제어가 불필요하게 된 시점에서 데이터 버스트 종료신호를 내부에서 발생한다. 이 신호가 발생하고 있는 클럭사이클에서 제어계를 리셋한다. 제14도에서는 클럭사이클(9)이다. 리셋이 종료된다면 새로운 버스트 사이클은 개시될 수 없는 것으로 리셋에서는 수십 ns의 시간이 필요하기 때문에 새로운 개시 어드레스의 설정은 클럭사이클(11)로 이루어진다. 이때문에, 클럭사이클(9,10)은 새로운 버스트 억세스의 설정은 할 수 없다 .그러나, 제14도의 굵은 점선에서의 새로운 버스트 데이터의 출력은 할 수 없지만 얇은 점선만에서의 데이터 출력이 가능하게 되고 고속의 데이터 전송에서는 불리하게 된다.
한편, 종래 동기형 DRAM에 있어서는 많은 뱅크구성의 셀 어레이에 대해서 데이터 전송계통이 최적으로 배치되어 있지 않고 고유면적의 증대를 초래하고 있었다.
이상 설명한 바와 같이 종래 동기형 DRAM에 있어서는, 일련의 버스트 데이터 전송동작의 사이에 리셋동작이 필요로 됨과 함께 리셋동작에 비교적 긴 시간이 걸리기 때문에 버스트 데이터 전송을 연송하여 고속으로 수행하는 것이 대단히 곤란하게 되었다 .
또한, 종래 동기형 DRAM에 있어서는, 많은 뱅크구성의 셀 어레이와 데이터 전송계통이 최적으로 배치되어 있지 않고 칩 면적의 대형화를 초래했다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 많은 뱅크구성의 셀 어레이와 데이터 전송계통과의 배치구성의 최적화 또는/및 버스트 데이터 전송의 고속화를 달성해 얻는 동기형 DRAM을 제공함에 그 목적이 있다 .
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 동기형 DRAM은, 제1항에 있어서, 본 발명은 행상태로 배치된 셀로 이루어지는 복수의 셀 어레이와, 복수의 셀 어레이 사이에서 동시에 n비트의 데이터를 입출력하는 복수의 입출력(I/0)버스르 갖추고, 복수의 셀 어레이는 각각 비동기로 억세스할 수 있는 복수의 뱅크로 분할되고, 각각의 뱅크는 복수의 셀 어레이를 갖추는 m개의 블록으로 분할되며, 뱅크와의 사이에서 데이터의 입출력이 되게 하는 n비트의 I/0버스는 인접하는 뱅크사이에서 공통화되어 시분할로 사용되고, 인접하는 뱅크 사이에서 공통화되어 시분할로 사용되는 n비트의 I/0버스는 각각 뱅크의 m개의 블록에 대응하여 n/m비트마다에서 m개로 집단화되고, 각각의 뱅크의 각각의 블록은 인접하는 셀 어레이에서 공통화되어 시분할로 사용되는 데이터 버스를 매개로 셀 어레이에서 대응하는 n/m비트의 I/0버스와의 사이에서 데이터의 입출력이 수행되어 구성된다.
또한 제2항에 있어서, 본 발명은 제1항 또는 제2항 기재의 발명에 있어서 n=8, m=2 또는 4로서 2 또는 4개의 클럭으로 분할되게 되는 뱅크사이에서 8비트의 I/O버스가 공통화 되고, 각각의 블록에서 4비트 또는 2비트의 I/O버스가 대응하여 구성된다.
제3항에 있어서, 본 발명은 제1항 또는 제2항 기재의 발명에 있어서 각각의 I/0버스에 대응한 I/0버퍼는 대응하는 I/0패드에 인접해 배치되어 구성된다.
제4항에 있어서, 본 발명은 외부 클럭신호에 동기하여 일련의 데이터를 출력하는 버스트 데이터 전송을 제어하고, 선택적으로 어느 한편이 활성화되면 곧 전송 제어를 개시하는 동등의 제1및 제2의 내부 클럭계통을 갖추고, 제1내부 클럭계통에서 수행되어 있던 일련의 버스트 데이터 전송의 종료시 또는 버스트 데이터 전송을 도중에서 중단시키는 버스트 인터럽트신호가 주어졌을 때에 제 1의 내부 클럭계통은 리셋상태로 되고, 제2의 내부 클럭계통은 활성화되어 다음 일련의 버스트 데이터 전송을 개시 제어하여 구성된다.
제5항에 있어서, 본 발명은 제1항과 제2항 또는 제3항 기재의 발명에 있어서 상기 제1및 제2의 내부 클럭계통을 갖추어 구성된다.
[작용]
본 발명은 상기 구성에 있어서, 제1항에 있어서 본 발명은 서로 독립하여 억세스 가능한 다수의 뱅크에 의해 이루어지는 메모리에 있어서, 뱅크를 구성하는 메모리 셀과 외부와 데이터를전송하는 데이터 버스를 복수의 뱅크 사이에서 사용하는 구성의 셀 어레이 구성을 갖춘 동기형 DRAM.
한편, 상기 구성에 있어서, 제4항에 있어서 본 발명은, 동기형 DRAM에 있어서 내부동작을 제어하는 내부 클럭계를 2계통 구비하여 일련의 직렬 억세스마다에서 서로 바뀌 이 내부 클럭계를 활성화로 리셋을 반복하는 것에 의해 리셋시간에 의한 억세스 제한을 이루도록 하고 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 제1항에 있어서, 본 발명의 제1실시예에 따른 동기형DRAM의 구성을 도시한 도면이다.
제 1도에 도시한 실시예에서는 구체적으로 64M(메가)비트 구성의 동기형 DRAM을 생각해 제1도는 64M 동기형 DRAM을 4096행 ×512열×81/0 4뱅크로서 구성한 실시예이다.
각 뱅크는 1M비트의 어레이쌍(1)이 여덟개인 두개의 블록으로 구성된다.
보다 더 상세하게는 이 1M비트의 셀 어레이쌍(1)은 감지증폭기를 끼워 1024열×512행 셀 어레이 두개에 의해 구성되어 있다 . 각 뱅크에 있어서, 각 블록은 41/0씩의 데이터 버스(2)를 갖고 있다. 이와 같이 뱅크를 2개의 블록으로 나누어 반씩의 I/0에 대응되는 것으로 41/0씩의 버스에서 81/0에 대응할 수 있다.
또한, 셀 어레이의 활성화는 예컨대, 뱅크(1)의 경우는 쇄선의 있는 1M셀에레이쌍(1)이 활성화 되어 각 셀 어레이쌍(1)이 21/0씩의 데이터에 대응한다. I/0버스(2)는 41/0씩으로 구성되어 있고, 인접하는 두개의 뱅크에서 사용된다.
이것은, 동기형 DRAM의 사양상 두개의 뱅크와 동시에 데이터 전송을 행하는 것은 없기 때문이다.
다음, 셀 어레이와 I/0버스 사이의 데이터 전송로에 대해서 그 구성을 설명한다. 제2도는 제1도의 셀 어레이쌍(쇄선부;1)의 상세한 구성을 도시한 도면이다.
제2도에 있어서, 셀 어레이(3)는 1024열 ×512행으로 이루어지고, 감지증폭기(S/A;4)는 양측의 셀 어레이(3)에서 공유되어 활성화된 셀어레이(3)의 감지동작을 수행한다. 선택된 활성화된 셀 어레이(3)의 양측에 나란히 S/A(4)가 이 셀 어레이(3)의 비트선선의 감지동작을 수행한다. 데이터 버스선의 DB11, 12,13,14,21,22,23,24의 쌍은 셀 어레이(3)의 사이에서 네쌍이고, 이것에서 두쌍이 DB셀렉터(5)에 의해 선택되어 데이터 전송이 수행되는 것은 제1도의 설명과 같다.
즉, 제2도에서는 도시되어 있지 않지만 점선으로 표시된 비트선(6)과 S/A(4)의 접속은 활성화되어 있지 않은 셀 어레이의 것과는 잘려 나누어진 것과 같은 스위치회로가 비트선과 S/A의 사이에 삽입되어 있다.
하나의 셀 어레이(3)의 비트선(6)은 두개씩 좌우에 분배되어 다른 I/0를 구성하고 있다. 열선택선(CSL1, CSL2)은 클럭사이클마다에서 동시에 선택되는 인접한 두개의 열선택선을 표시하고 있다. 이것에 의해 셀 어레이(3)의 양측에 있는 각 I/0에서 네쌍씩의 DB선이 S/A(4)와 접속된다.
다음에 , I/0버스를 구성하는 RWD선과의 접속의 양자를 제3도에서 도시한다. 제3도는 제1도의 접선으로 둘러싸인 부분에 대응하고 있다.
제3도에서는 뱅크(1)와 뱅크(2)에서 공유의 각 I/0의 RWD선이 표시되어 있다. 뱅크(1)의 쇄선부(1)가 선택 활성화 되어 있는 것으로 있다. 셀 어레이(1)의 상세함은 확대하여 표시하고 있는 것과 같이 하나 걸쳐 두개의 셀 어레이(3)가 활성화 되어 있다. 활성화 되는 DB설렉터(5)도 쇄선으로 표시됐지만 뱅크를 구성하는 도시된 반의 블록에서는단에서 순서대로 I/01,2,3,4의 RWD선에 접속되어 있다. 또한, 도시되지 않은 뱅크의 남은 반의 블록에서는 I/05,6,7,8의 REW선에 접속되어 있다. DB선이 양측의 셀 어레이(3)에서 공용되어 있기 때문에 셀 어레이(3)의 활성화는 하나 걸쳐에서 수행하는 것에 의해 이와 같은 데이터 전송경로의 접속을 행하면 각I/0의 어드레스를 셀 어레이에서 헛되게 할당할 수 있다.
그런데 상기 실시예의 셀 어레이와 데이터 전송선 경로의 구성에 의하면, 뱅크의 블록에서 나누어져 I/0의 할당을 2씩 하고, 시분할 사용 불가능한 데이터 버스는 공간적으로 될수 있는 한 구역으로 존재하여 분리하며, 뱅크 사이등에서 시분할 사용가능한 데이터 버스는 데이터 전송경로가 셀 어레이와 뱅크등에서 공유하고 ,데이터 전송경로에 의한 시스템의 면적증가를 최소로 막아 대용량의 동기형 DRAM을 구성할수 있다.
즉, 상기 실시예에서는 하나의 뱅크를 2분할했지만 예컨대, 제4도에 도시한 바와 같이 하나의 뱅크를 4개의 블록으로 분할하여 각각의 블록에서 21/0버스를 대응시키도록 해도 된다.
또한, 제1도에 도시하는 배치구성에 있어서, 각각의 I/0버스(2)에 대응한 I/0버퍼(도시하지 않음)는 제5도에 도시한 바와 같이 I/0패드(도시하지 않음)에서 인접시켜 패드의 배치영역(6)내에서 설치하도록 한다면 I/0버퍼와 I/0패드사이의 배선경로가 단축되어 칩면적의 축소화를 도모하는 것이 가능하게 된다.
제6도는 제4항에 있어서, 본 발명의 1실시예를 도시한 도면이고, 데이터의 전송을 제어하는 내부클럭에 대해서 종래예에 있어서 설명한 리셋에 의 한 제한의 완화를 위한 구조를 도시하며, 내부동작을 제어하는 클럭의 계통 블록도이다.
제6도에 있어서, 굵은 선으로 표시되어 있는 것이 하나의 신호경로이고, 이 계통의 일련의 동작이 끝나면 점선과 같이 리셋 및 절환신호가 각 블록에 전해진다.
외부클럭(CLK)은 스위치(S1)를 지나 제12도에 도시한 레지스트(R1~R4)의 출력을 제어하는 신호를 생성하는 내부 클럭계(1)에 전해진다. 내부 클럭계(1)는 외부신호/CAS신호를 받아 제어용의 내부 클럭을 외부 클럭(CLK)에서 발생한다. 내부 클럭은 스위치(W1)를 지나고, 데이터 억세스의 버스트를제어하는 버스트 제어부(7)를 구동한다.
일련의 버스트 억세스가 버스트 제어부(7)에 의해 종료하든가 또는 버스트 억세스를 도중에서 중단시키는 버스트 인터럽트 신호가 외부로부터 입력됨으로 END신호가 버스트 제이부 (7)에서 리셋 및 절환신호를 발생하는 블록(ES8)에 출력된다. 블록(ES8)은 END신호를 받는 정도로 서로 신호 R1또는 신호 R2를 출력한다. 제6도에서는 신호(R1)가 솟아오르는 경우를 도시했다. 이 때 신호(R2)는 내려간다. 이것에 의해 스위치 S1는 오프, 스위치 S2는 온하고 내부클럭계 1는 리셋상태로 들어가 내부 클럭계 2는 대기상태로 들어간다.
다음에, /CAS신호가 입력되면 외부클럭(CLK)에 따라 언제라도 내부 클럭계(2)는 동작가능으로 된다. 또한, 스위치 W1는 오프하고, 스위치 W2는 온으로 된다. 이것에 의해 다음의 버스트제어는 내부 클럭계(2)에서 수행되는 것으로 된다.
이와같이, 지금까지 사용하고 있던 내부 클럭계통의 리셋종료를 기다리지 않고 다음의 동작을 내부 크럭계통을 사용하여 수행할 수 있기 위해 종래와 같은 제한은 생기지 않는다.
제6도에 도시하는 스위치(S1,S2,W1,W2)내부 클럭계(1,2)및 버스트 제어부(7)는 예컨대, 제7도에 도시하는 바와 같이 구성되어 있고, 스위치(S1,S2,W1,W2)는 보상형의 FET로 이루어지며, 내부 블록계(1,2)는 레지스터(R1~R4)에서 데이터를 출력 제어하는 트랜스퍼 게이트(9)를 순차 도통 제어하는 제어신호를 생성하는 시프트 레지스터(10)와, 시프트레지스터(10)에서 생성된 내부 클럭계 1또는 내부 클럭계 2의 제어신호가 블록(ES8)에서 출력되어 절환신호 R1또는 R2에 의해 선택하여 트랜스퍼 게이트(9)에 주는 트랜스퍼 게이트(11)로부터 되고, 버스트 제어부(7)는 일련의 버스트 데이터 전송의 길이를 카운트하여 종료를 판별하는 카운터(12),카운터(12)의 출력 또는 버스트 인터럽트 신호의 입력에 의해 END신호를 출력하는 OR게이트(13)로 된다.
또한 블록(ES8)은 예컨대 제8도에 도시한 바와 같이 구성되어 있고, 제8도에 도시하는 클럭제어 인버터(14)는 그 기입되어 있는 신호가 솟아오르면 인버터로서 작용하고 내려가면 출력이 고임피던스로 된다. /END는 END신호의 상보적인 신호이면서 END신호가 펄스상에서 유래된 정도로 신호 R1와 R2가 제9에 도시하는 바와 같이 서로 일어난다.
이와같이, 상기 실시예에 있어서는 ,데이터 전송을 제어하는 내부 클럭계통을 2계통 설치하는 것에 의해 이것을 서로 사용하는 것에 의해 클럭계통의 리셋에 걸리는 시간에 의한 데이터 전송에 관한 제한을 없게 할 수 있다. 또한, 제1도에 도시하는 구성과 일치시키는 것으로 시스템에서 필요한 면적을 적게하는 것에 의 한 비용 저하와 데이터 전송에 관한 제한의 완화에 의한 자유자제의 사용과 일치된 대용량 DRAM을 제공할 수 있다 .
한편, 본원 청구범위의 각 구성요건에 병기한 도면 참조부하는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도록 병기한 것을 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 제1항에 있어서 뱅크를 복수의 블록으로 분할하여 I/0버스를 각각 블록에 대응하여 분할하고, I/0버스를 인접하는 뱅크사이에서 공통화함과 같이 데이터 버스를 인접하는 셀어레이사이에서 공통화하도록 했기 때문에 뱅크화된 셀 어레이와 데이터 전송기구의 최적의 배치구성이 가능하게 되고, 구성의 소형화를 달성할 수 있다.
한편, 제4항에 있어서 버스트 데이터 전송을 제어하는 제어계통을 2계통 설치하도록 했기 때문에 양계통을 서로 사용하는 것에 의해 버스트 데이터 전송에서 리셋에 의한 전송속도의 저하는 방지하여 버스트 데이터 전송의 버스트화를 달성할 수 있다.

Claims (6)

  1. 행상태로 배치된 셀로 이루어지는 복수의 셀ㄹ 어레이(3)와, 복수의 셀 어레이의 사이에서 동시에 n비트 데이터를 입출력하는 복수를 입출력 I/0버스(2)를 갖추고, 복수의 셀 어레이는 각각 비동기에서 억세스할 수 있는 복수의 뱅크로 분할되며, 각각의 뱅크는 복수의 셀 어레이를 갖는 m개의 블록으로 분할되고, 뱅크와의 사이에서 데이터의 입출력을 이루게 되는 n비트의 I/0버스는 인접하는 뱅크사이에서 공통화되어 시분할롤 사용되며, 인접하는 뱅크사이에서 공통화되어 시분할로 사용되는 n비트의 I/0버스는 각각의 뱅크는 m개의 블록에서 대응하여 n/m비트마다에서 m개로 집단화되고, 각각의 뱅크의 각각의 블록은 인접하는 셀 어레이에서 공통화되어 시분할로 사용되는 데이터 버스를 매개로 셀 어레이에 대응하는 n/m의 비트 I/0버스와의 사이에서 데이터의 입출력이 수행되어 이루어지는 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리.
  2. 제1항에 있어서, n=8. m=2또는 4로서, 2또는 4개의 블록에서 분할되어 이루어지는 뱅크사이에서 8비트의 I/0버스(2)가 공통화되고, 각각의 블록에서 4비트 또는 2비트의 I/0버스가 대응하여 이루어진 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리.
  3. 제1항 또는 제2항에 있어서 각각의 I/0버스(2)에 대응한 I/0버퍼는 대응하는 I/0패드에 인접하여 배치되어 이루어진 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리.
  4. 외부 클럭신호(CLK)에서 동기하여 일련의 데이터를 출력하는 버스트 데이터 전송을 제어하고, 선택적으로 어느 한쪽이 활성화되면 바로 전송제어를 개시하는 동등의 제1및 제2의 내부 클럭계통을 갖추고, 제1의 내부의 클럭계통에서 수행되어진 일련의 버스트 데이터 전송의 종료시 또는 버스트 데이터 전송을 도중에서 중단시키는 버스트 인터럽트 신호가 주어질 때에 제1의 재부 클럭계통은 리셋상태로 되고, 제2의 내부클럭계통은 활성화되어 다음의 일련의 버스트 데이터 전송을 개시 제어하여 이루어지는 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리.
  5. 제1항 또는 제2항에 있어서, 상기 제1및 제2의 내부 클럭계통을 갖추는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  6. 제3항에 있어서, 상기 제1및 제2의 내부 클럭계통을 갖추는 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리.
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