KR950009711A - 동기형 다이나믹 랜덤 억세스 메모리 - Google Patents
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Abstract
본 발명은, 많은 뱅크구성의 셀 어레이와 데이터전송의 배치구성의 최적화 또는 및/또는 버스트 데이터 전송의 고속화를 달성해 얻는 동기형 다이나믹 랜덤 억세스 메모리를 제공하는 것을 목적으로 한다.
본 발명은, 복수의 셀 어레이(1)와, 각각 비동기에서 억세스할 수 있는 복수의 뱅크(1~4)에서 분할되고, 각각의 뱅크는 복수의 셀 어레이를 갖추는 m개의 블록에서 분할되며, 뱅크와의 사이에서 데이터의 입출력을 이루게 하는 n비트의 I/O버스(2)는 인접하는 뱅크사이에서 공통화되어 시분할로 사용되고, 인접하는 뱅크사이에서 공통화되어 시분할로 사용되는 n비트의 I/O버스(2)는 각각의 뱅크의 m개의 블록에 대응하여 n/m비트 마다에서 m개 집단화되며, 각각의 뱅크의 각각의 블록은 인접하는 셀 어레이에서 공통화되어 시분할로 사용되는 데이터 버스를 셀 어레이에 대응하는 n/m비트의 I/O버스와의 사이에서 데이터의 입출력이 수행되어 구성된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1항에 있어서, 본 발명의 제1실시예에 따른 동기형 DRAM 구성을 도시한 도면,
제2도는 제1도에 도시된 셀 어레이와 데이터 버스의 관계를 도시한 도면,
제4도는 제2항에 있어서, 본발명의 제1실시예에 따른 동기형 DRAM구성을 도시한 도면
제6도는 제4항에 있어서, 본 발명의 제1실시예에 따른 동기형 DRAM 구성을 도시한 도면,
제7도는 제6도에 도시된 일부구성의 구체적인 제1실시예를 도시한 도면.
Claims (6)
- 행상태로 배치된 셀로 이루어지는 복수의 셀 어레이(3)와, 복수의 셀 어레이의 사이에서 동시에 n비트의 데이터를 입출력하는 복수의 입출력 I/O버스(2)를 갖추고, 복수의 셀 어레이는 각각 비동기에서 억세스할 수 있는 복수의뱅크로 분할되며, 각각의 뱅크는 복수의 셀 어레이를 갖는 m개의 블록으로 분할되고, 뱅크와의 사이에서 데이터의 입출력을 이루게 되는 n비트의 I/O버스는 인접하는 뱅크 사이에서 공통화되어 시분할로 사용되며, 인접하는 뱅크사이에서 공통화되어 시분할을 사용되는 n비트의 I/O 버스는 각각의 뱅크의 m개의 블록에서 대응하여 n/m비트마다에서 m개로 집단화 되고, 각각의 뱅크의 각각의 블록은 인접하는 셀 어레이에서 공통화되어 시분할로 사용되는 데이터 버스를 매개로 셀 어레이에 대응하는 n/m의 비트 I/O버스와의 사이에서 데이터의 입출력이 수행되어 이루어지는 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리.
- 제1항에 있어서, n=8, m=2 또는 4로서, 2 또는 4개의 블록에서 분할되어 이루어지는 뱅크사이에서 8비트의 I/O버스(2)가 공통화되고, 각각의 블록에서 4비트 또는 2비트의 I/O버스가 대응하여 이루어진 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리.
- 제1항 또는 제2항에 있어서, 각각의 I/O버스(2)에 대응한 I/O버퍼는 대응하는 I/O패드에 인접하여 배치되어 이루어진 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리
- 외부 클럭신호(CLK)에서 동기하여 일련의 데이터를 출력하는 버스트 데이터 전송을 제어하고, 선택적으로 어느 한쪽이 활성화되면 바로 전송제어를 개시하는 동등의 제1 및 제2의 내부 클럭계통을 갖추고, 제1의 내부의 클럭계통에서 수행되어진 일련의 버스트 데이터 전송의 종료시 또는 버스트 데이터 전송을 도중에서 중단시키는 버스트 인터럽트 신호가 주어질 때에 제1의 내부 클럭계통은 리셋상태로 되고, 제2의 내부클럭계통은 활성화되어 다음의 일련의 버스트 데이터 전송을 개시 제어하여 이루어지는 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리.
- 제1항 또는 제2항에 있어서, 상기 제1 및 제2의 내부 클럭계통을 갖추는 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리.
- 제3항에 있어서, 상기 제1 및 제2의 내부 클럭계통을 갖추는 것을 특징으로 하는 동기형 다이나믹 랜덤 억세스 메모리.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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