KR940000148B1 - 듀얼포트 반도체 기억장치 - Google Patents

듀얼포트 반도체 기억장치 Download PDF

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KR940000148B1
KR940000148B1 KR1019870005750A KR870005750A KR940000148B1 KR 940000148 B1 KR940000148 B1 KR 940000148B1 KR 1019870005750 A KR1019870005750 A KR 1019870005750A KR 870005750 A KR870005750 A KR 870005750A KR 940000148 B1 KR940000148 B1 KR 940000148B1
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히로시 나가야마
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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

듀얼포트 반도체 기억장치
제1도는 본 발명에 따른 듀얼포트 반도체 기억장치의 실시예를 보인 시스템 회로도.
제2(a)도 내지 제2(j)도는 제1도에서 도시된 회로 시스템의 동작을 설명하기 위한 타이밍도.
본 발명은 듀얼포트(Dual Port)반도체 기억장치에 관한 것으로 특히, 간단한 회로로 구성된 직렬 입/출력 회로부를 갖는 듀얼포트 DRAM(dynamic random access memory)에 관한 것이다.
기억장치의 일종으로서 듀얼포트를 통하여 액세스 할 수 있는 소위 듀얼포트 RAM이 있다. 듀얼포트 스태틱(static) RAM(SRAM)이 공지되어 있는데, 여기에서는 SRAM의 메모리셀 어레이에 대하여 워어드라인 및 비트라인이 이중으로 제공되어 있고, 로우(row)어드레스 디코우더, 컬럼(column) 어드레스 디코우더 등이 두 그룹의 워어드 라인 및 비트라인의 각각에 제공되어 있다. 한편, 듀얼포트 DRAM도 공지되어 있는바, 여기에서는 DRAM의 메모리셀 어레이에 대하여 쉬프트 레지스터 또는 직렬 액세스 메모리가 제공되어 있다.
다시 말하면, 듀얼포트 DRAM의 메모리셀 어레이의 각 비트라인은 쉬프트 레지스터의 해당되는 각 단(stage)에 연결되어져 있다. 워어드 라인에 속하는 모든 메모리셀 내에 저장된 데이타는 워어드 라인을 선택함으로써 비트라인을 통하여 얻어지고, 그 데이타는 비트라인에서 쉬프트 레지스터에 병렬로 데이타를 입력시키고 입력된 데이타를 연속적으로 천이 시킴으로써 연속적으로 얻을 수 있다. 다른 한편 라이트-인(write-in)데이타는 라이트-인 데이타를 연속적으로 천이시켜서 쉬프트 레지스터 안으로 직렬로 입력되어지고, 그 데이타는 병렬로 쉬프트 레지스터로부터 비교 라인으로 동시에 공급함으로써 선택된 워어드 라인에 속하는 모든 메모리셀안으로 써넣어질 수 있다. 그러므로, 쉬프트 레지스터의 입/출력단자는 듀얼포트 DRAM의 한 포트에 연결되어 있으며, 메모리셀 어레이에 대한 보통 입/출력단자는 듀얼포트 DRAM의 또 다른 포트에 연결되어 있다.
전술한 쉬프트 레지스터의 기능을 필연적으로 수행하는 직렬 액세스 메모리를 사용한 종래의 듀얼포트 DRAM이 있다. 직렬 액세스 메모리는 직렬 메모리셀, 직렬 메모리셀을 데이타 버스에 연결하기 위한 게이트 및 게이트를 제어하기 위한 포인터 레지스터(Pointer register)를 포함한다. 이러한 듀얼포트 DRAM에 의하여 쉬프트 레지스터의 각단 사이에서 행해지는 것처럼 직렬 메모리셀 사이에서 데이타를 전송하는 것은 불가능하지만, 직렬 메모리셀로부터의 데이타가 포인터 레지스터에 의하여 제어되는 게이트를 경유하여 데이타 버스로 연속적으로 전송 된다는 점에서 직렬 액세스 메모리의 기능은 쉬프트 레지스터의 기능과 기본적으로 같다. 따라서, 직렬 액세스 메모리는 메모리셀 어레이의 비트라인과 데이타 버스 사이의 직렬 입/출력을 제어하고, 또한 비트라인과 직렬 메모리셀 사이의 병렬 입/출력을 제어한다.
직렬 액세스 메모리를 사용하는 종래의 듀얼포트 DRAM에서, 각 비트라인 쌍은 직렬 메모리셀에 일대일로 대응된다. 이러한 이유로, 메모리셀 어레이내에 M개의 비트라인 쌍이 있을때 M개의 직렬 메모리셀이 필요하다. 마찬가지로, 메모리셀 어레이내에 M개의 비트라인 쌍이 있을때, 쉬프트 레지스터도 M개의 단을 가져야 한다. 그러나 그러한 회로 구성에 의하면, 직렬포트의 워어드 길이가 변화될때 워어드의 구조도 변화시킬 필요가 있다. 즉, 하나의 워어드 라인(즉, 비트라인 쌍의 수)에 속하는 메모리셀의 갯수가 M개일 경우, 직렬 액세스 메모리가 M비트를 병렬로 처리하기 때문에 한 워어드를 M비트로 구성하는 경우가 편리하다. 그러나 직렬포트의 워어드 길이 및 처리되어지는 워어드의 비트길이가 M/2, M/4, …일 때, 두개의 워어드, 네개의 워어드, …단위로 데이타를 처리해야 되는 문제가 있고 워어드 구성이 메모리셀 어레이로 액세스하기 위하여 변화되어져야 하는 것이 불편하다. 게다가, 직렬 메모리셀의 수는 비트라인 쌍의 수에 따라 증가하므로, 거기에는 필연적으로 직렬 액세스 메모리가 메모리 칩의 큰 영역을 차지한다는 문제가 있다. 특히 DRAM의 경우에 있어서, 메모리셀 어레이의 메모리셀은 극히 작은 피치(pitch)에서 배열 되어지고, 직렬 액세스 메모리의 설치가 감소된 칩 영역을 낭비하지 않도록 해야 한다.
따라서, 상기 언급한 문제들은 제거하는 기발하고 유용한 듀얼포트 반도체 메모리 장치를 제공하는 것이 본 발명의 일반적인 목적이다.
직렬 액세스 메모리의 하나의 직렬 메모리셀이 소정 갯수의 비트라인 쌍을 갖추며, 한번에 하나의 비트라인 쌍에 단지 하나의 직렬 메모리가 선택적으로 연결되도록 하기 위하여 직렬 메모리셀과 소정 갯수의 비트라인 쌍 사이에 전송게이트 회로가 제공된 듀얼포트 반도체 메모리장치를 제공하는 것이 본 발명의 다른 목적이다. 본 발명의 듀얼포트 반도체 메모리장치에 의해, 직렬 액세스 메모리의 직렬 메모리셀의 수를 효과적으로 감소시키는 것이 가능하며 직렬 액세스 메모리에 의하여 차지되는 칩영역은 종래의 듀얼포트 반도체 메모리장치에 비하여 상당히 감소되어 진다. 또한, 워어드 길이가 변화되어질 때, 직렬 메모리셀들의 수를 변화시킬 필요가 없다.
본 발명의 또 다른 목적 구성도는 도면을 참조해 가면서 이후에 더 상세히 서술되어지는 것으로부터 명백해질 것이다.
제1도는 본 발명에 따른 듀얼포트 반도체 메모리장치의 실시예를 보인 것이다. 듀얼포트 DRAM은 일반적으로 카운터 11, 전송제어신호 발생기 12, 클록 발생기 13, 외부 액세스 금지 신호발생기 14, 어드레스 버터 15, 전송 로우 어드레스 발생기 16, 포인터 스타트 어드레스 발생기 17, 로우 어드레스 디코우더 18, 컬럼어드레스 디코우더 19, 전송게이트 회로 20, 메모리셀 어레이 21, 감지증폭기 회로 22, 전송 게이트 회로 23 및 24, 직렬 액세스 메모리 25, 전송 게이트 회로 26, 포인터 레지스터 27 및 멀티플렉스 28을 포함한다.
메모리셀 어레이 21에서, 메모리셀 MC는 각 비트라인과 워어드 라인 사이에 연결되어 진다. 메모리셀 MC는 잘알려진 바와 같이 트랜지스 및 캐패시터로 구성된다. 본 발명의 실시예에서, n개의 메모리셀 MC는 하나의 워어드 라인에 연결되고, K개의 메모리셀 MC는 하나의 비트라인에 연결된다. 도시된 바와 같이 거기에는 n개의 비트라인 쌍 BL1및
Figure kpo00001
BL2및
Figure kpo00002
…BLn 및
Figure kpo00003
가 있으며, K개의 워어드 라인 WL1, WL2, …WLK가 있다. 다시말해서, 듀얼포트 DRAM은 겹친 비트라인 듀얼포트 DRAM이다.
각 비트라인의 일단은 전송 게이트 회로 20를 통하여 컬럼 어드레스 디코우더 19에 연결되어지며, 타단은 감지 증폭기 회로 22에 연결되어 진다. 도시된 바와 같이, 전송게이트 회로 20은 각 비트라인 쌍에 대한 한쌍의 트랜지스터를 포함하며, 여기에서 각 쌍의 한 트랜지스터는 한 비트라인과 데이타 버스 DB 사이에 연결되어지며, 또 다른 한 트랜지스터는 또 다른 비트라인과 데이타 버스
Figure kpo00004
사이에 연결되어지며, 각 쌍의 트랜지스터는 컬럼 어드레스 디코우더 19의 출력에 의하여 제어된다.
감지 증폭기 회로 22는 n개의 감지 증폭기 SA1, SA2, …SAn을 포함하며, 여기에서 하나의 감지 증폭기가 각 비트 라인 쌍에 제공된다.
홀수번호 감지 증폭기 SA1, SA3…는 전송 게이트 회로 24을 통하여 직렬 액세스 메모리 25에 연결되어지는 반면에, 짝수번호 감지 증폭기 SA2, SA4…은 전송 게이트 회로 23을 통하여 직렬 액세스 메모리 25에 연결되어 진다. 직렬 액세스 메모리 25은 m개의 직렬 메모리 SC1, SC2, …SCm을 포함하며, 단 본 실시예에서 m=n/2이다. 다시 말하면, 감지 증폭기 SA1및 SA2는 각각의 전송 게이트 회로 24 및 23을 통하여 직렬 메모리셀 SC1에 연결되어지고, 감지 증폭기 SA3및 SA4는 각각의 전송 게이트 회로 24 및 23을 통하여 직렬 메모리셀 SC2에 연결되어지며, 감지 증폭기 SAn-1 및 SAn은 각각의 전송 게이트 회로 24 및 23을 통하여 직렬 메모리셀 SCm에 연결되어 진다.
직렬 액세스 메모리 25는 전송 게이트 회로 26을 통하여 포인터 레지스터 27에 연결되어진다. 도시된 바와 같이, 전송 게이트 회로 26은 각 직렬 메모리셀에 대하여 한쌍의 트랜지스터를 포함하며, 여기에서 각각의 쌍의 하나의 트랜지스터는 하나의 직렬 메모리셀과 직렬 데이타 버스 SDB와의 사이에서 연결되어지고, 또 다른 하나의 트랜지스터는 하나의 직렬 메모리셀과 직렬 데이타 버스
Figure kpo00005
와의 사이에서 연결되어지며, 각 쌍의 트랜지스터는 포인터 레지스터 27의 출력에 의하여 제어된다. 게이트 전송회로 26의 각 쌍의 트랜지스터는 게이트 전송회로 26의 게이트를 구성한다. 포인터 레지스터 27은 m개의 단을 포함하며, m개의 단의 모든 데이타는 하나의 데이타가 "1"인 것을 제외하고는 모두 "0"이다. 포인터 레지스터 27에서 이들 데이타를 연속적으로 천이 함으로써, 전송 게이트 회로 26을 구성하는 게이트들중 하나의 게이트가 연속적으로 개방된다.
데이타 버스 DB 및
Figure kpo00006
는 멀티플렉서 28을 경유하여 직렬 데이타 버스 SDB 및
Figure kpo00007
에 연결되어 진다. 데이타 버스 DB 및
Figure kpo00008
는 듀얼포트 DRAM의 랜덤포트 41에 연결되어지며, 멀티플렉서 28의 출력은 듀얼포트 DRAM의 직렬포트 42에 연결되어 진다. 멀티플렉서 28은 전송제어신호 발생기 12로부터의 제어신호에 의하여 제어된다. 보충설명을 하면 직렬 포트 42, 랜덤포트 41 및 멀티플렉서 28은 기능은 아래와 같다.
직렬포트(42)는 메모리셀 어레이(21)를 직렬(serial) 액세스하기 위하여 사용되는 출력회로로서, 메모리셀 어레이(21)에서 데이타를 외부(外部)로 직렬 독출하는 경우에는 직렬 데이타버스(SDB,
Figure kpo00009
)에 읽어내어진 데이타를 직렬포트(42)를 통하여 외부로 출력한다. 외부에서 데이타를 메모리셀 어레이(21)에 직렬 써넣기 하는 경우에는 데이타를 외부에서 직렬포트(42)를 통하여 직렬 데이타버스(SDB,
Figure kpo00010
)에 부여한다.
랜덤포트(41)는 메모리셀 어레이(21)를 랜덤(random) 액세스하기 위하여 사용되는 출력회로로서, 랜덤 액세스에 의하여 메모리셀 어레이(21)로부터 데이타를 외부로 읽어내는 경우에는, 데이타 버스(DB,
Figure kpo00011
)와 랜덤포트(41)를 통하여 데이타는 출력된다. 랜덤액세스에 의해 외부로부터 메모리셀 어레이(21)에 데이타를 써넣은 경우에는, 랜덤포트(41)과 데이타버스(DB,
Figure kpo00012
)를 통하여 데이타는 입력된다.
멀티플렉서(28)는 직렬데이타 버스(SDB,
Figure kpo00013
)와 데이타 버스(DB,
Figure kpo00014
)중에서 어느 한쪽을 선택적으로 직렬포트(42)에 접속하기 위한 스위치로서 예를들면, 랜덤액세스에 의하여 데이타 버스(DB,
Figure kpo00015
)에 출력된 데이타를 직렬포트(42)측에 출력할 필요가 있는 경우에는, 멀리플렉서(28)에 의하여 직렬 데이타버스(SDB,
Figure kpo00016
)대신에 데이타 버스(DB,
Figure kpo00017
)를 직렬포트(42)에 접속한다. 멀티플렉서(28)의 절환 제어는, 전송제어신호 발생기(12)로부터의 제어신호에 의하여 행해진다.
제1도에서, 로우 어드레스 디코우더 18, 컬럼 어드레스 디코우더 19, 전송 게이트 회로 20, 메모리셀 어레이 21, 감지 증폭기 회로 22 및 포인터 레지스터 27은 기본적으로 종래의 듀얼포트 DRAM의 것들과 같다. 따라서, 듀얼포트 DRAM의 이들 부분에 대한 상세한 설명은 본 명세서에서는 생략한다.
제2(a)도에 도시된 로우 어드레스 스트로브
Figure kpo00018
는 단자 30에 인가 되어지며, 제2(b)도에 도시된 컬럼 어드레스 스트로브
Figure kpo00019
는 단자 31에 인가되어지며, 제2(c)도에 도시된 전송 펄스
Figure kpo00020
는 단자 32에 인가되어진다. 로우 어드레스 스트로브
Figure kpo00021
, 컬럼 어드레스 스트로브
Figure kpo00022
및 전송펄스
Figure kpo00023
은 각각 클록 발생기 13에 공급되어진다. 제2(d)도에서 도시된 쉬프트 클록 SCLK는 단지 33에 인가되어지고 카운터 11 및 포인터 레지스터 27에 공급되어 진다. 카운터 11은 쉬프트 클록 SCLK의 m개의 펄스가 카운트 될 때마다 출력 펄스를 발생한다. 카운터 11의 출력 펄스는 전송제어 신호 발생기 12, 클록 발생기 13, 외부 액세스 금지신호 발생기 14, 전송로우 어드레스 발생기 16 및 포인터 레지스터 27에 공급되어 진다. 어드레스 단자 34에 인가 되어져서 어드레스 버퍼 15에 공급 되어진다.
클록 발생기 13은 카운터(11)의 출력과 로우 어드레스 스트로브(
Figure kpo00024
), 컬럼 어드레스 스트로브(
Figure kpo00025
), 전송펄스(
Figure kpo00026
) 등 받아서 제2도에 표시된 타이밍으로, 제2(e)도에 도시된 내부 로우 어드레스 스트로브
Figure kpo00027
와 제2(f)도에 도시된 내부 컬럼 어드레스 스트로브
Figure kpo00028
와 제2(g)도에 도시된 내부 전송신호
Figure kpo00029
를 생성한다. 클록 발생기 13으로부터의 내부 클록은 내부 로우 어드레스 스트로브
Figure kpo00030
, 내부 컬럼 어드레스 스트로브
Figure kpo00031
및 내부 전송신호
Figure kpo00032
상에서 소정의 논리 동작을 수행 함으로써 얻어진다. 이 내부 클록은 전송 신호 발생기 12, 외부 액세스 금지 신호 발생기 14 및 어드레스버퍼 15에 공급되어 진다.
전송 로우 어드레스 발생기 16은 어드레스를 받아서 포인터 스타트 어드레스 발생기 17로 포인터 레지스터 27의 스타트 위치를 나타내는 신호의 생성을 지시한다. 전송 로우 어드레스 발생기 16의 출력 및 포인터 스타트 어드레스 발생기 17의 출력은 각각 어드레스 버퍼 15에 공급 되어진다. 어드레스 버퍼 15의 출력 로우 어드레스 및 출력 컬럼 어드레스는 로우 어드레스 디코우더 18 및 컬럼 어드레스 디코우더 19에 각각 공급되어진다. 또한 어드레스 버퍼 15의 출력 어드레스를 즉, 포인터 레지스터 27의 스타트 위치를 표시하는 신호를 포인터 레지스터 27에 공급한다.
카운터 11의 출력 및 클록 발생기 13의 출력에 응하여 전송 제어신호 발생기 12는 각각 제2(h)도 및 제2(i)도에 도시된 전송 제어신호 TR1및 TR2를 발생한다. 한편, 외부 액세스 금지 신호 발생기 14는 카운터 11의 출력 및 클록 발생기 13의 출력으로부터 제2(j)에 도시된 외부 액세스 금지 신호 PS를 발생한다. 외부 액세스 금지 신호 PS는 단자 35를 경유하여 출력 되어진다.
지금부터, 전송 제어신호 발생기 12, 클록 발생기 13 및 외부 액세스 금지 신호 발생기 14의 신호 발생 타이밍에 대해 서술하고자 한다.
클록 발생기 13으로부터의 발생된 내부 클록은 데이타 전송에 관련된 동작, 즉 어드레스 입력, 카운터 11의 셋팅 및 포인터 27의 셋팅(비록 신호 경로에 대한 설명은 편의상 삭제했지만)과 같은 동작을 포함한 DRAM의 동작을 제어하는데 사용되어진다.
우선, 전송 제어신호 발생기 12로부터 발생된 전송 제어신호 TR1은 카운터 11의 출력 펄스 및 클록 발생기로부터의 내부 클록에 응하여 제2(h)도에 도시된 바와 같이 상승한다. 전송 제어신호 TR1의 상승 및 하강은 내부 전손신호
Figure kpo00033
에서의 상승 및 내부 로우 어드레스 스트로브
Figure kpo00034
에서의 상승에 응하여 각각 발생되어진다. 카운터 11은 쉬프트 클록 SLCK의 펄스들을 카운트하고, 포인터 레지스터 27에 입력된 어드레스 버퍼 15의 출력 m-비트 어드레스는 쉬프트 클록 SLCK에 응하여 연속적으로 천이 되어져서 첫번째 데이타 전송은 시작된다.
예를들면, 최종 비트가 연속적으로 출력되어지기 전에 비트가 일곱번째가 되는 시간에서 외부 액세스 금지 신호에 발생기 14는 제2(j)도에서 도시된 바와 같이 이 시간에서 상승하는 외부 액세스 금지 신호 PS를 발생한다. 부가하여, 클럭 발생기 13은 제2(g)도에 도시된 바와 같이 이 시간에서 하강하는 내부 전송 신호
Figure kpo00035
를 발생시킨다. 외부 액세스 금지신호 발생기 14는 카운터 11에서 계수된 것이 m-6 또는 그 이상일 때 하이레벨을 갖는 고정 신호 및 카운터 11의 출력 펄스를 받는 2-입력 AND회로(도시되지 않음)를 포함하며, 예를들어, 외부 액세스 금지 신호 PS가 AND회로의 출력 및 클록 발생기 13으로부터의 내부 클록에 의거하여 발생되어진다. 클록 발생기 13은 상술한 AND회로와 유사한 첫번째 2-입력 AND회로(도시되어 있지 않음)를 포함하고, 내부 전송 신호
Figure kpo00036
에서의 하강은 첫번째 AND회로의 출력에 의거하여 발생되어진다.
최종 비트가 연속적으로 출력 되어지기 전에 비트가 3개일 시간에서, 클록 발생기 13은 거기에 제2(e)도, 2(f)도 및 2(g)도에 도시된 바와 같이 연속적으로 하강하는 내부 로우 어드레스 스트로브
Figure kpo00037
와 하강하는 내부 컬럼 어드레스 스트로브
Figure kpo00038
및 상승하는 내부 전송신호
Figure kpo00039
를 발생한다. 클록발생기 13은 카운터 11에서의 계수 값이 m-2 또는 그 이상일 때 하이레벨을 갖는 고정 신호 및 카운터 11에서의 출력 펄스를 공급받는 두번째 2-입력 AND회로, 카운터 11에서의 계수 값이 m-1 또는 그 이상일 때 하이레벨을 갖는 고정 신호 및 카운터 11의 출력 펄스를 공급받는 세번째 2-입력 AND회로(도시되지 않음) 및, 카운터 11에서의 계수 값이 m 또는 그 이상일 때 하이레벨을 갖는 고정 신호 및 카운터 11에서의 출력 펄스를 공급받는 네번째 2-입력 AND회로(도시되지 않음)를 포함하고 있다. 내부 로우 어드레스 스트로브
Figure kpo00040
에서의 하강, 내부 컬럼 어드레스 스트로브
Figure kpo00041
에서의 하강 및 내부 전송신호
Figure kpo00042
에서의 상승은 두번째, 세번째 및 네번째 AND회로의 출력에 의거하여 각각 발생 되어진다.
동시에, 전송 로우 어드레스 발생기 16은 입력 어드레스 및 내부 클록에 응하여 전송 로우 어드레스를 발생하며, 포인터 스타트 어드레스 발생기 17은 전송 로우 어드레스 발생기 16의 출력으로부터의 포인터 레지스터 27의 스타트 어드레스(데이타)를 발생한다. 어드레스 버퍼 15는 입력 어드레스, 어드레스 발생기 16및 17로부터의 어드레스 및 내부 클록에 의거하여 로우 어드레스, 컬럼 어드레스 및 포인터 레지스터에 대한 스타트 어드레스를 발생한다.
그 다음에 전송 제어신호 TR2는 내부 전송 신호
Figure kpo00043
에서의 상승에 따라 함께 상승하고, 제2(i)도에 도시된 바와 같이 내부 로우 및 컬럼 어드레스 스트로브
Figure kpo00044
및
Figure kpo00045
에서의 상승에 응하여 하강한다.
외부 액세스 금지 신호 PS는 제2(j)도에서 도시된 바와 같이 하강 하며, 두번째 데이타 전송이 시작된다. 예를들면, 두번째 데이타 전송 동안에 내부 로우 어드레스 스트로브
Figure kpo00046
에서의 상승은 클록 발생기 13내의 다섯번째 2-입력 AND회로(도시되어 있지 않음)의 출력을 토대로 발생될 수도 있으며, 여기에서 이 다섯번째 AND회로는 카운터 11에서 계수된 값이 m+1 또는 그 이상일 때 하이레벨을 갖는 고정 신호 및 카운터 11의 출력 펄스를 공급 받는다.
외부 액세스 금지 신호 PS가 발생되는 타이밍과 두번째 데이타 전송시 내부 로우 어드레스 스트로브
Figure kpo00047
가 하강하는 타이밍은 DRAM의 동작 주파수 및 직렬 전송 주파수에 따라 설정될 수도 있다.
또한 내부 로우 및 컬럼 어드레스 스트로브
Figure kpo00048
및
Figure kpo00049
및 내부 전송 신호
Figure kpo00050
는 단자 30,31와 32를 경유하여 수신된 신호와 카운터 11의 출력 펄스에 대하여 소정의 논리 동작을 수행함으로써 발생될 수도 있다. 따라서, 클록 발생기 13에 전술한 첫번째 AND 회로 내지 다섯번째 AND 회로가 제공되는 것이 꼭 필요하지는 않게 된다.
다음에 독출 동작시 제1도에서 도시된 듀얼 포트 DRAM의 동작에 대하여 서술하고자 한다. 워어드 라인 WL1이 선택 되어질때, 예를들면 워어드 라인 WL1에 속하는 모든 메모리셀 MC는 비트라인
Figure kpo00051
Figure kpo00052
에 연결 되어지고, 이들 비트라인에서 전위 변화가 있다. 예를 들면, 비트라인
Figure kpo00053
의 하이 또는 로우 전위는 기준 전위 Vcc/2를 사용하여 비트라인
Figure kpo00054
와 함께 비트라인 쌍을 구성하는 다른 비트라인 BL1에 대하여 감지 증폭기 SA1에서 판별 되어진다. 여기에서 Vcc는 전원전압을 표시한다. 감지 증폭기 SA1의 판별 결과는 높은 전위를 갖는한 비트라인을 Vcc로 설정하고, 낮은 전위를 갖는 또 다른 비트라인을 Vss에 설정함으로써 증폭된다.
전송 게이트 회로 24의 게이트들이 제2(h)도에 도시된 전송 제어 신호 TR1에서의 상승에 응하여 초기에는 개방된다고 가정할 때, 감지 증폭기 SA1, SA3, …로부터의 비트라인 전윈(즉, 데이타)는 전송 게이트 회로 24를 경유하여 직렬 메모리셀 SC1, SC2, … 안으로 입력 되어진다. 데이타가 직렬 메모리셀 SC1, SC2, … 안으로 입력된 후, 전송 제어 신호 TR1은 직렬 액세스 메모리 25가 더 이상 비트라인에 연결될 필요가 없기 때문에 제2(h)도에 도시된 바와 같이 하강한다.
포인터 레지스터 27에서의 어드레스(데이타) "1000…"은 쉬프트 클록 SCLK에 응하여 천이 되어지고, 전송 게이트 회로 26의 전송 게이트들은 제1도에서의 왼쪽 게이트로부터 오른쪽 게이트로 연속적으로 개방 되어진다. 결과적으로, 직렬 메모리셀 SC1, SC2…로부터의 데이타는 직렬 신호 형태로 직렬 데이타 버스 SDB 및
Figure kpo00055
상으로 연속적으로 전송 되어진다. 데이타 버스 SDB상의 데이타는 비트라인 BL1, BL3, …으로 부터의 데이타이고, 데이타 버스
Figure kpo00056
상의 데이타는 비트라인
Figure kpo00057
…으로부터의 데이타이다.
카운터 11이 쉬프트 클록 SCLK의 m펄스를 계수할때, 전송 신호 발생기 12로부터의 전송 제어 신호 TR2는 전송 게이트 회로 23의 게이트를 개방하기 위하여 제2(i)도에서 도시된 바와 같이 상승한다. 이 상태에서 전송 제어 신호 TR1은 로우 레벨을 갖는다. 그러므로, 감지 증폭기 SA2, SA4, …로부터의 비트라인 전위(즉, 데이타)는 전송 게이트 회로 23을 경유하여 직렬 메모리셀 SC1, SC2안으로 입력 되어진다. 데이타가 직렬 메모리셀 SC1, SC2, …안으로 입력 되어진 후에 전송 제어 신호 TR2는 직렬 액세스 메모리 25가 더이상 비트라인에 연결될 필요가 없기 때문에 제2(i)도에 도시된 바와 같이 하강한다.
포인터 레지스터 27에서의 어드레스(데이타)는 쉬프트 클록 CL에 응하여 천이 되어지며, 전송 게이트 회로 26의 전송 게이트들은 제1도에서의 왼쪽 게이트로부터 오른쪽 게이트로 연속적으로 개방 되어진다. 결과적으로, 직렬 메모리셀 SC1, SC2, …로부터의 데이타는 직렬 신호 형태로 직렬 데이타 버스 SDB 및
Figure kpo00058
상에서 연속적으로 전송 되어진다. 데이타 버스 SDB상의 데이타는 비트라인 BL2, BL4, …로부터의 데이타이며, 데이타 버스
Figure kpo00059
상의 데이타는 비트라인
Figure kpo00060
로부터의 데이타이다.
하나의 워어드 라인이 선택 되어질때마다 독출 동작시 이전에 서술한 동작과 유사한 동작이 수행되며, 선택된 워어드 라인에 속하는 모든 메모리셀로부터의 데이타는 두 독출단에서 연속적으로 독출된다. 본 실시예에서 전송 제어 신호 TR1및 TR2에 응하여 홀수번호 비트라인으로부터의 데이타는 첫번째 독출 단에서 독출되고, 짝수번호 비트라인으로부터의 데이타는 두번째 독출 단에서 독출 되어진다.
그 다음에, 라이트-인 동작시 듀얼 포트 DRAM의 동작에 대하여 서술 되어질 것이다. 이 경우에서, 쉬프트 클록 SCLK와 동기화하여 라이트-인 데이타는 직렬포트 42를 경유하여 직렬 데이타 버스 SDB 및
Figure kpo00061
상에서 연속적으로 전송 되어지며, 포인터 레지스터 27에서의 데이타는 쉬프트 클록 SCLK에 응하여 천이 되고 전송 게이트 회로 26의 전송 게이트들은 제1도에서의 왼쪽 게이트로부터 오른쪽 게이트로 순차적으로 개방되어진다. 결과적으로, 라이트-인 데이타는 직렬 데이타 버스 SDB 및
Figure kpo00062
로부터 직렬 메모리셀 SC1, SC2, … 안으로 연속적으로 입력된다. 모든 라이트-인 데이타가 직렬 메모리셀 SC1, SC2, … SCm안으로 입력 되어질때, 전송 게이트 회로 24의 게이트는 전송 제어 신호 TR1에서의 상승에 응하여 개방 되어지고, 감지 증폭기 SA1, SA3, … 은 라이트-인 데이타에 따라 비트라인 BL1및
Figure kpo00063
BL3및
Figure kpo00064
…의 비트라 인 전위를 설정한다. 이 상태에서 로우 어드레스 디코우더 18은 워어드 라인 WL3을 선택하도록 하기 위하여 이미 어드레스 버퍼 15로부터 로우 어드레스를 공급 받는다. 여기에서 선택된 워어드 라인 WL3에 속하는 메모리셀 MC 중에서 비트라인
Figure kpo00065
…에 연결된 메모리셀 MC만이 들어오는 라이트-인 데이타를 저장한다.
카운터 11이 쉬프트 클록 SCLK의 m펄스를 카운트 할 때, 전송 제어 신호 발생기 12로부터의 전송 제어신호 TR2는 전송 게이트 회로 23의 게이트를 개방하기 위하여 상승한다. 이 상태에서, 전송 제어 신호 TR1은 로우 레벨을 갖는다. 여기에서 직렬 포트 42를 경유하여 장차 직렬 데이타 버스 SDB 및
Figure kpo00066
상에 전송될 라이트-인 데이타는 직렬 메모리셀 SC1, SC2, … 안으로 연속적으로 입력 되어진다. 모든 라이트-인 데이타가 직렬 메모리셀 SC1, SC2, … SCm 안으로 입력 되어질때, 감지 증폭기 SA2, SA4, … 는 라이트-인 데이타에 따라 비트라인 BL2및
Figure kpo00067
BL4및
Figure kpo00068
의 비트라인 전위를 설정한다. 따라서 선택된 워어드 라인 WL3에 속하는 메모리셀 MC 중에서 비트라인
Figure kpo00069
에 연결된 메모리셀 MC만이 들어오는 라이트-인 데이타를 저장한다.
n=16이고 직렬 라이트-인 데이타가 데이타 D1, D2, D3, … D16을 포함할 때, 예를 들면 데이타 D1, D2, … D8은 첫번째 라이트-인 단에서 선택된 워어드 라인 WL3에 속하는 홀수번호 메모리셀 MC(즉, 비트라인
Figure kpo00070
…에 연결된 메모리셀 MC) 안으로 써넣어지며, 데이타 D9, D10, … D16은 두번째 라이트-인 단에서 선택된 워어드 라인 WL3에 속하는 짝수번호 메모리셀 MC(즉, 비트라인
Figure kpo00071
…에 연결된 메모리셀 MC) 안으로 써넣어진다. 마찬가지로, 전술한 독출 동작시, 데이타 D1, D2, … D8은 첫번째 독출단 내에서 선택된 워어드 라인 WL1에 속하는 홀수번호 메모리셀 MC로부터 독출하며, 데이타 D9, D10, … D16은 두번째 독출단에서의 선택된 워어드 라인 WL1에 속하는 짝수번호 메모리셀 MC로부터 독출한다. 따라서 라이트-인 및 독출 시퀀스는 2단 라이트-인 및 독출에 의하여 방해되지는 않을 것이다.
본 실시예에서, 직렬 액세스 메모리 25를 구성하는 직렬 메모리셀들의 수 m은 비트라인 쌍의 수 n은 1/2이다. 그러나 직렬 메모리셀의 수 m은 비트라인 쌍수 n의 1/2에 제한되지 않으며, m은 1/4, 1/8 및 1/N과 같은 다른 값을 취할 수도 있는데, N은 정수이다.
지금까지 서술해온 바와 같이, 듀얼 포트 DRAM에 대한 액세스는 여러단에서 행해진다. 워어드 길이가 n/m인 경우에 있어서는 직렬 액세스 메모리 25는 m직렬 메모리셀에 의하여 구성되며, 액세스는 n/m단에서 행해진다. 이러한 이유로 본 발명에 따른 듀얼 포트 DRAM은 워어드 길이의 변화에 대하여 쉽게 대처 되어진다.
직렬 액세스 메모리 25의 직렬 메모리셀은 선택적으로 스위치하고 메모리셀 어레이 21의 우측부 상의 첫번째 비트라인 그룹 및 메모리셀 어레이 21의 좌측부 상의 두번째 비트라인 그룹에 연결하도록 하기 위하여 배열될 수도 있다. 그러나 이 경우 스위칭 부분에서의 배선, 즉 전송 게이트 23 및 24는 복잡해진다. 한편, 제1도에서 도시된 배열은 스위칭 부분에서의 배선이 상대적으로 간단하다는 것이 잇점이다.
서술된 실시예의 독출 동작시, 데이타는 첫번째 독출단에서의 선택된 워어드 라인에 속하는 홀수번호 메모리셀로부터 독출되고, 데이타는 두번째 독출단에서의 선택된 동일 워어드 라인에 속하는 짝수번호 메모리셀로부터 독출된다. 그러나, 첫번째 독출단에서 하나의 선택된 워어드 라인에 속하는 홀수번호 메모리셀로부터 데이타를 읽어내고 두번째 독출단에서의 또 다른 선택된 워어드 라인에 속하는 짝수번호 메모리셀로부터 데이타를 읽어내는 것은 가능하다.
또한 본 발명은 이들 실시예에 제한되지 아니하며 본 발명의 범위에 벗어나지 않는 한도내에서 다양하게 변화되고 수정될 수도 있다.

Claims (7)

  1. 로우 어드레스를 수신하여 이를 디코우딩하는 로우 어드레스 디코우더(18) ; 컬럼 어드레스를 수신하여 이를 디코우딩하는 컬럼 어드레스 디코우더(19) ; 정수 n개의 비트라인 쌍을 포함하는 복수개의 비트라인(BL,
    Figure kpo00072
    ) ; 상기 비트라인을 가로지르는 복수개의 워어드 라인(WL) ; 워어드 라인과 비트라인의 교차점에 형성되며, 상기 로우 어드레스 디코우더의 디코우드된 출력에 응하여 특정한 워어드 라인을 선택하는 메모리셀 어레이(21) ; 상기 n개의 비트라인 쌍에 연결되며, 디코우드된 상기 컬럼 어드레스의 출력에 응하여 상기 n개의 비트라인 쌍중에서 적어도 하나를 선택하기 위한 첫번째 전송 게이트 회로(20) ; 상기 첫번째 전송 게이트 회로를 경유하여 상기 n개의 비트라인 쌍들에 연결된 한쌍의 첫번째 데이타 버스(DB,
    Figure kpo00073
    ) ; 상기 한쌍의 첫번째 데이타 버스에 연결된 랜덤포트(41); 상기 각각의 n개의 비트라인 쌍에서 두 비트라인 사이의 전위차를 감지하고 증폭하기 위한 감지 증폭기 회로(22) ; 상기 감지 증폭기 회로에 연결된 두번째 전송 게이트 회로(23,24) ; m은 n보다 작은 정수이고 각 n/m개의 비트라인 쌍의 그룹이 m개의 다른 비트라인 쌍으로 이루어진 경우에서, 상기 두번째 전송 게이트 회로에 연결되며, 상기 각 n/m개의 비트라인 쌍의 그룹이 상기 두번째 전송 게이트 회로에 의해 n/m개의 순차단(sequential stage)에서의 상기 감지 증폭기 회로를 통하여 연결되어지는 직렬 액세스 메모리(25) ; 상기 직렬 액세스 메모리에 연결된 세번째 전송 게이트 회로(26) ; 상기 세번째 전송 게이트 회로를 통하여 상기 직렬 액세스 메모리에 연결되며, 상기 각 비트라인 쌍의 그룹에서의 m개의 비트라인 쌍이 상기 세번째 전송 게이트 회로에 의해서 상기 감지 증폭기 회로 및 상기 두번째 전송 게이트 회로를 통하여 상기 각 n/m개의 단에서 순차적으로 연결되어지는 한쌍의 두번째 데이타 버스(SDB,
    Figure kpo00074
    ) ; 및 상기 한쌍의 두번째 데이타 버스에 연결된 직렬 포트(42)를 구비한 듀얼-포트 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 직렬 액세스 메모리(25)는 m개의 직렬 메모리셀을 구비하며, 각각의 상기 m개의 직렬 메모리셀은 상기 두번째 전송 게이트 회로 및 상기 감지 증폭기 회로를 통하여 상기 n/m개의 비트라인 쌍의 그룹중에 해당하는 하나의 비트라인 쌍에 연결되어지는 듀얼-포트 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 두번째 전송 게이트 회로(23,24)는 n/m개의 전송 게이트 회로를 구비하며, 상기 각각의 n/m개의 전송 게이트 회로는 한 비트라인 쌍의 그룹중에서 상기 m개의 비트라인 쌍을 상기 감지 증폭기 회로를 통하여 상기 직렬 액세스 메모리에 연결하기 위한 m개의 게이트를 구비한 듀얼-포트 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 세번째 전송 게이트 회로(26)는 포인터 레지스터(27) 및 각각의 상기 비트라인 쌍의 그룹의 상기 m개의 비트라인 쌍을, 상기 각 n/m개의 단에서 상기 한쌍의 두번째 데이타 버스에 연결하기 위한 m개의 게이트를 포함하는 전송 게이트 회로로 이루어지며, 상기 m개의 게이트는 상기 포인터 레지스터로부터의 출력에 의해 순차적으로 개방되어지는 듀얼-포트 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 포인터 레지스터(27)는 연속적으로 천이되는 소정의 m-비트 데이타를 기입하며, 상기 두번째 전송 게이트 회로의 상기 m개의 게이트에는 상기 포인터 레지스터로부터 m-비트의 병렬출력(parallel output)이 공급되며 그로인해 순차적으로 개방되는 듀얼-포트 반도체 메모리 장치.
  6. 제1항에 있어서, 쉬프트 클럭을 계수하기 위한 카운터(11) 및 상기 카운터의 출력에 응하여 n/m개의 전송 제어 신호를 발생시키기 위한 전송 제어 신호 발생기(12)를 구비하며, 상기 두번째 전송 게이트 회로는 상기 n/m개의 전송 제어 신호 중의 하나에 응하여 상기 각 n/m개의 단에서의 상기 감지 증폭기 회로를 통하여 상기 n/m개의 비트라인 쌍 그룹중의 하나를 상기 직렬 액세스 메모리에 연결하며, 상기 세번째 전송 게이트 회로는 상기 쉬프트 클럭에 응하여 각 비트라인 쌍 그룹의 m개의 비트라인 쌍을 각각의 n/m개의 단에서 상기 한 쌍의 두번째 데이타 버스에 순차적으로 연결하는 듀얼-포트 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 두번째 전송 게이트 회로는 n/m개의 전송 게이트 회로를 구비하며, 상기 각각의 n/m개의 전송 게이트 회로는 상기한 비트라인 쌍 그룹에서의 m개의 비트라인 쌍을 상기 감지 증폭기 회로를 통하여 상기 직렬 액세스 메모리에 연결하기 위한 m개의 게이트를 구비하며, 상기 전송 제어 신호 발생기는 상기 카운터의 계수값이 m이 될 때마다 상기 n/m개의 전송 게이트 회로중의 하나를 개방하기 위한 전송 제어 신호를 발생시키는 듀얼-포트 반도체 메모리 장치.
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