JPH04184785A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に、デュアルポー
トメモリに代表されるような、相互にデータの授受を行
なう２種類のメモリアレイを有する半導体記憶装置に関
する。

［従来の技術］ 近年、映像機器の多機能化や高性能化に伴い、映像信号
をデジタルデータとして記憶させるための半導体記憶装
置、すなわち、ビデオＲＡＭ　（Ｒａｎｄｏｍ　　Ａｃ
ｃｅｓｓ　　Ｍｅｍｏｒｙ）等の画像用半導体記憶装置
にも高性能化が要求されつつある。デュアルポートメモ
リは、複数のデータをパラレルに書込み、かつ、読出す
機能と、複数のデータをシリアルに書込み、かつ読出す
機能の両方を有する半導体記憶装置であり、このような
画像用半導体記憶装置としても用いられる。

第６図は、従来のデュアルポートメモリの全体構成を示
す概略ブロック図である。以下、第６図を参照しながら
従来のデュアルポートメモリの構成および動作について
説明する。以下の説明において、Ｈ”　レベルおよび“
Ｌルベルはそれぞれ、電源電位および接地電位に相当す
る。

第６図を参照して、従来のデュアルポートメモリ１は、
１つのＭＯＳトランジスタＴＲおよび１つのキャパシタ
Ｃによって構成されるメモリセルＭＣが行および列のマ
トリックス状に配列されたメモリアレイ２と、複数のデ
ータをシリアルにメモリアレイ２に書込み、かつ、メモ
リアレイ２から読出すために設けられる、センスアンプ
部３゜シリアルレジスタ部４．シリアルパスライン５゜
シリアルデコーダ部６．カウンタ部７．シリアルデータ
出力端子ＳＤＯ，およびシリアルデータ入力端子ＳＤＩ
と、複数のデータをパラレルにメモリアレイ２に書込み
、かつ、メモリアレイ２から読出すために設けられる、
行アドレスバッファ１１、列アドレスバッファ１２１行
デコーダ１３゜列デコーダ１４．データバスライン１５
．パラレルデータ出力端子ＰＤＯ，およびパラレルデー
タ入力端子ＰＤＩとを含む。

行アドレスバッファ１１は、外部行アドレス信号ＡＸを
構成する、たとえば８ｂｉｔのアドレスデータＡＸＯ〜
ＡＸ７をバッファリングして行デコーダ１３に与える。

同様に、列アドレスバッファ１２は、外部列アドレス信
号ＡＹを構成する、たとえば８ｂｉｔのアドレスデータ
ＡＹＯ〜ＡＹ７をバッファリングして列デコーダ１４に
与える。

行デコーダ１３は、メモリアレイ２に含まれるすべての
ワード線ＷＬに接続され、列デコーダ１４はメモリアレ
イ２に含まれるすべてのビット線ＢＬにデータバスライ
ン１５を介して接続される。

メモリアレイ２において、同一行に配列されるメモリセ
ルＭＣの各々のトランジスタＴＲのゲートは同一のワー
ド線ＷＬに接続される。同一列に配列されるメモリセル
ＭＣの各々のトランジスタＴＲのドレインは同一のビッ
ト線ＢＬに接続される。

行デコーダ１３は、メモリアレイ２内のワード線ＷＬの
うち、行アドレスバッファ１１からの行アドレス信号Ａ
ＸＯ〜ＡＸ７によって指定される行に対応するワード線
ＷＬ　（以下、選択されたワード線と呼ぶ）にのみ“Ｈ
”レベルの電位を与える。これによって、メモリアレイ
２において、外部行アドレス信号ＡＸによって指定され
た行に配列されるメモリセルＭＣの各々においてトラン
ジスタＴＲが導通して、キャパシタＣをそのメモリセル
ＭＣに対応するビット線ＢＬに電気的に接続する。一方
、列デコーダ１４はメモリアレイ２に含まれるビット線
ＢＬのうち、列アドレスバッファ１２からの列アドレス
信号ＡＹＯ〜ＡＹ７によって指定される列に対応する複
数のビット線ＢＬ（以下、選択されたビット線と呼ぶ）
のみをデータバスライン１５を介してパラレルデータ出
力端子ＰＤＯおよびパラレルデータ入力端子ＰＤＩに電
気的に接続する。パラレルデータ入力端子ＰＤ■には、
データ書込み時において、所定のビーット長のパラレル
データが書込みデータとして外部より与えられる。パラ
レルデータ出力端子ＰＤＯは、データ読出し時において
、データバスライン１５の出力を読出しデータとしてパ
ラレルに外部に出力する。したがって、行デコーダ１３
および列デコーダ１４が上記のように動作することによ
って、データ書込み時において、選択されたワード線Ｗ
Ｌおよび選択されたビット線ＢＬに接続されるメモリセ
ルＭＣのそれぞれのキャパシタＣに、パラレルデータ入
力端子ＰＤＩにパラレルに与えられた書込みデータにそ
れぞれ応じて放電または充電が生じる。この結果、選択
されたワード線ＷＬおよび選択されたビット線ＢＬに接
続されるメモリセルＭＣの各々において、トランジスタ
ＴＲとキャパシタＣとの接続点の電位が書込みデータに
応じた、′Ｈルベルまたは“Ｌ＃レベルのうちのいずれ
かの電位となる。すなわち、選択されたワード線ＷＬに
接続される１行分のメモリセルＭＣに同時にデータが書
込まれる。一方、データ読出し時には、選択されたワー
ド線ＷＬおよび選択されたビット線ＢＬに接続されるメ
モリセルＭＣのそれぞれにおける、トランジスタＴＲと
キャパシタＣとの接続点の電位に応じて、パラレルデー
タ出力端子ＰＤＯの電位か決定される。・すなわち、選
択されたビット線ＢＬおよび選択されたワード線ＷＬに
接続されるメモリセルＭＣの記憶データが対応するビッ
ト線ＢＬおよび、データバスライン１５を介してパラレ
ルデータ出力端子ＰＤＯに表われる。このように、デー
タ読出し時には、選択されたワード線ＷＬに接続される
１行分のメモリセルＭＣの記憶データが同時にパラレル
データ出力端子ＰＤＯから出力される。

以上が、このデュアルポートメモリの、パラレルデータ
の書込みおよび読出しのための動作である。次に、この
デュアルポートメモリの、シリアルデータの読出しおよ
び書込みのための動作について説明する。

行アドレスバッファ１１および行デコーダ１３は、パラ
レルデータ書込み時および読出し時と同様に動作する。

したがって、メモリアレイ２に含まれるワード線ＷＬの
うち、選択された１本のワード線ＷＬの電位のみが“Ｈ
°レベルとなる。−方、列アドレスバッファ１２は、外
部列アドレス信号ＡＹＯ〜ＡＹ７に応答して、この列ア
ドレス信号ＡＹＯ−ＡＹ７によって指定される複数の列
の各々のアドレスを指定する、たとえば８ｂｉｔのシリ
アルアドレス信号５ＡＯ−５Ａ７を出力する。次に、カ
ウンタ部７が、このシリアルアドレス信号ＳＡＯ〜ＳＡ
７に応答して、外部列アドレス信号ＡＹによって指定さ
れるアドレスの列を１列ずつ順次的に指定する、たとえ
ば８ｂｉｔのシリアル列アドレス信号ＳＹＯ〜ＳＹ７を
シリアルデコーダ部６に出力する。

一方、センスアンプ部３は、データ読出し時において、
メモリアレイ２内のビット線ＢＬのそれぞれに生じた電
位変化を増幅して同時にシリアルレジスタ部４に与える
。シリアルレジスタ部４は。

データ読出し時において、センスアンプ部３の増幅出力
を一時記憶する。シリアルデコーダ部６はシリアルレジ
スタ部４に一時記憶された前記増幅出力のうち、カウン
タ部７からのシリアル列アドレス信号ＳＹＯ〜ＳＹ７に
よって指定される列に対応するビット線ＢＬに生じた電
位変化に対応するもののみをシリアルパスライン５に導
出する。

カウンタ部７から出力されるシリアル列アドレス信号Ｓ
ＹＯ〜ＳＹ７は、メモリアレイ２内の列を１列ずつ時間
順次に指定するものである。このため、データ読出し時
には、シリアルレジスタ部４に一時記憶された、メモリ
アレイ２内のビット線ＢＬのそれぞれに対応するセンス
アンプ部３の増幅出力が１つずつ時間順次にシリアルパ
スライン５を介してシリアルデータ出力端子ＳＤＯに転
送される。データ読出し時には、選択されたワード線Ｗ
Ｌおよび選択されたビット線ＢＬに接続されるメモリセ
ルＭＣの各々における、トランジスタＴＲとキャパシタ
Ｃとの接続点の電位に応じた電位変化が対応するビット
線ＢＬに生じる。したがって、選択されたワード線ＷＬ
に接続される１行分のメモリセルＭＣの記憶データが１
メモリセル分ずつ順次的にシリアルデータ出力端子ＳＤ
Ｏから外部に出力される。

逆に、データ書込み時には、シリアルデータ入力端子Ｓ
ＤＩにメモリアレイ２の１本のワード線ＷＬに接続され
るすべてのメモリセルＭＣにそれぞれ書込まれるべき複
数のデータがそれぞれ“Ｈ″または“Ｌ″の電圧信号と
してシリアルに外部から与えられる。したかって、シリ
アルパスライン５に、これら複数のデータか１つずつ時
間順次に供給される。シリアルデコーダ部６は、データ
書込み時において、シリアルパスライン５に供給された
各データが、カウンタ部７からのシリアル列アドレス信
号ＳＹＯ〜ＳＹ７によって指定される１つのビット線Ｂ
Ｌにのみシリアルレジスタ部４およびセンスアンプ部３
を介して与えられるように、シリアルパスライン５とメ
モリアレイ２内のビット線ＢＬの各々との電気的接続を
制御する。

一方、カウンタ部７から出力されるシリアル列アドレス
信号ＳＹＯ〜ＳＹ７は、メモリアレイ２内の列を１列ず
つ時間順次に指定するものである。

したがって、データ書込み時には、シリアルデータ入力
端子ＳＤＩに外部から与えられる複数のデータか１つず
つ、それか記憶されるべきメモリセルＭＣが接続される
ビット線ＢＬに供給される。

この結果、選択されたワード線に接続される１行分のメ
モリセルＭＣにそれぞれ外部データが書込まれる。

デュアルポートメモリは、上記のような機能部に加えて
、クロック発生回路１６を含む。クロック発生回路１６
は、外部制御信号ＲＡＳ、τＡＳ。

ＳＣ，ＤＴに基づいて、パラレルデータを書込むための
および読出すための上記のような回路動作および、シリ
アルデータを読出すためのおよび書込むための上記のよ
うな回路動作が正確に実現されるように、上記各機能部
の動作タイミングを制御する種々のクロック信号を発生
する。たとえば、シリアルデータの読出しおよび書込み
のための回路動作は、外部シリアルクロック信号ＳＣに
応答してクロック発生回路１６から発生される内部シリ
アルクロック信号ＳＣによって制御される。

第７図は、メモリアレイ２．センスアンプ部３゜シリア
ルレジスタ部４およびシリアルパスライン５の回路構成
を示す図である。第７図を参照して、センスアンプ部３
は、メモリアレイ２内のビット線ＢＬの数の半分の数の
、差動増幅型のセンスアンプ３０を含む。これらのセン
スアンプ３０にはそれぞれメモリアレイ２内のビット線
ＢＬが２本ずつ接続される。メモリアレイ２において、
各センスアンプ３０に接続される２本のビット線ＢＬは
、データ読出し時およびデータ書込み時に相補的な電位
となる１組のビット線対を構成する。１組のビット線対
を構成する２本のビット線のうちの一方のビット線ＢＩ
Ｔに接続されるメモリセルＭＣのそれぞれのトランジス
タＴＲのゲートと、もう一方のビット線ＢＩＴに接続さ
れるメモリセ゛　　　ルＭＣのそれぞれのトランジスタ
ＴＲのゲートとは異なるワード線ＷＬに接続される。セ
ンスアンプ３０は、シリアルデータ読出し時において、
前記一方のビット線ＢＩＴと前記もう一方のビット線Ｂ
ＩＴとの間の電位差を増幅する。

第８図は、センスアンプ３０の構成を示す回路図である
。第８図を参照して、センスアンプ３０は、ビット線Ｂ
ＩＴにそれぞれのゲートを接続されるＰチャネルＭＯ５
）ランジスタ３１０およびＮチャネルＭＯＳトランジス
タ３２０と、ビット線ＢＩＴにそれぞれのゲートを接続
されるＰチャネルＭＯＳトランジスタ３３０およびＮチ
ャネルＭＯ８）ランジスタ３４０とを含む。トランジス
タ３１０および３２０は信号線３５０および３６０間に
直列に接続される。同様に、トランジスタ３３０および
３４０は信号線３５０および３６０間に直列に接続され
る。シリアルデータ読出し時およびシリアルデータ書込
み時には、信号線３５０および３６０にそれぞれ、この
デュアルポートメモリの電源電位および接地電位が与え
られる。

したがって、シリアルデータ読出し時には、選択された
ワード線ＷＬに接続されるメモリセルＭＣがビット線Ｂ
ＩＴに接続されており、かつ、このメモリセルＭＣにお
けるトランジスタＴＲおよびキャパシタＣの接続点の電
位が“Ｈ”レベルであれば、このキャパシタＣからビッ
ト線ＢＩＴに微少電荷が供給されるので、ビット線ＢＩ
Ｔの電位はこの微少電荷に応じた分だけ上昇する。ここ
で、データ読出しの開始に際して、ビット線ＢＩＴの電
位とビット線ＢＩＴの電位とが同一となるように、ビッ
ト線ＢＩＴとビット線ＢＩＴとはイコライズされている
。したがって、ビット線ＢＩＴに生じた電位上昇によっ
て、ビット線ＢＩＴおよびビット線８１７間に微少電位
差が生じる。センスアンプ３０は、このビット線ＢＩＴ
およびビット線８１７間の電位差を大きくするように動
作する。

すなわち、ビット線ＢＩＴの電位上昇によって、トラン
ジスタ３２０が浅い導通状態となる。これによって、ト
ランジスタ３３０および３４０のゲート接続点およびノ
ードｄに電位降下が生じる。

この電位降下に応答して、トランジスタ３３０も浅い導
通状態となるので、トランジスタ３１０および３２０の
ゲート接続点およびノードＣに電位上昇が生じる。この
電位上昇によってトランジスタ３２０は深い導通状態と
なって、トランジスタ３３０および３４０のゲート接続
点およびノードｄの電位を信号線３６０に供給された接
地電位まで引下げる。これに応答して、トランジスタ３
３０も深い導通状態となるので、ノードＣの電位は信号
線３５０に供給された電源電位まで上昇する。

トランジスタ３１０および３２０の接続点ｄの電位と、
トランジスタ３３０および３４０の接続点Ｃの電位とが
センスアンプ３０の出力となる。このように、ビット線
ＢＩＴの電位はセンスアンプ３０によって電源電位まで
引上げられてシリアルレジスタ部４に与えられ、ビット
線ＢＩＴの電位はセンスアンプ３０によって接地電位ま
で引下げられてシリアルレジスタ部４に与えられる。

逆に、選択されたワード線ＷＬに接続されるメモリセル
ＭＣがビット線ＢＩＴに接続され、かつ、このメモリセ
ルＭＣにおけるトランジスタＴＲおよびキャパシタＣの
接続点の電位が“Ｌ”レベルであれば、このビット線Ｂ
ＩＴからこのキャパシタＣに微少電荷が供給される。し
たがって、ビット線ＢＩＴの電位はこの微少電荷に応じ
た分だけ下降する。したがって、センスアンプ３０にお
いて、トランジスタ３１０が浅い導通状態となってトラ
ンジスタ３３０および３４０のゲート接続点の電位を上
昇させる。これに応答してトランジスタ３４０も浅い導
通状態となってトランジスタ３１０および３２０のゲー
ト接続点の電位を降下させる。この結果、トランジスタ
３１０および３４０が深い導通状態となるので、ノード
Ｃの電位は接地電位まで引下げられ、ノードｄの電位は
電源電位まで引上げられる。

このように、ビット線ＢＩＴおよびビット＆ＩＢＩＴ間
の微少電位差はセンスアンプ３０によって電源電位と接
地電位との差電圧まで増幅される。

なお、選択されたワード線ＷＬに接続されるメモリセル
ＭＣがビット線ＢＩＴに接続されている場合には、ビッ
ト線ＢＩＴに微少な電位上昇または電位降下が生じるの
で、センスアンプ３０においてトランジスタ３３０およ
び３４０のうちのいずれかが導通することによってビッ
ト線ＢＩＴおよびビット線８１７間の電位差が増幅され
る。

再度第７図を参照して、シリアルレジスタ部４は、セン
スアンプ部３に含まれるセンスアンプ３０の各々に対応
して１個ずつ設けられるフリップフロップ４０を含む。

フリップフロップ４０は、２つのＮチャネルＭＯＳ）ラ
ンジスタ１５０および１６０を介して対応するセンスア
ンプ３０と接続される。フリップフロップ４０は、互い
の入力端と出力端とを接続される２つのインバータ４１
０および４２０を含む。一方、センスアンプ３０は、第
８図に示されるように、ビット線ＢＩＴ側の出力端（ノ
ードＣ）と、ビット線ＢＩＴ側の出力端（ノードｄ）と
を含む。第７図において、センスアンプ３０のこれら２
つの出力端のうち、ビット線ＢＩＴ側の出力端はトラン
ジスタ１５０を介してインバータ４２０の入力端に接続
され、ビット線ＢＩＴ側の出力端はトランジスタ１６０
を介してインバータ４１０の入力端に接続される。

シリアルレジスタ部４内のすべてのフリップフロップ４
０に接続されるトランジスタ１５０および１６０のゲー
トには同一の活性化信号が与えられる。シリアルデータ
読出し時におよびシリアルデータ書込み時には、この活
性化信号が“Ｈ“レベルとなって、トランジスタ１５０
および１６０を導通させる。

したがって、シリアルデータ読出し時には、センスアン
プ３０のビット線ＢＩＴ側の出力およびビット線ＢＩＴ
側の出力がそれぞれ、対応するラッチ回路４０において
、インバータ４２０の入力端とインバータ４１０の出力
端との接続点（ノードａ）および、インバータ４１０の
入力端とインバータ４２０の出力端との接続点（ノード
ｂ）にラッチされる。

シリアルパスライン５は、２本のデータ線１００′およ
び１１０を含む。シリアルレジスタ部４は、フリップフ
ロップ４０ごとに別個のＮチャネルＭＯＳトランジスタ
１２０および１３０を介してシリアルパスライン５に接
続される。データ線１００はトランジスタ１２０を介し
てインバータ４２０の入力端に接続され、データ線１１
０はトランジスタ１３０を介してインバータ４１０の入
力端に接続される。各フリップフロップ４０に対応して
設けられるトランジスタ１２０および１３０のゲートは
共通のシリアルメモリセル活性化信号線１４０を介して
シリアルデコーダ部６に接続される。シリアルデータ読
出し時およびシリアルデータ書込み時において、シリア
ルデコーダ部６は、すべてのシリアルメモリセル活性化
信号線１４０に１本ずつ順次的に“Ｈ”レベルの電位を
供給する。したがって、シリアルデータ読出し時には、
シリアルレジスタ部４内の各フリップフロップ４０毎に
、ノードａにラッチされた電位およびノードｂにラッチ
された電位がそれぞれ、データ線１００および１１０に
転送される。この転送時の回路動作について、第９図を
参照しながらもう少し具体的に説明する。第９図は、フ
リップフロップ４０の構成をさらに具体的に示す回路図
である。

第９図を参照して、フリップフロップ４０において、イ
ンバータ４１０は、電源ＶＣと接地ＧＮＤとの間に直列
に接続されるＰチャネルＭＯ８）ランジスタ４１０ａお
よびＮチャネルＭＯＳ）ランジスタ４１０ｂを含む。同
様に、インバータ４２０は、電源ＶＣと接地ＧＮＤとの
間に直列に接続されるＰチャネルＭＯＳトランジスタ４
２０ａおよびＮチャネルＭＯＳ）ランジスタ４２０ｂを
含む。シリアルデータ読出し時に信号線１４０に“Ｈ”
レベルの電位が供給されると、トランジスタ１２０およ
び１３０が導通する。一方、データ線１００とデータ線
１１０とは、信号線１４０に“Ｈ”レベルの電位が付与
されるまで互いに同電位となるように“Ｈ°レベルにイ
コライズされ、信号線１４０に“Ｈ”レベルの電位が付
与されるとイコライズを解除される。したがって、たと
えばノードａおよびノードｂにそれぞれ″Ｈ°レベルの
電位およびＬ”レベルの電位がラッチされている場合、
データ線１１０からトランジスタ１３０および４２０ｂ
を介して接地ＧＮＤに放電が生じる。このため、データ
線１１０の電位はイコライズされた電位（“Ｈ”レベル
）から低下する。

一方、データ線１１０の電位はノードａの“Ｈルベルの
電位によってイコライズされた電位（“Ｈ”レベル）に
保持される。したがって、データ線１００および１１０
間に電位差が生じる。逆に、ノードａおよびノードｂに
それぞれ“Ｌ″レベル電位および“Ｈ”レベルの電位が
ラッチされている場合には、データ線１００からトラン
ジスタ１２０および４１０ｂを介して接地ＧＮＤに放電
が生じるが、データ線１００には放電は生じない。この
ため、データ線１００の電位は“Ｈ。

レベルに保持される一方、データ線１１０の電位は“Ｈ
ルベルから低下して、データ線１００および１１０間に
電位差が生じる。このように、シリアルデータ読出し時
には、データ線１００および１１０間に、フリップフロ
ップ４０のラッチデータに応じた電位差が生じる。それ
ゆえ、シリアルデータ読出し時には、第７図において、
データ線１００および１１０間に、シリアルレジスタ部
４内のすべてのフリップフロップ４０にそれぞれ一時記
憶されたデータの各々に応じた電位差が順次的に生じる
。この電位差は図示されないセンスアンプによって感知
・増幅される。この図示されないセンスアンプによって
感知・増幅された信号が読出しデータとして第６図にお
けるシリアルデ−タ出力端子ＳＤＯから出力される。

第７図に示される回路のシリアルデータ読出し時におけ
る動作の説明は、上記の説明にほぼ含まれるので、以下
、第７図に示される回路のシリアルデータ書込み時にお
ける動作について説明する。

シリアルデータ書込み時には、第６図におけるシリアル
データ入力端子ＳＤＩに書込みデータとしてシリアルに
与えられるデータの各々は、互いに相補なレベルの２つ
の電位としてデータ線１００および１１０に供給される
。たとえば、データ線１００に“Ｈ°レベルの電位が供
給され、データ線１１０に“Ｌ”レベルの電位が供給さ
れた場合、導通状態にあるトランジスタ１２０および１
３０に対応するフリップフロップ４０において、ノード
ａおよびノードｂの電位がそれぞれデータ線１００の電
位およびデータ線１１０の電位によって“Ｈ”レベルお
よび“Ｌルーベルとなる。つまり、このフリップフロッ
プ４０にシリアルデータ入力端子ＳＤＩにシリアルに与
えられた書込みデータのうちの１つがラッチされる。こ
のフリップフロップ４０においてノードａにラッチされ
た電位およびノードｂにラッチされた電位は、トランジ
スタ１５０および１６０をそれぞれ介して、このフリッ
プフロップ４０に対応して設けられたセンスアンプ３０
に入力される。したかって、センスアンプ３０はラッチ
回路として動作するので、対応するフリップフロップ４
０に一時記憶された２つの電位はそれぞれそのままのレ
ベルでビット線ＢＩＴおよびビット線ＢＩＴに付与され
る。この結果、第７図において、導通状態にあるトラン
ジスタ１２０および１３０に対応するフリップフロップ
４０においてノードａおよびノードｂにそれぞれラッチ
された“Ｈ“レベルの電位および”Ｌ″レベル電位はそ
れぞれ、このフリップフロップ４０に対応して設けられ
たセンスアンプ３０に接続されるビット線ＢＩＴおよび
ＢＥＴに供給される。したがって、このとき選択された
ワード線ＷＬに接続されるメモリセルＭＣがビット線Ｂ
ＩＴに接続されていれば、このビット線ＢＩＴに供給さ
れた“Ｈ゛レベル電位によってこのメモリセルＭＣのキ
ャパシタＣか充電される。これによって、このメモリセ
ルＭＣにおいてトランジスタＴＲおよびキャパシタＣの
接続点に“Ｈ”レベルが書込まれる。同様に、このとき
選択されたワード線ＷＬに接続されるメモリセルＭＣが
ビット線ＢＩＴに接続されていれば、ビット線ＢＩＴに
供給された“Ｌ”レベルの電位によって、このメモリセ
ルＭＣのキャパシタＣに放電が生じる。

これによって、このメモリセルＭＣにおいてトランジス
タＴＲおよびキャパシタＣの接続点に“Ｌ゛レベル書込
まれる。

上記の場合とは逆に、データ線１００および１１０にそ
れぞれ“Ｌ”レベルの電位および“Ｈ”レベルの電位が
供給された場合には、導通状態にあるトランジスタ１２
０および１３０に対応するフリップフロップ４０におい
てノードａおよびｂにそれぞれ“Ｌ”レベルの電位およ
び”Ｈ−レベルの電位がラッチされる。したがって、こ
の場合には、選択されたワード線ＷＬに接続されたメモ
リセルＭＣがこのフリップフロップ４０に対応して設け
られたセンスアンプ３０に接続されるビット線ＢＩＴに
接続されていれば、このメモリセルＭＣに“Ｌ°レベル
が書込まれる。同様に、選択されたワード線ＷＬに接続
されるメモリセルＭＣがこのセンスアンプ３０に接続さ
れるビット線百ＩＴに接続されていれば、このメモリセ
ルＭＣに“Ｈルーベルが書込まれる。

一方、シリアルデータ書込み時においても、シリアルデ
ータ読出し時と同様に、すべてのシリアルメモリセル活
性化信号線１４０に１本ずつ順次的に“Ｈルーベルの電
位が付与される。もちろん、選択されたワード線ＷＬと
任意のビット線ＢＩＴまたはＢＩＴに接続されたメモリ
セルＭＣに書込まれるべきデータがデータ線１００およ
び１１０に供給されている期間には、この任意のビット
線ＢＩＴまたはＢＩＴに接続されるセンスアンプ３０に
対応して設けられたトランジスタ１２０および１３０の
ゲートに接続されるシリアルメモリセル活性化信号線１
４０に“Ｈ”レベルの電位が供給される。それゆえ、シ
リアルデータ読出し時には、シリアルデータ入力端子Ｓ
ＤＩにシリアルに与えられる複数の書込みデータの各々
が、選択されたワード線ＷＬに接続される１行分のメモ
リセルＭＣのうちのいずれかに書込まれる。この結果、
前記複数の書込みデータがそれぞれ、選択されたワード
線ＷＬに接続される１行分のメモリセルＭＣに書込まれ
る。

このように、シリアルデータ書込み時には、シリアルレ
ジスタ部４内のフリップフロップ４０の各々に一旦記憶
された書込みデータがセンスアンプ３０を介してメモリ
アレイ２に転送される。逆に、シリアルデータ読出し時
には、メモリアレイ２内の１行分のメモリセルＭＣから
の読出しデータがそれぞれシフトレジスタ部４内のすべ
てのフリップフロップ４０に転送される。つまり、シリ
アルレジスタ部４内の各フリップフロップ４０はメモリ
アレイ２内のメモリセルＭＣ１つ分の記憶データを記憶
する１つのメモリセルとして機能する。したがって、シ
リアルレジスタ部４は、行方向にのみ配列された、メモ
リアレイ２内の１行分のメモリセルＭＣの数と同数のメ
モリセルを有するメモリアレイとして機能する。そこで
、以下の説明においては、シリアルレジスタ部４および
フリップフロップ４０をそれぞれ、シリアルメモリアレ
イおよびシリアルメモリセルと呼ぶ。

次に、メモリアレイ２からシリアルメモリアレイ４への
データ転送時における信号線やノードの電位変化のタイ
ミングについて、第１０図を参照しながら説明する。第
１０図は、メモリアレイ２からシリアルメモリアレイ４
ヘデータを転送するためのこのデュアルポートメモリの
動作を説明するためのタイミングチャート図である。

シリアルメモリアレイ２からのデータ読出しは外部制御
信号ＲＡＳ　（第１０図（ａ））が“Ｌ。

レベルである期間内に行なわれる。具体的には、メモリ
アレイ２において、外部制御信号ＲＡＳが立下がった後
に、選択されたワード線ＷＬに第１０図（ｂ）に示され
るように、“Ｈ＃レベルの電位が付与される。次に、セ
ンスアンプ３０の各々において、第８図における信号線
３５０および３６０にそれぞれ、第１０図（Ｃ）および
第１０図（ｄ）に示されるように、電源電位および接地
電位が付与される。これによって、センスアンプ部３内
のすべてのセンスアンプ３０が活性化される。

一方、選択されたワード線ＷＬに接続されたメモリセル
ＭＣが接続されるビット１ｌＢＩＴ又はＢＩＴの各々の
電位は、第１０図（ｅ）に示されるように、それに接続
されるメモリセルＭＣの記憶データに応じて、わずかに
上昇または下降する。このわずかな電位変化がセンスア
ンプ３０が活性化されることによって増幅される。すな
わち、選択されたワード線ＷＬの電位が立上がったこと
に応答してわずかに電位上昇が生じたビット線ＢＩＴま
たはＢＩＴの電位は、第１０図（ｅ）の曲線■で示され
るように、信号線３５０の電位が立上がったことに応答
して電源電位まで上昇する。逆に、選択されたワード線
ＷＬの電位が立上がったことに応答してわずかな電位降
下が生じたビット線ＢＩＴまたはＢＩＴの電位は第１０
図（ｅ）の曲線■で示されるように、信号線３６０の電
位が立下がったことに応答して接地電位まで下降する。

なお、前記わずかな電位上昇が生じたビット線ＢＩＴ（
またはＢＩＴ）と対をなすビット線ＢＩＴ（またはＢＩ
Ｔ）の電位は、センスアンプ３０が活性化されることに
応答して接地電位となる。逆に、前記わずかな電位降下
が生じたビット線ＢＩＴ（またはＢＩＴ）と対をなすビ
ット線ＢＩＴ（またはＢ　Ｉ　Ｔ）の電位は、センスア
ンプが活性化されることに応答して電源電位となる。

次に、トランジスタ１５０および１６０のゲートに付与
される活性化信号（以下、データ転送信号と呼ぶ）が第
１０図（ｆ）に示されるように、一定の短期間だけ“Ｈ
゛レベルなる。つまり、この期間にのみトランジスタ１
５０および１６０が導通して、センスアンプ部３内のす
べてのセンスアンプ３０の各々の出力が対応するシリア
ルメモリセル４０に転送される。したがって、シリアル
メモリアレイ４内のシリアルメモリセル４０の各々の記
憶データは第１０図（ｇ）に示されるように、データ転
送信号が“Ｈ”レベルである期間内にセンスアンプ３０
から与えられた新たなデータに切換わる。センスアンプ
３０の出力が対応するシリアルメモリセル４０に書込ま
れ終ると、選択されたワード線ＷＬの電位は“Ｌ°レベ
ルに戻る。これに応答して、各ビット線対を構成する２
本のビット線ＢＩＴおよびＢＩＴはイコライズされるの
で、すべてのビット線ＢＩＴ、ＢＩＴの電位は電源電位
と接地電位との中間電位に戻る。同時に、第８図におけ
る信号線３５０および３６０の電位がそれぞれ接地電位
および電源電位となって、センスアンプ３０が非活性状
態となる。

次に、シリアルメモリアレイ４からメモリアレイ２への
データ転送時における、信号線やノードの電位変化のタ
イミングについて第１１図を参照しながら説明する。第
１１図は、シリアルメモリアレイ４からメモリアレイ２
にデータを転送するための、このデュアルポートメモリ
の動作を示すタイミングチャート図である。

シリアルメモリアレイ４からメモリアレイ２へのデータ
転送も、外部制御信号ＲＡＳ　（第１１図（ａ））か“
Ｌ″レベルある期間内に行なわれる。まず、データ転送
信号が第１１図（ｆ）に示されるように外部制御信号Ｒ
ＡＳが立下がった後に一定の短期間“Ｈ”レベルとなる
。したがって、この期間内に、シリアルメモリセル４０
に記憶された書込みデータがセンスアンプ３０に与えら
れる。一方、センスアンプ３０はデータ転送信号が立上
がった後に活性化される。すなわち、第８図における信
号線３５０および３６０にそれぞれ、第１１図（Ｃ）お
よび第１１図（ｄ）で示されるように、電源電位および
接地電位が付与される。

このため、シリアルメモリセル４０からセンスアンプ３
０に与えられた書込みデータはセンスアンプ３０にラッ
チされる。したがって、各ビット線対を構成する２本の
ビット線ＢＩＴおよびＢＩＴの電位はそれが接続される
センスアンプ３０にラッチされたデータに応じて、第１
１図（ｅ）に示されるように相補的に変化する。すなわ
ち、各ビット線を構成する２本のビット線ＢＩＴおよび
ＢＩＴのうちの一方の電位（第１１図（ｅ）の曲線■）
は信号線３５０の電位の立上がりに応答して電源電位と
なり、他方の電位（第１１図（ｅ）の曲線■）は信号線
３６０の電位の立下がりに応答して接地電位となる。

次に、選択されたワード線ＷＬに第１１図（ｂ）に示さ
れるように、“Ｈ”レベルの電位が供給される。これに
よって、選択されたワード線ＷＬに接続される１行分の
メモリセルＭＣの各々に、対応するビット線ＢＩＴまた
はＢＩＴの電位に応じたデータが書込まれる。メモリア
レイ２へのデータ書込みが終了すると、選択されたワー
ド線ＷＬの電位は“Ｌ２レベルに戻される。これに応答
して、各ビット線対を構成する２本のビット線ＢＩＴお
よびＢＩＴはイコライズされるので、すべてのビット線
ＢＩＴ、ＢＩＴの電位は前記中間電位に戻る。同時に、
第８図における信号線３５０および３６０の電位がそれ
ぞれ接地電位および電源電位に戻され、センスアンプ３
０が非活性化される。

次に、データバスライン５からシリアルメモリアレイ４
へのデータ転送時における、信号線やノードの電位変化
のタイミングについて第１２図を参照しながら説明する
。第１２図は、データバスライン５からシリアルメモリ
アレイ４にデータを転送するための、このデュアルポー
トメモリの動作を示すタイミングチャート図である。

データバスライン５からシリアルメモリアレイ４へのデ
ータ転送時には、いずれかのシリアルメモリセル活性化
信号線１４０にシリアルデコーダ部６から第１２図（ｂ
）に示されるように、一定ノ短期間“Ｈ°レベルの電位
が付与される。したがって、この短期間内に、データ線
ＺＯＯおよび１１０が、それぞれ、前記いずれかの信号
線１４０にゲートを接続されるトランジスタ１２０およ
び１３０に対応して設けられたシリアルメモリセル４０
内のノードａおよびノードｂに電気的に接続される。こ
の結果、このノードａの電位およびノードｂの電位がそ
れぞれこのときデータ線１００および１１０に与えられ
ているデータ（第１２図（ａ））に応じた電位となる。

すなわち、このシリアルメモリセル４０の記憶データが
第１２図（Ｃ）に示されるように、前記短期間内にデー
タバスライン５からの新たなデータに切換わる。

次に、シリアルメモリアレイ４からシリアルパスライン
５へのデータ転送時における、信号線やノードの電位変
化のタイミングについて第１３図を参照しながら説明す
る。第１３図は、シリアルメモリアレイ４からデータバ
スライン５にデータを転送するための、このデュアルポ
ートメモリの動作を示すタイミングチャート図である。

シリアルメモリアレイ４からシリアルパスライン５への
データ転送時にも、いずれかのシリアルメモリセル活性
化信号線１４０に、第１３図（ｂ）に示されるように一
定の短期間“Ｈ”レベルの電位が与えられる。一方、信
号線１４０に“Ｈ″レベル電位が供給されるまでは、デ
ータ線１００とデータ線１１０とはイコライズされてい
る。このため、データ線１００および１１０の電位はい
ずれも第１３図（ａ）に示されるように、前記いずれか
の信号線１４０の電位が立上がるまでは“Ｈ“レベルで
ある。信号線１４０の電位が立上がると、データ線１０
０と１１０との間のイコライズは解除される。従って、
この信号線１４０にゲートを接続されるトランジスタ１
２０および１３０に対応して設けられたシリアルメモリ
セル４０の記憶データ（第１３図（Ｃ））に応じて、デ
ータ線１００および１１０のうちのいずれか一方の電位
（曲線■）が“Ｈ”レベルから下降し、他方の電位（曲
線■）は“Ｈ“レベルに保持される。

続いて、データ線１００および１１０とシリアルメモリ
セル４０との間をデータが転送される際に生じる、デー
タ線１００および１１０ならびにシリアルメモリセル４
０内のノードａおよびｂの電位変化と、シリアルメモリ
セル４０とセンスアンプ３０との間をデータが転送され
る際に生じる、シリアルメモリセル４０内のノードａお
よびｂの電位変化について、第１４図を参照しながらさ
らに詳細に説明する。第１４図は、メモリアレイ２内の
任意のビット線対に対応して設けられるシリアルデータ
読出しおよび書込みのための回路部分の構成を示す回路
図である。第１４図においてセンスアンプ３０およびシ
リアルメモリセル４０はそれぞれ、第８図および第９図
に示される回路図で表わされる。

まず、データ線１００および１１０からシリアルメモリ
セル４０にデータか転送される直前に、第１４図におい
てシリアルメモリセル４０のノードａおよびｂにそれぞ
れ“Ｈ”レベルの電位および“Ｌ”レベルの電位がラッ
チされているものとする。このような場合、書込みデー
タとしてデータ線１００および１１０にそれぞれ“Ｌ”
レベルの電位および“Ｈ“レベルの電位が付与された状
態で、トランジスタ１２０および１３０が導通すると、
次のような現象が生じる。すなわち、トランジスタ１２
０および１３０が導通する直前においてトランジスタ４
１０ａおよび４２０ｂが導通状態にあるので、トランジ
スタ１２０および１３０が導通した直後には、データ線
１１０からトランジスタ４２０ｂを介して接地ＧＮＤに
流れる電流および、電源ＶＣからトランジスタ４１０ａ
を介してデータ線１００に流れる電流が生じる。このた
め、データ線１１０の電位は“Ｈ°レベルから低下し、
データ線１００の電位は“Ｌ“レベルから上昇する。し
かし、“Ｈ”レベルのデータ線１１０から“Ｌ”レベル
のノードｂに供給される電流の大きさは導通状態にある
トランジスタ４２０ａを介してノードｂから接地ＧＮＤ
に流れる電流の大きさよりも十分に大きくなるように、
かつ、“Ｌ”レベルにあるデータ線１１０に“Ｈ″レベ
ルあるノードｂから供給される電流の大きさは導通状態
にあるトランジスタ４２０ａを介してＶＣからノードｂ
に流れる電流の大きさよりも十分に大きくなるように、
データ線１１０の電流容量ならびにトランジスタ４２０
ａおよび４２０ｂのサイズが予め設定されている。さら
に、“Ｈ°レベルにあるデータ線１００から“Ｌ″レベ
ルあるノードａに供給される電流の大きさは導通状態に
あるトランジスタ４１０ｂを介してノードａから接地Ｇ
ＮＤに流れる電流の大きさよりも十分に大きく、かつ“
Ｌ″レベルあるデータ１００に“Ｈ”レベルにあるノー
ドａから供給される電流の大きさは導通状態にあるトラ
ンジスタ４１０ａを介して電源電位ＶＣがノードａに流
れる電流の大きさよりも十分に大きくなるように、デー
タ線１００の電流容量ならびにトランジスタ４１０ａお
よび４１０ｂのサイズが予め設定されている。

このため、データ線１１０の電位はトランジスタ１２０
および１３０が導通した直後に“Ｈ”レベルから若干低
下するが、ノードｂの電位がデータ線１００から供給さ
れた電流によってすぐに“Ｈ”レベルとなるので、“Ｈ
”レベルに戻る。同様に、データ線１００の電位はトラ
ンジスタ１２０および１３０が導通した直後には“Ｌ”
レベルから若干上昇するが、ノードａの電位がノードａ
からデータ線１１０に引抜かれる電流によってすぐに“
Ｌ”レベルとなるので、“Ｌ”レベルに戻る。

逆に、トランジスタ１２０および１３０が導通状態とな
る直前に、ノードａおよびｂにそれぞれ“Ｌ″レベル電
位および“Ｈ°レベルの電位がラッチされており、かつ
、データ線１００の電位およびデータ線１１０の電位が
それぞれ“Ｈ”レベルおよび“Ｌ”レベルにある場合に
も同様の現象が生じる。すなわち、トランジスタ１２０
および１３０が導通した直後において、データ線１００
からトランジスタ１２０および４１０ｂを介して接地Ｇ
ＮＤに流れる電流によってデータ線１００の電位が若干
低下し、電源ＶＣからトランジスタ４２０ａおよび１３
０を介してデータ線１１０に流れる電流によって、デー
タ線１１０の電位が若干上昇する。その後、ノードａの
電位がデータ線１００からノードａに供給される電流に
よってノードａの電位が“Ｈ”レベルとなることによっ
て、データ線１００の電位は“Ｈ″レベル戻る。

同時に、ノードｂの電位がノードｂからデータ線１１０
に引抜かれる電流によって“Ｌ”レベルとなるので、デ
ータ線ユ１０の電位は“Ｌ”レベルに戻る。

このように、シリアルデータ書込み時において、データ
線１００の電位レベルおよびデータ線１１０の電位レベ
ルがそれぞれ、ノードａにすでにラッチされている電位
レベルおよびノードｂにすでにラッチされている電位レ
ベルと異なる場合（つまり、データ線１００および１１
０に与えられた書込みデータがシリアルメモリセル４０
にすでに記憶されていたデータと異なる場合）、第１２
図（ａ）に示されるように、データ線１００および１１
０のうち“Ｈ＃レベルにあるデータ線の電位（曲線■）
は信号線１４０の電位の立上がりに応答して若干低下す
る一方、“Ｌ″レベルあるデータ線の電位（曲線■）は
信号線１４０の電位の立上がりに応答して若干上昇する
。

次に、シリアルメモリセル４０からデータ線１００およ
び１１０にデータが転送される場合を考える。たとえば
第１４図においてノードａおよびｂにそれぞれ“Ｈ“レ
ベルおよび“Ｌ”レベルの電位がラッチされていれば、
トランジスタ１２０および１３０が導通している期間、
データ線１１０からトランジスタ１３０を介してノード
ｂに電流が流れる。このため、この期間、ノードｂの電
位は“Ｌ”レベルよりも若干高いレベルに保持される。

この電流によってデータ線１１０の電位が降下してデー
タ線１００および１１０間に電位差が生じる。トランジ
スタ１２０および１３０が非導通状態に戻ると、この電
流の経路が遮断されるので、データ線１００および１１
０間の電位差はそのまま保持される。一方、ノードｂの
電位はトランジスタ４２０ｂを介してノードｂから接地
ＧＮＤに流れる電流によって“Ｌ”レベルに戻る。

逆に、ノードａに“Ｌルベルの電位がラッチされていれ
ば、トランジスタ１２０および１３０が導通している期
間、データ線１００からトランジスタ１２０を介してノ
ードａに流れる電流によってノードａの電位が“Ｌ“レ
ベルよりも若干高いレベルに保持され、データ線１１０
の電位は徐々に降下する。したがって、トランジスタ１
２０および１３０が非導通状態に戻ると、ノードａの電
位はトランジスタ４１０ｂに流れる電流によって“Ｌ”
レベルに戻る一方、データ線１００の電位は降下した電
位に保持される。

このように、シリアルメモリセル４０からデ−タ線１０
０および１１０へのデータ転送時には、ノードａおよび
ｂのうち、“Ｌ″レベル電位がラッチされているノード
の電位が第１３図（Ｃ）の曲線■で示されるように、信
号線１４０の電位が“Ｈ”レベルである期間、−時的に
高くなる。

次に、シリアルメモリセル４０から対応するセンスアン
プ３０にデータが転送される場合について考える。第１
４図において、シリアルメモリセル４０からセンスアン
プ３０にデータが転送される直前にたとえば、ノードａ
およびｂにそれぞれ″Ｈルベルの電位および“Ｌルベル
の電位がラッチされていれば、トランジスタ１５０およ
び１６０が導通した直後に次のような現象が生じる。

第１１図に示されるように、センスアンプ３０はデータ
転送信号が立上がった後に活性化される。

このため、トランジスタ１５０および１６０が導通した
直後には、信号線３５０および３６０はそれぞれ接地電
位および電源電位にある。したがって、トランジスタ１
５０および１６０が導通した直後には、センスアンプ３
０においてトランジスタ３３０および３２０が一時的に
導通する。このため、ノードａからトランジスタ１５０
および３３０を介して信号線３５０に流れる電流および
、信号線３６０からトランジスタ３２０および１６０を
介してノードｂに流れ込む電流が生じる。この結果、ノ
ードａの電位は若干低下し、ノードｂの電位は若干上昇
する。しかし、センスアンプ３０はデータ転送信号が“
Ｈルベルである期間内に活性化される。したがって、ノ
ードａの電位およびノードｂの電位がそれぞれ低下し始
めた直後および上昇し始めた直後に、ノードａから低電
位側に流れ出る電流および、高電位側からノードｂに流
入する電流は消滅する。この結果、ノードａおよびｂの
電位はそれぞれ“Ｈ°レベルおよび“Ｌ゛レベル復帰す
る。

逆に、シリアルメモリセル４０からセンスアンプ３０に
データが転送される直前において、ノードａおよびｂに
それぞれ“Ｌ°レベルの電位および“Ｈ″レベル電位が
ラッチされていれば、上記と逆の現象が生じる。すなわ
ち、トランジスタ１５０および１６０が導通した直後に
、ノードａの電位が信号線３６０からトランジスタ３４
０および１５０を介してノードａに流れ込む電流によっ
て一時的に若干上昇し、一方、ノードｂの電位はノード
ｂからトランジスタ１６０および３１０を介して信号線
３５０に流れる電流によって一時的に若干低下する。

このように、シリアルメモリセル４０から対応するセン
スアンプ３０へのデータ転送時には、第１１図（ｇ）に
示されるように、ノードａおよびｂのうち′Ｈ２レベル
がラッチされている方のノードの電位（曲線■）がデー
タ転送信号が立上がった直後に一時的に低下し、他方の
ノードの電位（曲線■）はデータ転送信号が立上がった
直後に一時的に若干上昇する。

なお、第１４図における０内の数値は、従来のデュアル
ポートメモリにおける、シリアルメモリセル４０を構成
するトランジスタおよびセンスアンプ３０を構成するト
ランジスタの各々のチャネル幅Ｗの値を他のトランジス
タのチャネル幅に対する比で表わした値である。もちろ
ん、第１４図に示されるチャネル幅Ｗ設定は、従来のデ
ュアルポートメモリにおけるセンスアンプ３０およびシ
リアルメモリセル４０を構成するトランジスタのチャネ
ル幅設定の一例である。

［発明が解決しようとする課８］ 以上のように、シリアルデータ書込み機能およびシリア
ルデータ読出し機能を有する従来の半導体記憶装置にお
いては、２種類のメモリアレイ間および、これら２種類
のメモリアレイのうちの一方とデータ入出力用のパスラ
インとの間を各々相互にデータが転送される。このため
以下のような問題が生じた。

たとえば、第６図に示されるデュアルポートメモリにお
いて、シリアルデータの読出し速度を速くするには、第
７図において、センスアンプ３０から対応するシリアル
メモリセル４０へのデータ転送速度および、シリアルメ
モリセル４０からデータ線１００および１１０へのデー
タ転送速度を速くすればよい。

センスアンプ３０からシリアルメモリセル４０にデータ
が転送される場合には、ノードＣおよびｄの電位がそれ
ぞれメモリアレイ２内のメモリセルＭＣからビット線Ｂ
ＩＴまたはＢＩＴに読出されたデータに応じた論理レベ
ルにある。一方、ノードａおよびｂの電位はそれぞれ、
その直前にデータ線１００および１１０からまたはセン
スアンプ３０から与えられた電位に保持されている。し
たがって、ノードａおよびｂの電位はそれぞれノードＣ
およびｄの電位と異なる場合がある。たとえば、ノード
ａおよびｂにそれぞれ“Ｈ”レベルの電位および“Ｌ”
レベルの電位がラッチされており、一方、ノードＣおよ
びｄの電位がそれぞれ“Ｌ”　レベルおよび“Ｈルーベ
ルである状態で、トランジスタ１５０および１６０が導
通する場合を考える。この場合、トランジスタ１５０お
よび１６０が導通すると、ノードａは、電源電位にある
信号線３６０にトランジスタ３４０によって電流を引抜
かれる一方、トランジスタ４１０ａによって電源ＶＣか
ら電流を供給される。同時に、ノードｂは、電源電位に
ある信号線３５０からトランジスタ３１０によって電流
を供給される一方、トランジスタ４２０ｂによって接地
ＧＮＤに電流を引抜かれる。したがって、ノードａおよ
びｂの電位はそれぞれ、低下および上昇するものの、す
ぐにはノードＣの電位レベルおよびノードｄの電位レベ
ルと等しくはならない。しかし、ノードａの電位および
ノードｂの電位はそれぞれ、トランジスタ４２０ａおよ
び４２０ｂのゲート接続点および、トランジスタ４１０
ａおよび４１０ｂのゲート接続点に与えられるので、い
ずれ、ノードｂの電位上昇に応答してトランジスタ４１
０ａおよび４１０ｂがそれぞれ非導通状態および導通状
態となり、ノードａの電位降下に応答してトランジスタ
４２０ａおよび４２０ｂがそれぞれ導通状態および非導
通状態となる。それゆえ、最終的には、ノードａおよび
ｂの電位はそれぞれ“Ｈ＃レベルおよび“Ｌ”レベルに
安定する。

したがって、センスアンプ３０からシリアルメモリセル
４０ヘデータを速く転送するには、電源ＶＣからトラン
ジスタ４１０ａを介してノードａに流れる電流およびノ
ードｂからトランジスタ４２０ｂを介して接地ＧＮＤに
流れる電流を小さくして、ノードａの電位降下速度およ
びノードｂの電位上昇速度を速くすればよい。

逆に、ノードａおよびｂにそれぞれ“Ｌルーベルの電位
および“Ｈ”レベルの電位がラッチされており、かつ、
ノードＣおよびｄがそれぞれ“Ｈ”レベルおよび“Ｌ“
レベルである状態でトランジスタ１５０および１６０が
導通ずる場合を考える。

この場合には、トランジスタ１５０および１６０が導通
すると、ノードａの電位はノードａからトランジスタ４
１０ｂを介して接地ＧＮＤに流れる電流によってすぐに
は“Ｈ”レベルとはならず、ノードｂの電位は電源ＶＣ
からトランジスタ４２０ａを介してノードｂに流れ込む
電流によってすぐには“Ｌ”レベルとはならない。した
がって、この場合センスアンプ３０からシリアルメモリ
セル４０にデータを速く転送するには、信号線３５０か
らノードａに供給される電流による、ノードａの電位上
昇の速度および、ノードｂから信号線３６０に流れる電
流による、ノードｂの電位降下の速度を速くすべく、ノ
ードａからトランジスタ４１０ａを介して接地ＧＮＤに
流れる電流および電源ＶＣからトランジスタ４２０ａを
介してノードｂに流れる電流を小さくすればよい。

上記のことかられかるように、センスアンプ３０からシ
リアルメモリセル４０へのデータ転送速度を速くするに
は、トランジスタ４１０ａ、４１０ｂ、４２０ａ、およ
び４２０ｂの各々のソースおよびドレイン間に導通時に
流れる電流を小さくすればよい。このためには、これら
のトランジスタ４１０ａ、４１０ｂ、４２０ａ、４２０
ｂの各々のサイズ、たとえばチャネル幅Ｗを小さくすれ
ばよい。一般に、ＯＮ状態にあるＭＯＳ）ランジスタの
ソースおよびドレイン間に流れる電流の大きさは、この
ＭＯＳ）ランジスタのチャネル幅Ｗが広いほど大きい。

しかしながら、このような方法でセンスアンプ３０から
シリアルメモリセル４０へのデータ転送速度を速（する
と、次のような弊害が生じる。すなわち、シリアルメモ
リアレイ４０からシリアルパスライン５へのデータ転送
が困難となる。

たとえば、ノードａおよびｂにそれぞれ“Ｈ”レベルの
電位および“Ｌ”レベルの電位がラッチされた状態でト
ランジスタ１２０および１３０か導通した場合を考える
。この場合、トランジスタ１２０および１３０か導通す
ると、データ線１１０の電位が、データ線１１０からト
ランジスタ１３０および４２０ｂを介して接地ＧＮＤに
流れる電流によって低下し始める。この結果データ線１
００および１１０間に生じた電位差が、図示されないセ
ンスアンプによって増幅されて読出しデータとなる。し
たがって、シリアルメモリセル４０に一時記憶されたデ
ータをデータ線１００および１１０に速く読出すには、
データ線１００の電位の低下速度を速くすべく、トラン
ジスタ１３０および４２０ｂを介してデータ線１１０か
ら接地ＧＮＤに流れる電流を大きくすればよい。つまり
、トランジスタ４２０ｂに流れる電流を大きくずればよ
い。

逆に、ノードａおよびｂにそれぞれ“Ｌルーベルの電位
およびＨ”　レベルの電位がラッチされている状態でト
ランジスタ１２０および１３０が導通すると、先の場合
とは逆にデータ線１１０からトランジスタ１２０および
４１０ｂを介して接地ＧＮＤに流れる電流によって、デ
ータ線１００の電位が低下し始める。したがって、この
場合、シリアルメモリセル４０からデータ線１００およ
び１１０にデータを速く転送するには、トランジスタ４
１０ｂを介して接地ＧＮＤに流れる電流を大きくするこ
とによって、データ線１１０の電位低下速度を速くすれ
ばよい。

上記のことかられかるように、シリアルメモリセル４０
からシリアルパスライン５へのデータ転送速度を速くす
るには、シリアルメモリセル４０内のＮチャネルトラン
ジスタ４１０ｂおよび４２０ｂのサイズ、たとえばチャ
ネル幅Ｗを大きくすればよい。ところが、センスアンプ
３０からシリアルメモリセル４０へのデータ転送速度を
速めるためにこれらのトランジスタ４１０ｂおよび４２
０ｂのサイズか小さく設計されると、シリアルメモリセ
ル４０からデータ線１００および１１０へのデータ転送
時にトランジスタ４１０ｂまたは４２０ｂに流れる電流
が小さいので、データ線１００または１１０の電位の低
下速度が遅くなる。このため、シリアルメモリセル４０
からデータ線１００および１１０へのデータ転送速度か
遅くなったり、データ線１００および１１０間に生じる
電位差が小さくなることによって正しくデータ読出しが
行なわれなかったりする。

そこで、シリアルメモリセル４０からシリアルパスライ
ン５にデータが容易に転送されるように、トランジスタ
４１０ｂおよび４２０ｂのサイズを大きくすると、セン
スアンプ３０からシリアルメモリセル４０へのデータ転
送速度が遅くなるだけでなく、データ線１００および１
１０からシリアルメモリセル４０へのデータ転送が困難
となる。

たとえば、第１４図において、データ線１００および１
１０の電位がそれぞれ書込みデータによって“Ｌ“レベ
ルおよび“Ｈ”レベルとなっており、かつ、シリアルメ
モリセル４０に先にラッチされたデータによってノード
ａおよびｂの電位がそれぞれ“Ｈ”レベルおよび“Ｌ”
レベルとなっている状態でトランジスタ１２０および１
３０が導通ずると、データ線１１０からトランジスタ１
３０および４２０ｂを介して接地ＧＮＤに流れる電流お
よび、電源ＶＣからトランジスタ４１０ａおよび１２０
を介してデータ線１００に流れ込む電流が生じる。この
ため、トランジスタ４１０ａを介して電源ＶＣからノー
ドａに流れ込む電流が、ノードａの電位が“Ｌ２レベル
となることを阻害する。同様に、ノードｂからトランジ
スタ４２０ｂを介して接地ＧＮＤに流れる電流がノード
ｂの電位が“Ｈ°レベルとなることを阻害する。したが
って、データ線１００および１１０からシリアルメモリ
セル４０にデータが容易に転送されるためには、電源Ｖ
Ｃからトランジスタ４１０ｇを介してノードａに流れ込
む電流およびノードｂからトランジスタ４２０ｂを介し
て接地ＧＮＤに流れる電流が小さい方がよい。すなわち
、トランジスタ４１０ａおよび４２０ｂのサイズ、たと
えばチャネル幅Ｗは小さい方がよい。

逆に、データ線１００および１１０の電位がそれぞれ“
Ｈ”レベルおよび“Ｌ”レベルとなっており、かつ、ノ
ードａおよびｂの電位がそれぞれ“Ｌ“レベルおよび“
Ｈ”レベルとなっている状態でトランジスタ１２０およ
び１３０が導通すると、上記の場合とは逆に、トランジ
スタ４１０ｂを介してノードａから接地ＧＮＤに流れる
電流がノードａの電位がデータ線１００の電位によって
“Ｈ”　レベルとなることを阻害し、トランジスタ４２
０ａを介して電源ＶＣからノードｂに流れる電流が、ノ
ードｂの電位がデータ線１１０の電位−によって“Ｌル
ベルとなることを阻害する。したがって、この場合にデ
ータ線１００および１１０からシリアルメモリセル４０
へのデータ転送が容易に行なわれるためには、ノードａ
からトランジスタ４１０ｂを介して接地ＧＮＤに流れる
電流および電源ＶＣからトランジスタ４２０ａを介して
ノードｂに流れる電流は小さい方かよい。すなわち、ト
ランジスタ４１０ｂおよび４２０ａのサイズ、たとえば
チャネル幅Ｗは小さい方がよい。

上記のことかられかるように、データ線１００および１
１０からシリアルメモリセル４０にデータが容易に転送
されるようにするには、シリアルメモリセル４０を構成
するトランジスタ４１０ａ。

４１０ｂ、４２０ａ、および４２０ｂの各々のサイズ、
たとえばチャネル幅Ｗを小さくすればよい。

このようなサイズ設定は、シリアルメモリセル４０から
データ線１００および１１０にデータを容易に転送する
ためのサイズ設定とは逆である。したがって、シリアル
メモリセル４０からシリアルパスライン５にデータが容
易に転送されるようにシリアルメモリセル４０内のトラ
ンジスタのサイズを決定すると、シリアルパスライン５
からシリアルメモリセル４０にデータが転送されにくく
なる。つまり、シリアルパスライン５からシリアルメモ
リセル４０へのデータ転送速度が遅くなったり、ノード
ａおよびｂの電位がそれぞれデータ線１００の電位レベ
ルおよびデータ線１１０の電位レベルに達せず、シリア
ルパスライン５からシリアルメモリセル４０にデータか
転送されなくなるなどの問題が生じる。

以上のように、シリアルデータ読出しのための、センス
アンプ３０から対応するシリアルメモリセル４０へのデ
ータ転送および、シリアルメモリセル４０からシリアル
パスライン５へのデータ転送がともに容易に行なわれる
ようにすることはできない。さらに、シリアルデータ書
込みのための、シリアルパスライン５からシリアルメモ
リセル４０へのデータ転送と、シリアルデータ読出しの
ための、シリアルメモリセル４０からシリアルパスライ
ン５へのデータ転送とがともに容易に行なわれるように
することはできない。それゆえ、シリアルデータ読出し
機能およびシリアルデータ書込み機能を有する従来の半
導体記憶装置によれば、シリアルデータ読出し速度の向
上を図ることが困難であるとともに、シリアルデータ読
出し速度およびシリアル書込み速度の両方の向上を図る
ことも困難であった。

さらに、このような従来の半導体記憶装置においては、
外部からのデータ入力および外部へのデータ出力のため
に、２本のデータ線（第１４図におけるデータ線１００
および１１０）が用いられる。このため、たとえば第６
図に示されるデュアルポートメモリチップ１上における
シリアルパスライン５の占有面積か大きくなるので、こ
のチップ１内の他の機能部に割当てられる面積か小さく
なる。したがって、このような半導体記憶装置の記憶容
量の大容量化が阻害される。

それゆえに、本発明の目的は、上記のような問題点を解
決し、シリアルデータ書込み速度およびシリアルデータ
読出し速度がともに向上された半導体記憶装置を提供す
ることである。

［課題を解決するための手段］ 上記のような目的を達成するために、本発明に係る半導
体記憶装置は、複数の列に配列された複数の第１メモリ
セルを含む第１のメモリアレイと、第１のメモリアレイ
の記憶データ信号および第１のメモリアレイの書込みデ
ータを一時記憶するための第２のメモリアレイと、第１
のメモリセルからデータ信号を読出す読出し手段と、第
１のメモリアレイからの記憶データ信号を外部に供給し
、かつ、外部からの書込みデータ信号を受けるためのデ
ータバス手段とを含む。第２のメモリアレイは、第１の
メモリアレイの複数の列ごとに対応して設けられる複数
の第２のメモリセルを含む。第２のメモリセルの各々は
、第１のノードと、第２のノードと、第１のノードの電
位を反転して第２のノードに付与する第１の反転手段と
、第２のノードの電位を反転して第１のノードに付与す
る第２の反転手段とを含む。第１の反転手段の駆動能力
は第２の反転手段の駆動能力よりも大きい。

本発明に係る半導体記憶装置は、さらに、読出し手段に
よって読出されたデータ信号および、第２のメモリセル
に一時記憶されたデータ信号を感知して増幅する増幅手
段と、第１の結合手段と、第２の結合手段と、第３の結
合手段とを含む。第１の結合手段は、データ読出し時お
よびデータ書込み時に、増幅手段と第１のノードとを電
気的に接続する。第２の結合手段は、データ読出し時に
、第１のノードと増幅手段とが電気的に結合された後に
、第２のノードとデータバス手段とを電気的に結合する
。第３の結合手段は、データ書込み時に、第１のノード
と増幅手段とが第１の結合手段によって結合される前に
、デーツノ１ス手段と第１のノードとを電気的に結合す
る。

［作用コ 本発明に係る半導体記憶装置は上記のように構成される
ので、データ読出時において、任意の列の第１のメモリ
セルからの読出しデータ信号が、増幅手段によって増幅
された後、この列に対応する第２のメモリセルの第１の
ノードに入力される。

このとき、第２の反転手段の駆動能力は小さいので、第
１のノードの電位は第２の反転手段の出力に影響されず
に、速やかにこの読出しデータ信号に対応する電位とな
る。そして、第１および第２の反転手段の反転動作によ
って、第１および第２のノードにこの読出しデータ信号
に対応する相補的な電圧信号が一時記憶される。その後
、第１のノードに一時記憶されたデータ信号が、第１の
メモリセルからの読出しデータとして、第１の反転手段
によってデータバス手段に転送される。このとき、第１
の反転手段の駆動能力は大きいので、データバス手段の
電位は第２のノードの電位に応じて速やかに変化する。

逆に、データ書込み時には、データバス手段に供給され
た書込みデータ信号が第２のメモリセルの第２のノード
に入力される。このとき、第２の反転手段の駆動能力は
小さいので、第２のノードの電位は第２の反転手段の出
力に影響されずに、速やかにこの書込みデータ信号に応
じた電位となる。そして、第１および第２の反転手段の
反転動作によって第１および第２のノードに、この書込
みデータ信号に応じた相補的な電圧信号が一時記憶され
る。その後、第２のノードに一時記憶されたデータ信号
が増幅手段によって増幅されて第１のメモリセルに書込
まれる。

［実施例コ 第１図は、本発明の一実施例のデュアルポートメモリの
部分構成を示す回路図である。このデュアルポートメモ
リの全体構成は第６図に示されるものと同様である。第
１図には、第６図におけるメモリアレイ２．センスアン
プ部３．シリアルレジスタ部４．およびシリアルパスラ
イン５の構成が中心に示される。

第１図を参照して、メモリアレイ２およびセンスアンプ
３は従来と同一の構成を有するので説明は省略する。

第１図と第７図とを比較して、本実施例のデュアルポー
トメモリにおいては、従来のデュアルポートメモリの場
合と異なり、シリアルパスライン５が単一のデータ線１
３０によって構成され、かつ、センスアンプ３０の２つ
の出力のうちの一方のみがＮチャネルＭＯＳトランジス
タ１５０を介して対応するシリアルメモリセル４０に接
続される。シリアルメモリセル４０の各々は、２つのＮ
チャネルＭＯ５）ランジスタ２２０および２３０を介し
てこのデータ線１３０に接続され、トランジスタ２２０
のゲートおよびトランジスタ２３０のゲートはそれぞれ
互いに異なる読出選択信号線２４０および書込選択信号
線２５０を介してシリアルデコーダ部６に接続される。

そして、このデュアルポートメモリと従来のデュアルポ
ートメモリとの特に重要な相違点は、シリアルメモリセ
ル４０が各々、駆動能力の異なる２つのインバータ４３
０および４４０によって構成される点である。

ここで、インバータの駆動能力とは、このインバータが
、接続されるノードに供給することができる、及び、こ
のノードから引き抜くことができる電流の大きさを意味
する。それゆえ、インバータの駆動能力は、このインバ
ータを構成するトランジスタのサイズに依存する。たと
えば従来のデュアルポートメモリにおいては、第１４図
に示されるように、シリアルメモリセル４０において、
インバータ４１０を構成するＰチャネルトランジスタ４
１０ａのサイズとインバータ４２０を構成するＰチャネ
ルトランジスタ４２０ａのサイズとは等しく、かつ、イ
ンバータ４１０を構成するＮチャネルトランジスタ４１
０ｂとインバータ４２０を構成するＮチャネルトランジ
スタ４２０ｂのサイズとは等しい。このように、２つの
インバータ間で、同一極性のトランジスタのサイズが等
しければ、この２つのインバータの駆動能力は等しい。

第２図は、第１図における任意のシリアルメモリセル４
０の構成を具体的に示す回路図である。

第２図に示されるように、シリアルメモリセル４０にお
いて、インバータ４３０は電源ＶＣと接地ＧＮＤとの間
に直列に接続されるＰチャネルＭＯＳトランジスタ４３
０ａおよびＮチャネルＭＯＳトランジスタ４３０ｂを含
み、同様に、インバータ４４０は電源ＶＣと接地ＧＮＤ
との間に直列に接続される、ＰチャネルＭＯＳトランジ
スタ４４０ａおよびＮチャネルＭＯ５）ランジスタ４４
０ｂを含む。インバータ４３０を構成するＰチャネルト
ランジスタ４３０ａのサイズはインバータ４４０を構成
するＰチャネルトランジスタ４４０ａのサイズよりも小
さく、かつ、インバータ４３０を構成するＮチャネルト
ランジスタ４３０ｂのサイズはインバータ４４０を構成
するＮチャネルトランジスタ４４０ｂのサイズよりも小
さい。従来と同様に、シリアルメモリセル４０を構成す
る２つのインバータ４３０および４４０は、互いの入力
端と出力端とを接続されて、フリップフロップを構成す
る。

再度第１図を参照して、センスアンプ３０はトランジス
タ１５０を介して対応するシリアルメモリセル４０内の
インバータ４４０の入力端に接続される。インバータ４
３０の出力端はトランジスタ２３０を介してデータ線１
３０に接続され、インバータ４４０の出力端はトランジ
スタ２２０を介してデータ線１３０に接続される。

次に、本実施例のデュアルポートメモリの動作について
説明する。パラレルデータの読出しおよび書込みのため
の動作は従来のデュアルポートメモリにおけるものと同
様であるので説明は省略する。以下、シリアルデータの
読出しおよび書込みのための動作について説明する。

まず、第６図における行アドレスバッファ１１および行
デコーダ１３が従来と同様に動作して、第１図における
メモリアレイ２内の任意のワード線ＷＬに接続される１
行分のメモリセルＭＣのそれぞれの記憶データに応じて
、すべてのビット線ＢＩＴまはたはＢＩＴの電位が上昇
または下降する。これによって、各ビット線対を構成す
る２本のビット線ＢＩＴおよびＢＩＴ間に生じた電位差
が、センスアンプ３０の従来と同様の動作によって電源
電位および接地電位間の電圧まで増幅される。すなわち
、第８図において、たとえばビット線ＢＩＴに選択され
たワード線ＷＬに接続されるメモリセルＭＣの記憶デー
タによる電位上昇が生じた場合には、ノードＣの電位が
信号線３５０に供給された電源電位まで上昇する一方、
ノードｄの電位は信号線３６０に供給された接地電位ま
で下降する。

センスアンプ３０によって増幅された読出しデータ、す
なわち、第８図におけるノードＣおよびｄのうちのいず
れかがセンスアンプ３０の出力として、第１図おけるト
ランジスタ１５０を介してシリアルメモリセル４０に与
えられる。次に、センスアンプ３０から対応するシリア
ルメモリセル４０へのデータ転送のための回路動作につ
いて、第３図を参照しながら説明する。

第３図は、第１図における任意のビット線対に対応して
設けられる、シリアルデータ読出しおよびシリアルデー
タ書込みのための回路部の構成を示す回路図である。第
３図において、センスアンプ３０およびシリアルメモリ
セル４０はいずれも、第１図の場合よりも詳細に表わさ
れる。

第３図を参照して、センスアンプ３０から対応するシリ
アルメモリセル４０へのデータ転送は、トランジスタ１
５０のゲートに与えられるデータ転送信号を従来と同様
のタイミングで一定期間供給”レベルとすることによっ
て行なわれる。これによって、トランジスタ１５０は前
記一定期間だけ導通ずる。トランジスタ１５０が導通ず
ると、ノードｂとノードｄとが電気的に接続される。し
たがって、ノードＣの電位およびノードｄの電位がそれ
ぞれたとえば“Ｈ″レベルよび“Ｌ”レベルであり、一
方、ノードａの電位およびノードｂの電位がそれぞれ“
Ｌ″レベルよび“Ｈ″レベルある状態でトランジスタ１
５０が導通すると、ノードｂは、トランジスタ１５０お
よび３２０を介して接地電位にある信号線３６０に電流
を引抜かれる一方、電源ＶＣからトランジスタ４３０ａ
を介して電流を供給される。このため、電源ＶＣからト
ランジスタ４３０ａを介してノードｂに流れ込む電流が
、ノードｂの電位が“Ｌ”レベルになることを阻害する
。しかし、本実施例では、トランジスタ４３０ａのサイ
ズはトランジスタ４４０ａのサイズよりも小さいととも
に、トランジスタ３２０のサイズよりも十分に小さく設
定される。この結果、電源ＶＣからトランジスタ４３０
ａを介してノードｂに流れ込む電流は、ノードｂからト
ランジスタ１５０および３２０を介して信号線３６０に
流れ出る電流よりも十分に小さい。

それゆえ、ノードｂの電位はトランジスタ１５０の導通
に応答して迅速に“Ｌ”レベルとなる。従って、ノード
ａの電位は迅速に“Ｈ”レベルとなる。

逆に、ノードＣの電位およびノードｄの電位がそれぞれ
“Ｌ”　レベルおよび“Ｈ″レベル電位であり、かつ、
ノードａの電位およびノードｂの電位がそれぞれ“Ｈ″
レベルよび“Ｌ”レベルである状態でトランジスタ１５
０が導通すると、ノードｂからトランジスタ４３０ｂを
介して接地ＧＮＤに流れる電流か、ノードｂの電位の“
Ｈ“レベルへの変化を阻害する。Ｌがし、本実施例では
、トランジスタ４３０ｂのサイズはトランジスタ４４０
ｂのサイズよりも小さいとともに、トランジスタ３１０
のサイズよりも十分に小さい。したがって、ノードｂか
らトランジスタ４３０ｂを介して接地ＧＮＤに流れる電
流は、電源電位にある信号線３５０からトランジスタ３
１０および１５０を介してノードｂに流れ込む電流に比
べて十分に小さい。このため、ノードｂの電位はトラン
ジスタ１５０の導通に応答して迅速に“Ｈ”レベルとな
る。従って、ノードａの電位は迅速に“Ｌ゛レベルなる
。

上記のことかられかるように、本実施例では、センスア
ンプ３０にメモリアレイ２から読出されたデータは、シ
リアルメモリセル３０に先に記憶されたデータにかかわ
らず容易にシリアルメモリセル４０に転送される。

第１図を参照して、シリアルメモリアレイ４内のすべて
のシリアルメモリセル４０にそれぞれセンスアンプ部３
から転送されたデータは、各々、単一のトランジスタ２
２０を介してデータ線１３０に転送される。シリアルメ
モリセル４０からデータ線１３０へのデータ転送は、す
べてのトランジスタ２２０が１個ずつ時間順次に導通す
ることによって行なわれる。具体的には、シフトレジス
タ部６が、すべての信号線２４０に１本ずつ時間順次に
“Ｈ”レベルの電位を一定期間供給する。

第４図は、本実施例における、シリアルメモリセル４０
からデータ線１３０へのデータ転送時の各信号線やノー
ドの電位変化を示すタイミングチャート図である。

次に、第３図および第４図を参照しながらシリアルメモ
リセル４０からデータ線１３０へのデー夕転送のための
回路動作についてもう少し具体的に説明する。なお、以
下の説明においては、シリアルレジスタ部６から信号線
２４０に付与される信号をシリアルレジスタ読出選択信
号と呼ぶ。

データ線１３０は、従来と同様に、シリアルメモリセル
４０とデータ線１３０とのｒ８１に設けられるスイッチ
ング素子（本実施例ではトランジスタ２２０）が導通ず
るまで、電源電位と接地電位との中間電位に固定され、
このスイッチング素子が導通するとこの固定が解除され
る。したがって、第３図において、信号線２４０に付与
されるシリアルレジスタ読出し選択信号が第４図（Ｃ）
に示されるように一定期間“Ｈ″レベルなるまでは、デ
ータ線１３０の電位は第４図（ａ）に示されるように、
“Ｌルベルと“Ｈ”レベルとの中間電位にある。シリア
ルレジスタ読出し選択信号が立上がると、データ線１３
０とノードａとが電気的に接続される。このとき、ノー
ドａには、センスアンプ３０から転送されたデータをラ
ッチしているノードｂの電位を入力とするインバータ４
４０の出力が付与されている。したかって、インバータ
４４０がシリアルメモリセル４０からデータ線１３０に
データを転送する役割を果たす。すなわち、ノードａの
電位か“Ｈ”レベルである場合、トランジスタ２２０か
導通すると、データ線１３０の電位は、第４図（ａ）の
曲線■て示されるように、電源ＶＣからトランジスタ４
４０ａおよび２２０を介してデータ線１３０に流れ込む
電流によって“Ｈ０レベルへと上昇する。逆に、ノード
ａの電位が“Ｌ゛レベルあれば、データ線１３０の電位
が第４図（ａ）の曲線■で示されるように、トランジス
タ２２０の導通に応答して、データ線１３０からトラン
ジスタ２２０および４４０ｂを介して接地ＧＮＤに流れ
込む電流によって“Ｌ″レベルと低下する。本実施例で
は、トランジスタ４４０ａのサイズが大きいので、ノー
ドａの電位が“Ｈ２レベルであるときに電源ＶＣからト
ランジスタ４４０ａおよび２２０を介してデータ線１３
０に流れる電流が大きい。さらに、トランジスタ４４０
ｂのサイズが大きいので、ノードａの電位が“Ｌ”レベ
ルであるときにデータ線１３０からトランジスタ２２０
および４４０ｂを介して接地ＧＮＤに流れる電流が大き
い。したがって、デり線１３０の電位はシリアルメモリ
セル４０に一時記憶されたデータ（第４図（ｄ））に応
じて変化しやすい。すなわち、シリアルメモリセル４０
からデータ線１３０にデータが容易に転送される。

シリアルレジスタ読出し選択信号が立下がると、トラン
ジスタ２２０が非導通状態に戻るので、データ線１３０
の電位は変化しなくなる。本実施例では、シリアルレジ
スタ読出し選択信号が立下がった直後、すなわち、トラ
ンジスタ２２０が非導通状態に戻った直後におけるデー
タ線１３０の電位の前記中間電位からの変化量を図示さ
れないセンスアンプが感知Φ増幅する。このセンスアン
プによって感知・増幅された信号が読出しデータとして
第６図におけるシリアルデータ出力端子ＳＤＯから外部
に出力される。

以上のように、シリアルデータ読出し時において、メモ
リアレイ２からの読出しデータはセンスアンプ３０から
シリアルメモリセル４０へおよび、シリアルメモリセル
４０からデータ線１３０へ容易に転送される。したがっ
て、シリアルデータ読出し時間が従来よりも短縮される
。前述したように、実際には第１図におけるすべての信
号線２４０の電位が時間順次に“Ｈ”レベルとなるので
、シリアルメモリアレイ４内のすべてのシリアルメモリ
セル４０に一時記憶されたデータは１個ずつ時間順次に
データ線１３０に読出される。また、すべての信号線２
５０の電位（第４図（ｂ））はシリアルデータ読出し時
において常時“Ｌ°レベルとされるのでトランジスタ２
３０は常時非導通状態にある。

次に、本実施例のデュアルポートメモリにおけるシリア
ルデータ書込みのための回路動作について第１図、第３
図および第５図を参照しながら説明する。第５図は、デ
ータ線１３０からシリアルメモリセル４０へのデータ転
送時における各信号線やノードの電位変化を示すタイミ
ングチャート図である。以下の説明においては、信号線
２５０にシリアルレジスタ部６から与えられる信号をシ
リアルレジスタ書込み選択信号と呼ぶ。

シリアルデータ書込み時には、第６図におけるシリアル
データ入力端子ＳＤＩからデータ線１３０に書込みデー
タごとにその論理値に応じた電位（“Ｈ”レベルまたは
“Ｌ″レベル電位）が与えられる。データ線１３０に与
えられた書込みデータのシリアルメモリアレイ４への転
送はトランジスタ２３０が導通することによって行なわ
れる。

具体的には、シフトレジスタ部６が、すべての信号線２
５０に１本ずつ時間順次に“Ｈ°レベルの電位のシリア
ルレジスタ書込み選択信号を一定期間与える。これによ
って、各書込みデータがシリアルメモリアレイ４内のシ
リアルメモリセル４０のうち、それが書込まれるべきメ
モリセルＭＣが接続されたビット線ＢＩＴまたはＢＩＴ
に対応して設けられたシリアルメモリセルに一時記憶さ
れる。次に、データ線１３０からシリアルメモリアレイ
４へのデータ転送のための回路動作についてもう少し具
体的に説明する。

第３図において、たとえば、データ線１３０の電位が“
Ｈ°レベルであり、かつ、ノードｂの電位が“Ｌ“レベ
ルである場合を考える。この状態でトランジスタ２３０
が導通すると、ノードｂからトランジスタ４３０ｂを介
して接地ＧＮＤに流れる電流が、ノードｂの電位がデー
タ線１３０からトランジスタ２３０を介してノードｂに
流れ込む電流に応じて“Ｈ＃レベルとなることを阻害す
る。しかし、本実施例では、トランジスタ４３０ｂのサ
イズは小さいので、ノードｂからトランジスタ４３０ｂ
を介して接地ＧＮＤに流れる電流は、ノードｂの電位の
“Ｈ″レベルの変化を阻害しない程度に小さい。したが
って、ノードｂの電位はトランジスタ２３０の導通に応
答して迅速に“Ｈ“　レベルとなる。これに応答してノ
ードａの電位が“Ｌ°レベルとなる。

逆に、データ線１３０の電位が“Ｌ°レベルであり、か
つ、ノードｂの電位が“Ｈ“レベルである状態でトラン
ジスタ２３０が導通ずると、電源ＶＣからトランジスタ
４３０ａを介してノードｂに流れる電流が、ノードｂの
電位がノードｂがらトランジスタ２３０を介してデータ
線１３０に流れる電流に応じて“Ｌ”レベルとなること
を阻害する。しかし、本実施例では、トランジスタ４３
０ａのサイズは小さいので、電源ＶＣからトランジスタ
４３０ａを介してノードｂに流れる電流は、ノードｂの
電位の“Ｌルーベルへの変化を阻害しない程度に小さい
。このため、ノードｂの電位はトランジスタ２３０の導
通に応答して迅速に“Ｌ″レベルなる。これに応答して
、ノードａの電位は“Ｈ”　レベルとなる。

このように、本実施例では、シリアルメモリセル４０に
先に記憶されていたデータにかかわらずノードａおよび
ｂの電位がデータ線１３０の電位レベルに応じて迅速に
変化する。すなわち、シリアルメモリセル４０の記憶デ
ータは、第５図（ｄ）に示されるように、シリアルレジ
スタ書込み選択信号（第５図（ｂ））の立上がりに応答
して迅速に、データ線１３０に与えられた電位（第５図
（ａ）の曲線■または■）に応じたデータに切換わる。

第１図において、データ線１３０からシリアルメモリセ
ル４０に転送された書込みデータの各々は、単一のトラ
ンジスタ１５０を介してセンスアンプ３０に転送される
。シリアルメモリセル４０から対応するセンスアンプ３
０へのデータ転送のための回路動作についてもう少し具
体的に説明する。

第３図において、シリアルメモリセル４０からセンスア
ンプ３０へのデータ転送は、データ転送信号が一定期間
“Ｈ＃レベルとなってトランジスタ１５０を一定期間だ
け導通させることによって行なわれる。したがって、シ
リアルメモリセル４０を構成する２つのインバータ４３
０および４４０のうちサイズの小さいインバータ４３０
が、シリアルメモリセル４０からセンスアンプ３０にデ
ータを転送する機能を果たす。尚、シリアルデータ書込
時には、シリアルレジスタ読出選択信号（第５図（Ｃ）
）は常時“Ｌ”レベルであるので、トランジスタ２２０
は常時非導通状態にある。

一方、従来と同様に、センスアンプ３０はトランジスタ
１５０が導通状態となった後に活性化される。すなわち
、第１１図に示されるように、信号線３５０の電位（１
１図（Ｃ））および信号線３６０の電位（第１１図（ｄ
））はそれぞれ、データ転送信号（第１１図（ｆ）が立
上がった後に電源電位および接地電位となる。このため
トランジスタ１５０が導通する直前におけるノードｂの
電位がＨ”レベルであれば、トランジスタ１５０が導通
してからセンスアンプ３０が活性化されるまでの期間に
、電源ＶＣからトランジスタ４３０ａおよび１５０を介
してノードｄに電流が流れる。これによって、ノードｄ
の電位はイコライズされたビット線ＢＩＴの電位から上
昇する。しかし、本実施例ではトランジスタ４３０ａの
サイズが小さいので、電源ＶＣからトランジスタ４３０
ａおよび１５０を介してノードｄに流れ込む電流が小さ
い。この結果、前記期間におけるノードｄの電位上昇量
も小さい。逆に、トランジスタ１５０が導通ずる直前に
おけるノードｄの電位が“Ｌ″レベルあれば、トランジ
スタ１５０が導通してからセンスアンプ３０が活性化さ
れるまでの期間に、ノードｄからトランジスタ１５０お
よび４３０ｂを介して接地ＧＮＤに電流か流れる。これ
によって、ノードｄの電位はイコライズされたビット線
ＢＩＴの電位から降下する。しかし、本実施例ではトラ
ンジスタ４３０ｂのサイズが小さいので、ノードｄから
トランジスタ］５０および４３０ｂを介して接地ＧＮＤ
に流れる電流が小さい。

したかって、前記期間におけるノードｄの電位降下量も
小さい。

このように、センスアンプ３０が活性化されるまでの期
間に、シリアルメモリセル４０に一時記憶された書込み
データによってノードｄに生じる電位変化量は小さい。

しかし、センスアンプ３０を構成するトランジスタ３１
０，３２０，３３０゜および３４０の各々のしきい値や
サイズ等は、メモリアレイ２内のメモリセルＭＣの記憶
データによってビット線ＢＩＴまたはＢＩＴに生じる極
めて微小な電位変化をセンスアンプ３０が増幅すること
ができるように設定される。このビット線ＢＩＴまたは
ＢＩＴに生じる電位変化は、トランジスタ１５０が導通
してからセンスアンプ３０が活性化されるまでにノード
ｄに生じる電位変化よりもさらに小さい。したがって、
センスアンプ３０が活性化されることによって、ノード
ｄに生じた電位変化はセンスアンプ３０によって十分に
増幅される。つまり、シリアルメモリアレイ４０に一時
記憶された書込みデータはインバータ４３０のサイズが
小さいことにかかわらず、センスアンプ３０に十分容易
に転送される。

第１図において、センスアンプ部３内のすべてのセンス
アンプ３０に書込みデータが転送され終ると、従来と同
様に、選択されたワード線ＷＬに“Ｈ”　レベルの電位
が付与される。これによって、従来と同様に、センスア
ンプ３に転送された書込みデータがそれぞれ、選択され
たワード線ＷＬに接続される１行分のメモリセルＭＣに
書込まれる。

以上のように、本実施例のデュアルポートメモリにおい
ては、シリアルデータ書込みのための、データ線１３０
からシリアルメモリセル４０へのデータ転送が、シリア
ルメモリセル４０からセンスアンプ３０へのデータ転送
を阻害することなく、容易に行なわれる。したがって、
シリアルデータの書込み速度も従来より速くなる。

なお、シリアルメモリセル４ｏからデータ線１３０への
データ転送時における、シリアル４０のノードａおよび
ｂに生じる若干の電位変化や、データ線１３０からシリ
アルメモリセル４０へのデータ転送時にデータ線１３０
に生じる若干の電位変化などの過渡的な現象は、第７図
に示される従来のデュアルポートメモリにおける、シリ
アルメモリセル４０からデータ線１００および１１０へ
のデータ転送時にノードａおよびｂに生じる若干の電位
変化および、データ線１００および１１０からシリアル
メモリセル４０へのデータ転送時にデータ線１００およ
び１１０に生じる若干の電位変化と同様である。すなわ
ち、第３図において、シリアルメモリセル４０からデー
タ線１３０へのデータ転送時には、ノードａおよびｂの
うち“Ｈ。

レベルの電位をラッチしているほうのノードからデータ
線１３０に流れる電流が生じる。このため、“Ｈ°レベ
ルの電位をラッチしているノードａまたはｂの電位は、
第４図（ｄ）の曲線■て示されるように、シリアルレジ
スタ読出し選択信号が“Ｈ”レベルである期間、“Ｈ°
レベルよりも若干低くなる。逆に、データ線１３０から
シリアルメモリセル４０へのデータ転送時には、データ
線１３０の電位が“Ｈ”レベルである場合、データ線１
３０から、ノードａおよびｂのうち“Ｌ＃レベルの電位
をラッチしている方のノードに流れる電流が生じ、デー
タ線１３０の電位が“Ｌ”レベルである場合、ノードａ
およびｂのうち“Ｈ″レベル電位をラッチしている方の
ノードからデータ線１３０に流れる電流が生じる。この
ため、データ線１３０の電位は１３５図（ａ）に示され
るように、シリアルレジスタ書込み選択信号の立上がり
に応答して、若干上昇（データ線１３０の電位が“Ｌ°
レベルの場合二曲線■）または若干低下（データ線１３
０の電位か“Ｈ°レベルの場合二曲線■）する。

以上のように、本実施例のデュアルポートメモリによれ
ば、シリアルデータ読出し時には、第１図において、セ
ンスアンプ３０からノードｂに与えられた読出しデータ
かインバータ４３０および４４０によって一時記憶され
、その後、ノードａからデータ線１３０に転送される。

一方、シリアルデータ書込み時には、第１図において、
データ線１３０からノードｂに与えられた書込みデータ
がトランジスタ４３０および４４０によって一時記憶さ
れた後、ノードｂからセンスアンプ３０に転送される。

したがって、シリアルメモリセル４０からデータ線１３
０へのデータ出力と、シリアルメモリセル４０からセン
スアンプ３０へのデータ出力とが異なるインバータ４３
０および４４０によってそれぞれ行なわれる。さらに、
シリアルデータ読出し時において、センスアンプ３０の
出力と衝突するのはインバータ４３０の出力であり、シ
リアルデータ書込み時において、データ線１３０の出力
と衝突するのもインバータ４３０の出力である。したが
って、インバータ４３０の駆動能力を小さくすれば、デ
ータ線１３０からシリアルメモリセル４０へのデータ転
送および、センスアンプ３０からシリアルメモリセル４
０へのデータ転送の両方を容易にすることができる。一
方、インバータ４４０の駆動能力はシリアルメモリセル
４０からデータ線１３０へのデータ転送のみを考慮して
設定されればよい。すなわち、インバータ４４０の駆動
能力を大きくすれば、シリアルメモリセル４０からデー
タ線１３０にデータが容易に転送される。そこで、本実
施例のように、インバータ４３０の駆動能力とインバー
タ４４０の駆動能力とが相補的に設定されれば、シリア
ルデータ読出速度及びシリアル書込速度が共に向上され
る。

もちろん、実際には、インバータ４３０を構成するトラ
ンジスタ４３０ａおよび４３０ｂのサイズと、インバー
タ４４０を構成するトランジスタ４４０ａおよび４４０
ｂのサイズとはセンスアンプ３０を構成するトランジス
タ３１０，３２０．３３０、および３４０のサイズも考
慮して決定される必要がある。第３図における０内の数
値は、これら８個のトランジスタの各々のサイズ（チャ
ネル幅Ｗ）を他の７個のトランジスタのサイズ（チャネ
ル幅Ｗ）との比で表わした数値である。

なお、これら８個のトランジスタ間のサイズの比は、第
３図に示されるものに限定されない。

さらに、本実施例によれば、従来２本必要であったデー
タ線が１本になるので、第６図においてデュアルポート
メモリチップ１に対してシリアルパスライン５が占める
面積が小さくなる。この結果、シリアルパスライン５は
、従来はど、このデュアルポートメモリの記憶容量の大
容量化を阻冒しなくなるので、より一層デュアルポート
メモリの記憶容量の向上を図ることが可能となる。

なお、上記実施例では、本発明がデュアルポートメモリ
に適用された場合について説明されたが、本発明は、少
なくとも２種類のメモリアレイ間および、これらのメモ
リアレイとデータ線との間でのデータ転送が必要な半導
体記憶装置全般に適用可能である。

［発明の効果コ 以上のように、本発明によれば、第１のメモリアレイか
ら読出されたデータ信号がデータバス手段に転送される
までの経路と、データバス手段に書込まれたデータ信号
が第１のメモリアレイに転送されるまでの経路とがデー
タバス手段および第２のメモリアレイ間において異なる
。このため、第２のメモリセルに含まれる第１および第
２の反転手段のうち、第２のメモリセルからデータバス
手段にデータを出力する方の反転手段の駆動能力を大き
くしてもデータ線からの第２のメモリセルにデータ転送
されにくくなるという問題は生じない。さらに、もう一
方の反転手段の駆動能力を小さくしても、第２のメモリ
セルからデータバス手段へのデータ転送が困難となると
いう問題は生じない。この結果、データ読出し時には、
第１のメモリアレイから第２のメモリアレイにデータが
容易に転送され、かつ、第２のメモリアレイからデータ
バス手段にデータが容易に転送されるので、データ読出
゛し速度が向上される。一方、データ書込み時にはデー
タバス手段から第１のメモリアレイにデータが容易に転
送されるので、データ書込み速度も向上される。

【図面の簡単な説明】

第１図は本発明の一実施例のデュアルポートメモリの部
分構成を示す概略ブロック図、第２図は第１図における
シリアルメモリセル４０の構成を詳細に示す回路図、第
３図は第１図における任意のビット線対に対応して設け
られる、シリアルデータ読出しおよび書込みのための回
路の構成を詳細に示す回路図、第４図は第１図における
任意のシリアルメモリアレイからデータ線にデータを転
送するための回路動作を説明するためのタイミングチャ
ート図、第５図は第１図におけるデータ線から任意のシ
リアルメモリセルにデータを転送するための回路動作を
説明するためのタイミングチャート図、第６図は従来の
デュアルポートメモリの全体構成を示すブロック図、第
７図は従来のデュアルポートメモリの部分構成を示す回
路図、第８図は第７図におけるセンスアンプ３０の構成
を詳細に示す回路図、第９図は第７図におけるシリアル
メモリセルの構成を詳細に示す回路図、第１０図は第７
図においてセンスアンプから対応するシリアルメモリセ
ルにデータを転送するための回路動作を説明するための
タイミングチャート図、第１１図は第７図においてシリ
アルメモリセルから対応するセンスアンプにデータを転
送するための回路動作を説明するためのタイミングチャ
ート図、第１２図は第７図においてデータ線からシリア
ルメモリセルにデータを転送するための回路動作を説明
するためのタイミングチャート図、第１３図は第７図に
おいてシリアルメモリセルからデータ線にデータを転送
するための回路動作を説明するためのタイミングチャー
ト図、第１４図は、第７図における任意のビット線対に
対応して設けられる、シリアルデータ読出しおよび書込
みのための回路の構成を詳細に示す回路図である。 図において、１はデュアルポートメモリチップ、２はメ
モリアレイ、３はセンスアンプ部、４はシリアルレジス
タ部、５゛はシリアルパスライン、６はシリアルデコー
ダ部、７はカウンタ部、１１は行アドレスバッファ、１
２は列アドレスバッファ、１３は行デコーダ、１４は列
デコーダ、１５はデータバスライン、ＭＣはメモリセル
、ＷＬはワード線、ＢＬならびにＢＩＴおよびＢＩＴは
ビット線、３０はセンスアンプ、４０はシリアルメモリ
セル、４１０，４２０．４３０．および４４０はインバ
ータ、２４０は読出し選択信号線、２５０は書込み選択
信号線、１００，１１０．および１３０はデータ線であ
る。 なお、図中、同一符号は同一または相当部分を示す。 も９０ 豹１４図

Claims (1)

1. 【特許請求の範囲】 複数の列に配列された複数の第１メモリセルを含む第１
   のメモリアレイと、 前記第１のメモリアレイからの記憶データ信号および、
   前記第１のメモリアレイへの書込みデータ信号を一時記
   憶するための第２のメモリアレイとを含み、 前記第２のメモリアレイは、前記複数の列ごとに対応し
   て設けられる複数の第２のメモリセルを含み、 前記第２のメモリセルからの記憶データ信号を外部に供
   給し、かつ、外部から前記書込みデータ信号を受けるた
   めのデータバス手段と、 前記第１のメモリセルからデータ信号を読出す読出し手
   段と、 前記読出し手段によって読出されたデータ信号および、
   前記第２のメモリセルに一時記憶されたデータ信号を検
   知して増幅する増幅手段とをさらに備え、 前記第２のメモリセルの各々は、 第１のノードと、 第２のノードと、 前記第１のノードの電位を反転して前記第２のノードに
   付与する第１の反転手段と、 前記第２のノードの電位を反転して前記第１のノードに
   付与する第２の反転手段とを含み、前記第１の反転手段
   の駆動能力は前記第２の反転手段の駆動能力よりも大き
   く、 データ読出し時およびデータ書込み時に、前記第１のノ
   ードと前記増幅手段とを電気的に結合する第１の結合手
   段と、 前記データ読出し時に、前記第１のノードと前記増幅手
   段とが前記第１の結合手段によって電気的に結合された
   後に、前記第２のノードと前記データバス手段とを電気
   的に結合する第２の結合手段と、 前記データ書込み時に、前記第１のノードと前記増幅手
   段とが前記第１の結合手段によって電気的に結合される
   前に、前記第１のノードと前記データバス手段とを電気
   的に結合する第３の結合手段とをさらに備えた半導体記
   憶装置。