JP2741825B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2741825B2 JP4297038A JP29703892A JP2741825B2 JP 2741825 B2 JP2741825 B2 JP 2741825B2 JP 4297038 A JP4297038 A JP 4297038A JP 29703892 A JP29703892 A JP 29703892A JP 2741825 B2 JP2741825 B2 JP 2741825B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にリングポインタによりメモリセルを選択するフ
ァーストイン・ファーストアウト（以下、ＦＩＦＯとい
う）メモリの冗長回路に関するものである。
【０００２】
【従来の技術】図２６は従来の冗長回路を有した２ポー
トのＦＩＦＯメモリを示す図である。図において、１は
複数のメモリセルが行列に配置されたメモリセルアレ
イ、７はメモリセルアレイ１を構成する正規のメモリセ
ル、７ａはメモリセルアレイ１を構成する冗長用のスペ
アメモリセル、１７０はライトクロック信号ＷＴをカウ
ントしてそのカウント値を出力するライトワードアドレ
スカウンタ、１７１はライトワードアドレスカウンタ１
７０のカウント値をデコードするライトワードアドレス
デコーダ、１７２はリードクロック信号ＲＴをカウント
してそのカウント値を出力するリードワードアドレスカ
ウンタ、１７３はリードワードアドレスカウンタ１７２
のカウント値をデコードするリードワードアドレスデコ
ーダ、１７４はライトクロック信号ＷＴをカウントして
そのカウント値を出力するライトビットアドレスカウン
タ、１７５はライトビットアドレスカウンタ１７４のカ
ウント値をデコードするライトビットアドレスデコー
ダ、１７６はリードクロック信号ＲＴをカウントしてそ
のカウント値を出力するリードビットアドレスカウン
タ、１７７はリードビットアドレスカウンタ１７６のカ
ウント値をデコードするリードビットアドレスデコー
ダ、１７８はスペアメモリセルアレイ、１７９はライト
ビットアドレスカウンタ１７４またはリードビットアド
レスカウンタ１７６のカウント値をデコードする冗長用
デコーダ、１８０，１８１はヒューズである。
【０００３】次に動作について説明する。メモリセルア
レイ１中のメモリセル７へのデータの書き込み動作にお
いて、メモリセルアレイ１中の特定のメモリセル７の選
択は、ライトクロック信号ＷＴに同期してライトワード
アドレスカウンタ１７０及びライトビットアドレスカウ
ンタ１７４のカウント値が進み、ライトワードアドレス
デコーダ１７１及びライトビットアドレスデコーダ１７
５が該カウント値をデコードすることにより行われる。
メモリセルアレイ１中のメモリセル７からのデータの読
み出し動作において、メモリセルアレイ１中の特定のメ
モリセル７の選択は、リードクロック信号ＲＴに同期し
てリードワードアドレスカウンタ１７２及びリードビッ
トアドレスカウンタ１７６のカウンタ値が進み、リード
ワードアドレスデコーダ１７３及びリードビットアドレ
スデコーダ１７７が該カウント値をデコードすることに
より行われる。
【０００４】正規のメモリセル７に不良が発生した場
合、そのメモリセル７がつながるビット線のヒューズ１
８０，１８１をレーザブロウ等で切断する。不足するメ
モリ容量はスペアメモリセルアレイ１７８で補われる。
ヒューズ１８０，１８１が切断されたビット線をデコー
ドするカウント値のみ冗長用デコーダ１７９でデコード
するように、冗長用デコーダ１７９もレーザブロウ等で
加工される。スペアメモリセルアレイ１７８、冗長用デ
コーダ１７９を何組用意するかは任意である。また、冗
長用メモリが不要の場合は、スペアメモリセル７ａに接
続するビット線のヒューズ１８０，１８１をレーザブロ
ウ等で切断する。
【０００５】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、メモリセルアレイ１中
のメモリセル７に不良が発生する可能性があるため、ビ
ット線毎に冗長のためのヒューズ１８０，１８１を用意
する必要があり、ヒューズ１８０，１８１を設けるため
の大きな面積を必要とするという問題があった。
【０００６】また、ＦＩＦＯメモリのアドレスデコーダ
は、カウンタを必要とせず、フリップフロップ回路を直
列に接続したシフトレジスタで簡単に構成できるが冗長
回路を設けることが困難である。
【０００７】さらに、ＦＩＦＯメモリにおける先頭アド
レスに関し、冗長性を設けることも困難であった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルアレイにおける行ま
たは列を選択するための手段をシフトレジスタで構成し
たＦＩＦＯメモリにおいて、行または列毎に設けられて
いたヒューズの個数を減らすとともにヒューズを設ける
位置を自由に設定することができる冗長回路を有する半
導体記憶装置を得ることを目的とする。また、先頭アド
レスに関しても冗長性を設けることが可能な冗長回路を
有する半導体記憶装置を得ることを目的とする。
【０００９】
【００１０】
【００１１】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、 （ａ）複数行複数列にマトリクス状に配設
された複数のメモリセル、（ｂ）複数行もしくは複数列
に配設され、それぞれが入力ノードと、出力ノードと、
制御ノードと、選択信号出力ノードと、状態設定信号入
力端子とを有するとともに、対応した入力ノードに入力
されたデータを一時記憶してこの一時記憶したデータを
対応した出力ノードに伝達するとともに一時記憶したデ
ータによって上記対応した列もしくは対応した行に配設
された複数のメモリセルを選択するための信号を対応し
た選択信号出力ノードに出力する選択部と、この選択部
に対応して配設され、対応した入力ノードに入力された
データを直接対応した出力ノードに伝達するためのデー
タスルー部とを有し、対応した制御ノードに入力された
制御信号によって対応した選択部及びデータスルー部の
一方が動作状態に、他方が非動作状態にされ、状態設定
信号入力端子に入力された状態設定信号に応じて記憶す
るデータを自己の内部で発生するかまたは記憶したデー
タを消去するかの所定の設定を行う複数のメモリセル選
択部と、少なくとも一つの行もしくは列に配設され、そ
れぞれが入力ノードと、出力ノードと、制御ノードと、
選択信号出力ノードと、状態設定信号入力端子と、先頭
アドレス制御信号入力端子とを有するとともに、対応し
た入力ノードに入力されたデータを一時記憶してこの一
時記憶したデータを対応した出力ノードに伝達するとと
もに一時記憶したデータによって上記対応した列もしく
は対応した行に配設された複数のメモリセルを選択する
ための信号を対応した選択信号出力ノードに出力する選
択部と、この選択部に対応して配設され、対応した入力
ノードに入力されたデータを直接対応した出力ノードに
伝達するためのデータスルー部とを有し、対応した制御
ノードに入力された制御信号によって対応した選択部及
びデータスルー部の一方が動作状態に、他方が非動作状
態にされ、状態設定信号入力端子に入力された状態設定
信号及び先頭アドレス制御信号入力端子に入力された先
頭アドレス制御信号に応じて記憶するデータを自己の内
部で発生するかまたは記憶したデータを消去するかを選
択的に設定する先頭アドレス用メモリセル選択部とを有
し、これらメモリセル選択部及び先頭アドレス用メモリ
セル選択部の入力ノードと出力ノードとが直列に接続さ
れてループ状に構成されたメモリセル選択手段、（ｃ）
前記メモリセル選択手段における複数の制御ノードに対
してそれぞれ制御信号を出力し、上記メモリセル選択手
段における複数のメモリセル選択部及び先頭アドレス用
メモリセル選択部の少なくとも一つにおいて選択部を非
動作状態とするとともにデータスルー部を動作状態とす
るため上記制御信号数よりも少ない数の信号に基づいて
制御信号を出力するプログラム可能に構成された制御手
段を備えて構成されている。
【００１２】第２の発明に係る半導体記憶装置は、
（ａ）複数行複数列にマトリクス状に配設された複数の
メモリセル、（ｂ）複数行もしくは複数列に配設され、
それぞれが入力ノードと、出力ノードと、制御ノード
と、選択信号出力ノードと、状態設定信号入力端子とを
有するとともに、対応した入力ノードに入力されたデー
タを一時記憶してこの一時記憶したデータを対応した出
力ノードに伝達するとともに一時記憶したデータによっ
て上記対応した列もしくは対応した行に配設された複数
のメモリセルを選択するための信号を対応した選択信号
出力ノードに出力する選択部と、この選択部に対応して
配設され、対応した入力ノードに入力されたデータを直
接対応した出力ノードに伝達するためのデータスルー部
とを有し、対応した制御ノードに入力された制御信号に
よって対応した選択部及びデータスルー部の一方が動作
状態に、他方が非動作状態にされ、状態設定信号入力端
子に入力された状態設定信号によって記憶するデータを
自己の内部で発生するかまたは記憶したデータを消去す
る複数の第１のメモリセル選択部と、少なくとも一つの
行もしくは列に配設され、それぞれが入力ノードと、出
力ノードと、制御ノードと、選択信号出力ノードと、状
態設定信号入力端子と、先頭アドレス制御信号入力端子
とを有するとともに、対応した入力ノードに入力された
データを一時記憶してこの一時記憶したデータを対応し
た出力ノードに伝達するとともに一時記憶したデータに
よって上記対応した列もしくは対応した行に配設された
複数のメモリセルを選択するための信号を対応した選択
信号出力ノードに出力する選択部と、この選択部に対応
して配設され、対応した入力ノードに入力されたデータ
を直接対応した出力ノードに伝達するためのデータスル
ー部とを有し、対応した制御ノードに入力された制御信
号によって対応した選択部及びデータスルー部の一方が
動作状態に、他方が非動作状態にされ、状態設定信号入
力端子に入力された状態設定信号及び先頭アドレス制御
信号入力端子に入力された先頭アドレス制御信号によっ
て記憶するデータを自己の内部で発生するかまたは記憶
したデータを消去するかを選択的に設定する第２のメモ
リセル選択部とを有し、これら第１のメモリセル選択部
及び第２のメモリセル選択部の入力ノードと出力ノード
とが直列に接続されてループ状に構成されたメモリセル
選択手段、（ｃ）前記メモリセル選択手段における第１
のメモリセル選択部に対応した複数の制御ノードに対し
てそれぞれ制御信号を出力し、上記メモリセル選択手段
における複数の第１のメモリセル選択部において選択部
を非動作状態とするとともにデータスルー部を動作状態
とするため上記制御信号数よりも少ない数の信号に基づ
いて制御信号を選択的に出力するプログラム可能に構成
された制御手段、（ｄ）前記メモリセル選択手段におけ
る第２のメモリセル選択部に対応した制御ノードに対し
て制御信号を出力し、上記メモリセル選択手段における
第２のメモリセル選択部において選択部を動作状態とす
るとともにデータスルー部を非動作状態とするため制御
信号を出力するプログラム可能に構成された先頭アドレ
ス用制御手段を備えて構成されている。
【００１３】
【００１４】
【００１５】第３の発明に係る半導体記憶装置は、
（ａ）複数のメモリセルで構成されたメモリセルアレ
イ、（ｂ）少なくとも一つのスペアメモリセル、（ｃ）
複数の前記メモリセルのうちデータの読出もしくは書き
込みを行うメモリセルを選択する信号を伝達する複数の
メモリセル選択線、（ｄ）前記スペアメモリセルに記憶
されたデータの読出もしくは書き込みを行うスペアメモ
リセルを選択する信号を伝達するスペアメモリセル選択
線、（ｅ）入力端子と、出力端子と、制御端子と、対応
する前記メモリセル選択線に接続した選択信号出力端子
と、前記入力端子と前記出力端子に接続したデータスル
ー回路とを持つ複数のフリップフロップ回路と、スペア
入力端子と、スペア出力端子と、スペア制御端子と、対
応する前記スペアメモリセル選択線に接続したスペア選
択信号出力端子と、前記スペア入力端子と前記スペア出
力端子とに接続したスペアデータスルー回路とを持つス
ペアフリップフロップ回路とを有し、複数の前記フリッ
プフロップ回路及び前記スペアフリプフロップ回路を直
列に接続してループ状に構成したアドレスポインタ、
（ｆ）前記フリップフロップ回路に対応する複数の制御
信号出力端子と、複数の前記フリップフロップ回路のう
ちの任意のフリップフロップ回路を選択するためのフリ
ップフロップ選択信号を作成する選択信号作成手段と、
前記フリップフロップ選択信号をデコードして前記各制
御信号出力端子に第１または第２の制御信号を出力する
デコード手段とを有し、各前記フリップフロップ回路の
前記制御端子に制御信号出力端子を接続し、前記各制御
端子から出力される前記第１または第２の制御信号によ
り前記データスルー回路を制御して前記フリップフロッ
プ回路内のデータ伝達経路を選択する制御回路、（ｇ）
前記スペアフリップフロップ回路に対応するスペア制御
信号出力端子を有し、前記スペアフリップフロップ回路
の前記スペア制御端子にスペア制御信号出力端子を接続
し、前記スペア制御信号出力端子より出力される第１ま
たは第２のスペア制御信号によって前記スペアデータス
ルー回路を制御して前記スペアフリップフロップ回路内
のデータ伝達経路を選択するスペア制御回路を備え、前
記フリップフロップ回路は、前記制御端子に入力された
第１の制御信号に応じて前記データスルー回路により前
記入力端子から入力されたデータを直接前記出力端子へ
通過させる第１の状態となり、前記制御端子に入力され
た第２の制御信号に応じて前記データスルー回路により
前記入力端子から入力されたデータを直接前記出力端子
へは通過させず、前記入力端子から入力された信号によ
り前記選択信号出力端子から前記メモリセルを選択する
信号を出力する第２の状態となり、前記スペアフリップ
フロップ回路は、前記スペア制御端子に入力された前記
第１のスペア制御信号に応じて前記スペアデータスルー
回路により前記スペア入力端子から入力されたデータを
直接前記スペア出力端子へは通過させず、前記スペア入
力端子から入力された信号により前記スペア選択信号出
力端子から前記スペアメモリセルを選択する信号を出力
する第１の状態となり、前記スペア制御端子に入力され
た前記第２のスペア制御信号に応じて前記スペアデータ
スルー回路により前記スペア入力端子から入力されたデ
ータを直接前記スペア出力端子へ通過させる第２の状態
となるように構成されている。
【００１６】第４の発明に係る半導体記憶装置は、
（ａ）複数のメモリセルで構成されたメモリセルアレ
イ、（ｂ）複数の前記メモリセルのうちデータの読出も
しくは書き込みを行うメモリセルを選択する信号を伝達
する複数のメモリセル選択線、（ｃ）入力端子及び出力
端子を持つ複数のフリップフロップ回路と第１の端子、
第２の端子及び制御端子を持つ複数の第１のスイッチ回
路とを有し、前記フリップフロップ回路と前記スイッチ
回路とを交互に接続してループを構成し、該ループにお
いて前記フリップフロップ回路の入力端子に前記第１の
スイッチ回路の第２の端子を接続しあるいは前記フリッ
プフロップ回路の出力端子に前記第１のスイッチ回路の
第１の端子を接続し、前記各メモリセル選択線を前記フ
リップフロップ回路の出力端子と前記第１のスイッチ回
路の第１の端子との接続点に各々接続したアドレスポイ
ンタ、（ｄ）第１の端子、第２の端子及び制御端子を持
ち、前記第１の端子を前記フリップフロップ回路の入力
端子に接続し、前記第２の端子を該フリップフロップ回
路の出力端子に接続する前記第１のスイッチ回路の第１
の端子に接続した複数の第２のスイッチ回路、（ｅ）複
数の前記第１及び第２のスイッチ回路にそれぞれ対応し
た複数の制御信号出力端子と、複数の前記フリップフロ
ップ回路のうちの任意のフリップフロップ回路を選択す
るためのフリップフロップ選択信号を作成する選択信号
作成手段と、前記フリップフロップ選択信号をデコード
して前記各制御信号出力端子に第１または第２の制御信
号を出力するデコード手段とを有し、前記第１及び第２
のスイッチ回路の制御端子に前記制御信号出力端子を接
続し、前記各制御信号出力端子から前記各制御端子へ出
力される前記第１または第２の制御信号により前記第１
及び第２のスイッチ回路を制御して、前記第１のスイッ
チ回路をオフし前記第２のスイッチ回路をオンさせる第
１の状態と、前記第１のスイッチ回路をオンし前記第２
のスイッチ回路をオフさせる第２の状態とを選択する制
御回路を備えて構成されている。
【００１７】第５の発明に係る半導体記憶装置は、
（ａ）複数のメモリセルで構成されたメモリセルアレ
イ、（ｂ）少なくとも一つのスペアメモリセル、（ｃ）
複数の前記メモリセルのうちデータの読み出しもしくは
書き込みを行うメモリセルを選択する信号を伝達する複
数のメモリセル選択線、（ｄ）前記スペアメモリセルに
記憶されたデータの読み出しもしくは書き込みを行うス
ペアメモリセルを選択する信号を伝達するスペアメモリ
セル選択線、（ｅ）入力端子及び出力端子を持つ複数の
フリップフロップ回路と、スペア入力端子及びスペア出
力端子を持つスペアフリップフロップ回路と、第１の端
子、第２の端子及び制御端子を持つ複数の第１のスイッ
チ回路と、第１のスペア端子、第２のスペア端子及びス
ペア制御端子を有する第１のスペアスイッチ回路とを有
し、前記フリップフロップ回路と前記スイッチ回路とを
交互に接続してループを構成し、該ループにおいて前記
フリップフロップ回路の入力端子に前記第１のスイッチ
回路の第２の端子を接続しあるいは前記フリップフロッ
プ回路の出力端子に前記第１のスイッチ回路の第１の端
子を接続し、さらに前記スペアフリップフロップ回路の
スペア出力端子に前記第１のスペアスイッチ回路の第１
のスペア端子を接続してなる少なくとも一つの回路を前
記フリップフロップ回路の入力端子と前記第１のスイッ
チ回路の第２の端子との間に挿入し、前記各メモリセル
選択線を前記フリップフロップ回路の出力端子と前記第
１のスイッチ回路の第１の端子との接続点あるいは前記
スペアフリップフロップ回路のスペア出力端子と前記第
１のスペアスイッチ回路の第１のスペア端子に各々接続
したアドレスポインタ、（ｆ）第１の端子、第２の端子
及び制御端子を持ち、前記第１の端子を前記フリップフ
ロップ回路の入力端子に接続し、前記第２の端子を該フ
リップフロップ回路の出力端子に接続する前記第１のス
イッチ回路の第１の端子に接続した複数の第２のスイッ
チ回路、（ｇ）第１のスペア端子、第２のスペア端子及
びスペア制御端子を持ち、前記第１のスペア端子を前記
スペアフリップフロップ回路のスペア入力端子に接続
し、前記第２のスペア端子を該スペアフリップフロップ
回路の出力端子に接続する前記第１のスペアスイッチ回
路の第１のスペア端子に接続した第２のスペアスイッチ
回路、（ｈ）複数の前記第１及び第２のスイッチ回路に
それぞれ対応した複数の制御信号出力端子と、複数の前
記フリップフロップ回路のうちの任意のフリップフロッ
プ回路を選択するためのフリップフロップ選択信号を作
成する選択信号作成手段と、前記フリップフロップ選択
信号をデコードして前記各制御信号出力端子に第１また
は第２の制御信号を出力するデコード手段とを有し、前
記第１及び第２のスイッチ回路の制御端子に前記制御信
号出力端子を接続し、前記各制御信号出力端子から前記
各制御端子へ出力される前記第１または第２の制御信号
により前記第１及び第２のスイッチ回路を制御して、前
記第１のスイッチ回路をオフし前記第２のスイッチ回路
をオンさせる第１の状態と、前記第１のスイッチ回路を
オンし前記第２のスイッチ回路をオフさせる第２の状態
とを選択する制御回路、（ｉ）前記第１及び第２のスペ
アスイッチ回路にそれぞれ対応したスペア制御信号出力
端子を有し、前記第１及び第２のスペアスイッチ回路の
スペア制御端子とスペア制御信号出力端子とを接続し、
前記各スペア制御端子へ出力される前記第１または第２
の制御信号により第１及び第２のスペアスイッチ回路を
制御して前記第１のスペアスイッチ回路をオンし、前記
第２のスペアスイッチ回路をオフさせる第１の状態と、
前記第１のスペアスイッチ回路をオフし、前記第２のス
ペアスイッチ回路をオンさせる第２の状態とを選択する
スペア制御回路を備えて構成されている。
【００１８】第６の発明に係る半導体記憶装置は、
（ａ）複数のメモリセルで構成されたメモリセルアレ
イ、（ｂ）複数の前記メモリセルのうちデータの読出も
しくは書き込みを行うメモリセルを選択する信号を伝達
する複数のメモリセル選択線、（ｃ）入力端子と、出力
端子と、制御端子と、対応する前記メモリセル選択線に
接続した選択信号出力端子と、前記入力端子と前記出力
端子に接続したデータスルー回路とを持つ複数のフリッ
プフロップ回路を有し、複数の前記フリップフロップ回
路を直列に接続してループ状に構成したアドレスポイン
タ、（ｄ）前記フリップフロップ回路に対応する複数の
制御信号出力端子と、複数の前記フリップフロップ回路
のうちの任意のフリップフロップ回路を選択するための
フリップフロップ選択信号を作成する選択信号作成手段
と、前記フリップフロップ選択信号をデコードして前記
各制御信号出力端子に第１または第２の制御信号を出力
するデコード手段とを有し、各前記フリップフロップ回
路の前記制御端子に制御信号出力端子を接続し、前記各
制御端子から出力される前記第１または第２の制御信号
により前記データスルー回路を制御して前記フリップフ
ロップ回路内のデータ伝達経路を選択する制御回路、
（ｅ）前記フリップフロップ回路のうちの少なくとも一
つのフリップフロップ回路に接続された少なくとも一つ
の先頭アドレス制御信号出力端子を有し、前記先頭アド
レス制御信号出力端子に接続された前記フリップフロッ
プ回路のうち任意のひとつのフリップフロップ回路を指
定する先頭アドレス制御信号を作成して、前記先頭アド
レス制御信号出力端子から出力する先頭アドレス制御回
路を備え、前記先頭アドレス制御信号出力端子に接続さ
れた前記フリップフロップ回路は、先頭アドレス制御信
号出力端子に接続された先頭アドレス制御信号入力端子
と、状態設定信号が入力される状態設定信号入力端子
と、前記先頭アドレス制御信号入力端子に入力される先
頭アドレス制御信号によって制御され、前記状態設定信
号入力端子に入力される前記状態設定信号に応じて前記
フリップフロップ回路のセット状態またはリセット状態
を設定するセット・リセット制御回路とをさらに持ち、
前記先頭アドレス制御信号出力端子に接続されていない
前記フリップフロップ回路は、前記状態設定信号が入力
される状態設定信号入力端子を持ち、前記状態設定信号
に応じてセットあるいはリセット状態に設定され、前記
フリップフロップ回路は、前記制御端子に入力された第
１の制御信号に応じて前記データスルー回路により前記
入力端子から入力されたデータを直接前記出力端子へ通
過させる第１の状態となり、前記制御端子に入力された
第２の制御信号に応じて前記データスルー回路により前
記入力端子から入力されたデータを直接前記出力端子へ
は通過させず、前記入力端子から入力された信号により
前記選択信号出力端子から前記メモリセルを選択する信
号を出力する第２の状態となるように構成されている。
【００１９】第７の発明に係る半導体記憶装置は、
（ａ）複数のメモリセルで構成されたメモリセルアレ
イ、（ｂ）少なくとも一つのスペアメモリセル、（ｃ）
複数の前記メモリセルのうちデータの読出もしくは書き
込みを行うメモリセルを選択する信号を伝達する複数の
メモリセル選択線、（ｄ）前記スペアメモリセルに記憶
されたデータの読出もしくは書き込みを行うスペアメモ
リセルを選択する信号を伝達するスペアメモリセル選択
線、（ｅ）入力端子と、出力端子と、制御端子と、対応
する前記メモリセル選択線に接続した選択信号出力端子
と、前記入力端子と前記出力端子に接続したデータスル
ー回路とを持つ複数のフリップフロップ回路、（ｆ）ス
ペア入力端子と、スペア出力端子と、スペア制御端子
と、対応する前記スペアメモリセル選択線に接続したス
ペア選択信号出力端子と、前記スペア入力端子と前記ス
ペア出力端子とに接続したスペアデータスルー回路とを
持つスペアフリップフロップ回路とを有し、複数の前記
フリップフロップ回路及び前記スペアフリップフロップ
回路を直列に接続してループ状に構成したアドレスポイ
ンタ、（ｇ）前記フリップフロップ回路に対応する複数
の制御信号出力端子と、複数の前記フリップフロップ回
路のうちの任意のフリップフロップ回路を選択するため
のフリップフロップ選択信号を作成する選択信号作成手
段と、前記フリップフロップ選択信号をデコードして前
記各制御信号出力端子に第１または第２の制御信号を出
力するデコード手段とを有し、各前記フリップフロップ
回路の前記制御端子に制御信号出力端子を接続し、前記
各制御端子から出力される前記第１または第２の制御信
号により前記データスルー回路を制御して前記フリップ
フロップ回路内のデータ伝達経路を選択する制御回路、
（ｈ）前記スペアフリップフロップ回路に対応するスペ
ア制御信号出力端子を有し、前記スペアフリップフロッ
プ回路の前記スペア制御端子にスペア制御信号出力端子
を接続し、前記スペア制御信号出力端子より出力される
第１または第２のスペア制御信号によって前記スペアデ
ータスルー回路を制御して前記スペアフリップフロップ
回路内のデータ伝達経路を選択するスペア制御回路、
（ｉ）前記フリップフロップ回路及び前記スペアフリッ
プフロップ回路のうちの少なくとも一つのフリップフロ
ップ回路に接続された少なくとも一つの先頭アドレス制
御信号出力端子を有し、前記先頭アドレス制御出力端子
に接続された前記フリップフロップ回路及び前記スペア
フリップフロップ回路のうち任意のひとつのフリップフ
ロップ回路を指定する先頭アドレス制御信号を作成し
て、前記先頭アドレス制御信号出力端子から出力する先
頭アドレス制御回路を備え、前記先頭アドレス制御信号
出力端子に接続された前記フリップフロップ回路及び前
記スペアフリップフロップ回路は、前記先頭アドレス制
御回路の先頭アドレス制御信号出力端子を接続された先
頭アドレス制御信号入力端子と、状態設定信号が入力さ
れる状態設定信号入力端子と、前記先頭アドレス制御信
号入力端子に入力される前記先頭アドレス制御信号によ
って制御され、前記状態設定信号に応じて前記フリップ
フロップ回路のセット状態またはリセット状態を設定す
るセット・リセット制御回路とをさらに持ち、前記先頭
アドレス制御信号出力端子に接続されていない前記フリ
ップフロップ回路及び前記スペアフリップフロップ回路
は、前記状態設定信号が入力される状態設定信号入力端
子を持ち、前記状態設定信号に応じてセットあるいはリ
セット状態に設定され、前記フリップフロップ回路は、
前記制御端子に入力された第１の制御信号に応じて前記
データスルー回路により前記入力端子から入力されたデ
ータを直接前記出力端子へ通過させる第１の状態とな
り、前記制御端子に入力された第２の制御信号に応じて
前記データスルー回路により前記入力端子から入力され
たデータを直接前記出力端子へは通過させず、前記入力
端子から入力された信号により前記選択信号出力端子か
ら前記メモリセルを選択する信号を出力する第２の状態
となり、前記スペアフリップフロップ回路は、前記スペ
ア制御端子に入力された前記第１のスペア制御信号に応
じて前記スペアデータスルー回路により前記スペア入力
端子から入力されたデータを直接前記スペア出力端子へ
は通過させず、前記スペア入力端子から入力された信号
により前記スペア選択信号出力端子から前記スペアメモ
リセルを選択する信号を出力する第１の状態となり、前
記スペア制御端子に入力された前記第２のスペア制御信
号に応じて前記スペアデータスルー回路により前記スペ
ア入力端子から入力されたデータを直接前記スペア出力
端子へ通過させる第２の状態となるように構成されてい
る。
【００２０】第８の発明に係る半導体記憶装置は、
（ａ）複数のメモリセルで構成されたメモリセルアレ
イ、（ｂ）複数の前記メモリセルのうちデータの読出も
しくは書き込みを行うメモリセルを選択する信号を伝達
する複数のメモリセル選択線、（ｃ）入力端子及び出力
端子を持つ複数のフリップフロップ回路と、第１の端
子、第２の端子及び制御端子を持つ複数の第１のスイッ
チ回路とを有し、前記フリップフロップ回路と前記スイ
ッチ回路とを交互に接続してループを構成し、該ループ
において前記フリップフロップ回路の入力端子に前記第
１のスイッチ回路の第２の端子を接続しあるいは前記フ
リップフロップ回路の出力端子に前記第１のスイッチ回
路の第１の端子を接続し、前記各メモリセル選択線を前
記フリップフロップ回路の出力端子と前記第１のスイッ
チ回路の第１の端子との接続点に各々接続したアドレス
ポインタ、（ｄ）第１の端子、第２の端子及び制御端子
を持ち、前記第１の端子を前記フリップフロップ回路の
入力端子に接続し、前記第２の端子を該フリップフロッ
プ回路の出力端子に接続する前記第１のスイッチ回路の
第１の端子に接続した複数の第２のスイッチ回路、
（ｅ）複数の前記第１及び第２のスイッチ回路にそれぞ
れ対応した複数の制御信号出力端子と、複数の前記フリ
ップフロップ回路のうちの任意のフリップフロップ回路
を選択するためのフリップフロップ選択信号を作成する
選択信号作成手段と、前記フリップフロップ選択信号を
デコードして前記各制御信号出力端子に第１または第２
の制御信号を出力するデコード手段とを有し、前記第１
及び第２のスイッチ回路の制御端子に前記制御信号出力
端子を接続し、前記各制御信号出力端子から前記各制御
端子へ出力される前記第１または第２の制御信号により
前記第１及び第２のスイッチ回路を制御して、前記第１
のスイッチ回路をオフし前記第２のスイッチ回路をオン
させる第１の状態と、前記第１のスイッチ回路をオンし
前記第２のスイッチ回路をオフさせる第２の状態とを選
択する制御回路、（ｆ）前記フリップフロップ回路のう
ちの少なくとも一つのフリップフロップ回路に接続され
た少なくとも一つの先頭アドレス制御信号出力端子を有
し、前記先頭アドレス制御出力端子に接続された前記フ
リップフロップ回路のうち任意のひとつのフリップフロ
ップ回路を指定する先頭アドレス制御信号を作成して、
前記先頭アドレス制御信号出力端子から出力する先頭ア
ドレス制御回路を備え、前記先頭アドレス制御出力端子
に接続された前記フリップフロップ回路は、先頭アドレ
ス制御信号出力端子に接続された先頭アドレス制御信号
入力端子と、状態設定信号が入力される状態設定信号入
力端子と、先頭アドレス制御信号により制御され、前記
状態設定信号に応じて前記フリップフロップ回路のセッ
ト状態またはリセット状態を設定するセット・リセット
制御回路とをさらに持ち、前記先頭アドレス制御信号出
力端子に接続されていない前記フリップフロップ回路
は、前記状態設定信号が入力される状態設定信号入力端
子を持ち、前記状態設定信号に応じてセットあるいはリ
セット状態に設定される。
【００２１】第９の発明に係る半導体記憶装置は、
（ａ）複数のメモリセルで構成されたメモリセルアレ
イ、 （ｂ）少なくとも一つのスペアメモリセル、複数
の前記メモリセルのうちデータの読み出しもしくは書き
込みを行うメモリセルを選択する信号を伝達する複数の
メモリセル選択線、（ｃ）前記スペアメモリセルに記憶
されたデータの読み出しもしくは書き込みを行うスペア
メモリセルを選択する信号を伝達するスペアメモリセル
選択線、（ｄ）入力端子及び出力端子を持つ複数のフリ
ップフロップ回路と、スペア入力端子及びスペア出力端
子を持つスペアフリップフロップ回路と、第１の端子、
第２の端子及び制御端子を持つ複数の第１のスイッチ回
路と、第１のスペア端子、第２のスペア端子及びスペア
制御端子を有する第１のスペアスイッチ回路とを有し、
前記フリップフロップ回路と前記スイッチ回路とを交互
に接続してループを構成し、該ループにおいて前記フリ
ップフロップ回路の入力端子に前記第１のスイッチ回路
の第２の端子を接続しあるいは前記フリップフロップ回
路の出力端子に前記第１のスイッチ回路の第１の端子を
接続し、さらに前記スペアフリップフロップ回路のスペ
ア出力端子に前記第１のスペアスイッチ回路の第１のス
ペア端子を接続してなる少なくとも一つの回路を前記フ
リップフロップ回路の入力端子と前記第１のスイッチ回
路の第２の端子との間に挿入し、前記各メモリセル選択
線を前記フリップフロップ回路の出力端子と前記第１の
スイッチ回路の第１の端子との接続点あるいは前記スペ
アフリップフロップ回路のスペア出力端子と前記第１の
スペアスイッチ回路の第１のスペア端子に各々接続した
アドレスポインタ、（ｅ）第１の端子、第２の端子及び
制御端子を持ち、前記第１の端子を前記フリップフロッ
プ回路の入力端子に接続し、前記第２の端子を該フリッ
プフロップ回路の出力端子に接続する前記第１のスイッ
チ回路の第１の端子に接続した複数の第２のスイッチ回
路、（ｆ）第１のスペア端子と、第２のスペア端子と、
スペア制御端子とを持ち、前記第１のスペア端子を前記
スペアフリップフロップ回路のスペア入力端子に接続
し、前記第２のスペア端子を該スペアフリップフロップ
回路の出力端子に接続する前記第１のスペアスイッチ回
路の第２のスペア端子に接続した第２のスペアスイッチ
回路、（ｇ）複数の前記第１及び第２のスイッチ回路に
それぞれ対応した複数の制御信号出力端子と、複数の前
記フリップフロップ回路のうちの任意のフリップフロッ
プ回路を選択するためのフリップフロップ選択信号を作
成する選択信号作成手段と、前記フリップフロップ選択
信号をデコードして前記各制御信号出力端子に第１また
は第２の制御信号を出力するデコード手段とを有し、前
記第１及び第２のスイッチ回路の制御端子に前記制御信
号出力端子を接続し、前記各制御信号出力端子から前記
各制御端子へ出力される前記第１または第２の制御信号
により前記第１及び第２のスイッチ回路を制御して、前
記第１のスイッチ回路をオフし前記第２のスイッチ回路
をオンさせる第１の状態と、前記第１のスイッチ回路を
オンし前記第２のスイッチ回路をオフさせる第２の状態
とを選択する制御回路、（ｈ）前記第１及び第２のスペ
アスイッチ回路にそれぞれ対応したスペア制御信号出力
端子を有し、前記第１及び第２のスペアスイッチ回路の
スペア制御端子とスペア制御信号出力端子とを接続し、
前記各スペア制御端子へ出力される前記第１または第２
の制御信号により第１及び第２のスペアスイッチ回路を
制御して前記第１のスペアスイッチ回路をオンし、前記
第２のスペアスイッチ回路をオフさせる第１の状態と、
前記第１のスペアスイッチ回路をオフし、前記第２のス
ペアスイッチ回路をオンさせる第２の状態とを選択する
スペア制御回路、（ｉ）前記フリップフロップ回路及び
前記スペアフリップフロップ回路のうちの少なくとも一
つのフリップフロップ回路に接続された少なくとも一つ
の先頭アドレス制御信号出力端子を有し、前記先頭アド
レス制御出力端子に接続された前記フリップフロップ回
路のうち任意のひとつのフリップフロップ回路を指定す
る先頭アドレス制御信号を作成して、前記先頭アドレス
制御信号出力端子から出力する先頭アドレス制御回路を
備え、前記先頭アドレス制御信号出力端子に接続された
前記フリップフロップ回路及び前記スペアフリップフロ
ップ回路は、前記先頭アドレス制御回路の前記先頭アド
レス制御信号出力端子に接続された先頭アドレス制御信
号入力端子と、状態設定信号が入力される状態設定信号
入力端子と、前記先頭アドレス制御信号によって制御さ
れ、前記状態設定信号に応じて前記フリップフロップ回
路をセット状態またはリセット状態に設定するセット・
リセット制御回路とをさらに持ち、前記先頭アドレス制
御信号出力端子に接続されていない前記フリップフロッ
プ回路及び前記スペアフリップフロップ回路は、前記状
態設定信号が入力される状態設定信号入力端子を持ち、
前記状態設定信号に応じてセットあるいはリセット状態
に設定される。
【００２２】
【００２３】
【００２４】
【００２５】
【作用】第１の発明における制御手段は制御手段は、不
具合等の発生している不必要なメモリセルに接続してい
るメモリセル選択部に対して出力する制御信号によっ
て、そのメモリセル選択部の選択部を非動作状態とする
とともにデータスルー部を動作状態としてメモリセルを
選択するための信号をそのメモリセル選択部より出力さ
せないようにする。この様にしてメモリセル選択手段の
中のループ状に接続されているメモリセル選択部の必要
なものだけからメモリセルを選択するための信号を出力
させることができ、制御手段によってメモリセルを集中
的に管理することができ、そのため、制御信号を出力す
る際の元になる信号の数を削減してその信号を発生する
信号発生手段を簡素化することができる。
【００２６】また、先頭アドレス用制御手段は、先頭ア
ドレス用メモリセル選択部が状態設定信号入力端子に入
力された状態設定信号及び先頭アドレス制御信号入力端
子に入力された先頭アドレス制御信号によって記憶する
データを自己の内部で発生するかまたは記憶したデータ
を消去するかを選択的に設定することができるで、先頭
アドレスを与えるメモリセル選択部に接続するメモリセ
ルに不具合が発生したときには、そのメモリセル選択部
のデータスルー部を働かせるとともに、先頭アドレス制
御信号によって先頭アドレス用メモリセル選択部を状態
設定信号が入力されたとき自己の内部で記憶するデータ
を発生させるようにする。そうして、いままで先頭アド
レスを出していたメモリセル選択部に替わって先頭アド
レス用メモリセル選択部が先頭アドレスを出力するよう
になる。そうすることで、先頭アドレスを出力していた
メモリセル選択部のメモリセルに不具合が発生してもそ
の不良を救済できる。
【００２７】第２の発明における第１の制御手段は、メ
モリセルに不具合が発生したときだけ、不具合等の発生
している不必要なメモリセルに接続している第１のメモ
リセル選択部に対して出力する制御信号によって、その
第１のメモリセル選択部の選択部を非動作状態とすると
ともにデータスルー部を動作状態としてメモリセルを選
択するための信号をその第１のメモリセル選択部より出
力させないようにする。この様にしてメモリセル選択手
段の中のループ状に接続されているうちの第１のメモリ
セル選択部の必要なものだけからメモリセルを選択する
ための信号を出力させることができ、制御手段によって
メモリセルを集中的に管理することができ、そのため、
制御信号を出力する際の元になる信号の数を削減してそ
の信号を発生する信号発生手段を簡素化することができ
る。
【００２８】また、第２の制御手段は、メモリセルに不
具合が発生したときだけ、不具合等の発生している不必
要なメモリセルの代替をするメモリセルに接続している
第２のメモリセル選択部に対して出力する制御信号によ
って、その第２のメモリセル選択部の選択部を動作状態
とするとともにデータスルー部を非動作状態としてメモ
リセルを選択するための信号をその第２のメモリセル選
択部より出力させないようにする。この様にしてメモリ
セル選択手段のループ状に接続されているうちの第２の
メモリセル選択部の必要なものだけからメモリセルを選
択するための信号を出力させることができる。従って、
不具合の発生していないときは第１のメモリセル選択部
に接続されているメモリセルを選択し、第２のメモリセ
ル選択部に接続されているメモリセルを選択しないよう
にしておけば、冗長のための操作を省くことができる。
【００２９】また、先頭アドレス用制御手段は、先頭ア
ドレス用メモリセル選択部が、状態設定信号入力端子に
入力された状態設定信号及び先頭アドレス制御信号入力
端子に入力された先頭アドレス制御信号によって記憶す
るデータを自己の内部で発生するかまたは記憶したデー
タを消去するかを選択的に設定することができるので、
先頭アドレスを与えるメモリセル選択部に接続するメモ
リセルに不具合が発生したときには、そのメモリセル選
択部のデータスルー部を働かせるとともに、先頭アドレ
ス制御信号によって先頭アドレス用メモリセル選択部を
状態設定信号が入力されたとき自己の内部で記憶するデ
ータを発生させるようにする。そうして、いままで先頭
アドレスを出していたメモリセル選択部に替わって先頭
アドレス用メモリセル選択部が先頭アドレスを出力する
ようになる。そうすることで、先頭アドレスを出力して
いたメモリセル選択部のメモリセルに不具合が発生して
もその不良を救済できる。
【００３０】
【００３１】第３の発明における制御回路は、メモリセ
ルアレイ中に不良が発生した場合、選択信号作成手段に
より必要なフリップフロップ回路と不良メモリセルに対
応するフリップフロップ回路とを選択するフリップフロ
ップ選択信号を出力し、このフリップフロップ選択信号
をデコード部でデコードすることにより複数のフリップ
フロップ回路に対して第１または第２の制御信号を出力
する。これにより制御回路は、必要なメモリセルを選択
するメモリセル選択線に接続しているフリップフロップ
回路に対して第２の制御信号を出力することによりフリ
ップフロップ回路として通常の動作を行わせると同時
に、不良のメモリセルのメモリセル選択線に接続してい
るフリップフロップ回路に対して第１の制御信号を出力
することによりデータスルー回路を働かせてそのフリッ
プフロップ回路に入力したデータを通過させ、そのフリ
ップフロップ回路よりメモリセル選択線に対してメモリ
セル選択信号を出力させないようにする。そして、この
不良メモリセルに対応するフリップフロップ回路により
選択されるメモリセルの代替を行うためにスペア制御回
路は、必要なスペアメモリセルを選択するスペアメモリ
セル選択線に接続しているスペアフリップフロップ回路
に対して第１のスペア制御信号を出力することによりフ
リップフロップ回路として通常の動作を行わせる。
【００３２】第４の発明における制御回路は、選択信号
作成手段により必要なフリップフロップ回路と不必要な
フリップフロップ回路とを選択するフリップフロップ選
択信号を出力し、このフリップフロップ選択信号をデコ
ード部でデコードすることにより複数のフリップフロッ
プ回路に対して第１または第２の制御信号を出力する。
これにより、制御回路は、必要なメモリセルを選択する
メモリセル選択線に接続しているフリップフロップ回路
に対応する第１のスイッチ回路及び第２のスイッチ回路
に対して第２の制御信号を出力することによりフリップ
フロップ回路として通常の動作を行わせると同時に、不
必要なメモリセルのメモリセル選択線に接続しているフ
リップフロップ回路に対応する第１及び第２のスイッチ
回路に対して第１の制御信号を出力することにより第２
のスイッチ回路を経由してデータを通過させ、そのフリ
ップフロップ回路よりメモリセル選択線に対してメモリ
セル選択信号を出力させないようにする。
【００３３】第５の発明における制御回路は、メモリセ
ルアレイ中に不良が発生した場合、選択信号作成手段に
より必要なフリップフロップ回路と不必要なフリップフ
ロップ回路とを選択するフリップフロップ選択信号を出
力し、このフリップフロップ選択信号をデコード部でデ
コードすることにより複数のフリップフロップ回路に対
して第１または第２の制御信号を出力する。これにより
制御回路は必要なメモリセルを選択するメモリセル選択
線に接続しているフリップフロップ回路に対応する第１
及び第２のスイッチ回路に対して第２の制御信号を出力
することによりフリップフロップ回路として通常の動作
を行わせると同時に、不良のメモリセルのメモリセル選
択線に接続しているフリップフロップ回路に対して第１
の制御信号を出力することによりデータスルー回路を働
かせてそのフリップフロップ回路に入力したデータを通
過させ、そのフリップフロップ回路よりメモリセル選択
線に対してメモリセル選択信号を出力させないようにす
る。そして、このフリップフロップ回路により選択され
るメモリセルの代替を行うためにスペア制御回路は、必
要なスペアメモリセルを選択するスペアメモリセル選択
線に接続しているスペアフリップフロップ回路に対応す
る第１及び第２のスペアスイッチ回路に対して第１のス
ペア制御信号を出力することによりスペアフリップフロ
ップ回路に通常のフリップフロップ回路としての動作を
行わせる。
【００３４】第６及び第８の発明における先頭アドレス
制御回路は、メモリセルアレイ中に不良が発生した場合
で、かつ不良メモリセルが先頭アドレスを指定するフリ
ップフロップ回路に接続されている場合にそのフリップ
フロップ回路が制御回路により不能状態とされるが、そ
のために新たに先頭アドレスを指定するフリップフロッ
プ回路を設定する。すなわち、先頭アドレス制御回路
は、先頭アドレス制御信号出力端子に接続されたフリッ
プフロップ回路のうち任意のひとつのフリップフロップ
回路を選択するため、先頭アドレス制御信号を作成し、
先頭アドレス制御信号出力端子から出力される先頭アド
レス制御信号によって先頭アドレスを制御する。従っ
て、先頭アドレス制御信号入力端子を先頭アドレス制御
回路の先頭アドレス制御信号出力端子に接続され、先頭
アドレス制御回路によって制御されるフリップフロップ
回路の中の一つは、第１の先頭アドレス制御信号によっ
て制御され、状態設定信号に応じてセット・リセット制
御回路によって前記フリップフロップ回路をセット状態
に設定する。そして、このフリップフロップ回路がアド
レスポインタにおいて先頭アドレスを指定するフリップ
フロップ回路となり、セット機能が設定されたフリップ
フロップ回路により制御されるメモリが先頭アドレスと
なる。以上のように先頭アドレス制御回路により先頭ア
ドレスに対する冗長性を可能としている。
【００３５】第７及び第９の発明における先頭アドレス
制御回路は、メモリセルアレイ中に不良が発生した場合
で、かつ不良メモリセルが先頭アドレスを指定するフリ
ップフロップ回路に接続されている場合にそのフリップ
フロップ回路が制御回路により不能状態とされるが、そ
のために新たに先頭アドレスを指定するフリップフロッ
プ回路を不良メモリセルの発生していないスペアフリッ
プフロップ回路またはフリップフロップ回路を用いて設
定する。すなわち、先頭アドレス制御回路は、先頭アド
レス制御出力端子に接続されたフリップフロップ回路及
びスペアフリップフロップ回路のうち任意のひとつのフ
リップフロップ回路を選択するための先頭アドレス制御
信号を作成し、先頭アドレス制御信号出力端子から出力
されるは頭アドレス制御信号によって先頭アドレスを制
御する。従って、先頭アドレス制御信号入力端子を先頭
アドレス制御回路の先頭アドレス制御信号出力端子に接
続され、先頭アドレス制御回路によって制御されるフリ
ップフロップ回路及びスペアフリップフロップ回路の中
の一つは、第１の先頭アドレス制御信号によって制御さ
れ、状態設定信号に応じてセット・リセット制御回路に
よって前記フリップフロップ回路をセット状態に設定す
る。そして、このフリップフロップ回路がアドレスポイ
ンタにおいて先頭アドレスを指定するフリップフロップ
回路となり、セット機能が設定されたフリップフロップ
回路により制御されるメモリが先頭アドレスとなる。以
上のように先頭アドレス制御回路により先頭アドレスに
対する冗長性を可能としている。
【００３６】
【実施例】
概要構成１．以下、この発明の半導体記憶装置を図につ
いて説明する。図１はこの発明の半導体記憶装置の一構
成例の概要を説明するためのブロック図である。図１に
おいて、１は複数行複数列にマトリクス状に配設された
複数のメモリセルより構成されたメモリセルアレイで、
メモリセルとしてはＤＲＡＭ，ＳＲＡＭ，ＥＥＰＲＯＭ
等に用いられるもので良い、２は入力された入力データ
Ｄｉｎをメモリセルアレイ１のメモリセルに書き込むた
めの入力回路、３は入力回路２が入力データＤｉｎを書
き込むメモリセルをクロック信号ＷＴに同期して選択す
る入力用リングポインタ、４はメモリセルアレイ１のメ
モリセルに書き込まれたデータを読み出すための出力回
路、５は出力回路４がデータを読み出すメモリセルをク
ロック信号ＲＴに同期して選択する出力用リングポイン
タ、６は入力用リングポインタ３及び出力用リングポイ
ンタ５を制御する制御回路である。ここでは、入力及び
出力の両方にリングポインタを用いた例を示すが一方の
みに用いてもよい。
【００３７】入力用リングポインタ３及び出力用リング
ポインタ５は複数のフリップフロップ回路をリング状に
直列に接続して構成されている。そして、入力用及び出
力用リングポインタ３，５はメモリセルを選択するため
のデータをクロック信号ＲＴ，ＷＴに同期して順に次の
フリップフロップ回路へと送る動作を行う。従って、リ
ングポインタ３，５においてメモリセルを選択するため
のデータはフリップフロップ回路で構成されたリングを
周回することになる。そして、各フリップフロップ回路
はメモリセルを選択するためのデータに基づいてメモリ
セルを選択するメモリセル選択信号を出力する。
【００３８】ところが、半導体記憶装置を上記のように
構成した場合、メモリセルアレイ１を構成するメモリセ
ルのうちに不良のメモリセルがあると半導体記憶装置全
体が不良品となる。そのため、メモリセルアレイ１内に
冗長用のメモリセルを設け、このスペアメモリセルを選
択するためのスペアフリップフロップ回路を入力及び出
力用リングポインタ３，５内に設けている。そして、制
御回路６から出力される制御信号Ｃによって不良のメモ
リセルを選択するフリップフロップ回路を動作させず、
その代わりにスペアフリップフロップ回路を動作させて
冗長用のメモリセルを用いることにより半導体記憶装置
全体が不良品となることを防いでいる。
【００３９】実施例１． この発明の第１実施例について図２を用いて説明する。
図２はこの発明の第１実施例による半導体記憶装置の一
部を示すブロック図である。図２には図１に示した半導
体記憶装置の構成要素のうちメモリセルアレイ１と入力
用リングポインタ３と出力用リングポインタ５と制御回
路６に相当する構成を示している。図２において、１は
ｍ行（ｎ＋ｋ）列のマトリクス状に配設された｛ｍ×
（ｎ＋ｋ）｝個のメモリセル７を有したメモリセルアレ
イで、各行に配設された（ｎ＋ｋ）個のメモリセルは対
応した行に配設されたワード線に接続されるとともに、
各列に配設されたｍ個のメモリセルは対応した列に配設
されたビット線に接続されており、ｎ個の列に配設され
た複数のメモリセルは正規用のメモリセルを構成し、残
りのｋ個の列に配設された複数のメモリセルは冗長用の
メモリセルを構成している。
【００４０】７ＳＣＷ1 〜７ＳＣＷn+k は、それぞれメ
モリセルアレイ１の各列に対応して配設され、対応した
列に配設されたビット線とデータ入力線との間に接続さ
れたトランスファーゲートを制御する信号を伝達する信
号線、つまり、データ書き込み時に、対応した列に配設
された複数のメモリセルを選択するための信号を伝達す
るための列側書き込みメモリセル選択線である。
【００４１】７ＳＣＲ1 〜７ＳＣＲn+k はそれぞれメモ
リセルアレイ１の各列に対応して配設され、対応した列
に配設されたビット線とデータ出力線との間に接続され
たトランスファーゲートを制御する信号を伝達する信号
線、つまり、データ読み出し時に、対応した列に配設さ
れた複数のメモリセルを選択するための信号を伝達する
ための列側読み出しメモリセル選択線である。
【００４２】７ＳＲＷ1 〜７ＳＲＷｍはそれぞれメモリ
セルアレイ１の各行に対応して配設され、データ書き込
み時に、対応した行に配設されたワード線を活性化させ
るための信号を伝達するための行側書き込みメモリセル
選択線で、例えばワード線の一部として構成されても良
い。
【００４３】７ＳＲＲ1 〜７ＳＲＲｍはそれぞれメモリ
セルアレイ１の各行に対応して配設され、データ読み出
し時に、対応した行に配設されたワード線を活性化させ
るための信号を伝達するための行側読み出しメモリセル
選択線で、例えばワード線の一部として構成されても良
い。
【００４４】１１は入力用リングポインタを構成するラ
イトビットアドレスポインタで、列側書き込みメモリセ
ル選択線７ＳＣＷ1 〜７ＳＣＷn+k にそれぞれ対応して
配設され、それぞれの列選択用出力ノードが対応した列
側書き込みメモリセル選択線７ＳＣＷ1 〜７ＳＣＷn+k
に接続されている（ｎ＋ｋ）個のメモリセル選択部、即
ちライトビットポインタ部８ＣＷ1 〜８ＣＷn+k を直列
に接続したリングポインタによって構成され、先頭位置
となる第１列に対応したライトビットポインタ部８ＣＷ
1 はフリップフロップ回路にて構成され、それ以外のラ
イトビットポインタ部８ＣＷ2 〜８ＣＷn+k は自己の入
力ノードと自己の出力ノードとの間に接続され、入力ノ
ードに入力された情報を出力ノードにそのまま伝達する
データスルー回路を内蔵したフリップフロップ回路にて
構成されている。ライトビットアドレスポインタ１１の
各ライトビットポインタ部８ＣＷ1 〜８ＣＷn+k は、書
き込み用リセット信号／ＷＲＳによってリセットされて
ライトビットポインタ部８ＣＷ1 から列側書き込み用メ
モリセル選択線７ＳＣＷ1 を通してメモリセルを選択す
る信号、この実施例においては“Ｈ”レベルの電位を出
力し、その他のライトビットポインタ部８ＣＷ2 〜８Ｃ
Ｗn+k からは列側書き込み用メモリセル選択線７ＳＣＷ
2 〜７ＳＣＷn+k を通してメモリセルを選択しない信
号、この実施例においては“Ｌ”レベルの電位を出力
し、さらに、書き込み用列側クロック信号Ｔ1 に同期し
て、順に列側書き込み用メモリセル選択線を選択するた
めのデータを次段のライトビットポインタ部へ伝える。
【００４５】１２は入力用リングポインタを構成するラ
イトワードアドレスポインタで、行側書き込みメモリセ
ル選択線７ＳＲＷ1 〜７ＳＲＷ m にそれぞれ対応して配
設され、それぞれの行選択用出力ノードが対応した行側
書き込みメモリセル選択線７ＳＲＷ1 〜７ＳＲＷ m に接
続されているフリップフロップ回路にて構成されたｍ個
のメモリセル選択部、即ちライトワードポインタ部８Ｒ
Ｗ1 〜８ＲＷ m を直列に接続したリングポインタによっ
て構成されている。ライトワードアドレスポインタ１２
の各ライトワードポインタ部８ＲＷ1 〜８ＲＷ m は、書
き込み用リセット信号／ＷＲＳによってリセットされて
ライトワードポインタ部８ＲＷ1 から行側書き込み用メ
モリセル選択線７ＳＲＷ1 を通してメモリセルを選択す
る信号、この実施例においては“Ｈ”レベルの電位を出
力し、その他のライトワードポインタ部８ＲＷ2 〜８Ｒ
Ｗ m からは行側書き込み用メモリセル選択線７ＳＲＷ2
〜７ＳＲＷ m を通してメモリセルを選択しない信号、こ
の実施例においては“Ｌ”レベルの電位を出力し、さら
に、書き込み用行側クロック信号Ｔ2 に同期して、順に
行側書き込み用メモリセル選択線を選択する信号を次段
のライトワードポインタ部へ伝える。
【００４６】１３は出力用リングポインタを構成するリ
ードビットアドレスポインタで、列側読み出しメモリセ
ル選択線７ＳＣＲ1 〜７ＳＣＲn+k にそれぞれ対応して
配設され、それぞれの列選択用出力ノードが対応した列
側読み出しメモリセル選択線７ＳＣＲ1 〜７ＳＣＲn+k
に接続されている（ｎ＋ｋ）個のメモリセル選択部、即
ちリードビットポインタ部８ＣＲ1 〜８ＣＲn+k を直列
に接続したリングポインタによって構成され、先頭位置
となる第１列に対応したリードビットポインタ部８ＣＲ
1 はフリップフロップ回路にて構成され、それ以外のラ
イトビットポインタ部８ＣＲ2 〜８ＣＲn+k は自己の入
力ノードと自己の出力ノードとの間に接続され、入力ノ
ードに入力された情報を出力ノードにそのまま伝達する
データスルー回路を内蔵したフリップフロップ回路にて
構成されている。リードビットアドレスポインタ１３の
各リードビットポインタ部８ＣＲ1 〜８ＣＲn+k は読み
出し用リセット信号／ＲＲＳによってリセットされてリ
ードビットポインタ部８ＣＲ1 から列側読み出し用メモ
リセル選択線７ＳＣＲ1 を通してメモリセルを選択する
信号、この実施例においては“Ｈ”レベルの電位を出力
し、その他のリードビットポインタ部８ＣＲ2 〜８ＣＲ
n+k からは列側読み出し用メモリセル選択線７ＳＣＲ2
〜７ＳＣＲn+k を通してメモリセルを選択しない信号、
この実施例においては“Ｌ”レベルの電位を出力し、さ
らに、読み出し用列側クロック信号Ｔ3 に同期して、順
に列側読み出し用メモリセル選択線を選択するためのデ
ータを次段のリードビットポインタ部へ伝えるものであ
る。
【００４７】１４は出力用リングポインタを構成するリ
ードワードアドレスポインタで、行側読み出しメモリセ
ル選択線７ＳＲＲ1 〜７ＳＲＲ m にそれぞれ対応して配
設され、それぞれの行選択用出力ノードが対応した行側
読み出しメモリセル選択線７ＳＲＲ〜７ＳＲＲ m に接続
されているフリップフロップ回路にて構成されたｍ個の
メモリセル選択部、即ちリードワードポインタ部８ＲＲ
1 〜８ＲＲ m を直列に接続したリングポインタによって
構成されている。リードワードアドレスポインタ１４の
各リードワードポインタ部８ＲＲ1 〜８ＲＲ m は、読み
出し用リセット信号／ＲＲＳによってリセットされてリ
ードワードポインタ部８ＲＲ1 から行側読み出し用メモ
リセル選択線７ＳＲＲ1 を通してメモリセルを選択する
信号、この実施例においては“Ｈ”レベルの電位を出力
し、その他のリードライトビットポインタ部８ＲＲ2 〜
８ＲＲ m からは、行側読み出し用メモリセル選択線７Ｓ
ＲＲ2 〜７ＳＲＲ m を通してメモリセルを選択しない信
号、この実施例においては“Ｌ”レベルの電位を出力
し、さらに、読み出し用行側クロック信号Ｔ4 に同期し
て、順に行側読み出し用メモリセル選択線を選択するた
めのデータを次段のリードビットポインタ部へ伝える。
なお、このリードワードアドレスポインタ１４はライト
ワードアドレスポインタ１２が兼用しても良いものであ
り、この場合、ライトワードアドレスポインタ１２は読
み出し時に書き込み用リセット信号／ＷＲＳ及び書き込
み用クロック信号Ｔ2 の代わりに読み出し用リセット信
号／ＲＲＳ及び読み出し用クロック信号Ｔ4 によって制
御されるものである。
【００４８】１０はライトビットアドレスポインタ１１
の各ライトビットポインタ部８ＣＷ1 〜８ＣＷn+k 及び
リードビットアドレスポインタ１３の各リードビットポ
インタ部８ＣＲ1 〜８ＣＲn+k を制御する制御信号を出
力する制御回路で、２〜ｎ列における正規のメモリセル
に不良のメモリセルが存在していなければ、１〜ｎ列に
対応したライトビットアドレスポインタ１１の各ライト
ビットポインタ部８ＣＷ1 〜８ＣＷn 及びリードビット
アドレスポインタ１３の各リードビットポインタ部８Ｃ
Ｒ1 〜８ＣＲn のフリップフロップ回路に通常の動作を
行わせるとともにポインタ部のデータスルー回路を動作
させない信号、この実施例では“Ｈ”レベルの電位を含
む制御信号Ｃをポインタ部に出力し、ｎ＋１〜ｎ＋ｋ列
に対応したライトビットアドレスポインタ１１の各ライ
トビットポインタ部８ＣＷn+1 〜８ＣＷn+k 及びリード
ビットアドレスポインタ１３の各リードビットポインタ
部８ＣＲn+1 〜８ＣＲn+k にフリップフロップ回路の列
選択用出力ノードからメモリセル選択線７ＳＣＷn+1 〜
７ＳＣＷn+k を通してビット線を選択させない信号、こ
の実施例では“Ｌ”レベルの電位を出力させるとともに
データスルー回路を動作、つまり入力ノードと出力ノー
ドとを電気的に導通状態とさせる信号、この実施例では
“Ｌ”レベルの電位を含む制御信号Ｃを出力する。
【００４９】もし、２〜ｎ列における正規のメモリセル
に不良のメモリセルが存在していれば、２〜ｎ列のうち
の不良のメモリセルが存在する列に対応したライトビッ
トアドレスポインタ１１のライトビットポインタ部及び
リードビットアドレスポインタ１３のリードビットポイ
ンタ部にフリップフロップ回路の列選択用出力ノードか
らメモリセル選択線を通してビット線を選択させない信
号、この実施例では“Ｌ”レベルの電位を出力させると
ともにデータスルー回路を動作、つまり入力ノードと出
力ノードとを電気的に導通状態とさせる信号、この実施
例では“Ｌ”レベルの電位を含む制御信号Ｃを出力する
とともに、２〜ｎ列のうちの不良のメモリセルが存在し
ない列に対応したライトビットアドレスポインタ１１の
ライトビットポインタ部及びリードビットアドレスポイ
ンタ１３のリードビットポインタ部に通常のフリップフ
ロップ回路の動作を行わせるとともにデータスルー回路
を動作させない信号、この実施例では“Ｈ”レベルの電
位を含む制御信号Ｃを出力し、冗長用のメモリセルが存
在するｎ＋１〜ｎ＋ｋ列のうちの不良のメモリセルが存
在する列に対して置換した列に対応したライトビットア
ドレスポインタ１１のライトビットポインタ部及びリー
ドビットアドレスポインタ１３のリードビットポインタ
部にフリップフロップ回路を動作させるとともにデータ
スルー回路を動作させない信号、この実施例では“Ｈ”
レベルの電位を含む制御信号Ｃを出力するとともに、冗
長用のメモリセルが存在するｎ＋１〜ｎ＋ｋ列のうちの
正規のメモリセルの列と置換されていない列に対応した
ライトビットアドレスポインタ１１のライトビットポイ
ンタ部及びリードビットアドレスポインタ１３のリード
ビットポインタ部にフリップフロップ回路の列選択用出
力ノードからビット線を選択させない信号、この実施例
では“Ｌ”レベルの電位を出力させるとともにデータス
ルー回路を動作、つまり入力ノードと出力ノードとを電
気的に導通状態とさせる信号、この実施例では“Ｌ”レ
ベルの電位を含む制御信号Ｃを出力する。
【００５０】次に、上記制御回路１０、ライトビットア
ドレスポインタ１１のライトビットポインタ部８ＣＷ1
〜８ＣＷn+k 、ライトワードアドレスポインタ１２のラ
イトワードポインタ部８ＲＷ1 〜８ＲＷ m 、リードビッ
トアドレスポインタ１３のリードビットポインタ部８Ｃ
Ｒ1 〜８ＣＲn+k 、及びリードワードアドレスポインタ
１４のリードワードポインタ部８ＲＲ1 〜８ＲＲ m の具
体的構成について説明する。
【００５１】図２に示した第１実施例に使用される制御
回路１０について図３を用い説明する。図３において、
２４は電源、２５は接地、２６は電源２４に一方端をそ
れぞれ接続した複数のヒューズ２０ａ，２０ｂと、ヒュ
ーズ２０ａ，２０ｂの他方端に一方端を接続し他方端を
接地している複数の抵抗２１ａ，２１ｂによって構成さ
れメモリセルを選択するための信号を発生するプログラ
ム可能なレーザトリマ部、２７はレーザトリマ部２６の
発生する信号を入力してインバータ２２ａ〜２２ｂ及び
ＮＡＮＤゲート２３ａ〜２３ｄを用いてデコードして制
御信号Ｃを出力するデコーダ部であり、デコーダ部２７
は複数のインバータ２２ａ，２２ｂと複数のＮＡＮＤゲ
ート２３ａ〜２３ｄとにより構成されている。抵抗２１
ａ，２１ｂの一方端にはインバータ２２ａ，２２ｂの入
力端が接続し、インバータ２２ａの出力端はＮＡＮＤゲ
ート２３ｃ，２３ｄの一方入力端に接続し、インバータ
２２ｂの出力端はＮＡＮＤゲート２３ｂ，２３ｄの他方
入力端に接続し、ＮＡＮＤゲート２３ａ，２３ｂの一方
入力端には抵抗２１ａの一方端が接続し、ＮＡＮＤゲー
ト２３ａ，２３ｃの他方入力端には抵抗２１ｂの一方入
力端が接続しており、ＮＡＮＤゲート２３ａ〜２３ｄの
出力端は制御信号出力端子２８ａ〜２８ｄに接続して制
御信号Ｃとして信号Ｙ１〜Ｙ４を出力している。そし
て、ヒューズ２０ａ，２０ｂがレーザブロウ等により切
断されているか否かにより、抵抗２１ａ，２１ｂの一方
端には“Ｌ”または“Ｈ”レベル電位の信号が出力され
る。 そして、この制御回路１０に接続したフリップフ
ロップ回路を選択的に動作しない状態にするときは、イ
ンバータ２２ａ，２２ｂに接続するヒューズ２０ａ，２
０ｂを選択的に切断することで、表１に示すように抵抗
２１ａ，２１ｂの一方端に出力される信号Ａ、Ｂの論理
レベルの組み合わせによりＮＡＮＤゲート２３の出力の
うちの一つを“Ｌ”とすることができる。なお、この回
路においてはレーザトリマ部２６から出力されるフリッ
プフロップ選択信号の組み合わせにより複数のフリップ
フロップ回路のうち任意の一つのフリップフロップ回路
を動作させないようなデコード信号を出力するデコーダ
部２７を示したが、デコーダ部の回路構成を変えること
により複数のフリップフロップ回路のうち任意の複数の
フリップフロップ回路を動作させないようなデコード信
号を出力することも可能である。
【００５２】
【表１】
【００５３】図２に示した半導体記憶装置の場合、メモ
リセルがｍ行ｎ＋ｋ列に配設されているので、出力もＹ
１〜Ｙｎ＋ｋの（ｎ＋ｋ）個の出力が必要になる。例え
ば、ライトビットアドレスポインタ１１の各ライトビッ
トポインタ部８ＣＷ1 〜８ＣＷn 及びリードビットアド
レスポインタ１３の各リードビットポインタ部８ＣＲ1
〜８ＣＲn には、各々制御回路１０の出力信号Ｙ１〜Ｙ
ｎが入力する。そして、ライトビットポインタ部８ＣＷ
n+1 〜８ＣＷn+k 及びリードビットアドレスポインタ１
３の各リードビットポインタ部８ＣＲn+1 〜８ＣＲn+k
には、各々制御回路１０の出力信号Ｙｎ＋１〜Ｙｎ＋ｋ
が入力する。図３に示す制御回路は、例えばｎ＝３，ｋ
＝１の場合等に対応する。
【００５４】このようにフリップフロップ選択信号を作
成するレーザトリマ部２６より出力される信号をデコー
ダ部２７でデコードするために必要とされるヒューズの
数はフリップフロップ回路の数よりも少なくて良く、例
えばｎ＝３，ｋ＝１であればヒューズはヒューズ２１
ａ，２１ｂの２つで良く、ポインタ部の数が増えフリッ
プフロップ回路の数が増大すればヒューズを設置するた
めの面積を大幅に削減することができる。また、レーザ
トリマ部２６はメモリセルアレイ１が設けられている位
置と無関係に任意の位置に設けることができる。従っ
て、レーザブロウ等の容易な位置にレーザトリマ部２６
を設けることにより、半導体記憶装置の製造が容易にな
る。
【００５５】また、図４に示すように全てのメモリセル
を使用できるようにするため、新たにヒューズ２０ｃ及
び抵抗２１ｃを用いてレーザトリマ部２６から出力する
信号を追加してもよい。図４において、２４は電源、２
５は接地、２６は電源２４に一方端をそれぞれ接続した
複数のヒューズ２０ａ〜２０ｃと他方端が接地２５に接
地されている複数の抵抗２１ａ〜２１ｃによって構成さ
れメモリセルを選択するための信号を発生するプログラ
ム可能なレーザトリマ部、２７はレーザトリマ部２６の
発生する信号を入力してインバータ２２ａ〜２２ｃ及び
ＮＡＮＤゲート２３ａ〜２３ｄを用いてデコードして制
御信号Ｃを出力するデコーダ部であり、デコーダ部２７
は複数のインバータ２２ａ〜２２ｃと複数のＮＡＮＤゲ
ート２３ａ〜２３ｄとにより構成されている。抵抗２１
ａ〜２１ｃのそれぞれの一方端には対応するインバータ
２２ａ〜２２ｃの入力端が接続し、インバータ２２ａの
出力端はＮＡＮＤゲート２３ｃ，２３ｄの第２の入力端
に接続し、インバータ２２ｂの出力端はＮＡＮＤゲート
２３ｂ，２３ｄの第３の入力端に接続し、インバータ２
２ｃの出力端はＮＡＮＤゲート２３ａ〜２３ｄの第１の
入力端に接続し、また、ＮＡＮＤゲート２３ａ，２３ｂ
の第２の入力端には、抵抗２１ａの一方端が接続し、Ｎ
ＡＮＤゲート２３ａ，２３ｃの第３の入力端には２１ｂ
の一方端が接続しており、ＮＡＮＤゲート２３ａ〜２３
ｄの出力端は制御信号出力端子２８ａ〜２８ｄに接続し
て制御信号Ｃとして信号Ｙ１〜Ｙ４を出力している。そ
して、ヒューズ２０ａ〜２０ｃがレーザブロウ等により
切断されているか否かにより、抵抗２１ａ〜２１ｃの一
方端には“Ｌ”または“Ｈ”レベル電位の信号が出力さ
れる。
【００５６】そして、この制御回路１０に接続したフリ
ップフロップ回路を選択的に動作しない状態にするとき
は、インバータ２２ｃに接続するヒューズ２０ｃを切断
するとともにインバータ２２ａ，２２ｂに接続するヒュ
ーズ２０ａ，２０ｂを選択的に切断することで、表２に
示すように抵抗２１ａ，２１ｂの一方端に出力される信
号Ａ、Ｂの論理レベルの組み合わせによりＮＡＮＤゲー
ト２３の出力のうちの一つを“Ｌ”とすることができ
る。全てのメモリセルを動作させるときには何も操作し
なくて良い。
【００５７】
【表２】
【００５８】次に、第１実施例でライトビットアドレス
ポインタ１１の各ライトビットポインタ部８ＣＷ2 〜８
ＣＷn+k 及びリードビットアドレスポインタ１３の各リ
ードビットポインタ部８ＣＲ2 〜８ＣＲn+k に使用され
るフリップフロップ回路の回路構成について図５を用い
て説明する。図５において、３０は図２に示した制御回
路１０から制御信号Ｃが入力される制御端子、３１はラ
イトビットポインタ部８ＣＷ2 〜８ＣＷn+k の場合には
図２に示したクロック信号Ｔ1 が、またリードビットポ
インタ部８ＣＲ2 〜８ＣＲn+k の場合にはクロック信号
Ｔ3 が入力されるクロック信号入力端子であるが、ここ
ではクロック信号Ｔ1 ，Ｔ3 を合わせた概念としてクロ
ック信号Ｔが入力されると表現する。
【００５９】また図において、３２は前段に接続された
フリップフロップ回路からそのスレーブラッチ回路の出
力信号を入力する入力端子、３３は出力信号を次段のフ
リップフロップ回路のマスターラッチ回路の入力端子に
出力する出力端子、３４ａ〜３４ｅはＰ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタで構成されたトランス
ミッションゲートであり、トランスミッションゲート３
４ａは一方端を入力端子３２に接続しクロック信号Ｔの
反転論理に同期してオンオフし、トランスミッションゲ
ート３４ｂはマスターラッチ回路とスレーブラッチ回路
との間に設けられクロック信号Ｔに同期してオンオフ
し、トランスミッションゲート３４ｄは一方端を出力端
子３３に接続し他方端をトランスミッションゲート３４
ｂの他方端に接続しクロック信号Ｔの反転論理に同期し
てオンオフし、トランスミッションゲート３４ｃは一方
端をトランスミッションゲート３４ａの他方端に接続し
他方端をトランスミッションゲート３４ｂの一方端に接
続しクロック信号Ｔに同期してオンオフする。また、図
において３５は電源２４にソース電極を接続しゲート電
極に制御信号の反転論理ＣＢを入力するＰ型ＭＯＳトラ
ンジスタ、３８はソース電極を接地しゲート電極に制御
信号Ｃを入力するＮ型ＭＯＳトランジスタ、３６，３７
はトランジスタ３５，３８間に直列に接続されインバー
タを構成するためゲート電極を共通に接続したＰ型ＭＯ
Ｓトランジスタ及びＮ型ＭＯＳトランジスタ、３９は図
２に示したリセット信号／ＷＲＳまたは／ＲＲＳが入力
するリセット信号入力端子、４０ａ〜４０ｅはインバー
タ、４１ａ，４１ｂはＮＡＮＤゲートであり、ＮＡＮＤ
ゲート４１ａは一方入力端にトランスミッションゲート
３４ａの他方端を接続し他方入力端にリセット信号入力
端子３９を接続しており、インバータ４０ｃの入力端に
はＮＡＮＤゲート４１ａの出力端が接続しており、ＮＡ
ＮＤゲート４１ｂは第１の入力端にトランスミッション
ゲート３４ｂの他方端を接続し第２の入力端にリセット
信号入力端子３９を接続し第３の入力端に制御信号Ｃを
入力しており、ＮＡＮＤゲート４１ｂの出力端はインバ
ータ４０ｄの入力端に接続し、インバータ４０ｄの出力
端はインバータ４０ｅの入力端に接続し、インバータ４
０ｅの出力端はＭＯＳトランジスタ３６，３７のゲート
電極に接続し、ＭＯＳトランジスタ３６，３７のドレイ
ン電極は出力端３３に接続している。そしてインバータ
４０ｄの出力はメモリセル選択信号ＭＣとして出力され
る。また、インバータ４０ｂの入力端にはクロック信号
入力端子３１が接続している。
【００６０】制御端子３０に入力された制御信号Ｃは、
そのまま内部の各部分に伝えられる制御信号Ｃとインバ
ータ４０ａで反転されて伝達される信号ＣＢとに別れ、
信号ＣはＭＯＳトランジスタ３８のゲート、トランスミ
ッションゲート３４ｅ及びＮＡＮＤゲート４１ｂに入力
され、信号ＣＢはＭＯＳトランジスタ３５のゲート及び
トランスミッションゲート３４ｅに入力される。クロッ
ク信号入力端子３１から入力されたクロック信号Ｔは、
そのまま内部の各部分に伝えられる制御信号Ｔとインバ
ータ４０ｂで反転されて内部の各部分に伝達される反転
クロック信号ＴＣとに別れ、トランスミッションゲート
３４ａ〜３４ｄに入力される。
【００６１】制御信号Ｃが“Ｈ”、リセット信号／ＷＲ
Ｓ，／ＲＲＳが“Ｈ”の場合について説明する。このと
き、制御信号Ｃが“Ｈ”であるため、トランスミッショ
ンゲート３４ｅはオフ状態である。また、リセット信号
／ＷＲＳ，／ＲＲＳが“Ｈ”であるため、ＮＡＮＤゲー
ト４１ａは一方入力端に入力される信号に対してインバ
ータと同様の動作を行い、制御信号Ｃが“Ｈ”でリセッ
ト信号／ＷＲＳ，／ＲＲＳが“Ｈ”であるため、ＮＡＮ
Ｄゲート４１ｂもインバータと同様の動作を行う。ま
た、制御信号Ｃが“Ｈ”であるため、ＭＯＳトランジス
タ３５，３８がオン状態となり、ＭＯＳトランジスタ３
６，３７で構成されたインバータは電源２４と接地２５
間で接続されて動作をすることができる状態となってい
る。従って、フリップフロップ回路は通常の動作を行
う。
【００６２】入力端子３２に入力されたデータは、トラ
ンスミッションゲート３４ａ〜３４ｄに入力されるクロ
ック信号Ｔに同期してＮＡＮＤゲート４１ａとインバー
タ４０ｃとトランスミッションゲート３４ｃで構成され
たマスターラッチ回路から、インバータ４０ｄ，４０ｅ
とＮＡＮＤゲート４１ｂとＭＯＳトランジスタ３６，３
７とトランスミッションゲート３４ｄで構成されたスレ
ーブラッチ回路へと伝達され、出力端子３３より出力さ
れる。スレーブラッチ回路にラッチされているデータが
メモリセル選択信号ＭＣとして出力される。
【００６３】次に制御信号Ｃが“Ｌ”で、リセット信号
／ＷＲＳ，／ＲＲＳが“Ｈ”の場合について説明する。
このとき制御信号Ｃが“Ｌ”であるため、トランスミッ
ションゲート３４ｅはオン状態である。また、リセット
信号／ＷＲＳ，／ＲＲＳが“Ｈ”であるため、ＮＡＮＤ
ゲート４１ａは一方入力端から入力される信号に対して
インバータと同等の動作を行い、制御信号Ｃが“Ｌ”で
リセット信号／ＷＲＳ，／ＲＲＳが“Ｈ”であるため、
ＮＡＮＤゲート４１ｂも第１の入力端から入力される信
号に対してインバータと同様の動作を行う。しかし、制
御信号Ｃが“Ｌ”であるため、ＭＯＳトランジスタ３
５，３８がオフ状態となり、ＭＯＳトランジスタ３６，
３７で構成されているインバータは電源と切り離されて
いる。従って、フリップフロップ回路は通常の動作を行
わず、入力端子３２に入力された信号はトランスミッシ
ョンゲート３４ｅを通過して、そのまま直ぐに次のフリ
ップフロップ回路へと伝達される。フリップフロップ回
路内のマスターラッチ回路にラッチされたデータは、ク
ロック信号Ｔに同期してスレーブラッチ回路へと伝達さ
れるが、スレーブラッチ回路では、ＮＡＮＤゲート４１
ｂに入力される制御信号Ｃによりメモリセル選択信号Ｍ
Ｃを“Ｌ”に固定している。ここですなわち、トランス
ミッションゲート３４ｅは入力端子３２と出力端子３３
との間に接続されたデータスルー回路として働いてい
る。
【００６４】このフリップフロップ回路は、通常のフリ
ップフロップ動作を行わないとき、ＭＯＳトランジスタ
３６，３７で構成されたインバータが動作しないためス
レーブラッチ回路ではデータの保持及び出力がなされな
い。このようにフリップフロップ回路がフリップフロッ
プ回路の動作を行わせないようなフリップフロップ動作
停止手段を有しているので、ライトビットアドレスポイ
ンタ１１の各ライトビットポインタ部８ＣＷn+1 〜８Ｃ
Ｗn+k 及びリードビットアドレスポインタ１３の各リー
ドビットポインタ部８ＣＲn+1 〜８ＣＲn+k の各ポイン
タ部相互のマスターラッチ回路とスレーブラッチ回路と
の接続を断つためにフリップフロップ回路の入力端子３
２及び出力端子３３をオープン状態としなくてもよく、
回路動作が安定しており、各フリップフロップ回路のイ
ンバータやＮＡＮＤゲート等に異常電流がながれること
がなく消費電力も少ない構成となっている。
【００６５】なお、図５に示したデータスルー回路を内
蔵したフリップフロップ回路は、メモリセル選択信号Ｍ
Ｃとして“Ｈ”を出力したが、メモリセルを選択する信
号を“Ｌ”レベル電位に設定しておいてもよい。この場
合はメモリセル選択信号ＭＣとして“Ｌ”を出力するの
で、回路の構成は図６に示すように、図５の回路よりイ
ンバータ４０ｄ，４０ｅを２つ除いた回路構成となる。
【００６６】次に、図２に示したこの発明の第１実施例
に使用されるライトワードアドレスポインタ１２のライ
トワードポインタ部８ＲＷ2 〜８ＲＷｍ、及びリードワ
ードアドレスポインタ１４のリードワードポインタ部８
ＲＲ2 〜８ＲＲｍのフリップフロップ回路について図７
を用いて説明する。図７において、４５はライトワード
ポインタ部８ＲＷ2 〜８ＲＷ m の場合には図２に示した
クロック信号Ｔ2 が、またリードワードポインタ部８Ｒ
Ｒ2 〜８ＲＲ m の場合にはクロック信号Ｔ4 が入力され
るクロック信号入力端子であるが、ここではクロック信
号Ｔ2 ，Ｔ4 を合わせた概念としてクロック信号Ｔが入
力されると表現する。
【００６７】また、図７において、４６は前段に接続さ
れたフリップフロップ回路からそのスレーブラッチ回路
の出力信号を入力する入力端子、４７は出力信号を次段
のフリップフロップ回路のマスターラッチ回路の入力端
子に出力する出力端子、４９ａ〜４９ｄはＰ型ＭＯＳト
ランジスタとＮ型ＭＯＳトランジスタで構成されたトラ
ンスミッションゲートであり、トランスミッションゲー
ト４９ａは一方端を入力端子４６に接続しクロック信号
Ｔの反転論理に同期してオンオフし、トランスミッショ
ンゲート４９ｂはマスターラッチ回路とスレーブラッチ
回路との間に設けられクロック信号Ｔに同期してオンオ
フし、トランスミッションゲート４９ｄは一方端を出力
端子４７に接続し他方端をトランスミッションゲート４
９ｂの他方端に接続しクロック信号Ｔの反転論理に同期
してオンオフし、トランスミッションゲート４９ｃは一
方端をトランスミッションゲート４９ａの他方端に接続
し他方端をトランスミッションゲート４９ｂの一方端に
接続しクロック信号Ｔに同期してオンオフする。４８は
図２に示したリセット信号／ＷＲＳまたは／ＲＲＳが入
力するリセット信号入力端子、５１ａ〜５１ｃはインバ
ータ、５０ａ，５０ｂはＮＡＮＤゲートであり、ＮＡＮ
Ｄゲート５０ａは一方入力端にトランスミッションゲー
ト４９ａの他方端を接続し他方入力端にリセット信号入
力端子４８を接続しており、インバータ５１ａの入力端
にはＮＡＮＤゲート５０ａの出力端が接続しており、Ｎ
ＡＮＤゲート５０ｂは一方入力端にトランスミッション
ゲート４９ｂの他方端を接続し他方入力端にリセット信
号入力端子４８を接続しており、インバータ５１ｂの入
力端にはＮＡＮＤゲート５０ｂの出力端が接続してお
り、インバータ５１ｃの入力端にはクロック信号入力端
子４５が接続している。
【００６８】クロック信号入力端子４５から入力された
クロック信号Ｔは、そのまま内部の各部分に伝えられる
信号Ｔとインバータ５１ｃで反転されて内部の各部分に
伝達される反転クロック信号ＴＣとに別れ、トランスミ
ッションゲート４９ａ，４９ｂのトランジスタのゲート
に入力される。
【００６９】リセット信号／ＷＲＳ，／ＲＲＳが“Ｈ”
のとき、ＮＡＮＤゲート５０ａは一方入力端から入力さ
れる信号に対してインバータと同等の動作を行う。従っ
て、入力端子４６から入力されたデータは入力されるク
ロック信号Ｔに同期して入力端子４６にトランスミッシ
ョンゲート４９ａを介して接続されたＮＡＮＤゲート５
０ａとインバータ５１ａとトランスミッションゲート４
９ｂで構成されたマスターラッチ回路へと伝達される。
次いで、マスターラッチ回路のデータはＮＡＮＤゲート
５０ｂとインバータ５１ｂとトランスミッションゲート
４９ｄで構成されたスレーブラッチ回路へと伝達され、
出力端子４７より出力される。出力端子４７より出力さ
れたデータは、次のフリップフロップ回路の入力端子に
入力される。リセット信号／ＷＲＳ，／ＲＲＳが“Ｌ”
になると、ＮＡＮＤゲート５０ａ，５０ｂの出力が
“Ｈ”とるためマスターラッチ回路及びスレーブラッチ
回路に保持されていたデータは全てクリアされて“Ｌ”
となり、このフリップフロップ回路は第２のリセット状
態となる。
【００７０】次に、図２に示したこの発明の第１実施例
に使用されるライトビットアドレスポインタ１１のライ
トビットポインタ部８ＣＷ1 、ライトワードアドレスポ
インタ１２のライトワードポインタ部８ＲＷ1 、リード
ビットアドレスポインタ１３のリードビットポインタ部
８ＣＲ1 、及びリードワードアドレスポインタ１４のリ
ードワードポインタ部８ＲＲ1 のフリップフロップ回路
について図８を用いて説明する。これらのフリップフロ
ップ回路はリセット信号／ＷＲＳ，／ＲＲＳが入力され
たとき、マスターラッチ回路及びスレーブラッチ回路に
データを発生して先頭アドレスとなるフリップフロップ
回路であるため他と構成が異なる。
【００７１】図８において、５５は図２に示したクロッ
ク信号が入力されるクロック信号入力端子であり、クロ
ック信号Ｔとしてライトビットポインタ部８ＣＷ1 の場
合はＴ1 、ライトワードポインタ部８ＲＷ1 の場合はＴ
2 、リードビットポインタ部８ＣＲ1 の場合はＴ3 、及
びリードワードポインタ部８ＲＲ1 の場合はＴ4 が入力
される。５６は前段に接続されたフリップフロップ回路
からそのスレーブラッチ回路の出力信号を入力する入力
端子、５７は出力信号を次段のフリップフロップ回路の
マスターラッチ回路の入力端子に出力する出力端子、５
８は図２に示したリセット信号／ＷＲＳまたは／ＲＲＳ
が入力するリセット信号入力端子、５９ａ〜５９ｄはＰ
型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタで構成
されたトランスミッションゲートであり、トランスミッ
ションゲート５９ａは一方端を入力端子５６に接続しク
ロック信号Ｔの反転論理に同期してオンオフし、トラン
スミッションゲート５９ｂはマスターラッチ回路とスレ
ーブラッチ回路との間に設けられクロック信号Ｔに同期
してオンオフし、トランスミッションゲート５９ｄは一
方端を出力端子５７に接続し他方端をトランスミッショ
ンゲート５９ｂの他方端に接続しクロック信号Ｔの反転
論理に同期してオンオフし、トランスミッションゲート
５９ｃは一方端をトランスミッションゲート５９ａに接
続し他方端をトランスミッションゲート５９ｂの一方端
に接続しクロック信号Ｔに同期してオンオフする。６１
ａ〜６１ｃはインバータ、６０ａ，６０ｂはＮＡＮＤゲ
ートであり、インバータ６１ｃの入力端にはクロック信
号入力端子５５が接続し、インバータ６１ｃの出力端に
はＮＡＮＤゲート６０ａの入力端が接続しており、ＮＡ
ＮＤゲート６０ａは一方入力端にインバータ６１ａの出
力端を接続し他方入力端にリセット信号入力端子５８を
接続しており、インバータ６１ｂは一方入力端にトラン
スミッションゲート５９ｂの他方端を接続しており、Ｎ
ＡＮＤゲート６０ｂは一方入力端にインバータ６１ｂの
出力端を接続し他方入力端にリセット信号入力端子５８
を接続している。
【００７２】クロック信号入力端子５１から入力された
クロック信号Ｔは、そのまま内部の各部分に伝えられる
信号Ｔとインバータ６１ｃで反転されて内部の各部分に
伝達される反転クロック信号ＴＣとに別れ、トランスミ
ッションゲート５９ａ〜５９ｄのＭＯＳトランジスタの
ゲートに入力される。
【００７３】次に、このフリップフロップ回路の動作に
ついて説明する。クロック信号Ｔが“Ｌ”の時、リセッ
ト信号／ＷＲＳ，／ＲＲＳとして“Ｌ”が入力すると、
インバータ６１ａとＮＡＮＤゲート６０ａとトランスミ
ッションゲート５９ｃで構成されたマスターラッチ回路
には、データとして“Ｈ”が与えられ、保持される。一
方ＮＡＮＤゲート６０ｂとインバータ６１ｂとトランス
ミッションゲート５９ｂとで構成されたスレーブラッチ
回路にもデータとして“Ｈ”が保持された第１のリセッ
ト状態になる。
【００７４】そして、リセット信号／ＷＲＳ，／ＲＲＳ
が“Ｈ”になると、クロック信号Ｔに同期してスレーブ
ラッチ回路には、データとして“Ｈ”がマスターラッチ
回路から伝達され保持されるとともにスレーブラッチ回
路は出力端子５７に接続したメモリセル選択線にメモリ
セル選択信号を出力するとともに次段のフリップフロッ
プ回路にメモリセル選択線を選択するためのデータを出
力する。このような構成のフリップフロップ回路をリン
グポインタの一段目に直列に接続しているのは、リセッ
ト後に最初にリングポインタのデータを出力するフリッ
プフロップ回路を定めておくためである。
【００７５】次に、上記のように構成されたこの発明の
第１実施例による半導体記憶装置の動作について説明す
る。
【００７６】まず、メモリセルアレイ１における正規の
メモリセルに不良が存在しなかった場合の書き込み動作
について説明する。この時には、正規のメモリセルが選
択されるようにするためライトビットポインタ部８ＣＷ
1 〜８ＣＷn を通常の動作状態にすることが必要にな
る。そのためライトビットポインタ部８ＣＷ1 〜８ＣＷ
n に対して制御信号Ｃとして制御回路１０から“Ｈ”レ
ベル電位を出力する。同時に、冗長用のメモリセルが選
択されないようにするため、ライトビットポインタ部８
ＣＷn+1 〜８ＣＷn+k はフリップフロップ回路として動
作せず、ライトビットポインタ部８ＣＷn+1 〜８ＣＷ
n+k に内蔵したデータスルー回路が動作する必要があ
る。そのためライトビットポインタ部８ＣＷn+1 〜８Ｃ
Ｗn+k に対して制御信号Ｃとして制御回路１０から
“Ｌ”レベル電位を出力する。
【００７７】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１にリセット信号／ＷＲ
Ｓが入力されると、ライトビットポインタ部８ＣＷ1 は
リセットされて第１のリセット状態となりメモリセルを
選択するためのデータを発生して保持するとともに、メ
モリセルを選択するための信号をメモリセル選択線７Ｓ
ＣＷ1 を通して出力する。また、リセット信号／ＷＲＳ
の入力と同時に、ライトビットポインタ部８ＣＷ2 〜８
ＣＷn は、メモリセルを選択するためのデータを保持し
ていてもリセットされて第２のリセット状態となりデー
タが消去される。同様に、ライトワードアドレスポイン
タ１２にリセット信号／ＷＲＳが入力されると、ライト
ワードポインタ部８ＲＷ1 はリセットされて第１のリセ
ット状態となりメモリセルを選択するためのデータを発
生して保持するとともに、メモリセルを選択するための
信号をメモリセル選択線７ＳＲＷ1 を通して出力する。
また、リセット信号／ＷＲＳの入力と同時に、ライトワ
ードポインタ部８ＲＷ2 〜８ＲＷｍは、メモリセルを選
択するためのデータを保持していてもリセットされて第
２のリセット状態となりデータが消去される。従ってこ
の時、ライトビットポインタ部８ＣＷ1 に接続したメモ
リセル選択線７ＳＣＷ1 とライトワードポインタ部８Ｒ
Ｗ1 に接続したメモリセル選択線７ＳＲＷ1 との両方に
同時に対応するメモリセルのみにデータが書き込まれ
る。
【００７８】図２には示されていないが、図１に示した
入力回路２からメモリセルアレイ１に送られるデータが
入力用リングポインタ３を構成するライトビットアドレ
スポインタ１１のライトビットポインタ部とライトワー
ドアドレスポインタ１２のライトワードポインタ部とに
よって選択されたそのメモリセルに書き込まれることと
なる。例えば図５、図７に示したフリップフロップ回路
でライトビットアドレスポインタ１１が構成されていれ
ば、クロック信号Ｔ1 が二周期分進むと次のライトビッ
トポインタ部８ＣＷ2 にデータが移り、メモリセル選択
線７ＳＣＷ2 からメモリセルを選択するための信号が出
力され、メモリセル選択線７ＳＣＷ2 と７ＳＲＷ1 とで
同時に選択された交点のメモリセルにデータが書き込ま
れる。そして、クロック信号Ｔ1 の周期が進むのに伴っ
て順次次のライトビットポインタ部にデータが移行し
て、１行目のｎ個のメモリセルが列を移しながら順次選
択されデータが書き込まれる。そして、ライトビットポ
インタ部８ＣＷn+1 の順番になると、ライトビットポイ
ンタ部８ＣＷn+1 は制御回路１０からの制御信号Ｃによ
ってフリップフロップとしての動作をせずデータスルー
回路が動作するように設定されているため、ライトビッ
トポインタ部８ＣＷn+1 でのデータの保持は起きず、次
のライトビットポインタ部８ＣＷn+2 にデータスルー回
路を通してそのままデータが伝達される。しかし、ライ
トビットポインタ部８ＣＷn+2 も制御回路１０からの制
御信号Ｃによってフリップフロップとしての動作をせず
データスルー回路が動作するように設定されているため
ライトビットポインタ部８ＣＷn+2 でのデータの保持は
起きず、次のライトビットポインタ部８ＣＷn+3 にその
ままデータが伝達される。このようにしてライトビット
ポインタ部８ＣＷn+1 〜８ＣＷn+k ではデータが素通り
して結局ライトビットポインタ部８ＣＷn からライトビ
ットポインタ部８ＣＷn+1 〜８ＣＷn+k のデータスルー
回路を介して直接ライトビットポインタ部８ＣＷ1 にデ
ータが伝達されることとなる。
【００７９】通常このようにしてライトビットアドレス
ポインタ１１をデータが一周するのに合わせてクロック
信号Ｔ2 が進み、ライトワードアドレスポインタ１２に
おいて、次のライトワードポインタ部８ＲＷ2 にデータ
が移ることとなる。そして２行目以降のメモリセルにお
いて１行目のメモリセルで行ったと同様の動作が繰り返
される。ただし、ライトビットアドレスポインタ１１で
データが何周すればライトワードアドレスポインタ１２
のデータが次のライトワードポインタ部に進むかはクロ
ック信号Ｔ1 ，Ｔ2 の設定によって任意に選択できる。
また、ライトワードアドレスポインタ１２をデータが周
回する毎にライトビットアドレスポインタ１１のライト
ビットポインタ部のデータが順次授受されるようにして
も良い。以上のようにしてｍ行ｎ列のメモリセルに書き
込みが行われる。
【００８０】次に正規のメモリセルに不良が存在しなか
った場合のメモリセルからの読み出しについて説明す
る。この時には、正規のメモリセルが選択されるように
するため、リードビットポインタ部８ＣＲ1 〜８ＣＲn
を通常の動作状態にすることが必要になる。そのためリ
ードビットポインタ部８ＣＲ1 〜８ＣＲn に対して制御
信号Ｃとして制御回路１０から“Ｈ”レベル電位を出力
する。同時に冗長用のメモリセルが選択されないように
するためリードビットポインタ部８ＣＲn+1 〜８ＣＲ
n+k のフリップフロップ回路としての動作を止めてデー
タスルー回路を動作させる必要がある。そのためリード
ビットポインタ部８ＣＲn+1 〜８ＣＲn+k に対して制御
信号Ｃとして制御回路１０から“Ｌ”レベル電位を出力
する。
【００８１】以上のように設定された状態において、リ
ードビットアドレスポインタ１３にリセット信号／ＲＲ
Ｓが入力されると、リードビットポインタ部８ＣＲ1 は
リセットされて第１のリセット状態となりメモリセルを
選択するためのデータを発生して保持するとともに、メ
モリセルを選択するための信号をメモリセル選択線７Ｓ
ＣＲ1 を通して出力する。また、リセット信号／ＲＲＳ
の入力と同時に、リードビットポインタ部８ＣＲ2 〜８
ＣＲn は、メモリセルを選択するためのデータを保持し
ていてもリセットによって第２のリセット状態となりデ
ータが消去される。同様に、リードワードアドレスポイ
ンタ１４にリセット信号／ＲＲＳが入力されると、リー
ドワードポインタ部８ＲＲ1 はリセットされて第１のリ
セット状態となりメモリセルを選択するためのデータを
発生して保持するとともに、メモリセルを選択するため
の信号をメモリセル選択線７ＳＲＲ1 を通して出力す
る。また、リセット信号／ＲＲＳの入力と同時に、リー
ドワードポインタ部８ＲＲ2〜８ＲＲｍは、メモリセル
を選択するためのデータを保持していてもリセットされ
て第２のリセット状態となりデータが消去される。従っ
てこの時、リードビットポインタ部８ＣＲ1 のメモリセ
ル選択線７ＳＣＲ1 とリードワードポインタ部８ＲＲ1
のメモリセル選択線７ＳＲＲ1 との両方に同時に対応す
るメモリセルのみからデータが読み出される。図２には
示されていないが、図１に示した出力回路４に出力用リ
ングポインタ５であるリードビットアドレスポインタ１
３とリードワードアドレスポインタ１４とによって選択
されたメモリセルアレイ１のメモリセルから送られるデ
ータが読み出されることとなる。例えばリードビットア
ドレスポインタ１３が図５、図７に示したフリップフロ
ップ回路で構成されていれば、クロック信号Ｔ3 が二周
期分進むと次のリードビットポインタ部８ＣＲ2 にデー
タが移り、メモリセル選択線７ＳＣＲ2 からメモリセル
を選択するための信号が出力され、メモリセル選択線７
ＳＣＲ2 と７ＳＲＲ1 との両方に同時に対応するメモリ
セルのみからデータが読み出される。そして、クロック
信号Ｔ3 の周期が進むのに伴って順次次のリードビット
ポインタ部にデータが移行して、１行目のｎ個のメモリ
セルが列を移しながら順次選択されデータが読み出され
る。そして、リードビットポインタ部８ＣＲn+1 の順番
になると、リードビットポインタ部８ＣＲn+1 は制御回
路１０からの制御信号Ｃによってフリップフロップとし
ての動作をせずデータスルー回路が動作するように設定
されているため、リードビットポインタ部８ＣＲn+1 で
のデータの保持は起きず、次のリードビットポインタ部
８ＣＲn+2 にデータスルー回路を通してそのままデータ
が伝達される。しかし、リードビットポインタ部８ＣＲ
n+2 も制御回路１０からの制御信号Ｃによってフリップ
フロップとしての動作をせずデータスルー回路が動作す
るように設定されているため、リードビットポインタ部
８ＣＲn+2 でのデータの保持は起きず、次のリードビッ
トポインタ部８ＣＲn+3 にそのままデータが伝達され
る。このようにしてリードビットポインタ部８ＣＲn+1
〜８ＣＲn+k ではデータが素通りして結局リードビット
ポインタ部８ＣＲn からリードビットポインタ部８ＣＲ
n+1 〜８ＣＲn+k のデータスルー回路を介して直接リー
ドビットポインタ部８ＣＲ1 にデータが伝達されること
となる。
【００８２】通常このようにしてリードビットアドレス
ポインタ１３をデータが一周するのに合わせてクロック
信号Ｔ4 が進み、リードワードアドレスポインタ１４に
おいて、次のリードワードポインタ部８ＲＲ2 にデータ
が移ることとなる。そして２行目以降のメモリセルにお
いて１行目のメモリセルで行ったと同様の動作が繰り返
される。ただし、リードビットアドレスポインタ１３で
データが何周すればリードワードアドレスポインタ１４
のデータが次のリードワードポインタ部に進むかはクロ
ック信号Ｔ3 ，Ｔ4 の設定によって任意に選択できる。
また、リードワードアドレスポインタ１４が周回する毎
にリードビットアドレスポインタ１３のリードビットポ
インタ部のデータが順次授受されるようにしても良い。
以上のようにしてメモリセルアレイ１のｍ行ｎ列のメモ
リセルからデータの読み出しが行われる。
【００８３】なお、このメモリセルは２ポートであるた
め書き込みと読み出しは独立して行える。また、書き込
まれたデータを読み出すように設定するのはクロック信
号Ｔ1 〜Ｔ4 のタイミングの設定によって行える。
【００８４】次に、メモリセルアレイ１における正規の
メモリセルに不良が存在する場合の書き込み動作につい
て説明する。ここで説明を分かりやすくするためにメモ
リセルアレイ１がｍ行４列のメモリセルアレイでそのう
ち４列目が冗長用のメモリセル列である場合について説
明する。例えばここで不良の発生しているメモリセルが
３列目のメモリセル７であった場合を想定する。この時
には、メモリセル列のうちの不良の発生していないメモ
リセル列が選択されるようにするため、ライトビットポ
インタ部８ＣＷ1 、８ＣＷ2 及び８ＣＷ4 を通常の動作
状態とすることが必要になる。そのためライトビットポ
インタ部８ＣＷ1 、８ＣＷ2 及び８ＣＷ4 に対して制御
信号Ｃとして制御回路１０から“Ｈ”レベル電位を出力
する。同時に、不良のメモリセルが存在する３列目のメ
モリセルが選択されないようにするため、ライトビット
ポインタ部８ＣＷ3 はフリップフロップ回路として動作
せず、ライトビットポインタ部８ＣＷ3 のデータスルー
回路が動作する必要がある。そのためライトビットポイ
ンタ部８ＣＷ3 に対して制御信号Ｃとして制御回路１０
から“Ｌ”レベル電位を出力する。
【００８５】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１にリセット信号／ＷＲ
Ｓが入力されると、ライトビットポインタ部８ＣＷ1 は
リセットされてメモリセルを選択するためのデータを発
生して保持するとともに、メモリセルを選択するための
信号をメモリセル選択線７ＳＣＷ1 を通して出力する。
また、リセット信号／ＷＲＳの入力と同時に、ライトビ
ットポインタ部８ＣＷ2 〜８ＣＷ4 は、メモリセルを選
択するためのデータを保持していてもリセットによって
データが消去される。同様に、ライトワードアドレスポ
インタ１２にリセット信号／ＷＲＳが入力されると、ラ
イトワードポインタ部８ＲＷ1 はリセットされてメモリ
セルを選択するためのデータを発生して保持するととも
に、メモリセルを選択するための信号をメモリセル選択
線７ＳＲＷ1 を通して出力する。また、リセット信号／
ＷＲＳの入力と同時に、ライトワードポインタ部８ＲＷ
2〜８ＲＷｍは、メモリセルを選択するためのデータを
保持していてもリセットされてデータが消去される。従
ってこの時、ライトビットポインタ部８ＣＷ1 のメモリ
セル選択線７ＳＣＷ1 とライトワードポインタ８ＲＷ1
のメモリセル選択線７ＳＲＷ1 との両方に同時に対応す
るメモリセルのみにデータが書き込まれる。クロック信
号Ｔ1 に同期して次のライトビットポインタ部８ＣＷ2
にデータが移り、メモリセル選択線７ＳＣＷ2 と７ＳＲ
Ｗ1 との両方に同時に対応するメモリセルのみにデータ
が書き込まれる。そして、ライトビットポインタ部８Ｃ
Ｗ3 の順番になると、ライトビットポインタ部８ＣＷ3
は制御回路１０からの制御信号Ｃによってフリップフロ
ップとしての動作をせずデータスルー回路が動作するよ
うに設定されているためライトビットポインタ部８ＣＷ
3 でのメモリセルを選択するためのデータの保持は起き
ず、次のライトビットポインタ部８ＣＷ4 にそのままデ
ータが伝達される。ライトビットポインタ部８ＣＷ4 は
冗長用のメモリセルを選択するためのライトビットポイ
ンタ部であるがしかし、ライトビットポインタ部８ＣＷ
4 は制御回路１０からの制御信号Ｃによってフリップフ
ロップ回路としての通常の動作を行うように設定されて
いるためライトビットポインタ部８ＣＷ4 でメモリセル
を選択するためのデータが保持され、メモリセル選択線
７ＳＣＷ 4 からメモリセル７を選択するための信号が出
力される。このようにしてライトビットポインタ部８Ｃ
Ｗ3 ではデータが素通りして不良のメモリセルは選択さ
れない。通常このようにしてライトビットアドレスポイ
ンタ１１をデータが一周するのに合わせてクロック信号
Ｔ2 が進み、ライトワードアドレスポインタ１２におい
て、次のライトワードポインタ部８ＲＷ2 にデータが移
ることとなる。そして２行目以降のメモリセルにおいて
１行目のメモリセルで行ったと同様の動作が繰り返され
る。以上のようにしてメモリセルアレイ１のｍ行３列の
メモリセル７にデータの書き込みが行われる。
【００８６】次に正規のメモリセルに不良が存在する場
合のメモリセルからの読み出しについて説明する。この
場合も、メモリセルアレイ１の構成は書き込みの時と同
じであるものとする。この時は、メモリセル列のうち不
良の発生していないメモリセル列が選択されるようにす
るためリードビットポインタ部８ＣＲ1 、８ＣＲ2 及び
８ＣＲ4 を通常の動作状態とすることが必要になる。そ
のためリードビットポインタ部８ＣＲ1 、８ＣＲ2 及び
８ＣＲ4 に対して制御信号Ｃとして制御回路１０から
“Ｈ”レベル電位を出力する。同時に不良のメモリセル
が存在する３列目のメモリセルが選択されないようにす
るため、リードビットポインタ部８ＣＲ3はフリップフ
ロップ回路として動作さず、リードビットポインタ部８
ＣＲ3 のデータスルー回路を動作させる必要がある。そ
のためリードビットポインタ部８ＣＲ3 に対して制御信
号Ｃとして制御回路１０から“Ｌ”レベル電位を出力す
る。
【００８７】以上のように設定された状態において、リ
ードビットアドレスポインタ１３及びリードワードアド
レスポインタ１４にリセット信号／ＲＲＳが入力される
と、リードビットポインタ部８ＣＲ1 及びリードワード
ポインタ部８ＲＲ1 は第１のリセット状態となり、リー
ドビットポインタ部８ＣＲ2 〜８ＣＲ4 及びリードワー
ドポインタ部８ＲＲ2 〜８ＲＲ4 は第２のリセット状態
となる。従ってまず、リードビットポインタ部８ＣＲ1
のメモリセル選択線７ＳＣＲ1 とリードワードポインタ
８ＲＲ1 のメモリセル選択線７ＳＲＲ1 との両方に同時
に対応するメモリセルのみからデータが読み出される。
例えばリードビットアドレスポインタ１３が図５、図７
に示したフリップフロップ回路で構成されていれば、ク
ロック信号Ｔ3 が二周期分進むと次のリードビットポイ
ンタ部８ＣＲ2 にデータが移り、メモリセル選択線７Ｓ
ＣＲ2 からメモリセルを選択するための信号が出力さ
れ、メモリセル選択線７ＳＣＲ2 と７ＳＲＲ1 との両方
に同時に対応するメモリセルのみからデータが読み出さ
れる。リードビットポインタ部８ＣＲ3 の順番になる
と、リードビットポインタ部８ＣＲ3 は制御回路１０か
らの制御信号Ｃによってフリップフロップとしての動作
をせずデータスルー回路が動作するように設定されてい
るためリードビットポインタ部８ＣＲ3 でのデータの保
持は起きず、次のリードビットポインタ部８ＣＲ4 にそ
のままデータが伝達される。リードビットポインタ部８
ＣＲ4 は冗長用のメモリセルを選択するためのリードビ
ットポインタ部であるがしかし、リードビットポインタ
部８ＣＲ4 は制御回路１０からの制御信号Ｃによってフ
リップフロップとしての動作を行うように設定されてい
るためリードビットポインタ部８ＣＲ4 でメモリセルを
選択するためのデータの保持が行われ、メモリセル選択
線７ＳＣＲ4 からメモリセル７を選択するためのデータ
が出力される。１行目の３個のメモリセル７が列を移し
ながら順次選択されデータが読み出される。このように
してリードビットポインタ部８ＣＲ3 ではデータが素通
りして結局不良のメモリセルは選択されない。
【００８８】この時制御回路１０は、例えばその構成が
冗長回路も含めて４列であった場合は、図３に示すよう
な構成となる。そして、制御回路１０の出力信号Ｙ１〜
Ｙ４が制御信号Ｃに相当するが、それぞれがライトビッ
トポインタ部８ＣＷ1 〜８ＣＷ4 に入力し、また同時
に、リードビットポインタ部８ＣＲ1 〜８ＣＲ4 に入力
されていた場合を想定する。この時、３列目に不良のメ
モリセルが存在する場合には、出力信号Ｙ３を”Ｌ”と
するため図３の制御回路のレーザトリマ部２６のヒュー
ズ２０ａを切断し、ヒューズ２０ｂはそのままとする。
【００８９】実施例２． 次に、この発明の第２実施例について図１０を用いて説
明する。図１０はこの発明の第２実施例による半導体記
憶装置の一部を示すブロック図である。図１０には図１
に示した半導体記憶装置の構成要素のうちメモリセルア
レイ１と入力用リングポインタ３と出力用リングポイン
タ５と制御回路６に相当する構成を示している。一般に
メモリセルアレイはｍ行（ｎ＋ｋ）列のマトリクス状に
配設された｛ｍ×（ｎ＋ｋ）｝個のメモリセルを有した
メモリセルアレイで、各行に配設された（ｎ＋ｋ）個の
メモリセルは対応した行に配設されたワード線に接続さ
れるとともに、各列に配設されたｍ個のメモリセルは対
応した列に配設されたビット線に接続されており、ｎ列
に配設された複数のメモリセルは正規用のメモリセルを
構成し、ｋ列に配設された複数のメモリセルは冗長用の
メモリセルを構成している。
【００９０】図１０において、１はｍ行（ｎ＋ｋ）列の
マトリクス状に配設された（ｍ×ｎ）個のメモリセル７
及び（ｍ×ｋ）個のスペアメモリセル７ａを有したメモ
リセルアレイ、７ＳＣＷ1 〜７ＳＣＷn+k は、それぞれ
メモリセルアレイ１の各列に対応して配設され、対応し
た列に配設されたビット線とデータ入力線との間に接続
されたトランスファーゲートを制御する信号を伝達する
信号線、つまり、データ書き込み時に、対応した列に配
設された複数のメモリセルを選択するための信号を伝達
するための列側書き込みメモリセル選択線であり、正規
のメモリセル７に接続されているメモリセル選択線７Ｓ
ＣＷ1 等とスペアメモリセル７ａに接続されているスペ
アメモリセル選択線７ＳＣＷ2 等とがある。
【００９１】７ＳＣＲ1 〜７ＳＣＲn+k はそれぞれメモ
リセルアレイ１の各列に対応して配設され、対応した列
に配設されたビット線とデータ出力線との間に接続され
たトランスファーゲートを制御する信号を伝達する信号
線、つまり、データ読み出し時に、対応した列に配設さ
れた複数のメモリセルを選択するための信号を伝達する
ための列側読み出しメモリセル選択線であり、正規のメ
モリセル７に接続されているメモリセル選択線７ＳＣＲ
1 等とスペアメモリセル７ａに接続されているスペアメ
モリセル選択線７ＳＣＲ2 等とがある。
【００９２】７ＳＲＷ1 〜７ＳＲＷｍはそれぞれメモリ
セルアレイ１の各行に対応して配設され、データ書き込
み時に、対応した行に配設されたワード線を活性化させ
るための信号を伝達するための行側書き込みメモリセル
選択線で、例えばワード線の一部として構成されても良
い。
【００９３】７ＳＲＲ1 〜７ＳＲＲｍはそれぞれメモリ
セルアレイ１の各行に対応して配設され、データ読み出
し時に、対応した行に配設されたワード線を活性化させ
るための信号を伝達するための行側読み出しメモリセル
選択線で、例えばワード線の一部として構成されても良
い。
【００９４】１１ａは入力用リングポインタを構成する
ライトビットアドレスポインタで、図２に示したライト
ビットアドレスポインタ１１と同様にライトビットポイ
ンタ部８ＣＷ 1 〜８ＣＷn+k を直列に接続したリングポ
インタによって構成されている。なお、この実施例にお
いて、例えばライトビットポインタ部８ＣＷ2 はスペア
メモリセル７ａを選択するためのスペアメモリセル選択
部である。
【００９５】１２ａは入力用リングポインタを構成する
ライトワードアドレスポインタで、図２に示したライト
ワードアドレスポインタ１２と同等の働きをする。
【００９６】１３ａは出力用リングポインタを構成する
リードビットアドレスポインタで、図２に示したリード
ビットアドレスポインタ１３と同様にリードビットポイ
ンタ部８ＣＲ1 〜８ＣＲn+k を直列に接続したリングポ
インタによって構成されている。なお、この実施例にお
いて、例えばリードビットポインタ部８ＣＲ2 はスペア
メモリセル７ａを選択するためのスペアメモリセル選択
部である。
【００９７】１４ａは出力用リングポインタを構成する
リードワードアドレスポインタで、図２に示したリード
ワードアドレスポインタ１４と同等の働きをする。
【００９８】１５はライトビットアドレスポインタ１１
ａの各ライトビットポインタ部８ＣＷ1 〜８ＣＷn+k 及
びリードビットアドレスポインタ１３ａの各リードビッ
トポインタ部８ＣＲ1 〜８ＣＲn+k の内の正規のメモリ
セルを選択するライト及びリードビットポインタ部を制
御する制御信号を出力する制御回路で、正規のメモリセ
ルに不良のメモリセルが存在していなければ、１〜ｎ＋
ｋ列に対応したライトビットアドレスポインタ１１ａの
各ライトビットポインタ部８ＣＷ1 〜８ＣＷn+k 及びリ
ードビットアドレスポインタ１３ａの各リードビットポ
インタ部８ＣＲ1 〜８ＣＲn+k の内の正規のメモリセル
を選択するポインタ部のフリップフロップ回路に通常の
動作を行わせるとともにデータスルー回路を動作させな
い信号、この実施例では“Ｈ”レベルの電位からなる制
御信号Ｃを出力する。
【００９９】もし、２〜ｎ列における正規のメモリセル
７に不良のメモリセルが存在していれば、２〜ｎ列のう
ちの不良のメモリセルが存在する列に対応したライトビ
ットアドレスポインタ１１ａのライトビットポインタ部
及びリードビットアドレスポインタ１３ａのリードビッ
トポインタ部にフリップフロップ回路の列選択用出力ノ
ードからメモリセル選択線を通してビット線を選択させ
ない信号、この実施例では“Ｌ”レベルの電位を出力さ
せるとともにデータスルー回路を動作、つまり入力ノー
ドと出力ノードとを電気的に導通状態とさせる信号、こ
の実施例では“Ｌ”レベルの電位からなる制御信号Ｃを
出力するとともに、２〜ｎ列のうちの不良のメモリセル
が存在しない列に対応したライトビットアドレスポイン
タ１１ａのライトビットポインタ部及びリードビットア
ドレスポインタ１３ａのリードビットポインタ部に通常
のフリップフロップ回路の動作を行わせるとともにデー
タスルー回路を動作させない信号、この実施例では
“Ｈ”レベルの電位からなる制御信号Ｃを出力する。
【０１００】１６はライトビットアドレスポインタ１１
ａの各ライトビットポインタ部８ＣＷ1 〜８ＣＷn+k 及
びリードビットアドレスポインタ１３ａの各リードビッ
トポインタ部８ＣＲ1 〜８ＣＲn+k の内の冗長用のスペ
アメモリセルを選択するライト及びリードビットポイン
タ部を制御する制御信号を出力するスペア制御回路で、
２〜ｎ＋ｋ列における正規のメモリセルに不良のメモリ
セルが存在していなければ、２〜ｎ＋ｋ列に対応したラ
イトビットアドレスポインタ１１ａの各ライトビットポ
インタ部８ＣＷ2 〜８ＣＷn+k 及びリードビットアドレ
スポインタ１３ａの各リードビットポインタ部８ＣＲ2
〜８ＣＲn+k の内のスペアメモリセルを選択するための
ポインタ部、例えばライトビットポインタ部８ＣＷ2 及
びリードビットポインタ部８ＣＲ2 の列選択用出力ノー
ドからメモリセル選択線７ＳＣＷ2 〜７ＳＣＷn+k を通
してビット線を選択させない信号、この実施例では
“Ｌ”レベルの電位を出力させるとともにデータスルー
回路を動作、つまり入力ノードと出力ノードとを電気的
に導通状態とさせる信号、この実施例では“Ｌ”レベル
の電位からなる制御信号Ｃを出力する。
【０１０１】もし、２〜ｎ＋ｋ列における正規のメモリ
セル７に不良のメモリセルが存在していれば、冗長用の
スペアメモリセル７ａが存在する２〜ｎ＋ｋ列のうちの
不良のメモリセルが存在する列に対して置換した列に対
応したライトビットアドレスポインタ１１ａのライトビ
ットポインタ部及びリードビットアドレスポインタ１３
ａのリードビットポインタ部にフリップフロップ回路を
動作させるとともにデータスルー回路を動作させない信
号、この実施例では“Ｈ”レベルの電位からなる制御信
号Ｃを出力するとともに、冗長用のスペアメモリセルが
存在する２〜ｎ＋ｋ列のうちの正規のメモリセルの列と
置換されていない列に対応したライトビットアドレスポ
インタ１１ａのライトビットポインタ部及びリードビッ
トアドレスポインタ１３ａのリードビットポインタ部に
フリップフロップ回路の列選択用出力ノードからビット
線を選択させない信号、この実施例では“Ｌ”レベルの
電位を出力させるとともにデータスルー回路を動作、つ
まり入力ノードと出力ノードとを電気的に導通状態とさ
せる信号、この実施例では“Ｌ”レベルの電位からなる
制御信号Ｃを出力する。
【０１０２】ライトビットアドレスポインタ１１ａのラ
イトビットポインタ部８ＣＷ1 〜８ＣＷn+k 、ライトワ
ードアドレスポインタ１２ａのライトワードポインタ部
８ＲＷ1 〜８ＲＷｍ、リードビットアドレスポインタ１
３ａのリードビットポインタ部８ＣＲ1 〜８ＣＲn+k 、
及びリードワードアドレスポインタ１４ａのリードワー
ドポインタ部８ＲＲ1 〜８ＲＲｍの具体的構成について
は第１実施例で説明したものと同じ構成であるが、制御
回路１５及びスペア制御回路１６が設けられておりそれ
らとの接続が第１実施例とは異なっている。制御回路１
５は正規のメモリセルに不良が存在しなかったときは全
てのメモリセルを選択するような制御信号を出力するよ
うに構成しなければならないので、いずれかのビットポ
インタ部に対して常に“Ｌ”レベル電位を出力するよう
な図３に示した回路構成を採用することはできず、図４
に示すような全てのビットポインタ部に対して“Ｈ”レ
ベル電位の出力をすることができる回路構成をとる。
【０１０３】また、スペア制御回路１６の具体的構成に
ついては、スペアメモリセルを配置する列の数ｋを幾つ
にするかによって回路の構成が異なってくるが、概念的
には図２に示した制御回路１０の回路構成と同じであ
る。図１０に示したスペア制御回路１６で例えば一つの
制御信号線が出ている場合に対応する構成としては図１
１に示すような構成が考えられる。図１１において、ヒ
ューズ６５と抵抗６６とインバータ６７とで構成された
回路は電源２４に一方端を接続したヒューズ６５と他方
端が接地２５されている抵抗６６によって構成されメモ
リセルを選択するための信号を発生するプログラム可能
な信号発生手段であり、発生した信号はインバータ６７
を通して出力端子６８から出力される。例えばスペアメ
モリセルを選択するためライトビットポインタ部８ＣＷ
2 に“Ｈ”レベル電位を出力させる場合にはヒューズ６
５を切断して抵抗６６の一方端を接地電位にすることで
インバータ６７から“Ｈ”が出力される。なお、スペア
制御回路１６が複数の制御信号を出力するためには図４
に示したような構成と同じ概念で構成される。すなわ
ち、同時に、“Ｈ”レベル電位の出力をすることができ
る回路構成とする。
【０１０４】次に、上記のように構成されたこの発明の
第２実施例による半導体記憶装置の動作について説明す
る。
【０１０５】まず、メモリセルアレイ１における正規の
メモリセル７に不良が存在しなかった場合の書き込み動
作について説明する。例えばメモリセルアレイ１におい
てライトビットポインタ部８ＣＷ2 及びリードビットポ
インタ部８ＣＲ2 によって選択されるメモリセルのみが
スペアメモリセルであった場合を想定する。この時に
は、正規のメモリセル７を選択されるようにするためラ
イトビットポインタ部８ＣＷ1 、８ＣＷ3 〜８ＣＷn+1
を通常のフリップフロップ回路としての動作状態とする
ことが必要になる。そのためライトビットポインタ部８
ＣＷ1 、８ＣＷ3〜８ＣＷn+1 に対して制御信号Ｃとし
て制御回路１５から“Ｈ”レベル電位を出力する。同時
に冗長用のスペアメモリセル７ａが選択されないように
するためライトビットポインタ部８ＣＷ2 のフリップフ
ロップ回路としての動作を止め、ライトビットポインタ
部８ＣＷ2 のデータスルー回路を動作させる必要があ
る。そのためライトビットポインタ部８ＣＷ2 に対して
制御信号Ｃとしてスペア制御回路１６から“Ｌ”レベル
電位を出力する。
【０１０６】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１ａにリセット信号／Ｗ
ＲＳが入力されると、ライトビットポインタ部８ＣＷ1
はリセットされて第１のリセット状態となりメモリセル
７を選択するためのデータを発生して保持するととも
に、メモリセル７を選択するための信号をメモリセル選
択線７ＳＣＷ1 を通して出力する。また、リセット信号
／ＷＲＳの入力と同時に、ライトビットポインタ部８Ｃ
Ｗ2 〜８ＣＷn は、メモリセル７を選択するためのデー
タを保持していてもリセットによって第２のリセット状
態となりデータが消去される。同様に、ライトワードア
ドレスポインタ１２ａにリセット信号／ＷＲＳが入力さ
れると、ライトワードポインタ部８ＲＷ1 はリセットさ
れて第１のリセット状態となりメモリセルを選択するた
めのデータを発生して保持するとともに、メモリセルを
選択するための信号をメモリセル選択線７ＳＲＷ1 を通
して出力する。また、リセット信号／ＷＲＳの入力と同
時に、ライトワードポインタ部８ＲＷ2 〜８ＲＷ n は、
メモリセルを選択するためのデータを保持していてもリ
セットされて第２のリセット状態となりにデータが消去
される。従ってこの時、ライトビットポインタ部８ＣＷ
1 のメモリセル選択線７ＳＣＷ1 とライトワードポイン
タ８ＲＷ1 のメモリセル選択線７ＳＲＷ1 とが同時に選
択するメモリセルにデータが書き込まれる。
【０１０７】図１０には示されていないが、図１に示し
た入力回路２からメモリセルアレイ１に送られるデータ
が入力用リングポインタ３を構成するアドレスポインタ
１１ａ，１２ａによって選択されたメモリセルに書き込
まれることとなる。
【０１０８】ライトビットアドレスポインタ１１ａが図
５、図７に示したフリップフロップ回路で構成されてい
れば、クロック信号Ｔ1 が二周期分進むと次のライトビ
ットポインタ部８ＣＷ2 にメモリセルを選択するための
データが伝達されるが、ライトビットポインタ部８ＣＷ
2 は制御回路１６からの制御信号によってフリップフロ
ップとしての動作をせずデータスルー回路が動作するよ
うに設定されているためライトビットポインタ部８ＣＷ
2 でのデータの保持は起きず、ライトビットポインタ部
８ＣＷ2 のデータスルー回路を通して次のライトビット
ポインタ部８ＣＷ3 にそのままデータが伝達される。従
ってメモリセル選択線７ＳＣＷ2 からメモリセルを選択
するための信号が出力されず、メモリセル選択線７ＳＣ
Ｗ2 と７ＳＲＷ1 との両方に同時に対応するメモリセル
のみにはデータが書き込まれない。同時に、ライトビッ
トポインタ部８ＣＷ3 は制御回路１５からの制御信号Ｃ
によってフリップフロップとして動作しデータスルー回
路が動作しないように設定されているためライトビット
ポインタ部８ＣＷ3 でデータが保持され、ライトビット
ポインタ部８ＣＷ3 からメモリセル選択線７ＳＣＷ3 を
通してメモリセルを選択するための信号が出力し、メモ
リセル選択線７ＳＣＷ3 と７ＳＲＷ1 との両方に同時に
対応するメモリセルのみにデータが書き込まれる。そし
て、クロック信号Ｔ1 の周期が進むのに伴って順次次の
ライトビットポインタ部にデータが移行して、１行目の
ｎ個のメモリセルが列を移しながら順次選択されデータ
が書き込まれる。このようにしてライトビットポインタ
部８ＣＷ2 ではデータが素通りして結局ライトビットポ
インタ部８ＣＷ1 からライトビットポインタ部８ＣＷ2
のデータスルー回路を通して直接ライトビットポインタ
部８ＣＷ3 にデータが伝達されることとなり、スペアメ
モリセル７ａにはデータが書き込まれることはない。
【０１０９】通常このようにしてライトビットアドレス
ポインタ１１ａをデータが一周するのに合わせてクロッ
ク信号Ｔ2 が進み、ライトワードアドレスポインタ１２
ａにおいて、次のライトワードポインタ部８ＲＷ2 にデ
ータが移ることとなる。そして２行目以降のメモリセル
において１行目のメモリセルで行ったと同様の動作が繰
り返される。以上のようにしてｍ行ｎ列のメモリセルに
書き込みが行われる。
【０１１０】次に正規のメモリセルに不良が存在しなか
った場合のメモリセルからの読み出しについて説明す
る。書き込み動作のところで説明を簡単にするため想定
したように、リードビットポインタ部８ＣＷ2 はスペア
メモリセルを選択するためのメモリセル選択部である。
そのためこの時には、正規のメモリセル７を選択される
ようにするため、リードビットポインタ部８ＣＲ1 、８
ＣＷ3 〜８ＣＲn+1 を通常の動作状態とすることが必要
になる。そのためリードビットポインタ部８ＣＲ1 、８
ＣＷ3 〜８ＣＲn+k に対して制御信号Ｃとして制御回路
１５から“Ｈ”レベル電位を出力する。同時に冗長用の
スペアメモリセル７ａが選択されないようにするためリ
ードビットポインタ部８ＣＲ2 のフリップフロップ回路
としての動作を止め、リードビットポインタ部８ＣＲ2
のデータスルー回路を動作させる必要がある。そのため
リードビットポインタ部８ＣＲ2 に対して制御信号Ｃと
して制御回路１６から“Ｌ”レベル電位を出力する。
【０１１１】以上のように設定された状態において、リ
ードビットアドレスポインタ１３ａ及びリードワードア
ドレスポインタ１４ａにリセット信号／ＲＲＳが入力さ
れると、リードビットポインタ部８ＣＲ1 及びリードワ
ードポインタ部８ＲＲ1 は第１のリセット状態となり、
リードビットポインタ部８ＣＲ2 〜８ＣＲn 及びリード
ワードポインタ部８ＲＲ2 〜８ＲＲｍは第２のリセット
状態となる。そしてまずリードビットポインタ部８ＣＲ
1 のメモリセル選択線７ＳＣＲ1 とリードワードポイン
タ８ＲＲ1 のメモリセル選択線７ＳＲＲ1 との両方に同
時に対応するメモリセルのみからデータが読み出され
る。図１０には示されていないが、図１に示した出力用
リングポインタ５であるリードビットアドレスポインタ
１３ａとリードワードアドレスポインタ１４ａとによっ
て選択されるメモリセルアレイ１のメモリセルから出力
回路４に送られるデータが読み出されることとなる。例
えばリードビットアドレスポインタ１３ａが図５、図７
に示したフリップフロップ回路で構成されていれば、ク
ロック信号Ｔ3 が二周期分進むと次のリードビットポイ
ンタ部８ＣＲ2 にデータが伝達されるが、リードビット
ポインタ部８ＣＲ2 は制御回路１６からの制御信号によ
ってフリップフロップとしての動作をせずデータスルー
回路が動作するように設定されているためリードビット
ポインタ部８ＣＲ2 でのデータ保持は起きず、次のリー
ドビットポインタ部８ＣＲ3 にそのままデータが伝達さ
れる。従ってスペアメモリセル選択線７ＳＣＲ2 からス
ペアメモリセル７ａを選択するための信号が出力され
ず、メモリセル選択線７ＳＣＲ2 と７ＳＲＲ1 との両方
に同時に対応するメモリセルのみからはデータが読み出
されない。同時に、リードビットポインタ部８ＣＲ3 は
制御回路１５からの制御信号Ｃによってフリップフロッ
プ回路として動作し、データスルー回路が動作しないよ
うに設定されているためリードビットポインタ部８ＣＲ
3 でデータが保持され、メモリセル選択線７ＳＣＲ3 か
らメモリセルを選択するための信号が出力される。その
ためメモリセル選択線７ＳＣＲ3 と７ＳＲＲ1 との両方
に同時に対応するメモリセルのみからデータが読み出さ
れる。そして、クロック信号Ｔ3 の周期が進むに伴って
順次次のリードビットビットポインタ部のデータが読み
出される。このようにしてリードビットポインタ部８Ｃ
Ｒ2 ではデータが素通りして結局リードビットポインタ
部８ＣＲ1 からリードビットポインタ部８ＣＲ2 のデー
タスルー回路を介して直接リードビットポインタ部８Ｃ
Ｒ3 にデータが伝達されることとなり、スペアメモリセ
ル７ａからデータが読み出されることはない。
【０１１２】通常このようにしてリードビットアドレス
ポインタ１３ａをデータが一周するのに合わせてクロッ
ク信号Ｔ4 が進み、リードワードアドレスポインタ１４
ａにおいて、次のリードワードポインタ部８ＲＲ2 にデ
ータが移ることとなる。そして２行目以降のメモリセル
において１行目のメモリセルで行ったと同様の動作が繰
り返される。以上のようにしてメモリセルアレイ１のｍ
行３列のメモリセルからデータの読み出しが行われる。
【０１１３】次に、メモリセルアレイ１における正規の
メモリセルに不良が存在する場合の書き込み動作につい
て説明する。ここで説明を分かりやすくするためにメモ
リセルアレイ１がｍ行５列のメモリセルアレイでそのう
ち２列目が冗長用のメモリセル列である場合について説
明する。例えばここで不良の発生しているメモリセル７
が３列目のメモリセルであった場合を想定する。この時
には、メモリセル列のうちの不良の発生していないメモ
リセル列が選択されるようにするためライトビットポイ
ンタ部８ＣＷ1 、８ＣＷ2 、８ＣＷ4 及び８ＣＷ5 を通
常の動作状態とすることが必要になる。そのためライト
ビットポインタ部８ＣＷ1 、８ＣＷ4 及び８ＣＷ5 に対
して制御信号Ｃとして制御回路１５から“Ｈ”レベル電
位を出力する。同時に不良のメモリセル７が存在する３
列目のメモリセルが選択されないようにするためライト
ビットポインタ部８ＣＷ3 のフリップフロップ回路とし
ての動作を止めてデータスルー回路を動作させる必要が
ある。そのためライトビットポインタ部８ＣＷ3 に対し
て制御信号Ｃとして制御回路１５から“Ｌ”レベル電位
を出力する。また、ライトビットポインタ部８ＣＷ2 に
対して制御信号Ｃとしてスペア制御回路１６から“Ｈ”
レベル電位を出力する。
【０１１４】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１ａ及びライトワードア
ドレスポインタ１２ａにリセット信号／ＷＲＳが入力さ
れると、まず、ライトビットポインタ部８ＣＷ1 のメモ
リセル選択線７ＳＣＷ1 とライトワードポインタ部８Ｒ
Ｗ1 のメモリセル選択線７ＳＲＷ1 との両方に同時に対
応するメモリセルのみにデータが書き込まれる。そして
クロック信号Ｔ1 が二周期分進むと次のライトビットポ
インタ部８ＣＷ2 にデータが移る。ライトビットポイン
タ部８ＣＷ2 は冗長用のスペアメモリセル７ａを選択す
るためのライトビットポインタ部であるがしかし、ライ
トビットポインタ部８ＣＷ2 はスペア制御回路１６から
の制御信号Ｃによってフリップフロップとしての動作を
行うように設定されているためスペアメモリセル選択線
７ＳＣＷ2 からスペアメモリセル７ａを選択するための
信号が出力され、スペアメモリセル選択線７ＳＣＷ2 と
７ＳＲＷ1 とによって同時に選択されるスペアメモリセ
ル７ａにデータが書き込まれる。そして、ライトビット
ポインタ部８ＣＷ3 の順番になると、ライトビットポイ
ンタ部８ＣＷ3 は制御回路１５からの制御信号Ｃによっ
てフリップフロップとしての動作をせずデータスルー回
路が動作するように設定されているため、ライトビット
ポインタ部８ＣＷ3 でのメモリセルを選択するためのデ
ータの保持は起きず、次のライトビットポインタ部８Ｃ
Ｗ4 にそのままデータが伝達される。そして、ライトビ
ットポインタ部８ＣＷ4 でメモリセルを選択するための
データが保持され、メモリセル選択線７ＳＣ４からメモ
リセルを選択するための信号が出力される。このように
してライトビットポインタ部８ＣＷ3 ではデータが素通
りして不良のメモリセルは選択されない。
【０１１５】次に正規のメモリセルに不良が存在する場
合のメモリセルからの読み出しについて説明する。この
場合も、説明を分かりやすくするためにメモリセルアレ
イ１がｍ行５列のメモリセルアレイでそのうちの２列目
が冗長用メモリセル列である場合について説明する。例
えばここで不良の発生していメモリセルが３列目のメモ
リセルであった場合を想定する。この時は、メモリセル
列のうち不良の発生していないメモリセル列が選択され
るようにするためリードビットポインタ部８ＣＲ1 、８
ＣＲ2 、８ＣＲ4 及び８ＣＲ5 を通常の動作状態とする
ことが必要になる。そのためリードビットポインタ部８
ＣＲ1 、８ＣＲ4 及び８ＣＲ5 に対して制御信号Ｃとし
て制御回路１５から“Ｈ”レベル電位を出力する。同時
に不良のメモリセルが存在する３列目のメモリセルが選
択されないようにするためリードビットポインタ部８Ｃ
Ｒ3 のフリップフロップ回路としての動作を止めてデー
タスルー回路を動作させる必要がある。そのためリード
ビットポインタ部８ＣＲ3に対して制御信号Ｃとして制
御回路１５から“Ｌ”レベル電位を出力する。また、リ
ードビットポインタ部８ＣＲ2 に対して制御信号Ｃとし
てスペア制御回路１６から“Ｈ”レベル電位を出力す
る。
【０１１６】以上のように設定された状態において、リ
ードビットアドレスポインタ１３ａ及びリードワードア
ドレスポインタ１４ａにリセット信号／ＲＲＳが入力さ
れると、リードビットポインタ部８ＣＲ1 及びリードワ
ードポインタ部８ＲＲ1 は第１のリセット状態となり、
リードビットポインタ部８ＣＲ2 〜８ＣＲ4 及びリード
ワードポインタ部８ＲＲ2 〜８ＲＲｍは第２のリセット
状態となる。そしてまず、リードビットポインタ部８Ｃ
Ｒ1 のメモリセル選択線７ＳＣＲ1 とリードワードポイ
ンタ８ＲＲ1 のメモリセル選択線７ＳＲＲ1 との両方に
同時に対応するメモリセルのみからデータが読み出され
る。そして、クロック信号Ｔ 3 が二周期分進むと次のリ
ードビットポインタ部８ＣＲ2 にデータが移る。リード
ビットポインタ部８ＣＲ2 は冗長用のスペアメモリセル
７ａを選択するためのリードビットポインタ部であるが
しかし、リードビットポインタ部８ＣＲ2 はスペア制御
回路１６からの制御信号Ｃによってフリップフロップと
しての動作を行うように設定されているためスペアメモ
リセル選択線７ＳＣＲ2 からスペアメモリセル７ａを選
択するための信号が出力され、メモリセル選択線７ＳＣ
Ｒ2 と７ＳＲＲ1 とによって同時に選択されるスペアメ
モリセル７ａからデータが読み出される。そして、リー
ドビットポインタ部８ＣＲ3 の順番になると、リードビ
ットポインタ部８ＣＲ3 は制御回路１５からの制御信号
Ｃによってフリップフロップとしての動作をせずデータ
スルー回路が動作するように設定されているためリード
ビットポインタ部８ＣＲ3 でのデータの保持は起きず、
次のリードビットポインタ部８ＣＲ4 にそのままデータ
が伝達される。リードビットポインタ部８ＣＲ4 でメモ
リセルを選択するためのデータの保持が行われ、メモリ
セル選択線７ＳＣＲ4 からメモリセルを選択するための
データが出力される。このようにしてリードビットポイ
ンタ部８ＣＲ3 ではデータが素通りして結局不良のメモ
リセルは選択されない。
【０１１７】この時、制御回路１５は、例えば正規のメ
モリセルアレイの構成が４列であった場合は、図３に示
すような構成となる。そして、制御回路１５の出力信号
Ｙ１〜Ｙ４が制御信号Ｃに相当するが、それぞれがライ
トビットポインタ部８ＣＷ1、８ＣＷ3 〜８ＣＷ5 に入
力し、また同時に、リードビットポインタ部８ＣＲ1、
８ＣＷ3 〜８ＣＲ5 に入力されていた場合を想定する。
この時、３列目に不良のメモリセルが存在する場合に
は、出力信号Ｙ３を”Ｌ”とするため図３の制御回路の
レーザトリマ部２６のヒューズ２０ｂを切断し、ヒュー
ズ２０ａはそのままとする。
【０１１８】概要構成２． 図９はこの発明の半導体記憶装置の他の構成の概要を説
明するためのブロック図である。図９において、１１０
は先頭アドレス制御信号Ｓを出力して入力用リングポイ
ンタ３及び出力用リングポインタ５の先頭アドレスを設
定する先頭アドレス制御回路であり、その他の図１と同
一符号は図１と同一もしくは相当する部分を示す。
【０１１９】リングポインタを用いる場合、リセット時
に第１のリセット状態となってメモリセル選択信号を最
初に出力するフリップフロップ回路、すなわちリセット
時の先頭位置をあらかじめ設定しておく必要がある。し
かし、デフォルト時の先頭位置のフリップフロップ回路
により制御されるビット線のメモリセルに不良が発生し
た場合が問題となる。不良品の発生を防ぐためにこのフ
リップフロップ回路を不能状態とする必要があるが、そ
うするとリングポインタの先頭位置を指定するフリップ
フロップ回路がなくなってしまう。そこで、前記各フリ
ップフロップ回路内に先頭アドレス制御回路により制御
され、第１のリセット状態・第２のリセット状態を設定
する機能をもたせると、デフォルト時の先頭位置のフリ
ップフロップ回路により制御されるビット線のメモリに
不良が発生した場合でも、他のフリップフロップ回路に
第１のリセット状態となるような機能を持たせることが
でき、不良品発生を防ぐことができる。
【０１２０】実施例３． 次に、この発明の第３実施例について図１２を用いて説
明する。図１２はこの発明の第３実施例による半導体記
憶装置の一部を示すブロック図である。図１２には図９
に示した半導体記憶装置の構成要素のうちメモリセルア
レイ１と入力用リングポインタ３と出力用リングポイン
タ５と制御回路６と先頭アドレス制御回路１１０に相当
する構成を示している。
【０１２１】図１２において、１１ｂは入力用リングポ
インタを構成するライトビットアドレスポインタで、列
側書き込みメモリセル選択線７ＳＣＷ1 〜７ＳＣＷn+k
にそれぞれ対応して配設され、それぞれの列選択用出力
ノードが対応した列側書き込みメモリセル選択線７ＳＣ
Ｗ1 〜７ＳＣＷn+k に接続されている（ｎ＋ｋ）個のメ
モリセル選択部、即ちライトビットポインタ部９ＣＷ1
〜９ＣＷn+k を直列に接続したリングポインタによって
構成され、ライトビットポインタ部９ＣＷ1 〜９ＣＷ
n+k は自己の入力ノードと自己の出力ノードとの間に接
続され、入力ノードに入力された情報を出力ノードにそ
のまま伝達するデータスルー回路を内蔵したフリップフ
ロップ回路にて構成されている。また、先頭位置となる
列に対応したライトビットポインタ部は先頭アドレス制
御信号Ｓによって設定される。
【０１２２】ライトビットアドレスポインタ１１ｂの各
ライトビットポインタ部９ＣＷ1 〜９ＣＷn+k は、書き
込み用リセット信号／ＷＲＳによってリセットされて先
頭位置となるライトビットポインタ部から列側書き込み
用メモリセル選択線を通してメモリセルを選択する信
号、この実施例においては“Ｈ”レベルの電位を出力
し、その他のライトビットポインタ部からは列側書き込
み用メモリセル選択線７を通してメモリセルを選択しな
い信号、この実施例においては“Ｌ”レベルの電位を出
力し、さらに、書き込み用列側クロック信号Ｔ1 に同期
して、順に列側書き込み用メモリセル選択線を選択する
信号を次段のライトビットポインタ部へ伝える。
【０１２３】１２ｂは図２に示したライトワードアドレ
スポインタ１２と同等のライトワードアドレスポインタ
である。
【０１２４】１３ｂは出力用リングポインタを構成する
リードビットアドレスポインタで、列側読み出しメモリ
セル選択線７ＳＣＲ1 〜７ＳＣＲn+k にそれぞれ対応し
て配設され、それぞれの列選択用出力ノードが対応した
列側読み出しメモリセル選択線７ＳＣＲ1 〜７ＳＣＲ
n+k に接続されている（ｎ＋ｋ）個のメモリセル選択
部、即ちリードビットポインタ部９ＣＲ1 〜９ＣＲn+k
を直列に接続したリングポインタによって構成され、リ
ードビットポインタ部９ＣＲ2 〜９ＣＲn+k は自己の入
力ノードと自己の出力ノードとの間に接続され、入力ノ
ードに入力された情報を出力ノードにそのまま伝達する
データスルー回路を内蔵したフリップフロップ回路にて
構成されている。また、先頭位置となる列に対応したリ
ードビットポインタ部は先頭アドレス制御信号Ｓによっ
て設定されるフリップフロップ回路にて構成され、リー
ドビットアドレスポインタ１３ｂの各リードビットポイ
ンタ部９ＣＲ1 〜９ＣＲn+k は読み出し用リセット信号
／ＲＲＳによってリセットされて先頭位置となるリード
ビットポインタ部から列側読み出し用メモリセル選択線
を通してメモリセルを選択する信号、この実施例におい
ては“Ｈ”レベルの電位を出力し、その他のリードビッ
トポインタ部からは列側読み出し用メモリセル選択線を
通してメモリセルを選択しない信号、この実施例におい
ては“Ｌ”レベルの電位を出力し、さらに、読み出し用
列側クロック信号Ｔ3 に同期して、順に列側読み出し用
メモリセル選択線を選択する信号を次段のリードビット
ポインタ部へ伝えるものである。
【０１２５】１４ｂは図２に示したリードワードアドレ
スポインタ１４と同等のリードワードアドレスポインタ
である。
【０１２６】１０はライトビットアドレスポインタ１１
ｂの各ライトビットポインタ部９ＣＷ1 〜９ＣＷn+k 及
びリードビットアドレスポインタ１３ｂの各リードビッ
トポインタ部９ＣＲ1 〜９ＣＲn+k を制御する制御信号
を出力する制御回路で、２〜ｎ列における正規のメモリ
セルに不良のメモリセルが存在していなければ、１〜ｎ
列に対応したライトビットアドレスポインタ１１の各ラ
イトビットポインタ部９ＣＷ1 〜９ＣＷn 及びリードビ
ットアドレスポインタ１３の各リードビットポインタ部
９ＣＲ1 〜９ＣＲn のフリップフロップ回路に通常の動
作を行わせるとともにデータスルー回路を動作させない
信号、この実施例では“Ｈ”レベルの電位からなる制御
信号Ｃを出力し、ｎ＋１〜ｎ＋ｋ列に対応したライトビ
ットアドレスポインタ１１ｂの各ライトビットポインタ
部９ＣＷn+1 〜９ＣＷn+k 及びリードビットアドレスポ
インタ１３ｂの各リードビットポインタ部９ＣＲn+1 〜
９ＣＲn+k にフリップフロップ回路の列選択用出力ノー
ドからメモリセル選択線７ＳＣＷn+1 〜７ＳＣＷn+k を
通してビット線を選択させない信号、この実施例では
“Ｌ”レベルの電位を出力させるとともにデータスルー
回路を動作、つまり入力ノードと出力ノードとを電気的
に導通状態とさせる信号、この実施例では“Ｌ”レベル
の電位からなる制御信号Ｃを出力する。
【０１２７】もし、１〜ｎ列における正規のメモリセル
に不良のメモリセルが存在していれば、１〜ｎ列のうち
の不良のメモリセルが存在する列に対応したライトビッ
トアドレスポインタ１１ｂのライトビットポインタ部及
びリードビットアドレスポインタ１３ｂのリードビット
ポインタ部にフリップフロップ回路の列選択用出力ノー
ドからメモリセル選択線を通してビット線を選択させな
い信号、この実施例では“Ｌ”レベルの電位を出力させ
るとともにデータスルー回路を動作、つまり入力ノード
と出力ノードとを電気的に導通状態とさせる信号、この
実施例では“Ｌ”レベルの電位からなる制御信号Ｃを出
力するとともに、２〜ｎ列のうちの不良のメモリセルが
存在しない列に対応したライトビットアドレスポインタ
１１ｂのライトビットポインタ部及びリードビットアド
レスポインタ１３ｂのリードビットポインタ部に通常の
フリップフロップ回路の動作を行わせるとともにデータ
スルー回路を動作させない信号、この実施例では“Ｈ”
レベルの電位からなる制御信号Ｃを出力し、冗長用のメ
モリセルが存在するｎ＋１〜ｎ＋ｋ列のうちの不良のメ
モリセルが存在する列に対して置換した列に対応したラ
イトビットアドレスポインタ１１ｂのライトビットポイ
ンタ部及びリードビットアドレスポインタ１３ｂのリー
ドビットポインタ部にフリップフロップ回路を動作させ
るとともにデータスルー回路を動作させない信号、この
実施例では“Ｈ”レベルの電位からなる制御信号Ｃを出
力するとともに、冗長用のメモリセルが存在するｎ＋１
〜ｎ＋ｋ列のうちの正規のメモリセルの列と置換されて
いない列に対応したライトビットアドレスポインタ１１
ｂのライトビットポインタ部及びリードビットアドレス
ポインタ１３ｂのリードビットポインタ部にフリップフ
ロップ回路の列選択用出力ノードからビット線を選択さ
せない信号、この実施例では“Ｌ”レベルの電位を出力
させるとともにデータスルー回路を動作、つまり入力ノ
ードと出力ノードとを電気的に導通状態とさせる信号、
この実施例では“Ｌ”レベルの電位からなる制御信号Ｃ
を出力する。
【０１２８】１００はライトビットアドレスポインタ１
１ｂの各ライトビットポインタ部９ＣＷ1 〜９ＣＷ n+k
及びリードビットアドレスポインタ１３ｂの各リードビ
ットポインタ部９ＣＲ1 〜９ＣＲ n+K を制御して先頭位
置を決める先頭アドレス制御信号Ｓを出力する先頭アド
レス制御回路で、リセット時に、１〜ｎ列に対応したラ
イトビットアドレスポインタ１１ｂのライトビットポイ
ンタ部９ＣＷ1 〜９ＣＷn のうちの一つ及びリードビッ
トアドレスポインタ１３ｂのリードビットポインタ部９
ＣＲ1 〜９ＣＲn のうちの一つのフリップフロップ回路
に第１のリセット状態となるように、この実施例では
“Ｈ”レベルの電位からなる先頭アドレス制御信号Ｓを
出力し、その他のビットポインタ部にはリセット時に第
２のリセット状態となるように“Ｌ”レベルの電位を制
御信号Ｃとして出力する。
【０１２９】次に、上記制御回路１０、先頭アドレス制
御回路１００、ライトビットアドレスポインタ１１ｂの
ライトビットポインタ部９ＣＷ1 〜９ＣＷn+k 、ライト
ワードアドレスポインタ１２ｂのライトワードポインタ
部８ＲＷ1 〜８ＲＷｍ、リードビットアドレスポインタ
１３ｂのリードビットポインタ部９ＣＲ1 〜９Ｃ
Ｒn+k 、及びリードワードアドレスポインタ１４ｂのリ
ードワードポインタ部８ＲＲ1 〜８ＲＲｍの具体的構成
について説明する。
【０１３０】この実施例では制御回路１０、ライトワー
ドアドレスポインタ１２ｂのライトワードポインタ部８
ＲＷ1 〜８ＲＷｍ、リードワードアドレスポインタ１４
ｂのリードワードポインタ部８ＲＲ1 〜８ＲＲｍの具体
的構成は第１の実施例の制御回路１０、ライトワードア
ドレスポインタ１２のライトワードポインタ部８ＲＷ1
〜８ＲＷｍ、リードワードアドレスポインタ１４のリー
ドワードポインタ部８ＲＲ1 〜８ＲＲｍの構成と同等で
ある。
【０１３１】また、先頭アドレス制御回路１００は、図
３に示した制御回路１０の構成と同様の概念で構成する
ことができる。すなわち、いずれか一つのビットポイン
タ部９ＣＷ1 〜９ＣＷn+k ，９ＣＲ1 〜９ＣＲn+k に対
して一つのビットポインタ部を選択するため”Ｈ”レベ
ル電位を出力すれば良い。従って、図３におけるＮＡＮ
Ｄゲート２３ａ〜２３ｄをＡＮＤゲートに置き換えれば
良い。
【０１３２】次に、ライトビットアドレスポインタ１１
ｂのライトビットポインタ部９ＣＷ1 〜９ＣＷn+k 、及
びリードビットアドレスポインタ１３ｂのリードビット
ポインタ部９ＣＲ1 〜９ＣＲn+k に使用されるフリップ
フロップ回路の回路構成について図１３を用いて説明す
る。図１３において、６９は図１２に示したリセット信
号／ＷＲＳまたは／ＲＲＳが入力するリセット信号入力
端子、７０は第１のリセット状態・第２のリセット状態
を設定する制御信号Ｓが入力される制御入力端子、７１
は図１２に示した制御回路１０から制御信号Ｃが入力さ
れる制御端子、７２はライトビットポインタ部９ＣＷ2
〜９ＣＷn+k の場合には図１２に示したクロック信号Ｔ
1 が、またリードビットポインタ部９ＣＲ2 〜９ＣＲ
n+k の場合にはクロック信号Ｔ3 が入力されるクロック
信号入力端子であるが、ここではクロック信号Ｔ1 ，Ｔ
3 を合わせた概念としてクロック信号Ｔが入力されると
表現する。
【０１３３】また図において、７３は前段に接続された
フリップフロップ回路からそのスレーブラッチ回路の出
力信号を入力する入力端子、７４は出力信号を次段のフ
リップフロップ回路のマスターラッチ回路の入力端子に
出力する出力端子、７５ａ〜７５ｅはＰ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタで構成されたトランス
ミッションゲートであり、トランスミッションゲート７
５ａは一方端を入力端子７３に接続しクロック信号Ｔの
反転論理に同期してオンオフし、トランスミッションゲ
ート７５ｂはマスターラッチ回路とスレーブラッチ回路
との間に設けられクロック信号Ｔに同期してオンオフ
し、トランスミッションゲート７５ｄは一方端を出力端
子７４に接続しクロック信号Ｔの反転論理に同期してオ
ンオフし、トランスミッションゲート７５ｃは一方端を
トランスミッションゲート７５ａに接続し他方端をトラ
ンスミッションゲート７５ｂの一方端に接続しクロック
信号Ｔに同期してオンオフする。また、図において７９
は電源２４にソース電極を接続しゲート電極に制御信号
の反転論理ＣＢを入力するＰ型ＭＯＳトランジスタ、８
２はソース電極を接地しゲート電極に制御信号Ｃを入力
するＮ型ＭＯＳトランジスタ、８０，８１はトランジス
タ７９，８２間に直列に接続されインバータを構成する
ためゲート電極を共通に接続したＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタ、７６ａ〜７６ｋはイン
バータ、７７ａ〜７７ｈはＮＡＮＤゲートであり、ＮＡ
ＮＤゲート７７ａは一方入力端にトランスミッションゲ
ート７５ａの他方端を接続し他方入力端にセット・リセ
ット制御回路ＦＣ１からの出力信号を入力しており、Ｎ
ＡＮＤゲート７７ｂの一方入力端にはＮＡＮＤゲート７
７ａの出力端が接続し他方入力端にはセット・リセット
制御回路ＦＣ１の出力信号が入力されており、ＮＡＮＤ
ゲート７７ｃは第１の入力端にトランスミッションゲー
ト７５ｂの他方端を接続し第２の入力端にセット・リセ
ット制御回路ＦＣ２の出力信号を入力し第３の入力端に
制御信号Ｃを入力しており、ＮＡＮＤゲート７７ｄは一
方入力端にＮＡＮＤゲート７７ｃの出力端を接続し他方
入力端にセット・リセット制御回路ＦＣ２の出力信号を
入力しており、インバータ７６ｃの入力端にはＮＡＮＤ
ゲート７７ｄの出力端が接続している。また、インバー
タ７６ａの入力端には制御信号入力端子７１が接続さ
れ、インバータ７６ｂの入力端にはクロック信号入力端
子７２が接続している。
【０１３４】制御端子７１に入力された制御信号Ｃは、
そのまま内部の各部分に伝えられる制御信号Ｃとインバ
ータ７６ａで反転されて伝達される信号ＣＢとに別れ、
ＭＯＳトランジスタ７９，８２のゲート及びＮＡＮＤゲ
ート７７ｃに入力される。クロック信号入力端子７２か
ら入力されたクロック信号Ｔは、そのまま内部の各部分
に伝えられる制御信号Ｔとインバータ７６ｂで反転され
て内部の各部分に伝達される反転クロック信号ＴＣとに
別れ、トランスミッションゲート７５ａ〜７５ｄに入力
される。
【０１３５】セット・リセット制御回路ＦＣ１は３つの
インバータ７６ｄ〜７６ｆと２つのＮＡＮＤゲート７７
ｅ，７７ｆとで構成されいてる。セット・リセット制御
回路ＦＣ２は３つのインバータ７６ｇ，７６ｈ，７６ｋ
と２つのＮＡＮＤゲート７７ｇ，７７ｈとＯＲゲート７
８とで構成されいてる。構成は図５に示したフリップフ
ロップ回路とほとんど同じ構成であるが、セット・リセ
ット制御回路ＦＣ１，ＦＣ２によりフリップフロップ回
路の動作を変えるため、図５におけるトランスミッショ
ンゲート３４ｂに出力端を接続したインバータ４０ｃが
図１３においてはＮＡＮＤゲート７７ｂと置き換わるて
いる。また、図５においてＮＡＮＤゲート４０ｅの出力
端に接続したインバータ４０ｄが図１３ではＮＡＮＤゲ
ート７７ｄに置き換わっている。
【０１３６】次にセット・リセット制御回路ＦＣ１，Ｆ
Ｃ２の動作を説明する。図１２におけるにおける先頭ア
ドレス制御回路１００の出力する先頭アドレス制御信号
Ｓが“Ｌ”のとき、セット・リセット制御回路ＦＣ１に
おいて、制御信号Ｓが入力されるインバータ７６ｄは
“Ｈ”を出力する。そして、このインバータ７６ｄの出
力“Ｈ”が入力されるＮＡＮＤゲート７７ｅは、リセッ
ト信号／ＷＲＳ，／ＲＲＳとして“Ｌ”が入力される
と、リセット信号／ＷＲＳ，／ＲＲＳがインバータ７６
ｅで反転して入力されるため、両方の入力端子に“Ｈ”
が入力され、従って“Ｌ”を出力する。そして、トラン
スミッションゲート７５ａに接続されたこのＮＡＮＤゲ
ート７７ｅの出力を受けるＮＡＮＤゲート７７ａは入力
端子７３に入力される信号に係わらず“Ｈ”を出力す
る。一方、先頭アドレス制御信号Ｓが直接入力されるＮ
ＡＮＤゲート７７ｆは、リセット信号／ＷＲＳ，／ＲＲ
Ｓとして“Ｌ”が入力されると、リセット信号／ＷＲ
Ｓ，／ＲＲＳがインバータ７６ｆで反転して入力される
ため、両方の入力端子に“Ｈ”及び“Ｌ”が入力され、
従って“Ｈ”を出力する。この時、トランスミッション
ゲート７５ｂに出力端を接続するＮＡＮＤゲート７７ｂ
はＮＡＮＤゲート７７ａの出力とＮＡＮＤゲート７７ｆ
の出力を受けて“Ｌ”を出力する。
【０１３７】また、セット・リセット制御回路ＦＣ２に
おいて、“Ｌ”の制御信号Ｓが入力されるインバータ７
６ｇは“Ｈ”を出力する。そして、このインバータ７６
ｇの出力“Ｈ”が入力されるＮＡＮＤゲート７７ｇは、
リセット信号／ＷＲＳ，／ＲＲＳとして“Ｌ”が入力さ
れると、リセット信号／ＷＲＳ，／ＲＲＳがインバータ
７６ｈで反転して入力されるため、両方の入力端子に
“Ｈ”が入力されるので、“Ｌ”を出力する。そして、
トランスミッションゲート７５ｂに接続されたこの出力
を受けるＮＡＮＤゲート７７ｃは“Ｈ”を出力する。一
方、制御信号Ｓが直接入力されるＮＡＮＤゲート７７ｈ
は、リセット信号／ＷＲＳ，／ＲＲＳとして“Ｌ”が入
力されると、リセット信号／ＷＲＳ，／ＲＲＳがインバ
ータ７６ｋで反転して入力されるため、両方の入力端子
に“Ｈ”及び“Ｌ”が入力されるので、“Ｈ”を出力す
る。この信号がＯＲゲート７８を通してＮＡＮＤゲート
７７ｄに入力される。そしてこの時、ＮＡＮＤゲート７
７ｃの出力端に接続されたＮＡＮＤゲート７７ｄはＮＡ
ＮＤゲート７７ｃの出力信号とＯＲゲート７８の出力信
号を入力して“Ｌ”を出力する。
【０１３８】つまり、制御信号Ｓが“Ｌ”のとき、リセ
ット信号／ＷＲＳ，／ＲＲＳが入力されると、セット・
リセット制御回路ＦＣ１，ＦＣ２によってマスターラッ
チ、スレーブラッチ回路ともに第２のリセット状態に設
定される。
【０１３９】一方、制御信号Ｓが“Ｈ”のとき、セット
・リセット制御回路ＦＣ１において、先頭アドレス制御
信号Ｓが入力されるインバータ７６ｄは“Ｌ”を出力す
る。そして、このインバータ７６ｄの出力“Ｌ”が入力
されるＮＡＮＤゲート７７ｅは、リセット信号／ＷＲ
Ｓ，／ＲＲＳとして“Ｌ”が入力されると、リセット信
号／ＷＲＳ，／ＲＲＳがインバータ７６ｅで反転して入
力されるため、両方の入力端子に“Ｈ”及び“Ｌ”が入
力されるので、“Ｈ”を出力する。そして、トランスミ
ッションゲート７５ａに接続された他方入力端にこの出
力を受けるＮＡＮＤゲート７７ａは、一方入力端に入力
する信号を反転して出力する。一方、先頭アドレス制御
信号Ｓが直接入力されるＮＡＮＤゲート７７ｆは、リセ
ット信号／ＷＲＳ，／ＲＲＳとして“Ｈ”が入力される
と、リセット信号／ＷＲＳ，／ＲＲＳがインバータ７６
ｆで反転して入力されるため、両方の入力端子に“Ｈ”
が入力されるので、“Ｌ”を出力する。そして、トラン
スミッションゲート７５ｂに出力端を接続したＮＡＮＤ
ゲート７７ｂは“Ｈ”を出力する。
【０１４０】また、先頭アドレス制御信号Ｓが“Ｈ”の
とき、セット・リセット制御回路ＦＣ２において、先頭
アドレス制御信号Ｓが入力されるインバータ７６ｇは
“Ｌ”を出力する。そして、このインバータ７６ｇの出
力“Ｌ”が入力されるＮＡＮＤゲート７７ｇは、リセッ
ト信号／ＷＲＳ，／ＲＲＳとして“Ｈ”が入力される
と、リセット信号／ＷＲＳ，／ＲＲＳがインバータ７６
ｈで反転して入力されるため、両方の入力端子に“Ｌ”
が入力されるので、“Ｈ”を出力する。そして、トラン
スミッションゲート７５ｂに接続された他方入力端にこ
の出力を受けるＮＡＮＤゲート７７ｃは一方入力端に受
ける信号を反転して出力する。一方、先頭アドレス制御
信号Ｓが直接入力されるＮＡＮＤゲート７７ｈは、リセ
ット信号／ＷＲＳ，／ＲＲＳとして“Ｌ”が入力される
と、リセット信号／ＷＲＳ，／ＲＲＳがインバータ７６
ｋで反転して入力されるため、両方の入力端子に“Ｈ”
が入力され、“Ｌ”を出力する。そして、トランスミッ
ションゲート７５ｂに接続されたこの出力を受けるＮＡ
ＮＤゲート７７ｃは“Ｈ”を出力する。インバータ７７
ｈの出力がＯＲゲート７８を通してＮＡＮＤゲート７７
ｄに入力される。そして、ＮＡＮＤゲート７７ｃの出力
端に接続されたＮＡＮＤゲート７７ｄは“Ｈ”を出力す
る。
【０１４１】つまり、制御信号Ｓが“Ｈ”の時、リセッ
ト信号／ＷＲＳ，／ＲＲＳが入力されると、セット・リ
セット制御回路ＦＣ１，ＦＣ２によってマスターラッ
チ、スレーブラッチ回路ともに第１のリセット状態に設
定される。
【０１４２】なお、ＯＲゲート７８は、制御信号Ｃの反
転論理ＣＢが“Ｈ”すなわち、フリップフロップ回路の
データスルー回路を働かせるとき、出力信号ＭＣを
“Ｌ”とするための回路である。
【０１４３】例えば、当初先頭アドレスがライトビット
アドレスポインタ１１ｂのライトビットポインタ部９Ｃ
Ｗ1 及びリードビットアドレスポインタ１３ｂのリード
ビットポインタ部９ＣＲ1 に設定されているとする。こ
のとき、ライトビットポインタ部９ＣＷ1 及びリードビ
ットポインタ部９ＣＲ1 は、リセット信号／ＷＲＳ，／
ＲＲＳにより第１のリセット状態となり、他のライトビ
ットポインタ部及びリードビットポインタ部は、リセッ
ト信号／ＷＲＳ，／ＲＲＳにより第２のリセット状態と
なる。
【０１４４】次に、以上の様に構成されたこの発明の第
３実施例による半導体記憶装置の動作について説明す
る。
【０１４５】まず、正規のメモリセルである第１列から
第ｎ列までのメモリセル７に不良が発生しなかった場合
の書き込みと読出の動作については、図２に示した第１
実施例に係る半導体記憶装置と同じである。
【０１４６】また、正規のメモリセルである第２列から
第ｎ列までのメモリセル７に不良が発生した場合の書き
込みと読み出しの動作についても、図２に示した第１実
施例に係る半導体記憶装置と同じである。
【０１４７】次に、メモリセルアレイ１における正規の
メモリセルの先頭アドレスを決定するメモリセルに不良
が存在する場合の書き込み動作について説明する。ここ
で説明を分かりやすくするためにｍ行４列のメモリセル
アレイでそのうち４列目が冗長用のメモリセル列である
場合について説明する。ここで不良の発生しているメモ
リセルが１列目のメモリセルであるため、メモリセル列
のうちの不良の発生していないメモリセル列が選択され
るようにするためライトビットポインタ部９ＣＷ2 〜９
ＣＷ4 を通常の動作状態とすることが必要になる。その
ためライトビットポインタ部９ＣＷ2 〜９ＣＷ4 に対し
て制御信号Ｃとして制御回路１０から“Ｈ”レベル電位
を出力する。同時に不良のメモリセルが存在する１列目
のメモリセルが選択されないようにするためライトビッ
トポインタ部９ＣＷ1 のフリップフロップ回路としての
動作を止めてデータスルー回路を動作させる必要があ
る。
【０１４８】そのためライトビットポインタ部９ＣＷ1
に対して制御信号Ｃとして制御回路１０から“Ｌ”レベ
ル電位を出力する。さらに、リセット信号が入力された
とき、ライトビットアドレスポインタ１１ｂとリードビ
ットアドレスポインタ１３ｂとの先頭アドレスを決定す
るライトビットポインタ部とリードビットポインタ部を
設定しなければならない。例えば、リセット信号／ＷＲ
Ｓ，／ＲＲＳが入力されたとき、ライトビットポインタ
部９ＣＷ2 及びリードビットポインタ部９ＣＲ2 を先頭
アドレスとなるポインタ部とする場合には、先頭アドレ
ス制御回路１００からライトビットポインタ部９ＣＷ2
及びリードビットポインタ部９ＣＲ2 に対して先頭アド
レス制御信号として“Ｈ”レベル電位を出力する。
【０１４９】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１ｂにリセット信号／Ｗ
ＲＳが入力されると、ライトビットポインタ部９ＣＷ2
及びライトワードポインタ部８ＲＷ1 は第１のリセット
状態になり、ライトビットポインタ部９ＣＷ3 〜９ＣＷ
4 及びライトワードポインタ部８ＲＷ2 〜８ＲＷｍは第
２のリセット状態となる。そしてまず、ライトビットポ
インタ部９ＣＷ2 のメモリセル選択線７ＳＣＷ2 とライ
トワードポインタ部８ＲＷ1 のメモリセル選択線７ＳＲ
Ｗ1 との両方に同時に対応するメモリセルのみにデータ
が書き込まれる。
【０１５０】図１２には示されていないが、図９に示し
た入力回路２からメモリセルアレイ１に送られるデータ
が入力用リングポインタ３であるライトビットアドレス
ポインタ１１ｂとライトワードアドレスポインタ１２ｂ
とによって同時に選択されたメモリセルアレイ１中のメ
モリセルに書き込まれることとなる。例えばライトビッ
トアドレスポインタ１１ｂが図１３に示したフリップフ
ロップ回路で構成されていれば、クロック信号Ｔ1 が二
周期分進むと次のライトビットポインタ部９ＣＷ3 にデ
ータが移り、メモリセル選択線７ＳＣＷ3 からメモリセ
ルを選択するための信号が出力され、メモリセル選択線
７ＳＣＷ3 と７ＳＲＷ1 との両方に同時に対応するメモ
リセルのみにデータが書き込まれる。次のライトビット
ポインタ部９ＣＷ4 にそのままデータが伝達される。ラ
イトビットポインタ部９ＣＷ4 は冗長用のメモリセルを
選択するためのライトビットポインタ部であるがしか
し、ライトビットポインタ部９ＣＷ4 は制御回路１０か
らの制御信号Ｃによってフリップフロップ回路としての
動作を行うように設定されているためライトビットポイ
ンタ部９ＣＷ4 でメモリセルを選択するためのデータが
保持され、メモリセル選択線７ＳＣＷ 4 からメモリセル
を選択するための信号が出力される。このようにしてラ
イトビットポインタ部９ＣＷ1 ではデータが素通りして
不良のメモリセルは選択されない。
【０１５１】次に正規のメモリセルに不良が存在する場
合のメモリセルからの読み出しについて説明する。この
場合も、説明を分かりやすくするためにメモリセルアレ
イ１がｍ行４列のメモリセルアレイでそのうちの４列目
が冗長用メモリセル列である場合について説明する。不
良の発生しているメモリセルが１列目のメモリセルであ
るため、メモリセル列のうち不良の発生していないメモ
リセル列が選択されるようにするためリードビットポイ
ンタ部９ＣＲ2 〜９ＣＲ4 を通常の動作状態とすること
が必要になる。そのためリードビットポインタ部９ＣＲ
2 〜９ＣＲ4 に対して制御信号Ｃとして制御回路１０か
ら“Ｈ”レベル電位を出力する。同時に不良のメモリセ
ルが存在する１列目のメモリセルが選択されないように
するためリードビットポインタ部９ＣＲ1 のフリップフ
ロップ回路としての動作を止めてデータスルー回路を動
作させる必要がある。そのためリードビットポインタ部
９ＣＲ1 に対して制御信号Ｃとして制御回路１０から
“Ｌ”レベル電位を出力する。さらに、リセット信号が
入力されたとき、ライトビットアドレスポインタ１１ｂ
とリードビットアドレスポインタ１３ｂとの先頭アドレ
スを決定するライトビットポインタ部とリードビットポ
インタ部を設定しなければならない。例えば、リセット
信号／ＷＲＳ，／ＲＲＳが入力されたときライトビット
ポインタ部９ＣＷ2 及びリードビットポインタ部９ＣＲ
2 を先頭アドレスとなるポインタ部とする場合には、先
頭アドレス制御回路１００からライトビットポインタ部
９ＣＷ2及びリードビットポインタ部９ＣＲ2 に対して
先頭アドレス制御信号として“Ｈ”レベル電位を出力す
る。
【０１５２】以上のように設定された状態において、リ
ードビットアドレスポインタ１３ｂ及びリードワードア
ドレスポインタ１４ｂにリセット信号／ＲＲＳが入力さ
れると、リードビットポインタ部９ＣＲ1 及びリードワ
ードポインタ部８ＲＲ1 は第１のリセット状態となり、
リードビットポインタ部９ＣＲ3 ，９ＣＲ4 及びリード
ワードポインタ部８ＲＲ2 〜８ＲＲｍは第２のリセット
状態となる。そしてまず、リードビットポインタ部９Ｃ
Ｒ2 のメモリセル選択線７ＳＣＲ2 とリードワードポイ
ンタ８ＲＲ1 のメモリセル選択線７ＳＲＲ1 との両方に
同時に対応するメモリセルのみからデータが読み出され
る。そして、クロック信号Ｔ1 に同期して次のリードビ
ットポインタ部９ＣＲ3 にデータが移り、メモリセル選
択線７ＳＣＲ3 からメモリセルを選択するための信号が
出力され、メモリセル選択線７ＳＣＲ3 と７ＳＲＲ1 と
の両方に同時に対応するメモリセルのみからデータが読
み出される。リードビットポインタ部９ＣＲ4 は制御回
路１０からの制御信号Ｃによってフリップフロップとし
ての動作を行うように設定されているためリードビット
ポインタ部９ＣＲ4 でメモリセルを選択するためのデー
タの保持が行われ、メモリセル選択線７ＳＣＲ4 からメ
モリセルを選択するためのデータが出力される。１行目
の４個のメモリセルが列を移しながら順次選択されデー
タが読み出される。リングポインタを一周した後、リー
ドビットポインタ部９ＣＲ1 の順番になると、リードビ
ットポインタ部９ＣＲ1 は制御回路１０からの制御信号
Ｃによってフリップフロップとしての動作をせずデータ
スルー回路が動作するように設定されているためリード
ビットポインタ部９ＣＲ1 でのデータの保持は起きず、
次のリードビットポインタ部９ＣＲ2 にそのままデータ
が伝達される。このようにしてリードビットポインタ部
９ＣＲ 1 ではデータが素通りして結局不良のメモリセル
は選択されない。
【０１５３】この時、制御回路１０は、例えばその構成
が冗長回路も含めて４列であった場合は、図３に示すよ
うな構成となる。そして、制御回路１０の出力信号Ｙ１
〜Ｙ４が制御信号Ｃに相当するが、それぞれがライトビ
ットポインタ部９ＣＷ1 〜９ＣＷ4 に入力し、また同時
に、リードビットポインタ部９ＣＲ1 〜９ＣＲ4 に入力
されていた場合を想定する。この時、１列目に不良のメ
モリセルが存在する場合には、出力信号Ｙ１を“Ｌ”と
するため図３の制御回路のレーザトリマ部２６のヒュー
ズ２０ａ及びヒューズ２０ｂを溶断する。
【０１５４】この時、先頭アドレス制御回路１００は、
例えばその構成が冗長回路も含めて４列であった場合
は、図４に示すような構成となる。そして、先頭アドレ
ス制御回路１００の出力信号Ｙ１〜Ｙ４が制御信号Ｃに
相当するが、それぞれがライトビットポインタ部９ＣＷ
1 〜９ＣＷ4 に入力し、また同時に、リードビットポイ
ンタ部９ＣＲ1 〜９ＣＲ4 に入力されていた場合を想定
する。この時、１列目に不良のメモリセルが存在する場
合には、出力信号Ｙ１を“Ｌ”とするため図４の制御回
路のレーザトリマ部２６のヒューズ２０ａ及びヒューズ
２０ｃを溶断し、ヒューズ２０ｂはそのままにする。
【０１５５】実施例４． 次に、この発明の第４実施例について図１４を用いて説
明する。図１４はこの発明の第４実施例による半導体記
憶装置の一部を示すブロック図である。図１４には図１
１に示した半導体記憶装置の構成要素のうちメモリセル
アレイ１と入力用リングポインタ３と出力用リングポイ
ンタ５と制御回路６と先頭アドレス制御回路１１０に相
当する構成を示している。図において、１は図９に示し
たと同じ構成のメモリセルアレイであり、７ＳＣＷ1 〜
７ＳＣＷn+k 、７ＳＣＲ1 〜７ＳＣＲn+k 、７ＳＲＷ1
〜７ＳＲＷｍ、７ＳＲＲ1 〜７ＳＲＲｍも図９に示した
のと同じメモリセル選択線である。
【０１５６】１１ｃは入力用リングポインタを構成する
ライトビットアドレスポインタで、列側書き込みメモリ
セル選択線７ＳＣＷ１〜７ＳＣＷn+k にそれぞれ対応し
て配設され、それぞれの列選択用出力ノードが対応した
列側書き込みメモリセル選択線７ＳＣＷ1 〜７ＳＣＷ
n+k に接続されている（ｎ＋ｋ）個のメモリセル選択
部、即ちライトビットポインタ部９ＣＷ1 〜９ＣＷn+k
を直列に接続したリングポインタによって構成され、先
頭位置となる第１列に対応したライトビットポインタ部
９ＣＷ1 あるいは９ＣＷ2 は図１３に示したフリップフ
ロップ回路にて構成され、それ以外のライトビットポイ
ンタ部９ＣＷ3 〜９ＣＷn+k は自己の入力ノードと自己
の出力ノードとの間に接続され、入力ノードに入力され
た情報を出力ノードにそのまま伝達するデータスルー回
路を内蔵した図５に示したフリップフロップ回路にて構
成されている。また、この実施例において、例えばライ
トビットポインタ部９ＣＷ2 はスペアメモリセル７ａを
選択するためのメモリセル選択部である。さらに先頭ア
ドレスは、先頭アドレス制御回路１０１によって制御さ
れるライトビットポインタ部９ＣＷ1 ，９ＣＷ2 により
設定されており、ここではライトビットアドレスポイン
タ１１ｃの各ライトビットポインタ部９ＣＷ1 〜９ＣＷ
n+k は、書き込み用リセット信号／ＷＲＳによってリセ
ットされてライトビットポインタ部９ＣＷ1 から列側書
き込み用メモリセル選択線７ＳＣＷ1 を通してメモリセ
ルを選択する信号、この実施例においては“Ｈ”レベル
の電位を出力し、その他のライトビットポインタ部９Ｃ
Ｗ2 〜９ＣＷn+k からは列側書き込み用メモリセル選択
線７ＳＣＷ2 〜７ＳＣＷn+k を通してメモリセルを選択
しない信号、この実施例においては“Ｌ”レベルの電位
を出力し、さらに、書き込み用列側クロック信号Ｔ1 に
同期して、順に列側書き込み用メモリセル選択線を選択
する信号を次段のライトビットポインタ部へ伝える。
【０１５７】１２ｃは入力用リングポインタを構成する
ライトワードアドレスポインタで、図２に示したライト
ワードアドレスポインタ１２と同等の働きをする。
【０１５８】１３ｃは出力用リングポインタを構成する
リードビットアドレスポインタで、列側読み出しメモリ
セル選択線７ＳＣＲ1 〜７ＳＣＲn+k にそれぞれ対応し
て配設され、それぞれの列選択用出力ノードが対応した
列側読み出しメモリセル選択線７ＳＣＲ1 〜７ＳＣＲ
n+k に接続されている（ｎ＋ｋ）個のメモリセル選択
部、即ちリードビットポインタ部９ＣＲ1 〜９ＣＲn+k
を直列に接続したリングポインタによって構成され、先
頭位置となる第１列に対応したリードビットポインタ部
９ＣＲ1 あるいは９ＣＲ2 は図１３に示したフリップフ
ロップ回路にて構成され、それ以外のリードビットポイ
ンタ部９ＣＲ3 〜９ＣＲn+k は自己の入力ノードと自己
の出力ノードとの間に接続され、入力ノードに入力され
た情報を出力ノ ードにそのまま伝達するデータスルー
回路を内蔵したフリップフロップ回路にて構成されてい
る。また、この実施例において、例えばリードビットポ
インタ部９ＣＲ2 はスペアメモリセル７ａを選択するた
めのメモリセル選択部である。また、先頭アドレス制御
回路１０１によってリードビットポインタ部９ＣＲ1 ，
９ＣＲ2 が制御されており、ここではリードビットアド
レスポインタ１３ｃの各リードビットポインタ部９ＣＲ
1 〜９ＣＲn+k は読み出し用リセット信号／ＲＲＳによ
ってリセットされてリードビットポインタ部９ＣＲ1 か
ら列側読み出し用メモリセル選択線７ＳＣＲ1 を通して
メモリセルを選択する信号、この実施例においては
“Ｈ”レベルの電位を出力し、その他のリードビットポ
インタ部９ＣＲ2 〜９ＣＲn+k からは列側読み出し用メ
モリセル選択線７ＳＣＲ2 〜７ＳＣＲn+k を通してメモ
リセルを選択しない信号、この実施例においては“Ｌ”
レベルの電位を出力し、さらに、読み出し用列側クロッ
ク信号Ｔ3 に同期して、順に列側読み出し用メモリセル
選択線を選択する信号を次段のリードビットポインタ部
へ伝える。
【０１５９】１４ｃは出力用リングポインタを構成する
リードワードアドレスポインタで、図２に示したリード
ワードアドレスポインタ１４と同等の働きをする。
【０１６０】１５はライトビットアドレスポインタ１１
ｃの各ライトビットポインタ部９ＣＷ1 〜９ＣＷn+k 及
びリードビットアドレスポインタ１３の各リードビット
ポインタ部９ＣＲ1 〜９ＣＲn+k の内の正規のメモリセ
ルを選択するライト及びリードビットポインタ部を制御
する制御信号を出力する制御回路で、１〜ｎ＋ｋ列にお
ける正規のメモリセルに不良のメモリセルが存在してい
なければ、１〜ｎ＋ｋ列に対応したライトビットアドレ
スポインタ１１ｃの各ライトビットポインタ部９ＣＷ1
〜９ＣＷn+k 及びリードビットアドレスポインタ１３ｃ
の各リードビットポインタ部９ＣＲ1 〜９ＣＲn+k の内
の正規のメモリセルを選択するフリップフロップ回路に
通常の動作を行わせるとともにデータスルー回路を動作
させない信号、この実施例では“Ｈ”レベルの電位から
なる制御信号Ｃを出力する。
【０１６１】もし、１〜ｎ＋ｋ列における正規のメモリ
セル７に不良のメモリセルが存在していれば、１〜ｎ＋
ｋ列のうちの不良のメモリセルが存在する列に対応した
ライトビットアドレスポインタ１１ｃのライトビットポ
インタ部及びリードビットアドレスポインタ１３ｃのリ
ードビットポインタ部にフリップフロップ回路の列選択
用出力ノードからメモリセル選択線を通してビット線を
選択させない信号、この実施例では“Ｌ”レベルの電位
を出力させるとともにデータスルー回路を動作、つまり
入力ノードと出力ノードとを電気的に導通状態とさせる
信号、この実施例では“Ｌ”レベルの電位からなる制御
信号Ｃを出力するとともに、１〜ｎ＋ｋ列のうちの不良
のメモリセルが存在しない列に対応したライトビットア
ドレスポインタ１１ｃのライトビットポインタ部及びリ
ードビットアドレスポインタ１３ｃのリードビットポイ
ンタ部に通常のフリップフロップ回路の動作を行わせる
とともにデータスルー回路を動作させない信号、この実
施例では“Ｈ”レベルの電位からなる制御信号Ｃを出力
する。
【０１６２】１６はライトビットアドレスポインタ１１
ｃの各ライトビットポインタ部９ＣＷ1 〜９ＣＷn+k 及
びリードビットアドレスポインタ１３ｃの各リードビッ
トポインタ部９ＣＲ1 〜９ＣＲn+k の内の冗長用のメモ
リセルを選択するライト及びリードビットポインタ部を
制御する制御信号を出力するスペア制御回路で、１〜ｎ
＋ｋ列における正規のメモリセルに不良のメモリセルが
存在していなければ、１〜ｎ＋ｋ列に対応したライトビ
ットアドレスポインタ１１ｃの各ライトビットポインタ
部９ＣＷ1 〜９ＣＷn+k 及びリードビットアドレスポイ
ンタ１３ｃの各リードビットポインタ部９ＣＲ1 〜９Ｃ
Ｒn+k の内のスペアメモリセルを選択するためのスペア
フリップフロップ回路、例えばライトビットポインタ部
９ＣＷ2及びリードビットポインタ部９ＣＲ2 の列選択
用出力ノードからメモリセル選択線７ＳＣＷ2 ，７ＳＣ
Ｒ2 を通してビット線を選択させない信号、この実施例
では“Ｌ”レベルの電位を出力させるとともにデータス
ルー回路を動作、つまり入力ノードと出力ノードとを電
気的に導通状態とさせる信号、この実施例では“Ｌ”レ
ベルの電位からなる制御信号Ｃを出力する。
【０１６３】もし、１〜ｎ＋ｋ列における正規のメモリ
セル７に不良のメモリセルが存在していれば、冗長用の
スペアメモリセル７ａが存在する例えば２列等に対応す
るライトビットアドレスポインタ１１ｃのライトビット
ポインタ部及びリードビットアドレスポインタ１３ｃの
リードビットポインタ部にフリップフロップ回路を動作
させるとともにデータスルー回路を動作させない信号、
この実施例では“Ｈ”レベルの電位からなる制御信号Ｃ
を出力するとともに、冗長用のスペアメモリセルが存在
する１〜ｎ＋ｋ列のうちの正規のメモリセルの列と置換
されていない列に対応したライトビットアドレスポイン
タ１１ｃのライトビットポインタ部及びリードビットア
ドレスポインタ１３ｃのリードビットポインタ部にフリ
ップフロップ回路の列選択用出力ノードからビット線を
選択させない信号、この実施例では“Ｌ”レベルの電位
を出力させるとともにデータスルー回路を動作、つまり
入力ノードと出力ノードとを電気的に導通状態とさせる
信号、この実施例では“Ｌ”レベルの電位からなる制御
信号Ｃを出力する。
【０１６４】１０１は、ライトビットアドレスポインタ
１１ｃのライトビットポインタ部９ＣＷ1 ，９ＣＷ2 及
びリードビットアドレスポインタ１３ｃのリードビット
ポインタ部９ＣＲ1 ，９ＣＲ2 を制御して先頭アドレス
を決める先頭アドレス制御信号Ｓを出力する先頭アドレ
ス制御回路で、リセット時に、第１または第２列に対応
したライトビットアドレスポインタ１１ｃのライトビッ
トポインタ部９ＣＷ1または９ＣＷ2 、及びリードビッ
トアドレスポインタ１３ｃのリードビットポインタ部９
ＣＲ1 または９ＣＲ2 の一方に対してフリップフロップ
回路が第１のリセット状態となるように“Ｈ”レベルの
電位を出力し、他方に対して“Ｌ”レベル電位を先頭ア
ドレス制御信号として出力する。
【０１６５】次に、上記ライトビットアドレスポインタ
１１ｃのライトビットポインタ部９ＣＷ1 〜９ＣＷ
n+k 、ライトワードアドレスポインタ１２ｃのライトワ
ードポインタ部８ＲＷ1 〜８ＲＷｍ、リードビットアド
レスポインタ１３ｃのリードビットポインタ部９ＣＲ1
〜９ＣＲn+k 、及びリードワードアドレスポインタ１４
ｃのリードワードポインタ部８ＲＲ1 〜８ＲＲｍの具体
的構成については第１実施例で説明したものと同じ構成
であるが、制御回路１５及びスペア制御回路１６が設け
られておりそれらとの接続が第１実施例とは異なってい
る。制御回路１５は正規のメモリセルに不良が存在しな
かったときは全てのメモリセルを選択するような制御信
号を出力するように構成しなければならないので、いず
れかのビットポインタ部に対して常に“Ｌ”レベル電位
を出力するような図３に示した回路構成を採用すること
はできず、図４に示すような全てのビットポインタ部に
対して“Ｈ”レベル電位の出力をすることができる回路
構成を採用する。
【０１６６】また、スペア制御回路１６の具体的構成に
ついては、スペアメモリセルを配置する列の数ｋを幾つ
にするかによって回路の構成が異なってくるが、概念的
には図９に示した制御回路１６の回路構成と同じであ
る。
【０１６７】また、先頭アドレス制御回路１０１は、図
３に示した制御回路１０の構成と同様の概念で構成でき
る。一般的には、ライトビットポインタ部９ＣＷ1 〜９
ＣＷn+k 及びリードビットポインタ部９ＣＲ1 〜９ＣＲ
n+1 のいずれか一つのビットポインタ部を選択するため
の“Ｈ”レベル電位を出力すればよい。ここでは、ライ
トビットポインタ部９ＣＷ1 または９ＣＷ2 、及びリー
ドビットポインタ部９ＣＲ1 または９ＣＲ2 のいずれか
一つのビットポインタ部を選択する。
【０１６８】次に、上記のように構成されたこの発明の
第４実施例による半導体記憶装置の動作について説明す
る。
【０１６９】まず、メモリセルアレイ１における正規の
メモリセル７に不良が存在しなかった場合の書き込み及
び読み出しの動作については図９に示した半導体記憶装
置と同様である。また、ここでは、先頭アドレスを決定
するライトビットポインタ部９ＣＷ1 及びリードビット
ポインタ部９ＣＲ1 によって選択される一列目のメモリ
セル７に不良が発生していない場合は、図９の２列目か
らｎ＋ｋ列目に不良のメモリセルが発生した場合と同じ
である。
【０１７０】次に、メモリセルアレイ１における正規の
メモリセルの先頭アドレスを決定するライトビットポイ
ンタ部９ＣＷ1 により選択されるメモリセルに不良が存
在する場合の書き込み動作について説明する。ここで説
明を分かりやすくするためにメモリセルアレイ１がｍ行
４列のメモリセルアレイでそのうち２列目が冗長用のメ
モリセル列である場合について説明する。不良の発生し
ているメモリセルが１列目のメモリセルであるため、メ
モリセル列のうちの不良の発生していないメモリセル列
が選択されるようにするためライトビットポインタ部９
ＣＷ2 〜９ＣＷ4 を通常の動作状態とすることが必要に
なる。そのためライトビットポインタ部９ＣＷ3 〜９Ｃ
Ｗ4 に対して制御信号Ｃとして制御回路１５から“Ｈ”
レベル電位を出力する。またライトビットポインタ部９
ＣＷ2 に対して制御信号Ｃとして制御回路１６から
“Ｈ”レベル電位を出力する。同時に不良のメモリセル
が存在する１列目のメモリセルが選択されないようにす
るためライトビットポインタ部９ＣＷ1 のフリップフロ
ップ回路としての動作を止めてデータスルー回路を動作
させる必要がある。そのためライトビットポインタ部９
ＣＷ1 に対して制御信号Ｃとして制御回路１５から
“Ｌ”レベル電位を出力する。さらに、リセット信号が
入力されたとき、ライトビットアドレスポインタ１１ｃ
とリードビットアドレスポインタ１３ｃとの先頭アドレ
スを決定するライトビットポインタ部とリードビットポ
インタ部を設定しなければならない。リセット信号／Ｗ
ＲＳ，／ＲＲＳが入力されたときライトビットポインタ
部９ＣＷ2 及びリードビットポインタ部９ＣＲ2 を先頭
アドレスとなるポインタ部とする場合には、先頭アドレ
ス制御回路１０１からライトビットポインタ部９ＣＷ2
及びリードビットポインタ部９ＣＲ2 に対して先頭アド
レス制御信号として“Ｈ”レベル電位を出力する。
【０１７１】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１ｃにリセット信号／Ｗ
ＲＳが入力されると、ライトビットポインタ部９ＣＷ1
はフリップフロップとして動作せず、ライトビットポイ
ンタ部９ＣＷ2 がリセットされて第１のリセット状態と
なりメモリセル７を選択するためのデータを発生して保
持するとともに、メモリセルを選択するための信号をメ
モリセル選択線７ＳＣＷ2 を通して出力する。また、リ
セット信号／ＷＲＳの入力と同時に、ライトビットポイ
ンタ部９ＣＷ3 〜９ＣＷ4 は、メモリセルを選択するた
めのデータを保持していてもリセットによって第２のリ
セット状態となりデータが消去される。同様に、ライト
ワードアドレスポインタ１２ｃのライトワードポインタ
部８ＲＷ1 はリセット信号／ＷＲＳによって第１のリセ
ット状態となり、ライトワードポインタ部８ＲＷ2 〜８
ＲＷｍは第２のリセット状態となる。そしてこの時、ラ
イトビットポインタ部９ＣＷ2 のメモリセル選択線７Ｓ
ＣＷ2 とライトワードポインタ８ＲＷ1 のメモリセル選
択線７ＳＲＷ1 との両方に同時に対応するメモリセルの
みにデータが書き込まれる。そして、クロック信号Ｔ1
に同期して次のライトビットポインタ部９ＣＷ3 にデー
タが移り、メモリセル選択線７ＳＣＷ3 からメモリセル
を選択するための信号が出力され、メモリセル選択線７
ＳＣＷ3 と７ＳＲＷ1 との両方に同時に対応するメモリ
セルのみにデータが書き込まれる。次のライトビットポ
インタ部９ＣＷ4 にデータが伝達される。ライトビット
ポインタ部９ＣＷ4 でメモリセルを選択するためのデー
タが保持され、メモリセル選択線７ＳＣＷ 4 からメモリ
セルを選択するための信号が出力される。このようにし
てライトビットポインタ部９ＣＷ1 ではデータが素通り
して不良のメモリセルは選択されない。
【０１７２】次に正規のメモリセルに不良が存在する場
合のメモリセルからの読み出しについて説明する。この
場合も、説明を分かりやすくするためにメモリセルアレ
イ１かｍ行４列のメモリセルでそのうちの４列目が冗長
用メモリセル列である場合について説明する。例えばこ
こで不良の発生しているメモリセルが１列目のメモリセ
ルであった場合、メモリセル列のうち不良の発生してい
ないメモリセル列が選択されるようにするためリードビ
ットポインタ部９ＣＲ2 〜９ＣＲ4 を通常の動作状態と
することが必要になる。そのためリードビットポインタ
部９ＣＲ3 ，９ＣＲ4 に対して制御信号Ｃとして制御回
路１５から“Ｈ”レベル電位を出力する。また、リード
ビットポインタ部９ＣＲ2 に対してスペア制御回路１６
から“Ｈ”レベル電位を出力する。同時に不良のメモリ
セルが存在する１列目のメモリセルが選択されないよう
にするためリードビットポインタ部９ＣＲ1 のフリップ
フロップ回路としての動作を止めてデータスルー回路を
動作させる必要がある。そのためリードビットポインタ
部９ＣＲ1 に対して制御信号Ｃとして制御回路１５から
“Ｌ”レベル電位を出力する。さらに、リセット信号が
入力されたとき、ライトビットアドレスポインタ１１ｃ
とリードビットアドレスポインタ１３ｃとの先頭アドレ
スを決定するライトビットポインタ部とリードビットポ
インタ部を設定しなければならない。例えば、リセット
信号／ＷＲＳ，／ＲＲＳが入力されたときライトビット
ポインタ部９ＣＷ2 及びリードビットポインタ部９ＣＲ
2 を先頭アドレスとなるポインタ部とする場合には、先
頭アドレス制御回路１０１からライトビットポインタ部
９ＣＷ2 及びリードビットポインタ部９ＣＲ2 に対して
先頭アドレス制御信号として“Ｈ”レベル電位を出力す
る。
【０１７３】以上のように設定された状態において、リ
ードビットアドレスポインタ１３ｃにリセット信号／Ｒ
ＲＳが入力されると、リードビットポインタ部９ＣＲ1
はフリップフロップ回路としての動作をせず、リードビ
ットポインタ部９ＣＲ2 及びリードワードポインタ部８
ＲＲ1 が第１のリセット状態となり、リードビットポイ
ンタ部９ＣＲ3 ，９ＣＲ4 及びリードワードポインタ部
８ＲＲ2 〜８ＲＲｍは第２のリセット状態となる。そし
てこの時、リードビットポインタ部９ＣＲ2 のメモリセ
ル選択線７ＳＣＲ2 とリードワードポインタ８ＲＲ1 の
メモリセル選択線７ＳＲＲ1 との両方に同時に対応する
メモリセルのみからデータが読み出される。そして、ク
ロック信号Ｔ1 に同期して次のリードビットポインタ部
９ＣＲ3にデータが移り、メモリセル選択線７ＳＣＲ3
からメモリセルを選択するための信号が出力され、メモ
リセル選択線７ＳＣＲ3 と７ＳＲＲ1 との両方に同時に
対応するメモリセルのみからデータが読み出される。そ
して、１行目の３個のメモリセルが列を移しながら順次
選択されデータが読み出され、リードビットポインタ部
９ＣＲ1 の順番になると、リードビットポインタ部９Ｃ
Ｒ1 は制御回路１５からの制御信号Ｃによってフリップ
フロップとしての動作をせずデータスルー回路が動作す
るように設定されているためリードビットポインタ部９
ＣＲ1 でのデータの保持は起きず、次のリードビットポ
インタ部９ＣＲ2 にそのままデータが伝達される。この
ようにしてリードビットポインタ部９ＣＲ1 ではデータ
が素通りして結局不良のメモリセルは選択されない。
【０１７４】この時、制御回路１５は、例えばその構成
が冗長回路も含めて４列であった場合は、図３に示すよ
うな構成となる。そして、制御回路１５の出力信号Ｙ１
〜Ｙ４が制御信号Ｃに相当するが、それぞれがライトビ
ットポインタ部９ＣＷ1 〜９ＣＷ4 に入力し、また同時
に、リードビットポインタ部９ＣＲ1 〜９ＣＲ4 に入力
されていた場合を想定する。この時、１列目に不良のメ
モリセルが存在する場合には、出力信号Ｙ１を“Ｌ”と
するため図３の制御回路のレーザトリマ部２６のヒュー
ズ２０ａ及びヒューズ２０ｂを溶断する。
【０１７５】この時、先頭アドレス制御回路１０１は、
例えばその構成が冗長回路も含めて４列であった場合
は、図１５に示すような構成となる。そして、先頭アド
レス制御回路１０１の出力信号、それぞれがライトビッ
トポインタ部９ＣＷ1 ，９ＣＷ2 に入力し、また同時
に、リードビットポインタ部９ＣＲ1 ，９ＣＲ2 に入力
されていた場合を想定する。この時、１列目に不良のメ
モリセルが存在する場合には、ライトビットポインタ部
９ＣＷ1 とリードビットポインタ部９ＣＲ1 に対して出
力信号を“Ｌ”とするため図１５の制御回路のヒューズ
８５を溶断する。
【０１７６】実施例５．次に、この発明の第５実施例に
ついて図１６を用いて説明する。第５実施例には、第３
実施例の図１２に示した半導体記憶装置の一部分を変更
した半導体記憶装置に関する例を示す。図１２に示した
半導体記憶装置がライトビットポインタ部９ＣＷ1 〜９
ＣＷn+k 及びリードビットポインタ部９ＣＲ1 〜９ＣＲ
n+k のすべてを先頭アドレス制御回路１００で制御して
いるのに対して、図１６に示した半導体記憶装置では、
ライトビットポインタ部９ＣＷ2 及びリードビットポイ
ンタ部９ＣＲ2 のみを先頭アドレス制御回路１０３で制
御している点が異なる。そのため、図１６におけるライ
トビットアドレスポインタ１１ｄとリードビットアドレ
スポインタ１３ｄは、ライトビットポインタ部９ＣＷ1
及びリードビットポインタ部９ＣＲ1 として図８に示し
たフリップフロップ回路を用い、ライトビットポインタ
部９ＣＷ2 及びリードビットポインタ部９ＣＲ2 として
図１３に示したフリップフロップ回路を用い、ライトビ
ットポインタ部９ＣＷ3 〜９ＣＷn+k及びリードビット
ポインタ部９ＣＲ3 〜９ＣＲn+k として図５に示したフ
リップフロップ回路を用いて構成する。
【０１７７】また、先頭アドレス制御回路１０３もライ
トビットポインタ部９ＣＷ2 とリードビットポインタ部
９ＣＲ2 を制御するので、図１１に示すような簡易な構
成にすることができる。
【０１７８】実施例６．同様に、この発明の第６実施例
について図１７を用いて説明する。第６実施例には、第
４実施例の図１４に示した半導体記憶装置の一部分を変
更した半導体記憶装置に関する例を示す。図１４に示し
た半導体記憶装置がライトビットポインタ部９ＣＷ1 ，
９ＣＷ2 及びリードビットポインタ部９ＣＲ1 ，９ＣＲ
2 を先頭アドレス制御回路１０１で制御しているのに対
して、図１７に示した半導体記憶装置では、ライトビッ
トポインタ部９ＣＷ2 及びリードビットポインタ部９Ｃ
Ｒ2 のみを先頭アドレス制御回路１０３で制御している
点が異なる。そのため、図１７におけるライトビットア
ドレスポインタ１１ｅとリードビットアドレスポインタ
１３ｅは、ライトビットポインタ部９ＣＷ1 及びリード
ビットポインタ部９ＣＲ1 として図８に示したフリップ
フロップ回路を用い、ライトビットポインタ部９ＣＷ2
及びリードビットポインタ部９ＣＲ2 として図１３に示
したフリップフロップ回路を用い、ライトビットポイン
タ部９ＣＷ3 〜９ＣＷn+k 及びリードビットポインタ部
９ＣＲ3 〜９ＣＲn+k として図５に示したフリップフロ
ップ回路を用いて構成する。
【０１７９】また、先頭アドレス制御回路１０３もライ
トビットポインタ部９ＣＷ2 とリードビットポインタ部
９ＣＲ2 を制御するので、図１１に示すような簡易な構
成にすることができる。
【０１８０】実施例７．次に、この発明の第７実施例に
ついて図１８を用いて説明する。図１８はこの発明の第
７実施例による半導体記憶装置の一部を示すブロック図
である。図１８には図１に示した半導体記憶装置の構成
要素のうちメモリセルアレイ１と入力用リングポインタ
３と出力用リングポインタ５と制御回路６に相当する構
成を示している。図において、１は図２に示したと同様
の構成のメモリセルアレイ、７ＳＣＷ1 〜７ＳＣ
Ｗn+k 、７ＳＣＲ1 〜７ＳＣＲn+k 、７ＳＲＷ1 〜７Ｓ
ＲＷｍ、７ＳＲＲ1 〜７ＳＲＲｍも図２に示したと同じ
メモリセル選択線、１１ｆは入力用リングポインタを構
成するライトビットアドレスポインタで、列側書き込み
メモリセル選択線７ＳＣＷ1 〜７ＳＣＷn+k にそれぞれ
対応して配設され、それぞれの列選択用出力ノードが対
応した列側書き込みメモリセル選択線７ＳＣＷ1 〜７Ｓ
ＣＷn+k に接続されている（ｎ＋ｋ）個のメモリセル選
択部、即ちライトビットポインタ部１７ＣＷ1 〜１７Ｃ
Ｗn+k 及び第１のスイッチ回路１８ＣＷ1 〜１８ＣＷ
n+k を交互に直列に接続したリングポインタによって構
成され、先頭位置となる第１列に対応したライトビット
ポインタ部１７ＣＷ1 はリセット時に第１のリセット状
態となり先頭アドレスを決定するフリップフロップ回路
にて構成され、それ以外のライトビットポインタ部１７
ＣＷ2 〜１７ＣＷn+k はリセット時に第２のリセット状
態となるフリップフロップ回路にて構成されている。す
なわちライトビットアドレスポインタ１１ｆの各ライト
ビットポインタ部１７ＣＷ1 〜１７ＣＷn+k は、書き込
み用リセット信号／ＷＲＳによってリセットされてライ
トビットポインタ部１７ＣＷ1 から列側書き込み用メモ
リセル選択線７ＳＣＷ1 を通してメモリセルを選択する
信号、この実施例においては“Ｈ”レベルの電位を出力
し、その他のライトビットポインタ部１７ＣＷ2 〜１７
ＣＷn+k からは列側書き込み用メモリセル選択線７ＳＣ
Ｗ2 〜７ＳＣＷn+k を通してメモリセルを選択しない信
号、この実施例においては“Ｌ”レベルの電位を出力
し、さらに、書き込み用列側クロック信号Ｔ1 に同期し
て、第１のスイッチ回路１８ＣＷ 1 〜１８ＣＷn+k を介
して、順に列側書き込み用メモリセル選択線を選択する
データを次段のライトビットポインタ部へ伝える。
【０１８１】１２ｆは入力用リングポインタを構成する
ライトワードアドレスポインタで、図２に示したライト
ワードアドレスポインタ１２と同等の働きをする。
【０１８２】１３ｆは出力用リングポインタを構成する
リードビットアドレスポインタで、列側読み出しメモリ
セル選択線７ＳＣＲ1 〜７ＳＣＲn+k にそれぞれ対応し
て配設され、それぞれの列選択用出力ノードが対応した
列側読み出しメモリセル選択線７ＳＣＲ1 〜７ＳＣＲ
n+k に接続されている（ｎ＋ｋ）個のメモリセル選択
部、即ちリードビットポインタ部１７ＣＲ1 〜１７ＣＲ
n+k 及び第１のスイッチ回路１８ＣＲ1 〜１８ＣＲn+k
を交互に直列に接続したリングポインタによって構成さ
れ、先頭位置となる第１列に対応したリードビットポイ
ンタ部１７ＣＲ1 はリセット時に第１のリセット状態と
なり先頭アドレスを決定するフリップフロップ回路にて
構成され、それ以外のライトビットポインタ部１７ＣＲ
2 〜１７ＣＲn+k はリセット時に第２のリセット状態と
なるフリップフロップ回路にて構成されている。即ち、
リードビットアドレスポインタ１３ｆの各リードビット
ポインタ部１７ＣＲ1 〜１７ＣＲn+k は読み出し用リセ
ット信号／ＲＲＳによってリセットされてリードビット
ポインタ部１７ＣＲ1 から列側読み出し用メモリセル選
択線７ＳＣＲ1 を通してメモリセルを選択する信号、こ
の実施例においては“Ｈ”レベルの電位を出力し、その
他のリードビットポインタ部１７ＣＲ2 〜１７ＣＲn+k
からは列側読み出し用メモリセル選択線７ＳＣＲ2 〜７
ＳＣＲn+k を通してメモリセルを選択しない信号、この
実施例においては“Ｌ”レベルの電位を出力し、さら
に、読み出し用列側クロック信号Ｔ3 に同期して、順に
列側読み出し用メモリセル選択線を選択するデータを次
段のリードビットポインタ部へ伝える。
【０１８３】１４ｆは出力用リングポインタを構成する
リードワードアドレスポインタで、図２に示したリード
ワードアドレスポインタ１４と同等の働きをする。
【０１８４】１９ＣＷ1 〜１９ＣＷn+k は各々対応する
ライトビットポインタ部１７ＣＷ1〜１７ＣＷn+k の入
力端子に一方端を接続し第１のスイッチ回路１８ＣＷ1
〜１８ＣＷn+k の他方端に他方端を接続しており、制御
信号として“Ｈ”が入力されると導通状態となり、第１
のスイッチ回路とは相補的な動作をする第２のスイッチ
回路である。
【０１８５】１９ＣＲ1 〜１９ＣＲn+k は各々対応する
リードビットポインタ部１７ＣＲ1〜１７ＣＲn+k の入
力端子に一方端を接続し第１のスイッチ回路１８ＣＲ1
〜１８ＣＲn+k の他方端に他方端を接続しており、制御
信号として“Ｈ”が入力されると導通状態となり、第１
のスイッチ回路とは相補的な動作をする第２のスイッチ
回路である。
【０１８６】１０はライトビットアドレスポインタ１１
ｆの各ライトビットポインタ部１７ＣＷ1 〜１７ＣＷ
n+k 、第１のスイッチ回路１８ＣＷ1 〜１８ＣＷn+k 及
び第２のスイッチ回路１９ＣＷ1 〜１９ＣＷn+k 並びに
リードビットアドレスポインタ１３ｆの各リードビット
ポインタ部１７ＣＲ1 〜１７ＣＲn+k 、第１のスイッチ
回路１８ＣＲ1 〜１８ＣＲn+k 及び第２のスイッチ回路
１９ＣＲ1 〜１９ＣＲn+k に対してライト及びリードビ
ットポインタ部を選択するための制御信号を出力する制
御回路で、２〜ｎ＋ｋ列における正規のメモリセルに不
良のメモリセルが存在していなければ、２〜ｎ＋ｋ列に
対応したライトビットアドレスポインタ１１ｆの各ライ
トビットポインタ部１７ＣＷ1 〜１７ＣＷn+k 及びリー
ドビットアドレスポインタ１３ｆの各リードビットポイ
ンタ部１７ＣＲ1 〜１７ＣＲn+k の内の正規のメモリセ
ルを選択するフリップフロップ回路に通常の動作を行わ
せるとともに第１のスイッチ回路を導通状態にし第２の
スイッチ回路を非導通状態とする信号、この実施例では
“Ｈ”レベルの電位からなる制御信号Ｃを出力する。
【０１８７】もし、２〜ｎ列における正規のメモリセル
７に不良のメモリセルが存在していれば、２〜ｎ列のう
ちの不良のメモリセルが存在する列に対応したライトビ
ットアドレスポインタ１１ｆのライトビットポインタ部
及びリードビットアドレスポインタ１３ｆのリードビッ
トポインタ部にフリップフロップ回路の列選択用出力ノ
ードからメモリセル選択線を通してビット線を選択させ
ない信号、この実施例では“Ｌ”レベルの電位を出力さ
せるとともに第２のスイッチ回路を動作、つまり各ポイ
ンタ部の入力端子と第１のスイッチ回路の他方端子とを
電気的に導通状態とさせる信号、この実施例では“Ｌ”
レベルの電位からなる制御信号Ｃを出力するとともに、
２〜ｎ列のうちの不良のメモリセルが存在しない列に対
応したライトビットアドレスポインタ１１ｆのライトビ
ットポインタ部及びリードビットアドレスポインタ１３
ｆのリードビットポインタ部に通常のフリップフロップ
回路の動作を行わせるとともに第１のスイッチ回路を導
通状態にし第２のスイッチ回路を非導通状態とする信
号、この実施例では“Ｈ”レベルの電位からなる制御信
号Ｃを出力する。
【０１８８】上記制御回路１０、ライトビットアドレス
ポインタ１１ｆのライトビットポインタ部１７ＣＷ1 、
リードビットアドレスポインタ１３ｆのリードビットポ
インタ部１７ＣＲ1 、ライトワードアドレスポインタ１
２ｆのライトワードポインタ部８ＲＷ1 〜８ＲＷｍ、及
びリードワードアドレスポインタ１４ｆのリードワード
ポインタ部８ＲＲ1 〜８ＲＲｍの具体的構成について
は、図２の第１実施例で説明した制御回路１０、ライト
ビットアドレスポインタ１１のライトビットポインタ部
８ＣＷ1 、リードビットアドレスポインタ１３のリード
ビットポインタ部８ＣＲ1 、ライトワードアドレスポイ
ンタ１２のライトワードポインタ部８ＲＷ1 〜８ＲＷ
ｍ、及びリードワードアドレスポインタ１４のリードワ
ードポインタ部８ＲＲ1 〜８ＲＲｍと同じ構成である。
【０１８９】ライトビットアドレスポインタ１１ｆのラ
イトビットポインタ部１７ＣＷ1 〜１７ＣＷn+k 及びリ
ードビットアドレスポインタ１３ｆのリードビットポイ
ンタ部１７ＣＲ1 〜１７ＣＲn+k は、図１９に示すよう
に構成されている。
【０１９０】図１９において、９１はライトビットポイ
ンタ部１７ＣＷ2 〜１７ＣＷn+k の場合には図２に示し
たクロック信号Ｔ1 が、またリードビットポインタ部１
７ＣＲ2 〜１７ＣＲn+k の場合にはクロック信号Ｔ3 が
入力されるクロック信号入力端子であるが、ここではク
ロック信号Ｔ1 ，Ｔ3 を合わせた概念としてクロック信
号Ｔが入力されると表現する。
【０１９１】また、図において、９２は前段に接続され
たフリップフロップ回路からそのスレーブラッチ回路の
出力信号を入力する入力端子、９３は出力信号を次段の
フリップフロップ回路のマスターラッチ回路に対して出
力する出力端子、９４ａ〜９４ｄはＰ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタで構成されたトランスミ
ッションゲートであり、トランスミッションゲート９４
ａは一方端を入力端子９２に接続しクロック信号Ｔの反
転論理に同期してオンオフし、トランスミッションゲー
ト９４ｂはマスターラッチ回路とスレーブラッチ回路と
の間に設けられクロック信号Ｔに同期してオンオフし、
トランスミッションゲート９４ｄは一方端を出力端子９
３に接続し、他方端をトランスミッションゲート９４ｂ
の他方端に接続しクロック信号Ｔの反転論理に同期して
オンオフし、トランスミッションゲート９４ｃは一方端
をトランスミッションゲート９４ａに接続し他方端をト
ランスミッションゲート９４ｂの一方端に接続しクロッ
ク信号Ｔに同期してオンオフする。９７は図１８に示し
たリセット信号／ＷＲＳまたは／ＲＲＳが入力するリセ
ット信号入力端子、９６ａ〜９６ｃはインバータ、９５
ａ，９５ｂはＮＡＮＤゲートであり、ＮＡＮＤゲート９
５ａは一方入力端にトランスミッションゲート９４ａの
他方端を接続し他方入力端にリセット信号入力端子９７
を接続しており、インバータ９６ａの入力端にはＮＡＮ
Ｄゲート９５ａの出力端が接続しており、ＮＡＮＤゲー
ト９５ｂは第１の入力端にトランスミッションゲート９
４ｂの他方端を接続し第２の入力端にリセット信号入力
端子９７を接続し第３の入力端に制御信号ｃを入力して
おり、インバータ９６ｂの入力端にはＮＡＮＤゲート９
５ｂの出力端が接続しており、インバータ９６ｃの入力
端にはクロック信号入力端子９１が接続している。
【０１９２】クロック信号入力端子９１から入力された
クロック信号Ｔは、そのまま内部の各部分に伝えられる
信号Ｔとインバータ９６ｃで反転されて内部の各部分に
伝達される反転クロック信号ＴＣとに別れ、トランスミ
ッションゲート９４ａ，９４ｂのトランジスタのゲート
に入力される。
【０１９３】リセット信号／ＷＲＳ，／ＲＲＳが“Ｈ”
のとき、ＮＡＮＤゲート９５ａ、９５ｂはインバータと
同等の動作を行う。従って、入力端子９２から入力され
たデータは入力されるクロック信号Ｔに同期して入力端
子９２にトランスミッションゲート９４ａを介して接続
されたＮＡＮＤゲート９５ａとインバータ９６ａとトラ
ンスミッションゲート９４ｂで構成されたマスターラッ
チ回路へと伝達される。次いで、マスターラッチ回路の
データはＮＡＮＤゲート９５ｂとインバータ９６ｂとト
ランスミッションゲート９４ｄで構成されたスレーブラ
ッチ回路へと伝達され、出力端子９３より出力される。
出力端子９３より出力されたデータは、次のフリップフ
ロップ回路の入力端子に入力される。リセット信号／Ｗ
ＲＳ，／ＲＲＳが“Ｌ”になると、ＮＡＮＤゲート９５
ａ，９５ｂの出力が“Ｈ”とるためマスターラッチ回路
及びスレーブラッチ回路に保持されていたデータは全て
クリアされて、“Ｌ”となる。
【０１９４】次に、上記のように構成されたこの発明の
第７実施例による半導体記憶装置の動作について説明す
る。
【０１９５】まず、メモリセルアレイ１における正規の
メモリセル７に不良が存在しなかった場合の書き込み動
作について説明する。この時には、正規のメモリセル７
を選択されるようにするためライトビットポインタ部１
７ＣＷ1 〜１７ＣＷn を通常の動作状態とすることが必
要になる。そのためライトビットポインタ部１７ＣＷ1
〜１７ＣＷn 及び第１、第２のスイッチ回路１８ＣＷ1
〜１８ＣＷn ，１９ＣＷ1 〜１９ＣＷn に対して制御信
号Ｃとして制御回路１０から“Ｈ”レベル電位を出力す
る。
【０１９６】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１ｆにリセット信号／Ｗ
ＲＳが入力されると、ライトビットポインタ部１７ＣＷ
1 はリセットされて第１のリセット状態となりメモリセ
ル７を選択するためのデータを発生して保持するととも
に、メモリセル７を選択するための信号をメモリセル選
択線７ＳＣＷ1 を通して出力する。また、リセット信号
／ＷＲＳの入力と同時に、ライトビットポインタ部１７
ＣＷ2 〜１７ＣＷn は、メモリセル７を選択するための
データを保持していてもリセットによって第２のリセッ
ト状態となりデータが消去される。同様に、ライトワー
ドアドレスポインタ１２ｆにリセット信号／ＷＲＳが入
力されると、ライトワードポインタ部８ＲＷ1 はリセッ
トされて第１のリセット状態となりメモリセルを選択す
るためのデータを発生して保持するとともに、メモリセ
ルを選択するための信号をメモリセル選択線７ＳＲＷ1
を通して出力する。また、リセット信号／ＷＲＳの入力
と同時に、ライトワードポインタ部８ＲＷ2 〜８ＲＷｍ
は、メモリセルを選択するためのデータを保持していて
もリセットされて第２のリセット状態となりデータが消
去される。従ってこの時、ライトビットポインタ部１７
ＣＷ1 のメモリセル選択線７ＳＣＷ1 とライトワードポ
インタ８ＲＷ1 のメモリセル選択線７ＳＲＷ1 との両方
に同時に対応するメモリセルのみにデータが書き込まれ
る。
【０１９７】図１８には示されていないが、図１に示し
た入力回路２からメモリセルアレイ１に送られるデータ
が書き込まれることとなる。ここに示したフリップフロ
ップ回路であれば、クロック信号Ｔ1 が二周期分進むと
次のライトビットポインタ部１７ＣＷ2 にデータが伝達
され、ライトビットポインタ部１７ＣＷ2 は制御回路１
０からの制御信号Ｃによってフリップフロップとして動
作し第２のスイッチ回路１９ＣＷ2 が導通しないように
設定されているためライトビットポインタ部１７ＣＷ2
でデータが保持され、メモリセル選択線７ＳＣＷ2 から
メモリセルを選択するための信号が出力し、メモリセル
選択線７ＳＣＷ2 と７ＳＲＷ1 との両方に同時に対応す
るメモリセルのみにデータが書き込まれる。そして、ク
ロック信号Ｔ1 の周期が進むのに伴って順次次のライト
ビットポインタ部にデータが移行して、１行目のｎ個の
メモリセルが列を移しながら順次選択されデータが書き
込まれる。そして、ライトビットポインタ部１７ＣＷ
n+1 の順番になると、ライトビットポインタ部１７ＣＷ
n+1 は制御回路１０から制御信号Ｃによってメモリセル
を選択するための信号は出力せず第２のスイッチ回路１
９ＣＷn+1 が導通状態となるように設定されているので
ライトビットポインタ部１７ＣＷn+1 でのデータの保持
は起きず、次のライトビットポインタ部１７ＣＷn+2 に
そのままデータが伝達される。ライトビットポインタ部
１７ＣＷn+2 も制御回路１０から制御信号Ｃによってメ
モリセルを選択するための信号は出力せず第２のスイッ
チ回路１９ＣＷn+2 が導通状態となるように設定されて
いるのでライトビットポインタ部１７ＣＷ n+2 でのデー
タの保持は起きず、次のライトビットポインタ部１７Ｃ
Ｗ n+3 にそのままデータが伝達される。このようにして
ライトビットポインタ部１７ＣＷn+1 〜１７ＣＷn+k で
はデータが素通りして結局ライトビットポインタ部１７
ＣＷn から直接ライトビットポインタ部１７ＣＷ1 にデ
ータが伝達される。
【０１９８】通常このようにしてライトビットアドレス
ポインタ１１ｆをデータが一周するのに合わせてクロッ
ク信号Ｔ2 が進み、ライトワードアドレスポインタ１２
ｆにおいて、次のライトワードポインタ部８ＲＷ2 にデ
ータが移ることとなる。そして２行目以降のメモリセル
において１行目のメモリセルで行ったと同様の動作が繰
り返される。以上のようにしてｍ行ｎ列のメモリセルに
書き込みが行われる。
【０１９９】次に、メモリセルアレイ１における正規の
メモリセル７に不良が存在しなかった場合の読み出し動
作について説明する。この時には、正規のメモリセル７
を選択されるようにするためリードビットポインタ部１
７ＣＲ1 〜１７ＣＲn を通常の動作状態とすることが必
要になる。そのためリードビットポインタ部１７ＣＲ1
〜１７ＣＲn 及び第１、第２のスイッチ回路１８ＣＲ1
〜１８ＣＲn ，１９ＣＲ1 〜１９ＣＲn に対して制御信
号Ｃとして制御回路１０から“Ｈ”レベル電位を出力す
る。
【０２００】以上のように設定された状態において、リ
ードビットアドレスポインタ１３ｆにリセット信号／Ｒ
ＲＳが入力されると、リードビットポインタ部１７ＣＲ
1 はリセットされて第１のリセット状態となりメモリセ
ル７を選択するためのデータを発生して保持するととも
に、メモリセル７を選択するための信号をメモリセル選
択線７ＳＣＲ1 を通して出力する。また、リセット信号
／ＲＲＳの入力と同時に、リードビットポインタ部１７
ＣＲ2 〜１７ＣＲn は、メモリセル７を選択するための
データを保持していてもリセットによって第２のリセッ
ト状態となりデータが消去される。同様に、リードワー
ドアドレスポインタ１４ｆにリセット信号／ＲＲＳが入
力されると、リードワードポインタ部８ＲＲ1 はリセッ
トされて第１のリセット状態となりメモリセルを選択す
るためのデータを発生して保持するとともに、メモリセ
ルを選択するための信号をメモリセル選択線７ＳＲＲ1
を通して出力する。また、リセット信号／ＲＲＳの入力
と同時に、リードワードポインタ部８ＲＲ2 〜８ＲＲｍ
は、メモリセルを選択するためのデータを保持していて
もリセットされて第２のリセット状態となりデータが消
去される。従ってこの時、リードビットポインタ部１７
ＣＲ1 のメモリセル選択線７ＳＣＲ1 とリードワードポ
インタ８ＲＲ1 のメモリセル選択線７ＳＲＲ1 との両方
に同時に対応するメモリセルのみからデータが読み出さ
れる。
【０２０１】図１８には示されていないが、図１に示し
た出力回路４にリードビットアドレスポインタ１３ｆと
リードワードアドレスポインタ１４ｆとによって選択さ
れるメモリセルから送られるデータが読み出される。こ
こに示したフリップフロップ回路であれば、クロック信
号Ｔ3 が二周期分進むと次のリードビットポインタ部１
７ＣＲ2 にデータが伝達され、リードビットポインタ部
１７ＣＲ2 は制御回路１０からの制御信号Ｃによってフ
リップフロップとして動作し第２のスイッチ回路１９Ｃ
Ｒ2 が導通しないように設定されているためリードビッ
トポインタ部１７ＣＲ2 でデータが保持され、メモリセ
ル選択線７ＳＣＲ2 からメモリセルを選択するための信
号が出力し、メモリセル選択線７ＳＣＲ2 と７ＳＲＲ1
との両方に同時に対応するメモリセルのみからデータが
読み出される。そして、クロック信号Ｔ3 の周期が進む
のに伴って順次次のリードビットポインタ部にデータが
移行して、１行目のｎ個のメモリセルが列を移しながら
順次選択されデータが読み出される。そして、リードビ
ットポインタ部１７ＣＲn+1 の順番になると、リードビ
ットポインタ部１７ＣＲn+1 は制御回路１０から制御信
号Ｃによってメモリセルを選択するための信号は出力せ
ず第２のスイッチ回路１９ＣＲn+1 が導通状態となるよ
うに設定されているのでリードビットポインタ部１７Ｃ
Ｒn+1 でのデータの保持は起きず、次のリードビットポ
インタ部１７ＣＲn+2 にそのままデータが伝達される。
リードビットポインタ部８ＣＲn+2 も制御回路１０から
制御信号Ｃによってメモリセルを選択するための信号は
出力せず第２のスイッチ回路１９ＣＲn+2 が導通状態と
なるように設定されているのでリードビットポインタ部
１７ＣＲ n+2 でのデータの保持は起きず、次のリードビ
ットポインタ部１７ＣＲ n+3 にそのままデータが伝達さ
れる。このようにしてリードビットポインタ部１７ＣＲ
n+1 〜１７ＣＲn+k ではデータが素通りして結局リード
ビットポインタ部１７ＣＲn から第２のスイッチ回路１
９ＣＲn+1 〜１９ＣＲn+k を通して直接リードビットポ
インタ部１７ＣＲ1 にデータが伝達される。
【０２０２】通常このようにしてリードビットアドレス
ポインタ１３ｆをデータが一周するのに合わせてクロッ
ク信号Ｔ4 が進み、リードワードアドレスポインタ１４
ｆにおいて、次のリードワードポインタ部８ＲＲ2 にデ
ータが移ることとなる。そして２行目以降のメモリセル
において１行目のメモリセルで行ったと同様の動作が繰
り返される。以上のようにしてメモリセルアレイ１のｍ
行ｎ列のメモリセルから読み出しが行われる。
【０２０３】次に、メモリセルアレイ１における正規の
メモリセルに不良が存在する場合の書き込み動作につい
て説明する。ここで説明を分かりやすくするためにメモ
リセルアレイ１がｍ行４列のメモリセルアレイでそのう
ち４列目が冗長用のメモリセル列である場合について説
明する。例えばここで不良の発生しているメモリセル７
が３列目のメモリセルであった場合を想定する。この時
には、メモリセル列のうちの不良の発生していないメモ
リセル列が選択されるようにするためライトビットポイ
ンタ部１７ＣＷ1 、１７ＣＷ2 及び１７ＣＷ4 を通常の
動作状態とすることが必要になる。そのためライトビッ
トポインタ部１７ＣＷ1 、１７ＣＷ2 及び１７ＣＷ4 に
対して制御信号Ｃとして制御回路１０から“Ｈ”レベル
電位を出力する。同時に不良のメモリセル７が存在する
３列目のメモリセルが選択されないようにするためライ
トビットポインタ部１７ＣＷ3 のフリップフロップ回路
としての動作を止めて第１のスイッチ回路１８ＣＷ3 を
非導通状態とし第２のスイッチ回路１９ＣＷ3 を導通状
態とするためライトビットポインタ部１７ＣＷ3 、第１
のスイッチ回路１８ＣＷ3 及び第２のスイッチ回路１９
ＣＷ3 に対して制御信号Ｃとして制御回路１０から
“Ｌ”レベル電位を出力する。
【０２０４】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１ｆにリセット信号／Ｗ
ＲＳが入力されると、ライトビットポインタ部１７ＣＷ
1 及びライトワードポインタ部８ＲＷ1 は第１のリセッ
ト状態となりライトビットポインタ部１７ＣＷ2 〜１７
ＣＷ4 及びライトワードポインタ部８ＲＷ2 〜８ＲＷｍ
は、第２のリセット状態となる。そしてまず、ライトビ
ットポインタ部１７ＣＷ1 のメモリセル選択線７ＳＣＷ
1 とライトワードポインタ８ＲＷ1 のメモリセル選択線
７ＳＲＷ1 との両方に同時に対応するメモリセルのみに
データが書き込まれる。そして、クロック信号Ｔ1 が二
周期分進むと次のライトビットポインタ部１７ＣＷ2 に
データが移る。ライトビットポインタ部１７ＣＷ2 は制
御回路１０からの制御信号Ｃによってフリップフロップ
としての動作を行うように設定されているためメモリセ
ル選択線７ＳＣＷ2 からメモリセル７を選択するための
信号が出力され、メモリセル選択線７ＳＣＷ2 と７ＳＲ
Ｗ1 との両方に同時に対応するメモリセルのみにデータ
が書き込まれる。
【０２０５】そして、ライトビットポインタ部１７ＣＷ
3 の順番になると、ライトビットポインタ部１７ＣＷ3
は制御回路１０からの制御信号Ｃによってフリップフロ
ップとしての動作をせず、第１のスイッチ回路１８ＣＷ
3 は非導通状態に、第２のスイッチ回路１９ＣＷ3 は導
通状態に設定されているためライトビットポインタ部１
７ＣＷ3 でのメモリセルを選択するためのデータの保持
は起きず、次のライトビットポインタ部１７ＣＷ4 に第
２のスイッチ回路１９ＣＷ 3 を通してそのままデータが
伝達される。ライトビットポインタ部１７ＣＷ4 は冗長
用のメモリセル７を選択するためのライトビットポイン
タ部であるがしかし、ライトビットポインタ部１７ＣＷ
4 は制御回路１０からの制御信号Ｃによってフリップフ
ロップとしての動作を行うように設定されているためメ
モリセル選択線７ＳＣＷ4 からメモリセル７を選択する
ための信号が出力され、メモリセル選択線７ＳＣＷ4 と
７ＳＲＷ1 との両方に同時に対応するメモリセルのみに
データが書き込まれる。このようにしてライトビットポ
インタ部１７ＣＷ3 ではデータが第２のスイッチ回路１
９ＣＷ3 を通って素通りして不良のメモリセルは選択さ
れない。
【０２０６】次に正規のメモリセルに不良が存在する場
合のメモリセルからの読み出しについて説明する。この
場合も、説明を分かりやすくするためにメモリセルアレ
イ１がｍ行４列のメモリセルアレイでそのうちの４列目
が冗長用メモリセル列である場合について説明する。例
えばここで不良の発生していメモリセルが３列目のメモ
リセルであった場合を想定する。この時は、メモリセル
列のうち不良の発生していないメモリセル列が選択され
るようにするためリードビットポインタ部１７ＣＲ1 、
１７ＣＲ2 及び１７ＣＲ４を通常の動作状態とすること
が必要になる。そのためリードビットポインタ部１７Ｃ
Ｒ1 、１７ＣＲ 2 及び１７ＣＲ 4 に対して制御信号Ｃと
して制御回路１０から“Ｈ”レベル電位を出力する。同
時に不良のメモリセルが存在する３列目のメモリセルが
選択されないようにするためリードビットポインタ部１
７ＣＲ3 のフリップフロップ回路としての動作を止めて
第１のスイッチ回路１８ＣＲ3 を非導通状態とし第２の
スイッチ回路１９ＣＲ3 を導通状態とする必要がある。
そのためリードビットポインタ部１７ＣＲ3 、第１のス
イッチ回路１８ＣＲ3 及び第２のスイッチ回路１９ＣＲ
3 に対して制御信号Ｃとして制御回路１０から“Ｌ”レ
ベル電位を出力する。
【０２０７】以上のように設定された状態において、リ
ードビットアドレスポインタ１３ｆにリセット信号／Ｒ
ＲＳが入力されると、リードビットポインタ部１７ＣＲ
1 及びリードワードポインタ部８ＲＲ1 は第１のリセッ
ト状態となり、リードビットポインタ部１７ＣＲ2 〜１
７ＣＲ４及びリードワードポインタ部８ＲＲ2 〜８ＲＲ
ｍは第２のリセット状態となる。そしてまず、リードビ
ットポインタ部１７ＣＲ1 のメモリセル選択線７ＳＣＲ
1 とリードワードポインタ８ＲＲ1 のメモリセル選択線
７ＳＲＲ1 との両方に同時に対応するメモリセルのみか
らデータが読み出される。そして、クロック信号Ｔ3 が
二周期分進むと次のリードビットポインタ部１７ＣＲ2
にデータが移る。リードビットポインタ部１７ＣＲ2 は
制御回路１０からの制御信号Ｃによってフリップフロッ
プとしての動作を行うように設定されているためメモリ
セル選択線７ＳＣＲ2 からメモリセル７を選択するため
の信号が出力され、メモリセル選択線７ＳＣＲ2 と７Ｓ
ＲＲ1 との両方に同時に対応するメモリセルのみからデ
ータが読み出される。そして、リードビットポインタ部
１７ＣＲ3 の順番になると、リードビットポインタ部１
７ＣＲ3 は制御回路１０からの制御信号Ｃによってフリ
ップフロップとしての動作をせず、第１のスイッチ回路
１８ＣＲ3 を非導通状態とし、第２のスイッチ回路１９
ＣＲ3 を導通状態とするように設定されているためリー
ドビットポインタ部１７ＣＲ3 でのデータの保持は起き
ず、第２のスイッチ回路１９ＣＲ3 を通して次のリード
ビットポインタ部１７ＣＲ４にそのままデータが伝達さ
れる。リードビットポインタ部１７ＣＲ４は冗長用のメ
モリセル７を選択するためのリードビットポインタ部で
あるがしかし、リードビットポインタ部１７ＣＲ４は制
御回路１０からの制御信号Ｃによってフリップフロップ
としての動作を行うように設定されているためメモリセ
ル選択線７ＳＣＲ４からメモリセル７を選択するための
信号が出力され、メモリセル選択線７ＳＣＲ2 と７ＳＲ
Ｒ1 との両方に同時に対応するメモリセルのみからデー
タが読み出される。このようにしてリードビットポイン
タ部１７ＣＲ3 ではデータが素通りして結局不良のメモ
リセルは選択されない。
【０２０８】この時、制御回路１０は、例えばメモリセ
ルアレイの構成が冗長回路も含めて４列であった場合
は、図３に示すような構成となる。そして、制御回路１
０の出力信号Ｙ１〜Ｙ４が制御信号Ｃに相当するが、そ
れぞれがライトビットポインタ部１７ＣＷ1 、１７ＣＷ
3 ，１７ＣＷ 4 に入力し、また同時に、リードビットポ
インタ部１７ＣＲ1 、１７ＣＷ3 ，１７ＣＲ 4 に入力さ
れていた場合を想定する。この時、３列目に不良のメモ
リセルが存在する場合には、出力信号Ｙ３を”Ｌ”とす
るため図３の制御回路のレーザトリマ部２６のヒューズ
２０ｂを切断し、ヒューズ２０ａはそのままとする。
【０２０９】実施例８． 次に、この発明の第８実施例について図２０を用いて説
明する。図２０はこの発明の第８実施例による半導体記
憶装置の一部を示すブロック図である。図２０には図１
に示した半導体記憶装置の構成要素のうちメモリセルア
レイ１と入力用リングポインタ３と出力用リングポイン
タ５と制御回路６に相当する構成を示している。図にお
いて、１は図９に示したマトリクス状に配設された｛ｍ
×（ｎ＋ｋ）｝個のメモリセル７を有したメモリセルア
レイと同様のメモリセルアレイ、７ＳＣＷ1 〜７ＳＣＷ
n+k 、７ＳＣＲ1 〜７ＳＣＲn+k 、７ＳＲＷ1 〜７ＳＲ
Ｗｍ及び７ＳＲＲ1 〜７ＳＲＲｍは図９に示したと同様
のメモリセル選択線であり、１１ｇは入力用リングポイ
ンタを構成するライトビットアドレスポインタで、スペ
アメモリセル７ａに接続されているライトビットポイン
タ部１７ＣＷ2 がスペア制御回路１６によって制御され
ている以外は図１８に示したライトビットアドレスポイ
ンタ１１ｆと同様に構成されている。また、１２ｇは入
力用リングポインタを構成するライトワードアドレスポ
インタで、図１８に示したライトワードアドレスポイン
タ１２ｆと同等の働きをする。１３ｇは出力用リングポ
インタを構成するリードビットアドレスポインタで、ス
ペアメモリセル７ａに接続されているリードビットポイ
ンタ部１７ＣＲ2 がスペア制御回路によって制御されて
いる以外は図１８に示したライトアドレスポインタ１３
ｆと同様に構成されている。１４ｇは出力用リングポイ
ンタを構成するリードワードアドレスポインタで、図１
８に示したリードワードアドレスポインタ１４ｆと同等
の働きをする。なお、このリードワードアドレスポイン
タ１４ｇはライトワードアドレスポインタ１２ｇが兼用
しても良いものであり、この場合、ライトビットアドレ
スポインタ１２ｇは読み出し時に書き込み用リセット信
号／ＷＲＳ及び書き込み用クロック信号Ｔ2 の代わりに
読み出し用リセット信号／ＲＲＳ及び読み出し用クロッ
ク信号Ｔ4 によって制御されるものである。
【０２１０】１９ＣＷ1 〜１９ＣＷn+k 及び１９ＣＲ1
〜１９ＣＲn+k は図１８に示したと同様の第２のスイッ
チ回路である。但し、第２のスイッチ回路１９ＣＷ2 及
び１９ＣＲ2 はスペア制御回路１６によって制御されて
いる。
【０２１１】１５は図９に示したのと同様の構成の制御
回路、１６は図９に示したのと同様の構成のスペア制御
回路である。
【０２１２】次に、上記のように構成されたこの発明の
第８実施例による半導体記憶装置の動作について説明す
る。
【０２１３】まず、メモリセルアレイ１における正規の
メモリセル７に不良が存在しなかった場合の書き込み動
作について説明する。この時には、正規のメモリセル７
を選択されるようにするためライトビットポインタ部１
７ＣＷ1 〜１７ＣＷｎを通常の動作状態とすることが必
要になる。そのためライトビットポインタ部１７Ｃ
Ｗ1 、１７ＣＷ3 〜１７ＣＷn+k 及び第１、第２のスイ
ッチ回路１８ＣＷ1 、１８ＣＷ3 〜１８ＣＷn+k ，１９
ＣＷ1 、１９ＣＷ3 〜１９ＣＷn+k に対して制御信号Ｃ
として制御回路１５から“Ｈ”レベル電位を出力する。
また、ライトビットポインタ部１７ＣＷ2 及び第１、第
２のスイッチ回路１８ＣＷ2 、１９ＣＷ2 に対して制御
信号としてスペア制御回路１６から“Ｈ”レベル電位を
出力する。
【０２１４】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１ｇ及びライトワードア
ドレスポインタ１２ｇにリセット信号／ＷＲＳが入力さ
れると、ライトビットポインタ部１７ＣＷ1 及びライト
ワードポインタ部８ＲＷ1 は第１のリセット状態とな
り、ライトビットポインタ部１７ＣＷ2 〜１７ＣＷｎ及
びライトワードポインタ部８ＲＷ2 〜８ＲＷｍは第２の
リセット状態となる。そしてまず、ライトビットポイン
タ部１７ＣＷ1 のメモリセル選択線７ＳＣＷ1 とライト
ワードポインタ８ＲＷ1 のメモリセル選択線７ＳＲＷ1
との両方に同時に対応するメモリセルのみにデータが書
き込まれる。そして、クロック信号Ｔ1 に同期して次の
ライトビットポインタ部１７ＣＷ2 にデータが伝達さ
れ、ライトビットポインタ部１７ＣＷ2 は制御回路１５
からの制御信号Ｃによってフリップフロップとして動作
せず第２のスイッチ回路１９ＣＷ2 を導通状態となるよ
うに設定されているためライトビットポインタ部１７Ｃ
Ｗ2 でデータが保持せず、メモリセル選択線７ＳＣＷ2
からメモリセルを選択するための信号が出力しないの
で、メモリセル選択線７ＳＣＷ2 と７ＳＲＷ1 との両方
に同時に対応するメモリセルのみにデータが書き込まれ
ない。そして、ライトビットポインタ部１７ＣＷ2はス
ペア制御回路１６から制御信号Ｃによってスペアメモリ
セル７ａを選択するための信号は出力せず第２のスイッ
チ回路１９ＣＷ2 が導通状態となるように設定されてい
るので、次のライトビットポインタ部１７ＣＷ3 にその
ままデータが伝達される。そして、クロック信号Ｔ1 の
周期が進むのに伴って順次次のライトビットポインタ部
にデータが移行して、１行目のｎ＋ｋ−１個のメモリセ
ルが列を移しながら順次選択されデータが書き込まれ
る。このようにしてライトビットポインタ部１７ＣＷ2
ではデータが素通りして結局ライトビットポインタ部１
７ＣＷ1 から直接ライトビットポインタ部１７ＣＷ3 に
第２のスイッチ回路１９ＣＷ2 を通してデータが伝達さ
れる。
【０２１５】通常このようにしてライトビットアドレス
ポインタ１１ｇをデータが一周するのに合わせてクロッ
ク信号Ｔ2 が進み、ライトワードアドレスポインタ１２
ｇにおいて、次のライトワードポインタ部８ＲＷ2 にデ
ータが移ることとなる。そして２行目以降のメモリセル
において１行目のメモリセルで行ったと同様の動作が繰
り返される。以上のようにしてｍ行ｎ列のメモリセルに
書き込みが行われる。
【０２１６】次に、メモリセルアレイ１における正規の
メモリセル７に不良が存在しなかった場合の読み出し動
作について説明する。この時、リードビットアドレスポ
インタ１３ｇの動作はライトビットアドレスポインタ１
１ｇと同様の動作を行う。従ってリードビットポインタ
部１７ＣＲ2 では第２のスイッチ回路１９ＣＷ2 を通し
てデータが素通りして結局リードビットポインタ部１７
ＣＲ1 から直接リードビットポインタ部１７ＣＲ3 にデ
ータが伝達される。
【０２１７】次に、メモリセルアレイ１における正規の
メモリセルに不良が存在する場合の書き込み動作につい
て説明する。ここで説明を分かりやすくするためにメモ
リセルアレイ１がｍ行４列のメモリセルアレイでそのう
ち４列目が冗長用のメモリセル列である場合について説
明する。例えばここで不良の発生しているメモリセル７
が３列目のメモリセルであった場合を想定する。この時
には、メモリセル列のうちの不良の発生していないメモ
リセル列が選択されるようにするためライトビットポイ
ンタ部１７ＣＷ1 、１７ＣＷ2 及び１７ＣＷ4 を通常の
動作状態とすることが必要になる。そのためライトビッ
トポインタ部１７ＣＷ1 及び１７ＣＷ4に対して制御信
号Ｃとして制御回路１５から“Ｈ”レベル電位を出力す
る。また、ライトビットポインタ部１７ＣＷ2 に対して
制御信号としてスペア制御回路１６から“Ｈ”レベル電
位を出力する。同時に不良のメモリセル７が存在する３
列目のメモリセルが選択されないようにするためライト
ビットポインタ部１７ＣＷ3 のフリップフロップ回路と
しての動作を止めて第１のスイッチ回路１８ＣＷ3を非
導通状態とし第２のスイッチ回路１９ＣＷ3 を導通状態
とするためライトビットポインタ部１７ＣＷ3 、第１の
スイッチ回路１８ＣＷ3 及び第２のスイッチ回路１９Ｃ
Ｗ3 に対して制御信号Ｃとして制御回路１５から“Ｌ”
レベル電位を出力する。
【０２１８】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１ｇ及びライトワードア
ドレスポインタ１２ｇにリセット信号／ＷＲＳが入力さ
れると、ライトビットポインタ部１７ＣＷ1 及びライト
ワードポインタ部８ＲＷ1 は第１のリセット状態とな
り、ライトビットポインタ部１７ＣＷ2 〜１７ＣＷ4 及
びライトワードポインタ部８ＲＷ2 〜８ＲＷｍは第２の
リセット状態となる。そしてまず、ライトビットポイン
タ部１７ＣＷ1 のメモリセル選択線７ＳＣＷ1 とライト
ワードポインタ８ＲＷ1 のメモリセル選択線７ＳＲＷ1
との両方に同時に対応するメモリセルのみにデータが書
き込まれる。そして、クロック信号Ｔ1 が二周期分進む
と次のライトビットポインタ部１７ＣＷ2 にデータが移
る。ライトビットポインタ部１７ＣＷ2 はスペア制御回
路１６からの制御信号Ｃによってフリップフロップとし
ての動作を行うように設定されているためスペアメモリ
セル選択線７ＳＣＷ2 からスペアメモリセル７ａを選択
するための信号が出力され、メモリセル選択線７ＳＣＷ
2 と７ＳＲＷ1 とによって同時に選択されるスペアメモ
リセル７ａにデータが書き込まれる。そして、ライトビ
ットポインタ部１７ＣＷ3 の順番になると、ライトビッ
トポインタ部１７ＣＷ3 は制御回路１５からの制御信号
Ｃによってフリップフロップとしての動作をせず、第１
のスイッチ回路１８ＣＷ3 は非導通状態に、第２のスイ
ッチ回路１９ＣＷ3 は導通状態に設定されているためラ
イトビットポインタ部１７ＣＷ3 でのメモリセルを選択
するためのデータの保持は起きず、次のライトビットポ
インタ部１７ＣＷ4 にそのままデータが伝達される。ラ
イトビットポインタ部１７ＣＷ4 は制御回路１５からの
制御信号Ｃによってフリップフロップとしての動作を行
うように設定されているためメモリセル選択線７ＳＣＷ
4 からメモリセル７を選択するための信号が出力され、
メモリセル選択線７ＳＣＷ4 と７ＳＲＷ1 との両方に同
時に対応するメモリセルのみにデータが書き込まれる。
このようにしてライトビットポインタ部１７ＣＷ3 では
データが第２のスイッチ回路１９ＣＷ3 を通って素通り
して不良のメモリセルは選択されない。
【０２１９】次に正規のメモリセルに不良が存在する場
合のメモリセルからの読み出しについて説明する。この
場合、リードビットアドレスポインタ１３ｇはライトビ
ットアドレスポインタ１１ｇと同様の動作を行う。従っ
て、リードビットポインタ部１７ＣＲ3 では第２のスイ
ッチ回路１９ＣＲ3 を通してデータが素通りして結局不
良のメモリセルは選択されない。
【０２２０】実施例９．次に、この発明の第９実施例に
ついて図２１を用いて説明する。図２１はこの発明の第
９実施例による半導体記憶装置の一部を示すブロック図
である。図２１には図１１に示した半導体記憶装置の構
成要素のうちメモリセルアレイ１と入力用リングポイン
タ３と出力用リングポインタ５と制御回路６と先頭アド
レス制御回路１１０に相当する構成を示している。
【０２２１】図２１において、１１ｈは入力用リングポ
インタを構成するライトビットアドレスポインタで、列
側書き込みメモリセル選択線７ＳＣＷ1 〜７ＳＣＷn+k
にそれぞれ対応して配設され、それぞれの列選択用出力
ノードが対応した列側書き込みメモリセル選択線７ＳＣ
Ｗ1 〜７ＳＣＷn+k に接続されている（ｎ＋ｋ）個のメ
モリセル選択部、即ちライトビットポインタ部１７ＣＷ
1 〜１７ＣＷn+k と第１のスイッチ回路１８ＣＷ1 〜１
８ＣＷn+k を交互に直列に接続したリングポインタによ
って構成され、先頭位置となる列に対応したライトビッ
トポインタ部は先頭アドレス制御信号Ｓによって設定さ
れる。ライトビットアドレスポインタ１１ｈの各ライト
ビットポインタ部１７ＣＷ1 〜１７ＣＷn+k は、書き込
み用リセット信号／ＷＲＳによってリセットされて先頭
位置となるライトビットポインタ部から列側書き込み用
メモリセル選択線を通してメモリセルを選択する信号、
この実施例においては“Ｈ”レベルの電位を出力し、そ
の他のライトビットポインタ部からは列側書き込み用メ
モリセル選択線７を通してメモリセルを選択しない信
号、この実施例においては“Ｌ”レベルの電位を出力
し、さらに、書き込み用列側クロック信号Ｔ1 に同期し
て、順に列側書き込み用メモリセル選択線を選択する信
号を次段のライトビットポインタ部へ伝える。
【０２２２】１２ｈは図２に示したライトワードアドレ
スポインタ１２と同等のライトワードアドレスポインタ
である。
【０２２３】１３ｈは出力用リングポインタを構成する
リードビットアドレスポインタで、列側読み出しメモリ
セル選択線７ＳＣＲ1 〜７ＳＣＲn+k にそれぞれ対応し
て配設され、それぞれの列選択用出力ノードが対応した
列側読み出しメモリセル選択線７ＳＣＲ1 〜７ＳＣＲ
n+k に接続されている（ｎ＋ｋ）個のメモリセル選択
部、即ちリードビットポインタ部１７ＣＲ1 〜１７ＣＲ
n+k と第１のスイッチ回路１８ＣＲ1 〜１８ＣＲn+k を
交互に直列に接続したリングポインタによって構成さ
れ、先頭位置となる列に対応したリードビットポインタ
部は先頭アドレス制御信号Ｓによって設定される。リー
ドビットアドレスポインタ１３ｈの各リードビットポイ
ンタ部１７ＣＲ1 〜１７ＣＲn+k は読み出し用リセット
信号／ＲＲＳによってリセットされて先頭位置となるリ
ードビットポインタ部から列側読み出し用メモリセル選
択線を通してメモリセルを選択する信号、この実施例に
おいては“Ｈ”レベルの電位を出力し、その他のリード
ビットポインタ部からは列側読み出し用メモリセル選択
線を通してメモリセルを選択しない信号、この実施例に
おいては“Ｌ”レベルの電位を出力し、さらに、読み出
し用列側クロック信号Ｔ3に同期して、順に列側読み出
し用メモリセル選択線を選択する信号を次段のリードビ
ットポインタ部へ伝えるものである。
【０２２４】１４ｈは図２に示したリードワードアドレ
スポインタ１４と同等のリードワードアドレスポインタ
である。
【０２２５】１０は図１６に示した制御回路１０と同等
の動作をする制御回路である。
【０２２６】１００はライトビットアドレスポインタ１
１ｈの各ライトビットポインタ部１７ＣＷ1 〜１７ＣＷ
n+k 及びリードビットアドレスポインタ１３ｈの各リー
ドビットポインタ部１７ＣＲ1 〜１７ＣＲn+k を制御し
て先頭位置を決める先頭アドレス制御信号Ｓを出力する
先頭アドレス制御回路で、リセット時に、１〜ｎ列に対
応したライトビットアドレスポインタ１１ｈの各ライト
ビットポインタ部１７ＣＷ1 〜１７ＣＷｎ及びリードビ
ットアドレスポインタ１３ｈの各リードビットポインタ
部１７ＣＲ1 〜１７ＣＲn のフリップフロップ回路に第
１のリセット状態となるように、この実施例では“Ｈ”
レベルの電位からなる先頭アドレス制御信号Ｓを出力
し、その他のビットポインタ部にはリセット時に第２の
リセット状態となるように“Ｌ”レベルの電位を制御信
号Ｃとして出力する。
【０２２７】この第９実施例では制御回路１０、ライト
ワードアドレスポインタ１２ｈのライトワードポインタ
部８ＲＷ1 〜８ＲＷｍ、リードワードアドレスポインタ
１４ｈのリードワードポインタ部８ＲＲ1 〜８ＲＲｍの
具体的構成は第７の実施例の制御回路１０、ライトワー
ドアドレスポインタ１２のライトワードポインタ部８Ｒ
Ｗ1 〜８ＲＷｍ、リードワードアドレスポインタ１４の
リードワードポインタ部８ＲＲ1 〜８ＲＲｍの構成と同
じである。
【０２２８】また、先頭アドレス制御回路１００は、図
１２に示した第３実施例の制御回路１０の構成と同様に
構成することができる。
【０２２９】次に、ライトビットアドレスポインタ１１
ｈのライトビットポインタ部１７ＣＷ1 〜１７Ｃ
Ｗn+k 、及びリードビットアドレスポインタ１３ｈのリ
ードビットポインタ部１７ＣＲ1 〜１７ＣＲn+k に使用
されるフリップフロップ回路の回路構成について図２２
を用いて説明する。図２２において、１３８は図２１に
示したリセット信号／ＷＲＳまたは／ＲＲＳが入力する
リセット信号入力端子、１３９は第１のリセット状態・
第２のリセット状態を設定する制御信号Ｓが入力される
制御入力端子、１３１はライトビットポインタ部１７Ｃ
Ｗ2 〜１７ＣＷn+k の場合には図１２に示したクロック
信号Ｔ1 が、またリードビットポインタ部１７ＣＲ2 〜
１７ＣＲn+k の場合にはクロック信号Ｔ3 が入力される
クロック信号入力端子であるが、ここではクロック信号
Ｔ1 ，Ｔ3 を合わせた概念としてクロック信号Ｔが入力
されると表現する。
【０２３０】また図２２において、１３２は前段に接続
されたフリップフロップ回路からそのスレーブラッチ回
路の出力信号を入力する入力端子、１３３は出力信号を
次段のフリップフロップ回路のマスターラッチ回路に対
して出力する出力端子、１３４ａ〜１３４ｅはＰ型ＭＯ
ＳトランジスタとＮ型ＭＯＳトランジスタで構成された
トランスミッションゲートであり、トランスミッション
ゲート１３４ａは一方端を入力端子１３２に接続しクロ
ック信号Ｔの反転論理に同期してオンオフし、トランス
ミッションゲート１３４ｂはマスターラッチ回路とスレ
ーブラッチ回路との間に設けられクロック信号Ｔに同期
してオンオフし、トランスミッションゲート１３４ｄは
一方端を出力端子１３３に接続し他方端をトランスミッ
ションゲート１３４ｂの他方端に接続しクロック信号Ｔ
の反転論理に同期してオンオフし、トランスミッション
ゲート１３４ｃは一方端をトランスミッションゲート１
３４ａに接続し他方端をトランスミッションゲート１３
４ｂの一方端に接続しクロック信号Ｔに同期してオンオ
フする。１３６ａ〜１３６ｋはインバータ、１３５ａ〜
１３５ｈはＮＡＮＤゲートであり、ＮＡＮＤゲート１３
５ａは一方入力端にトランスミッションゲート１３４ａ
の他方端を接続し他方入力端にセット・リセット制御回
路ＦＣ３からの出力信号を入力しており、ＮＡＮＤゲー
ト１３５ｂの一方入力端にはＮＡＮＤゲート１３５ａの
出力端が接続し他方入力端にはセット・リセット制御回
路ＦＣ３の出力信号が入力されており、ＮＡＮＤゲート
１３５ｃは第１の入力端にトランスミッションゲート１
３４ｂの他方端を接続し第２の入力端にセット・リセッ
ト制御回路ＦＣ４の出力信号を入力し第３の入力端に制
御信号Ｃを入力しており、ＮＡＮＤゲート１３５ｃは第
１の入力端にトランスミッションゲート１３４ｄの他方
端を接続し第２の入力端にセット・リセット制御回路Ｆ
Ｃ４の出力信号を入力し第３の入力端に制御信号Ｃを入
力しており、ＮＡＮＤゲート１３５ｄの一方入力端には
ＮＡＮＤゲート１３５ｃの出力端が接続し他方入力端に
はセット・リセット制御回路ＦＣ４の出力信号を入力し
ている。また、インバータ１３６ａの入力端にはクロッ
ク信号入力端子１３１が接続している。
【０２３１】制御端子から入力された制御信号Ｃは、そ
のまま内部の各部分に伝えられる制御信号Ｃとインバー
タで反転されて伝達される信号ＣＢとに別れ、制御信号
ＣがＮＡＮＤゲート１３５ｃに入力され制御信号Ｃの反
転論理ＣＢがＯＲゲート１３７に入力される。クロック
信号入力端子１３１から入力されたクロック信号Ｔは、
そのまま内部の各部分に伝えられる制御信号Ｔとインバ
ータ１３６ａで反転されて内部の各部分に伝達される反
転クロック信号ＴＣとに別れ、トランスミッションゲー
ト１３４ａ〜１３４ｄに入力される。
【０２３２】セット・リセット制御回路ＦＣ３は３つの
インバータ１３６ｂ〜１３６ｄと２つのＮＡＮＤゲート
１３５ｅ，１３５ｆとで構成されている。セット・リセ
ット制御回路ＦＣ３において、リセット信号入力端子１
３８にインバータ１３６ｂ，１３６ｃの入力端が接続
し、先頭アドレス制御信号入力端子１３９にはＮＡＮＤ
ゲート１３５ｅの一方入力端がインバータ１３６ｄを介
して接続され、ＮＡＮＤゲート１３５ｆの一方入力端が
接続され、ＮＡＮＤゲート１３５ｅの他方の入力端には
インバータ１３６ｂの出力端が接続され、ＮＡＮＤゲー
ト１３５ｆの他方の入力端にはインバータ１３６ｃの出
力端が接続され、ＮＡＮＤゲート１３５ｅの出力端はＮ
ＡＮＤゲート１３５ａの他方入力端に接続され、ＮＡＮ
Ｄゲート１３５ｆの出力端はＮＡＮＤゲート１３５ｂの
他方入力端に接続されている。セット・リセット制御回
路ＦＣ４は３つのインバータ１３６ｅ〜１３６ｇと２つ
のＮＡＮＤゲート１３５ｇ，１３５ｈとＯＲゲート１３
７とで構成されている。セット・リセット制御回路ＦＣ
４において、リセット信号入力端子１３８にインバータ
１３６ｅ，１３６ｆの入力端が接続し、先頭アドレス制
御信号入力端子１３９にはＮＡＮＤゲート１３５ｇの一
方入力端がインバータ１３６ｇを介して接続されかつＮ
ＡＮＤゲート１３５ｈの一方入力端が接続され、ＮＡＮ
Ｄゲート１３５ｇの他方の入力端にはインバータ１３６
ｅの出力端が接続され、ＮＡＮＤゲート１３５ｈの他方
の入力端にはインバータ１３６ｆの出力端が接続され、
ＮＡＮＤゲート１３５ｇの出力端はＮＡＮＤゲート１３
５ｃの他方入力端に接続され、ＮＡＮＤゲート１３５ｈ
の出力端はＯＲゲート１３７の他方入力端に接続され、
ＯＲゲート１３７の出力はＮＡＮＤゲート１３５ｄの他
方入力端に接続されている。図２２に示したフリップフ
ロップ回路が図１３に示したフリップフロップ回路と異
なる点はインバータ７６ｃ及びＭＯＳトランジスタ７９
〜８２で構成されたインバータが省かれている点であ
り、メモリセルを選択するための信号は出力端子１３３
から出力される信号となる。
【０２３３】セット・リセット制御回路ＦＣ３，ＦＣ４
の動作は、図１３に示したセット・リセット制御回路の
動作と同じであり、先頭アドレス制御信号Ｓが“Ｌ”の
とき、リセット信号／ＷＲＳ，／ＲＲＳが入力される
と、セット・リセット制御回路ＦＣ３，ＦＣ４によって
マスターラッチ、スレーブラッチ回路ともに第２のリセ
ット状態に設定される。
【０２３４】一方、先頭アドレス制御信号Ｓが“Ｈ”の
とき、リセット信号／ＷＲＳ，／ＲＲＳが入力される
と、セット・リセット制御回路ＦＣ３，ＦＣ４によって
マスターラッチ、スレーブラッチ回路ともに第１のリセ
ット状態に設定される。
【０２３５】なお、ＯＲゲート１３７は、制御信号Ｃの
反転論理ＣＢが“Ｈ”の時、フリップフロップ回路より
メモリセルを選択するための出力信号ＭＣを“Ｌ”とす
るための回路である。
【０２３６】例えば、当初先頭アドレスがライトビット
アドレスポインタ１１ｈのライトビットポインタ部１７
ＣＷ1 及びリードビットアドレスポインタ１３ｈのリー
ドビットポインタ部１７ＣＲ1 に設定されているとす
る。このとき、ライトビットポインタ部１７ＣＷ1 及び
リードビットポインタ部１７ＣＲ1 は、リセット信号／
ＷＲＳ，／ＲＲＳにより第１のリセット状態となり、他
のライトビットポインタ部及びリードビットポインタ部
は、リセット信号／ＷＲＳ，／ＲＲＳにより第２のリセ
ット状態となる。
【０２３７】次に、上記の様に構成されたこの発明の第
９実施例による半導体記憶装置の動作について説明す
る。
【０２３８】まず、正規のメモリセルである第１列から
第ｎ列までのメモリセル７に不良が発生しなかった場合
の書き込みと読出の動作については、図１８に示した第
７実施例の半導体記憶装置と同じである。
【０２３９】また、正規のメモリセルである第２列から
第ｎ列までのメモリセル７に不良が発生した場合の書き
込みと読出の動作についても、図１８に示した半導体記
憶装置と同じである。
【０２４０】次に、メモリセルアレイ１における正規の
メモリセルの先頭アドレスを決定するメモリセルに不良
が存在する場合の書き込み動作について説明する。ここ
で説明を分かりやすくするためにメモリセルアレイ１が
ｍ行４列のメモリセルアレイでそのうち４列目が冗長用
のメモリセル列である場合について説明する。ここで不
良の発生しているメモリセルが１列目のメモリセルであ
るため、メモリセル列のうちの不良の発生していないメ
モリセル列が選択されるようにするためライトビットポ
インタ部１７ＣＷ2 〜１７ＣＷ4 を通常の動作状態とす
ることが必要になる。そのためライトビットポインタ部
１７ＣＷ2 〜１７ＣＷ4 、第１のスイッチ回路１８ＣＷ
2 〜１８ＣＷ4 及び第２のスイッチ回路１９ＣＷ2 〜１
９ＣＷ4に対して制御信号Ｃとして制御回路１０から
“Ｈ”レベル電位を出力する。同時に不良のメモリセル
が存在する１列目のメモリセルが選択されないようにす
るためライトビットポインタ部１７ＣＷ1 のフリップフ
ロップ回路としての動作を止めて第１のスイッチ回路１
８ＣＷ1 を非導通状態とし第２のスイッチ回路１９ＣＷ
1 を導通状態することが必要となる。そのためライトビ
ットポインタ部１７ＣＷ1 、第１のスイッチ回路１８Ｃ
Ｗ1 及び第２のスイッチ回路１９ＣＷ1 に対して制御信
号Ｃとして制御回路１０から“Ｌ”レベル電位を出力す
る。さらに、リセット信号が入力されたとき、ライトビ
ットアドレスポインタ１１ｈとリードビットアドレスポ
インタ１３ｈとの先頭アドレスを決定するライトビット
ポインタ部とリードビットポインタ部を設定しなければ
ならない。例えば、リセット信号／ＷＲＳ，／ＲＲＳが
入力されたときライトビットポインタ部１７ＣＷ2 及び
リードビットポインタ部１７ＣＲ2 を先頭アドレスとな
るポインタ部とする場合には、先頭アドレス制御回路１
００からライトビットポインタ部１７ＣＷ2 、第１のス
イッチ回路１８ＣＷ2 及び第２のスイッチ回路１９ＣＷ
2 に対して先頭アドレス制御信号として“Ｈ”レベル電
位を出力する。
【０２４１】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１ｈ及びライトワードア
ドレスポインタ１２ｈにリセット信号／ＷＲＳが入力さ
れると、ライトビットポインタ部１７ＣＷ1 はリップフ
ロップとして動作せず、ライトビットポインタ部１７Ｃ
Ｗ2 及びライトワードポインタ部８ＲＷ1 が第１のリセ
ット状態となり、ライトビットポインタ部１７ＣＷ3 〜
１７ＣＷ4 及びライトワードポインタ部８ＲＷ2 〜８Ｒ
Ｗｍは第２のリセット状態となる。そしてまず、ライト
ビットポインタ部１７ＣＷ2 のメモリセル選択線７ＳＣ
Ｗ2 とライトワードポインタ８ＲＷ1 のメモリセル選択
線７ＳＲＷ1 との両方に同時に対応するメモリセルのみ
にデータが書き込まれる。そして、クロック信号Ｔ1 が
二周期分進むと次のライトビットポインタ部１７ＣＷ3
にデータが移り、メモリセル選択線７ＳＣＷ3 からメモ
リセルを選択するための信号が出力され、メモリセル選
択線７ＳＣＷ3 と７ＳＲＷ1 との両方に同時に対応する
メモリセルのみにデータが書き込まれる。ライトビット
ポインタ部１７ＣＷ4 は冗長用のメモリセルを選択する
ためのライトビットポインタ部であるがしかし、ライト
ビットポインタ部１７ＣＷ4 は制御回路１０からの制御
信号Ｃによってフリップフロップとしての動作を行うよ
うに設定されているためライトビットポインタ部１７Ｃ
Ｗ4 でメモリセルを選択するためのデータが保持され、
メモリセル選択線７ＳＣＷ 4 からメモリセルを選択する
ための信号が出力される。ライトビットポインタ部１７
ＣＷ4からメモリセルを選択するためのデータがライト
ビットポインタ部１７ＣＷ1 に対して出力されがこのデ
ータは第２のスイッチ回路１９ＣＷ1 を通してライトビ
ットポインタ部１７ＣＷ2 に伝達される。このようにし
てライトビットポインタ部１７ＣＷ1 ではデータが素通
りして不良のメモリセルは選択されない。通常このよう
にしてライトビットアドレスポインタ１１ｈをデータが
一周するのに合わせてクロック信号Ｔ2 が進み、ライト
ワードアドレスポインタ１２ｈにおいて、次のライトワ
ードポインタ部８ＲＷ2 にデータが移ることとなる。そ
して２行目以降のメモリセルにおいて１行目のメモリセ
ルで行ったと同様の動作が繰り返される。以上のように
してｍ行３列のメモリセルに書き込みが行われる。
【０２４２】次に正規のメモリセルに不良が存在する場
合のメモリセルからの読み出しについて説明する。この
場合も、書き込み動作と同様の動作を行う。そして、こ
のようにしてリードビットポインタ部１７ＣＲ1 ではデ
ータが素通りして結局不良のメモリセルから読出は起こ
らない。
【０２４３】この時先頭アドレス制御回路１００は、例
えばその構成が冗長回路も含めて４列であった場合は、
図４に示すような構成となる。そして、先頭アドレス制
御回路１００の出力信号Ｙ１〜Ｙ４が先頭アドレス制御
信号Ｓに相当するが、それぞれがライトビットポインタ
部１７ＣＷ1 〜１７ＣＷ4 に入力し、また同時に、リー
ドビットポインタ部１７ＣＲ1 〜１７ＣＲ４に入力され
ていた場合を想定する。この時、１列目に不良のメモリ
セルが存在する場合には、出力信号Ｙ１を“Ｌ”とする
ため図４の制御回路のレーザトリマ部２６のヒューズ２
０ａ及びヒューズ２０ｃを溶断し、ヒューズ２０ｂはそ
のままにする。
【０２４４】実施例１０． 次に、この発明の第１０実施例について図２３を用いて
説明する。図２３はこの発明の第１０実施例による半導
体記憶装置の一部を示すブロック図である。図２３には
図１に示した半導体記憶装置の構成要素のうちメモリセ
ルアレイ１と入力用リングポインタ３と出力用リングポ
インタ５と制御回路６に相当する構成を示している。図
において、１は図９に示したマトリクス状に配設された
｛ｍ×（ｎ＋ｋ）｝個のメモリセル７を有したメモリセ
ルアレイと同様のメモリセルアレイ、７ＳＣＷ1 〜７Ｓ
ＣＷn+k 、７ＳＣＲ1 〜７ＳＣＲn+k 、７ＳＲＷ1 〜７
ＳＲＷｍ及び７ＳＲＲ1 〜７ＳＲＲｍは図９に示したと
同様の列側書き込みメモリセル選択線、列側読み出しメ
モリセル選択線、行側書き込みメモリセル選択線及び行
側読み出しメモリセル選択線であり、１１ｋは入力用リ
ングポインタを構成するライトビットアドレスポインタ
で、スペアメモリセル７ａに接続されているライトビッ
トポインタ部１７ＣＷ2 がスペア制御回路１６によって
制御されている以外は図２１に示したライトビットアド
レスポインタ１１ｈと同様に構成されている。また、１
２ｋは入力用リングポインタを構成するライトワードア
ドレスポインタで、図２１に示したライトワードアドレ
スポインタ１２ｈと同等の働きをする。１３ｋは出力用
リングポインタを構成するリードビットアドレスポイン
タで、スペアメモリセル７ａに接続されているライトビ
ットポインタ部１７ＣＲ2 がスペア制御回路によって制
御されている以外は図２１に示したリードビットアドレ
スポインタ１３ｈと同様に構成されている。１４ｋは出
力用リングポインタを構成するリードワードアドレスポ
インタで、図２１に示したリードワードアドレスポイン
タ１４ｈと同等の働きをする。なお、このリードワード
アドレスポインタ１４ｋはライトワードアドレスポイン
タ１２ｋが兼用しても良いものであり、この場合、ライ
トワードアドレスポインタ１２ｋは読み出し時に書き込
み用リセット信号／ＷＲＳ及び書き込み用クロック信号
Ｔ2 の代わりに読み出し用リセット信号／ＲＲＳ及び読
み出し用クロック信号Ｔ4 によって制御されるものであ
る。
【０２４５】１９ＣＷ1 〜１９ＣＷn+k 及び１９ＣＲ1
〜１９ＣＲn+k は図２１に示したと同様の第２のスイッ
チ回路である。但し、第２のスイッチ回路１９ＣＷ2 及
び１９ＣＲ2 はスペア制御回路１６によって制御されて
いる。
【０２４６】１５は図９に示したのと同様の構成の制御
回路、１６は図９に示したとの同様の構成のスペア制御
回路である。また、ライトビットポインタ部１７Ｃ
Ｗ1 ，１７ＣＷ2 及びリードビットポインタ部１７ＣＲ
1 ，１７ＣＲ2 が先頭アドレス制御回路１０１で制御さ
れている。なお先頭アドレス制御回路の構成は図１４に
示された先頭アドレス制御回路１０１と同一の構成であ
る。
【０２４７】次に、上記のように構成されたこの発明の
第１０実施例による半導体記憶装置の動作について説明
する。まず、メモリセルアレイ１における正規のメモリ
セル７に不良が存在しなかった場合とメモリセルアレイ
１の正規のメモリセル７のうち先頭アドレスとなる列の
メモリセル以外のメモリセルに不良が存在した場合の書
き込み読出動作については図２０に示した第８実施例に
係る半導体記憶装置と同様の動作をする。
【０２４８】次に、メモリセルアレイ１における正規の
メモリセルの先頭アドレスを決定するメモリセルに不良
が存在する場合の書き込み動作について説明する。ここ
で説明を分かりやすくするためにメモリセルアレイ１が
ｍ行４列のメモリセルアレイでそのうち２列目が冗長用
のスペアメモリセル列である場合について説明する。こ
こで不良の発生しているメモリセルが１列目のメモリセ
ルであるため、メモリセル列のうちの不良の発生してい
ないメモリセル列が選択されるようにするためライトビ
ットポインタ部１７ＣＷ2 〜１７ＣＷ4 を通常の動作状
態とすることが必要になる。そのためライトビットポイ
ンタ部１７ＣＷ2 〜１７ＣＷ4 、第１のスイッチ回路１
８ＣＷ2 〜１８ＣＷ4 及び第２のスイッチ回路１９ＣＷ
2 〜１９ＣＷ4 に対して制御信号Ｃとして制御回路１５
及びスペア制御回路１６から“Ｈ”レベル電位を出力す
る。同時に不良のメモリセルが存在する１列目のメモリ
セルが選択されないようにするためライトビットポイン
タ部１７ＣＷ1 のフリップフロップ回路としての動作を
止めて第１のスイッチ回路１８ＣＷ1 を非導通状態とし
第２のスイッチ回路１９ＣＷ1 を導通状態することが必
要となる。そのためライトビットポインタ部１７Ｃ
Ｗ1 、第１のスイッチ回路１８ＣＷ1 及び第２のスイッ
チ回路１９ＣＷ1 に対して制御信号Ｃとして制御回路１
５から“Ｌ”レベル電位を出力する。さらに、リセット
信号が入力されたとき、ライトビットアドレスポインタ
１１ｋとリードビットアドレスポインタ１３ｋとの先頭
アドレスを決定するライトビットポインタ部とリードビ
ットポインタ部を設定しなければならない。例えば、リ
セット信号／ＷＲＳ，／ＲＲＳが入力されたときライト
ビットポインタ部１７ＣＷ2 及びリードビットポインタ
部１７ＣＲ2 を先頭アドレスとなるポインタ部とする場
合には、先頭アドレス制御回路１０１からライトビット
ポインタ部１７ＣＷ2 、第１のスイッチ回路１８ＣＷ2
及び第２のスイッチ回路１９ＣＷ2 に対して先頭アドレ
ス制御信号として“Ｈ”レベル電位を出力する。
【０２４９】以上のように設定された状態において、ラ
イトビットアドレスポインタ１１ｋ及びライトワードア
ドレスポインタ１２ｋにリセット信号／ＷＲＳが入力さ
れると、ライトビットポインタ部１７ＣＷ1 はリップフ
ロップとして動作せず、ライトビットポインタ部１７Ｃ
Ｗ2 及びライトワードポインタ部８ＲＷ1 は第１のリセ
ット状態となり、ライトビットポインタ部１７ＣＷ3 〜
１７ＣＷ4 及びライトワードポインタ部８ＲＷ2 〜８Ｒ
Ｗｍは第２のリセット状態となる。そしてまず、ライト
ビットポインタ部１７ＣＷ2 のメモリセル選択線７ＳＣ
Ｗ2 とライトワードポインタ８ＲＷ1 のメモリセル選択
線７ＳＲＷ1 との両方に同時に対応するメモリセルのみ
にデータが書き込まれる。
【０２５０】図２１には示されていないが、図１１に示
した入力回路２からメモリセルアレイ１に送られるデー
タが書き込まれることとなる。クロック信号Ｔ1 に同期
して次のライトビットポインタ部１７ＣＷ3 にデータが
移り、メモリセル選択線７ＳＣＷ3 からメモリセルを選
択するための信号が出力され、メモリセル選択線７ＳＣ
Ｗ3 と７ＳＲＷ1 との両方に同時に対応するメモリセル
のみにデータが書き込まれる。ライトビットポインタ部
１７ＣＷ2 は冗長用のスペアメモリセル７ａを選択する
ためのライトビットポインタ部であるがしかし、ライト
ビットポインタ部１７ＣＷ2 はスペア制御回路１６から
の制御信号Ｃによってフリップフロップとしての動作を
行うように設定されているためライトビットポインタ部
１７ＣＷ2 でスペアメモリセル７ａを選択するためのデ
ータが保持され、スペアメモリセル選択線７ＳＣ２から
スペアメモリセル７ａを選択するための信号が出力され
る。次に、ライトビットポインタ部１７ＣＷ4 で選択さ
れたメモリセルに書き込みが行われた後、ライトビット
ポインタ部１７ＣＷ4 からメモリセルを選択するための
データがライトビットポインタ部１７ＣＷ1 に対して出
力されるがこのデータは第２のスイッチ回路１９ＣＷ1
を通してライトビットポインタ部１７ＣＷ2に伝達され
る。このようにしてライトビットポインタ部１７ＣＷ1
ではデータが素通りして不良のメモリセルは選択されな
い。通常このようにしてライトビットアドレスポインタ
１１ｋをデータが一周するのに合わせてクロック信号Ｔ
2 が進み、ライトワードアドレスポインタ１２ｋにおい
て、次のライトワードポインタ部８ＲＷ2 にデータが移
ることとなる。そして２行目以降のメモリセルにおいて
１行目のメモリセルで行ったと同様の動作が繰り返され
る。以上のようにしてメモリセルアレイ１のｍ行３列の
メモリセル全てに書き込みが行われる。
【０２５１】次に正規のメモリセルに不良が存在する場
合のメモリセルからの読み出しについて説明する。この
場合も、書き込み動作と同様にしてリードビットポイン
タ部１７ＣＲ1 ではデータが素通りして結局不良のメモ
リセルから読出は起こらない。
【０２５２】この時、先頭アドレス制御回路１０１は、
例えばその構成が冗長回路も含めて４列であった場合
は、図４に示すような構成となる。そして、先頭アドレ
ス制御回路１０１の出力信号Ｙ１〜Ｙ４が先頭アドレス
制御信号Ｓに相当するが、それぞれがライトビットポイ
ンタ部１７ＣＷ1 〜１７ＣＷ4 に入力し、また同時に、
リードビットポインタ部１７ＣＲ1 〜１７ＣＲ４に入力
されていた場合を想定する。この時、１列目に不良のメ
モリセルが存在する場合には、出力信号Ｙ１を“Ｌ”と
するため図４の制御回路のレーザトリマ部２６のヒュー
ズ２０ａ及びヒューズ２０ｃを溶断し、ヒューズ２０ｂ
はそのままにする。
【０２５３】実施例１１．次に、この発明の第１１実施
例について図２４を用いて説明する。第１１実施例に
は、第９実施例の図２１に示した半導体記憶装置の一部
分を変更した半導体記憶装置に関する例を示す。図２１
に示した半導体記憶装置がライトビットポインタ部１７
ＣＷ1 〜１７ＣＷn+k 及びリードビットポインタ部１７
ＣＲ1 〜１７ＣＲn+k のすべてを先頭アドレス制御回路
１００で制御しているのに対して、図２４に示した半導
体記憶装置では、ライトビットポインタ部１７ＣＷ2 及
びリードビットポインタ部１７ＣＲ2 のみを先頭アドレ
ス制御回路１０３で制御している点が異なる。そのた
め、図２４におけるライトビットアドレスポインタ１１
ｍとリードビットアドレスポインタ１３ｍは、ライトビ
ットポインタ部１７ＣＷ1及びリードビットポインタ部
１７ＣＲ1 として図８に示したフリップフロップ回路を
用い、ライトビットポインタ部１７ＣＷ2 及びリードビ
ットポインタ部１７ＣＲ2 として図２２に示したフリッ
プフロップ回路を用い、ライトビットポインタ部１７Ｃ
Ｗ3 〜１７ＣＷn+k 及びリードビットポインタ部１７Ｃ
Ｒ3 〜１７ＣＲn+k として図１９に示したフリップフロ
ップ回路を用いて構成する。
【０２５４】また、先頭アドレス制御回路１０３もライ
トビットポインタ部１７ＣＷ2 とリードビットポインタ
部１７ＣＲ2 を制御するので、図１０に示すような簡易
な構成にすることができる。
【０２５５】実施例１２． 次に、この発明の第１２実施例について図２５を用いて
説明する。第１２実施例には、第１０実施例の図２３に
示した半導体記憶装置の一部分を変更した半導体記憶装
置に関する例を示す。図２３に示した半導体記憶装置が
ライトビットポインタ部１７ＣＷ1 〜１７ＣＷn+k 及び
リードビットポインタ部１７ＣＲ1 〜１７ＣＲn+k のす
べてを先頭アドレス制御回路１０１で制御しているのに
対して、図２５に示した半導体記憶装置では、ライトビ
ットポインタ部１７ＣＷ2 及びリードビットポインタ部
１７ＣＲ2 のみを先頭アドレス制御回路１０３で制御し
ている点が異なる。そのため、図２５におけるライトビ
ットアドレスポインタ１１ｐとリードビットアドレスポ
インタ１３ｐは、ライトビットポインタ部１７ＣＷ1 及
びリードビットポインタ部１７ＣＲ1 として図８に示し
たフリップフロップ回路を用い、ライトビットポインタ
部１７ＣＷ2 及びリードビットポインタ部１７ＣＲ2 と
して図２２に示したフリップフロップ回路を用い、ライ
トビットポインタ部１７ＣＷ3 〜１７ＣＷn+k 及びリー
ドビットポインタ部１７ＣＲ3 〜１７ＣＲn+k として図
１９に示したフリップフロップ回路を用いて構成する。
【０２５６】また、先頭アドレス制御回路１０３もライ
トビットポインタ部１７ＣＷ2 とリードビットポインタ
部１７ＣＲ2 を制御するので、図１０に示すような簡易
な構成にすることができる。
【０２５７】
【０２５８】
【０２５９】
【発明の効果】以上のように、請求項１記載の半導体記
憶装置によれば、少なくとも一つの行もしくは列に配設
され、それぞれが入力ノードと、出力ノードと、制御ノ
ードと、選択信号出力ノードと、状態設定信号入力端子
と、先頭アドレス制御信号入力端子とを有するととも
に、対応した入力ノードに入力されたデータを一時記憶
してこの一時記憶したデータを対応した出力ノードに伝
達するとともに一時記憶したデータによって上記対応し
た列もしくは対応した行に配設された複数のメモリセル
を選択するための信号を対応した選択信号出力ノードに
出力する選択部と、この選択部に対応して配設され、対
応した入力ノードに入力されたデータを直接対応した出
力ノードに伝達するためのデータスルー部とを有し、対
応した制御ノードに入力された制御信号によって対応し
た選択部及びデータスルー部の一方が動作状態に、他方
が非動作状態にされ、状態設定信号入力端子に入力され
た状態設定信号及び先頭アドレス制御信号入力端子に入
力された先頭アドレス制御信号に応じて記憶するデータ
を自己の内部で発生するかまたは記憶したデータを消去
するかを選択的に設定する先頭アドレス用メモリセル選
択部を有し、メモリセル選択手段における複数の制御ノ
ードに対してそれぞれ制御信号を出力し、上記メモリセ
ル選択手段における複数のメモリセル選択部及び先頭ア
ドレス用メモリセル選択部の少なくとも１つにおいて選
択部を非動作状態とするとともにデータスルー部を動作
状態とするため上記制御信号数よりも少ない数の信号に
基づいて制御信号を出力するプログラム可能に構成され
た制御手段を備えて構成されているので、どのメモリセ
ルに不良が発生した場合でもその不良の救済が行え、例
えばメモリセル選択部の数より少ないヒューズより構成
した信号作成手段等の出力する信号に基づいて制御信号
を作成して、メモリセル選択部の制御信号ノードに対し
て制御信号を出力することができる。従って、制御回路
の有する選択信号作成手段を構成するヒューズ等の信号
を作成する手段の数を削減することができ、半導体記憶
装置の占有面積を小さくすることができるという効果が
ある。また、制御手段を任意の場所に形成することがで
き、例えばヒューズ等の信号作成手段を用いる場合、レ
ーザブロウ等により信号作成手段の出力する信号を確定
するためのレーザブロウ等を容易に行える位置に制御手
段を構成でき、半導体記憶装置の製造が容易になるとい
う効果がある。
【０２６０】請求項２記載の半導体記憶装置によれば、
少なくとも一つの行もしくは列に配設され、それぞれが
入力ノードと、出力ノードと、制御ノードと、選択信号
出力ノードと、状態設定信号入力端子と、先頭アドレス
制御信号入力端子とを有するとともに、対応した入力ノ
ードに入力されたデータを一時記憶してこの一時記憶し
たデータを対応した出力ノードに伝達するとともに一時
記憶したデータによって上記対応した列もしくは対応し
た行に配設された複数のメモリセルを選択するための信
号を対応した選択信号出力ノードに出力する選択部と、
この選択部に対応して配設され、対応した入力ノードに
入力されたデータを直接対応した出力ノードに伝達する
ためのデータスルー部とを有し、対応した制御ノードに
入力された制御信号によって対応した選択部及びデータ
スルー部の一方が動作状態に、他方が非動作状態にさ
れ、状態設定信号入力端子に入力された状態設定信号及
び先頭アドレス制御信号入力端子に入力された先頭アド
レス制御信号によって記憶するデータを自己の内部で発
生するかまたは記憶したデータを消去するかを選択的に
設定する先頭アドレス用メモリセル選択部とを有し、メ
モリセル選択手段における第１のメモリセル選択部に対
応した複数の制御ノードに対してそれぞれ制御信号を出
力し、上記メモリセル選択手段における複数の第１のメ
モリセル選択部において選択部を非動作状態とするとと
もにデータスルー部を動作状態とするため上記制御信号
数よりも少ない数の信号に基づいて制御信号を選択的に
出力するプログラム可能に構成された制御手段、及びメ
モリセル選択手段における第２のメモリセル選択部に対
応した制御ノードに対して制御信号を出力し、上記メモ
リセル選択手段における第２のメモリセル選択部におい
て選択部を動作状態とするとともにデータスルー部を非
動作状態とするため制御信号を出力するプログラム可能
に構成された先頭アドレス用制御手段を備えて構成され
ているので、例えばメモリセル選択部の数より少ないヒ
ューズより構成した信号作成手段等の出力する信号に基
づいて制御信号を作成して、メモリセル選択部の制御信
号ノードに対して制御信号を出力することができる。従
って、制御回路の有する選択信号作成手段を構成するヒ
ューズ等の信号を作成する手段の数を削減することがで
き、半導体記憶装置の占有面積を小さくすることができ
るという効果がある。また、制御手段を任意の場所に形
成することができ、例えばヒューズ等の信号作成手段を
用いる場合、レーザブロウ等により信号作成手段の出力
する信号を確定するためのレーザブロウ等を容易に行え
る位置に制御手段を構成でき、半導体記憶装置の製造が
容易になるという効果がある。さらに、メモリセルに不
具合が発生しない場合には制御手段に対して操作をする
必要がなく製造工程の簡略化を図れるという効果があ
る。
【０２６１】
【０２６２】請求項３記載の半導体記憶装置によれば、
フリップフロップ回路に対応する複数の制御信号出力端
子と、複数のフリップフロップ回路のうちの任意のフリ
ップフロップ回路を選択するためのフリップフロップ選
択信号を作成する選択信号作成手段と、フリップフロッ
プ選択信号をデコードして各制御信号出力端子に第１ま
たは第２の制御信号を出力するデコード手段とを有し、
各フリップフロップ回路の制御端子に制御信号出力端子
を接続し、各制御端子から出力される第１または第２の
制御信号によりデータスルー回路を制御してフリップフ
ロップ回路内のデータ伝達経路を選択する制御回路、及
び、スペアフリップフロップ回路に対応するスペア制御
信号出力端子を有し、スペアフリップフロップ回路のス
ペア制御端子にスペア制御信号出力端子を接続し、スペ
ア制御信号出力端子より出力される第１または第２のス
ペア制御信号によってスペアデータスルー回路を制御し
てスペアフリップフロップ回路内のデータ伝達経路を選
択するスペア制御回路を備え、フリップフロップ回路
は、制御端子に入力された第１の制御信号に応じてデー
タスルー回路により入力端子から入力されたデータを直
接出力端子へ通過させる第１の状態となり、制御端子に
入力された第２の制御信号に応じてデータスルー回路に
より入力端子から入力されたデータを直接出力端子へは
通過させず、入力端子から入力された信号により選択信
号出力端子からメモリセルを選択する信号を出力する第
２の状態となり、スペアフリップフロップ回路は、スペ
ア制御端子に入力された第１のスペア制御信号に応じて
スペアデータスルー回路によりスペア入力端子から入力
されたデータを直接スペア出力端子へは通過させず、ス
ペア入力端子から入力された信号によりスペア選択信号
出力端子からスペアメモリセルを選択する信号を出力す
る第１の状態となり、スペア制御端子に入力された第２
のスペア制御信号に応じてスペアデータスルー回路によ
りスペア入力端子から入力されたデータを直接スペア出
力端子へ通過させる第２の状態となるように構成されて
いるので、例えばフリップフロップ回路の数より少ない
ヒューズ等により構成した選択信号作成手段を用いてフ
リップフロップ選択信号を作成し、該フリップフロップ
選択信号をデコード手段でデコードして、制御信号出力
端子より各前記フリップフロップ回路に対して第１また
は第２の制御信号を出力することができる。従って、制
御回路の有する選択信号作成手段を構成するヒューズ等
の数を削減することができ、半導体記憶装置の占有面積
を小さくすることができるという効果がある。また、制
御回路を任意の場所に形成することができ、例えばレー
ザブロウ等により選択信号作成手段の出力するフリップ
フロップ選択信号を確定する場合、レーザブロウ等を容
易に行える位置に制御回路を構成でき、半導体記憶装置
の製造が容易になるという効果がある。
【０２６３】請求項４記載の半導体記憶装置によれば、
複数の第１及び第２のスイッチ回路にそれぞれ対応した
複数の制御信号出力端子と、複数のフリップフロップ回
路のうちの任意のフリップフロップ回路を選択するため
のフリップフロップ選択信号を作成する選択信号作成手
段と、フリップフロップ選択信号をデコードして各制御
信号出力端子に第１または第２の制御信号を出力するデ
コード手段とを有し、第１及び第２のスイッチ回路の制
御端子に制御信号出力端子を接続し、各制御信号出力端
子から各制御端子へ出力される第１または第２の制御信
号により第１及び第２のスイッチ回路を制御して、第１
のスイッチ回路をオフし第２のスイッチ回路をオンさせ
る第１の状態と、第１のスイッチ回路をオンし第２のス
イッチ回路をオフさせる第２の状態とを選択する制御回
路を備えて構成されており、例えばフリップフロップ回
路の数より少ないヒューズ等により構成した選択信号作
成手段を用いてフリップフロップ選択信号を作成し、該
フップフロップ選択信号をデコード手段でデコードし
て、前記制御信号出力端子より各前記フリップフロップ
回路に対応する第１及び第２のスイッチ回路に対して第
１または第２の制御信号を出力することができる。従っ
て、制御回路の有する選択信号作成手段を構成するヒュ
ーズ等の数を削減することができ、半導体記憶装置の占
有面積を小さくすることができるという効果がある。ま
た、制御回路を任意の場所に形成することができ、例え
ばレーザブロウ等により選択信号作成手段の出力するフ
リップフロップ選択信号を確定する場合、レーザブロウ
等を容易に行える位置に制御回路を構成でき、半導体記
憶装置の製造が容易になるという効果がある。
【０２６４】請求項５記載の半導体記憶装置によれば、
複数の第１及び第２のスイッチ回路にそれぞれ対応した
複数の制御信号出力端子と、複数のフリップフロップ回
路のうちの任意のフリップフロップ回路を選択するため
のフリップフロップ選択信号を作成する選択信号作成手
段と、フリップフロップ選択信号をデコードして各制御
信号出力端子に第１または第２の制御信号を出力するデ
コード手段とを有し、第１及び第２のスイッチ回路の制
御端子に制御信号出力端子を接続し、各制御信号出力端
子から各制御端子へ出力される第１または第２の制御信
号により第１及び第２のスイッチ回路を制御して、第１
のスイッチ回路をオフし第２のスイッチ回路をオンさせ
る第１の状態と、第１のスイッチ回路をオンし第２のス
イッチ回路をオフさせる第２の状態とを選択する制御回
路、及び、第１及び第２のスペアスイッチ回路にそれぞ
れ対応したスペア制御信号出力端子を有し、第１及び第
２のスペアスイッチ回路のスペア制御端子とスペア制御
信号出力端子とを接続し、各スペア制御端子へ出力され
る第１または第２の制御信号により第１及び第２のスペ
アスイッチ回路を制御して第１のスペアスイッチ回路を
オンし、第２のスペアスイッチ回路をオフさせる第１の
状態と、第１のスペアスイッチ回路をオフし、第２のス
ペアスイッチ回路をオンさせる第２の状態とを選択する
スペア制御回路を備えて構成されているので、例えばフ
リップフロップ回路の数より少ないヒューズ等により構
成した選択信号作成手段を用いてフリップフロップ選択
信号を作成し、該フップフロップ選択信号をデコード手
段でデコードして、前記制御信号出力端子より各前記フ
リップフロップ回路に対応する第１及び第２のスイッチ
回路に対して第１または第２の制御信号を出力すること
ができる。従って、制御回路の有する選択信号作成手段
を構成するヒューズ等の数を削減することができ、半導
体記憶装置の占有面積を小さくすることができるという
効果がある。また、制御回路を任意の場所に形成するこ
とができ、例えばレーザブロウ等により選択信号作成手
段の出力するフリップフロップ選択信号を確定する場
合、レーザブロウ等を容易に行える位置に制御回路を構
成でき、半導体記憶装置の製造が容易になるという効果
がある。
【０２６５】請求項６記載の半導体記憶装置によれば、
フリップフロップ回路に対応する複数の制御信号出力端
子と、複数のフリップフロップ回路のうちの任意のフリ
ップフロップ回路を選択するためのフリップフロップ選
択信号を作成する選択信号作成手段と、フリップフロッ
プ選択信号をデコードして各制御信号出力端子に第１ま
たは第２の制御信号を出力するデコード手段とを有し、
各フリップフロップ回路の制御端子に制御信号出力端子
を接続し、各制御端子から出力される第１または第２の
制御信号によりデータスルー回路を制御してフリップフ
ロップ回路内のデータ伝達経路を選択する制御回路、及
び、フリップフロップ回路のうちの少なくとも一つのフ
リップフロップ回路に接続された少なくとも一つの先頭
アドレス制御信号出力端子を有し、先頭アドレス制御信
号出力端子に接続されたフリップフロップ回路のうち任
意のひとつのフリップフロップ回路を指定する先頭アド
レス制御信号を作成して、先頭アドレス制御信号出力端
子から出力する先頭アドレス制御回路を備えて構成され
ているので、例えばフリップフロップ回路の数より少な
いヒューズ等により構成した選択信号作成手段を用いて
フリップフロップ選択信号を作成し、該フップフロップ
選択信号をデコード手段でデコードして、前記制御信号
出力端子より各前記フリップフロップ回路に対応する第
１及び第２のスイッチ回路に対して第１または第２の制
御信号を出力することができる。従って、制御回路の有
する選択信号作成手段を構成するヒューズ等の数を削減
することができ、半導体記憶装置の占有面積を小さくす
ることができるという効果がある。また、制御回路を任
意の場所に形成することができ、例えばレーザブロウ等
により選択信号作成手段の出力するフリップフロップ選
択信号を確定する場合、レーザブロウ等を容易に行える
位置に制御回路を構成でき、半導体記憶装置の製造が容
易になるという効果がある。
【０２６６】さらに、メモリセルアレイ内の先頭アドレ
スを指定するフリップフロップ回路に対応したメモリセ
ルに不良が発生している場合は、先頭アドレス制御回路
により先頭アドレスを指定するフリップフロップ回路を
容易に変更することができ、先頭アドレスの指定が容易
になるという効果がある。
【０２６７】請求項７記載の半導体記憶装置によれば、
フリップフロップ回路に対応する複数の制御信号出力端
子と、複数のフリップフロップ回路のうちの任意のフリ
ップフロップ回路を選択するためのフリップフロップ選
択信号を作成する選択信号作成手段と、フリップフロッ
プ選択信号をデコードして各制御信号出力端子に第１ま
たは第２の制御信号を出力するデコード手段とを有し、
各フリップフロップ回路の制御端子に制御信号出力端子
を接続し、各制御端子から出力される第１または第２の
制御信号によりデータスルー回路を制御してフリップフ
ロップ回路内のデータ伝達経路を選択する制御回路、ス
ペアフリップフロップ回路に対応するスペア制御信号出
力端子を有し、スペアフリップフロップ回路のスペア制
御端子にスペア制御信号出力端子を接続し、スペア制御
信号出力端子より出力される第１または第２のスペア制
御信号によってスペアデータスルー回路を制御してスペ
アフリップフロップ回路内のデータ伝達経路を選択する
スペア制御回路、及び、フリップフロップ回路及びスペ
アフリップフロップ回路のうちの少なくとも一つのフリ
ップフロップ回路に接続された少なくとも一つの先頭ア
ドレス制御信号出力端子を有し、先頭アドレス制御出力
端子に接続されたフリップフロップ回路及びスペアフリ
ップフロップ回路のうち任意のひとつのフリップフロッ
プ回路を指定する先頭アドレス制御信号を作成して、先
頭アドレス制御信号出力端子から出力する先頭アドレス
制御回路を備えて構成されているので、例えばフリップ
フロップ回路の数より少ないヒューズ等により構成した
選択信号作成手段を用いてフリップフロップ選択信号を
作成し、該フリップフロップ選択信号をデコード手段で
デコードして、制御信号出力端子より各前記フリップフ
ロップ回路に対して第１または第２の制御信号を出力す
ることができる。従って、制御回路の有する選択信号作
成手段を構成するヒューズ等の数を削減することがで
き、半導体記憶装置の占有面積を小さくすることができ
るという効果がある。また、制御回路を任意の場所に形
成することができ、例えばレーザブロウ等により選択信
号作成手段の出力するフリップフロップ選択信号を確定
する場合、レーザブロウ等を容易に行える位置に制御回
路を構成でき、半導体記憶装置の製造が容易になるとい
う効果がある。
【０２６８】さらに、メモリセルアレイ内の先頭アドレ
スを指定するフリップフロップ回路に対応したメモリセ
ルに不良が発生している場合は、先頭アドレス制御回路
により先頭アドレスを指定するフリップフロップ回路を
容易に変更することができ、先頭アドレスの指定が容易
になるという効果がある。
【０２６９】請求項８記載の半導体記憶装置によれば、
複数の第１及び第２のスイッチ回路にそれぞれ対応した
複数の制御信号出力端子と、複数のフリップフロップ回
路のうちの任意のフリップフロップ回路を選択するため
のフリップフロップ選択信号を作成する選択信号作成手
段と、フリップフロップ選択信号をデコードして各制御
信号出力端子に第１または第２の制御信号を出力するデ
コード手段とを有し、第１及び第２のスイッチ回路の制
御端子に制御信号出力端子を接続し、各制御信号出力端
子から各制御端子へ出力される第１または第２の制御信
号により第１及び第２のスイッチ回路を制御して、第１
のスイッチ回路をオフし第２のスイッチ回路をオンさせ
る第１の状態と、第１のスイッチ回路をオンし第２のス
イッチ回路をオフさせる第２の状態とを選択する制御回
路、及び、フリップフロップ回路のうちの少なくとも一
つのフリップフロップ回路に接続された少なくとも一つ
の先頭アドレス制御信号出力端子を有し、先頭アドレス
制御出力端子に接続されたフリップフロップ回路のうち
任意のひとつのフリップフロップ回路を指定する先頭ア
ドレス制御信号を作成して、先頭アドレス制御信号出力
端子から出力する先頭アドレス制御回路を備えて構成さ
れているので、例えばフリップフロップ回路の数より少
ないヒューズ等により構成した選択信号作成手段を用い
てフリップフロップ選択信号を作成し、該フップフロッ
プ選択信号をデコード手段でデコードして、前記制御信
号出力端子より各前記フリップフロップ回路に対応する
第１及び第２のスイッチ回路に対して第１または第２の
制御信号を出力することができる。従って、制御回路の
有する選択信号作成手段を構成するヒューズ等の数を削
減することができ、半導体記憶装置の占有面積を小さく
することができるという効果がある。また、制御回路を
任意の場所に形成することができ、例えばレーザブロウ
等により選択信号作成手段の出力するフリップフロップ
選択信号を確定する場合、レーザブロウ等を容易に行え
る位置に制御回路を構成でき、半導体記憶装置の製造が
容易になるという効果がある。
【０２７０】また、メモリセルアレイ内の先頭アドレス
を指定するフリップフロップ回路に対応したメモリセル
に不良が発生している場合は、先頭アドレス制御回路に
より先頭アドレスを指定するフリップフロップ回路を容
易に変更することができ、先頭アドレスの指定が容易に
なるという効果がある。
【０２７１】請求項９記載の半導体記憶装置によれば、
複数の第１及び第２のスイッチ回路にそれぞれ対応した
複数の制御信号出力端子と、複数のフリップフロップ回
路のうちの任意のフリップフロップ回路を選択するため
のフリップフロップ選択信号を作成する選択信号作成手
段と、フリップフロップ選択信号をデコードして各制御
信号出力端子に第１または第２の制御信号を出力するデ
コード手段とを有し、第１及び第２のスイッチ回路の制
御端子に制御信号出力端子を接続し、各制御信号出力端
子から各制御端子へ出力される第１または第２の制御信
号により第１及び第２のスイッチ回路を制御して、第１
のスイッチ回路をオフし第２のスイッチ回路をオンさせ
る第１の状態と、第１のスイッチ回路をオンし第２のス
イッチ回路をオフさせる第２の状態とを選択する制御回
路、第１及び第２のスペアスイッチ回路にそれぞれ対応
したスペア制御信号出力端子を有し、第１及び第２のス
ペアスイッチ回路のスペア制御端子とスペア制御信号出
力端子とを接続し、各スペア制御端子へ出力される第１
または第２の制御信号により第１及び第２のスペアスイ
ッチ回路を制御して第１のスペアスイッチ回路をオン
し、第２のスペアスイッチ回路をオフさせる第１の状態
と、第１のスペアスイッチ回路をオフし、第２のスペア
スイッチ回路をオンさせる第２の状態とを選択するスペ
ア制御回路、及び、フリップフロップ回路及びスペアフ
リップフロップ回路のうちの少なくとも一つのフリップ
フロップ回路に接続された少なくとも一つの先頭アドレ
ス制御信号出力端子を有し、先頭アドレス制御出力端子
に接続されたフリップフロップ回路のうち任意のひとつ
のフリップフロップ回路を指定する先頭アドレス制御信
号を作成して、先頭アドレス制御信号出力端子から出力
する先頭アドレス制御回路を備えて構成されいるので、
例えばフリップフロップ回路の数より少ないヒューズ等
により構成した選択信号作成手段を用いてフリップフロ
ップ選択信号を作成し、該フップフロップ選択信号をデ
コード手段でデコードして、前記制御信号出力端子より
各前記フリップフロップ回路に対応する第１及び第２の
スイッチ回路に対して第１または第２の制御信号を出力
することができる。従って、制御回路の有する選択信号
作成手段を構成するヒューズ等の数を削減することがで
き、半導体記憶装置の占有面積を小さくすることができ
るという効果がある。また、制御回路を任意の場所に形
成することができ、例えばレーザブロウ等により選択信
号作成手段の出力するフリップフロップ選択信号を確定
する場合、レーザブロウ等を容易に行える位置に制御回
路を構成でき、半導体記憶装置の製造が容易になるとい
う効果がある。
【０２７２】さらに、メモリセルアレイ内の先頭アドレ
スを指定するフリップフロップ回路に対応したメモリセ
ルに不良が発生している場合は、先頭アドレス制御回路
により先頭アドレスを指定するフリップフロップ回路を
容易に変更することができ、先頭アドレスの指定が容易
になるという効果がある。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置の概要を示すブロッ
ク図である。
【図２】この発明の第１実施例による半導体記憶装置の
一部を示すブロック図である。
【図３】図２に示された半導体記憶装置に使用される制
御回路の構成の一例を示す回路図である。
【図４】図２に示された半導体記憶装置に使用される制
御回路の構成の他の例を示す回路図である。
【図５】図２に示された半導体記憶装置に使用されるデ
ータスルー回路を内蔵したフリップフロップ回路の構成
を示す回路図である。
【図６】この発明の第１実施例の半導体記憶装置に使用
されるデータスルー回路を内蔵したフリップフロップ回
路の他の構成を示す回路図である。
【図７】図２に示された半導体記憶装置に使用されるフ
リップフロップ回路の構成を示す回路図である。
【図８】図２に示された半導体記憶装置に使用されるフ
リップフロップ回路の構成を示す回路図である。
【図９】この発明の第２実施例による半導体記憶装置の
一部を示すブロック図である。
【図１０】図９に示された半導体記憶装置に使用される
スペア制御回路の構成の他の例を示す回路図である。
【図１１】この発明の半導体記憶装置の他の概要を示す
回路図である。
【図１２】この発明の第３実施例による半導体記憶装置
の一部を示すブロック図である。
【図１３】図１２に示された半導体記憶装置に使用され
るデータスルー回路を内蔵したフリップフロップ回路の
構成を示す回路図である。
【図１４】この発明の第４実施例による半導体記憶装置
の一部を示すブロック図である。
【図１５】図１４に示された半導体記憶装置に使用され
る先頭アドレス制御回路の構成の他の例を示す回路図で
ある。
【図１６】この発明の第５実施例による半導体記憶装置
の一部を示すブロック図である。
【図１７】この発明の第６実施例による半導体記憶装置
の一部を示すブロック図である。
【図１８】この発明の第７実施例による半導体記憶装置
の一部を示すブロック図である。
【図１９】図１８に示された半導体記憶装置に使用され
るフリップフロップ回路の構成を示す回路図である。
【図２０】この発明の第８実施例による半導体記憶装置
の一部を示すブロック図である。
【図２１】この発明の第９実施例による半導体記憶装置
の一部を示すブロック図である。
【図２２】図２０に示された半導体記憶装置に使用され
るフリップフロップ回路の構成を示す回路図である。
【図２３】この発明の第１０実施例による半導体記憶装
置の一部を示すブロック図である。
【図２４】この発明の第１１実施例による半導体記憶装
置の一部を示すブロック図である。
【図２５】この発明の第１２実施例による半導体記憶装
置の一部を示すブロック図である。
【図２６】従来の半導体記憶装置の構成を示すブロック
図である。
【符号の説明】
１ メモリセルアレイ ２ 入力回路 ３ 入力用リングポインタ ４ 出力回路 ５ 出力用リングポインタ ６ 制御回路 ７ メモリセル ７ａ スペアメモリセル ７ＳＣＷ1 〜７ＳＣＷm ，７ＳＣＲ1 〜７ＳＣＲm メ
モリセル選択線 ７ＳＲＷ1 〜７ＳＲＷm ，７ＳＲＲ1 〜７ＳＲＲm メ
モリセル選択線 １０ 制御回路 １１，１１ａ〜１１ｐ ライトビットアドレスポインタ １２，１２ａ〜１２ｐ ライトワードアドレスポインタ １３，１３ａ〜１３ｐ リードビットアドレスポインタ １４，１４ａ〜１４ｐ リードワードアドレスポインタ １５ 制御回路 １６ スペア制御回路 １８ＳＣＷ1 〜１８ＳＣＷm 第１のスイッチ回路 １８ＳＣＲ1 〜１８ＳＣＲm 第１のスイッチ回路 １９ＳＣＷ1 〜１９ＳＣＷm 第２のスイッチ回路 １９ＳＣＲ1 〜１９ＳＣＲm 第２のスイッチ回路 ３０，７１ 制御信号入力端子 ３１，４５，５５，７２ クロック信号入力端子 ３２，４６，５６，７３ 入力端子 ３３，４７，５７，７４ 出力端子 ３９，４８，５８，６９ リセット信号入力端子 １００，１０１，１０３ 先頭アドレス制御回路

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 （ａ）複数行複数列にマトリクス状に配
    設された複数のメモリセル、 （ｂ）複数行もしくは複数列に配設され、それぞれが入
    力ノードと、出力ノードと、制御ノードと、選択信号出
    力ノードと、状態設定信号入力端子とを有するととも
    に、対応した入力ノードに入力されたデータを一時記憶
    してこの一時記憶したデータを対応した出力ノードに伝
    達するとともに一時記憶したデータによって上記対応し
    た列もしくは対応した行に配設された複数のメモリセル
    を選択するための信号を対応した選択信号出力ノードに
    出力する選択部と、この選択部に対応して配設され、対
    応した入力ノードに入力されたデータを直接対応した出
    力ノードに伝達するためのデータスルー部とを有し、対
    応した制御ノードに入力された制御信号によって対応し
    た選択部及びデータスルー部の一方が動作状態に、他方
    が非動作状態にされ、状態設定信号入力端子に入力され
    た状態設定信号に応じて記憶するデータを自己の内部で
    発生するかまたは記憶したデータを消去するかの所定の
    設定を行う複数のメモリセル選択部と、 少なくとも一つの行もしくは列に配設され、それぞれが
    入力ノードと、出力ノードと、制御ノードと、選択信号
    出力ノードと、状態設定信号入力端子と、先頭アドレス
    制御信号入力端子とを有するとともに、対応した入力ノ
    ードに入力されたデータを一時記憶してこの一時記憶し
    たデータを対応した出力ノードに伝達するとともに一時
    記憶したデータによって上記対応した列もしくは対応し
    た行に配設された複数のメモリセルを選択するための信
    号を対応した選択信号出力ノードに出力する選択部と、
    この選択部に対応して配設され、対応した入力ノードに
    入力されたデータを直接対応した出力ノードに伝達する
    ためのデータスルー部とを有し、対応した制御ノードに
    入力された制御信号によって対応した選択部及びデータ
    スルー部の一方が動作状態に、他方が非動作状態にさ
    れ、状態設定信号入力端子に入力された状態設定信号及
    び先頭アドレス制御信号入力端子に入力された先頭アド
    レス制御信号に応じて記憶するデータを自己の内部で発
    生するかまたは記憶したデータを消去するかを選択的に
    設定する先頭アドレス用メモリセル選択部とを有し、 これらメモリセル選択部及び先頭アドレス用メモリセル
    選択部の入力ノードと 出力ノードとが直列に接続されてループ状に構成された
    メモリセル選択手段、（ｃ）前記メモリセル選択手段に
    おける複数の制御ノードに対してそれぞれ制御信号を出
    力し、上記メモリセル選択手段における複数のメモリセ
    ル選択部及び先頭アドレス用メモリセル選択部の少なく
    とも一つにおいて選択部を非動作状態とするとともにデ
    ータスルー部を動作状態とするため上記制御信号数より
    も少ない数の信号に基づいて制御信号を出力するプログ
    ラム可能に構成された制御手段、を備えた半導体記憶装
    置。
  2. 【請求項２】 （ａ）複数行複数列にマトリクス状に配
    設された複数のメモリセル、 （ｂ）複数行もしくは複数列に配設され、それぞれが入
    力ノードと、出力ノードと、制御ノードと、選択信号出
    力ノードと、状態設定信号入力端子とを有するととも
    に、対応した入力ノードに入力されたデータを一時記憶
    してこの一時記憶したデータを対応した出力ノードに伝
    達するとともに一時記憶したデータによって上記対応し
    た列もしくは対応した行に配設された複数のメモリセル
    を選択するための信号を対応した選択信号出力ノードに
    出力する選択部と、この選択部に対応して配設され、対
    応した入力ノードに入力されたデータを直接対応した出
    力ノードに伝達するためのデータスルー部とを有し、対
    応した制御ノードに入力された制御信号によって対応し
    た選択部及びデータスルー部の一方が動作状態に、他方
    が非動作状態にされ、状態設定信号入力端子に入力され
    た状態設定信号によって記憶するデータを自己の内部で
    発生するかまたは記憶したデータを消去する複数の第１
    のメモリセル選択部と、 少なくとも一つの行もしくは列に配設され、それぞれが
    入力ノードと、出力ノードと、制御ノードと、選択信号
    出力ノードと、状態設定信号入力端子と、先頭アドレス
    制御信号入力端子とを有するとともに、対応した入力ノ
    ードに入力されたデータを一時記憶してこの一時記憶し
    たデータを対応した出力ノードに伝達するとともに一時
    記憶したデータによって上記対応した列もしくは対応し
    た行に配設された複数のメモリセルを選択するための信
    号を対応した選択信号出力ノードに出力する選択部と、
    この選択部に対応して配設され、対応した入力ノードに
    入力されたデータを直接対応した出力ノードに伝達する
    ためのデータスルー部とを有し、対応した制御ノードに
    入力された制御信号によって対応した選択部及びデータ
    スルー部の一方が動作状態に、他方が非動作状態にさ
    れ、状態設定信号入力端子に入力された状態設定信号及
    び先頭アドレス制御信号入力端子に入力された先頭アド
    レス制御信号によって記憶するデータを自己の内部で発
    生するかまたは記憶したデータを消去するかを選択的に
    設定する第２のメモリセル選択部とを有し、 これら第１のメモリセル選択部及び第２のメモリセル選
    択部の入力ノードと出力ノードとが直列に接続されてル
    ープ状に構成されたメモリセル選択手段、 （ｃ）前記メモリセル選択手段における第１のメモリセ
    ル選択部に対応した複数の制御ノードに対してそれぞれ
    制御信号を出力し、上記メモリセル選択手段における複
    数の第１のメモリセル選択部において選択部を非動作状
    態とするとともにデータスルー部を動作状態とするため
    上記制御信号数よりも少ない数の信号に基づいて制御信
    号を選択的に出力するプログラム可能に構成された制御
    手段、 （ｄ）前記メモリセル選択手段における第２のメモリセ
    ル選択部に対応した制御ノードに対して制御信号を出力
    し、上記メモリセル選択手段における第２のメモリセル
    選択部において選択部を動作状態とするとともにデータ
    スルー部を非動作状態とするため制御信号を出力するプ
    ログラム可能に構成された先頭アドレス用制御手段、 を備えた半導体記憶装置。
  3. 【請求項３】 （ａ）複数のメモリセルで構成されたメ
    モリセルアレイ、 （ｂ）少なくとも一つのスペアメモリセル、 （ｃ）複数の前記メモリセルのうちデータの読出もしく
    は書き込みを行うメモリセルを選択する信号を伝達する
    複数のメモリセル選択線、 （ｄ）前記スペアメモリセルに記憶されたデータの読出
    もしくは書き込みを行うスペアメモリセルを選択する信
    号を伝達するスペアメモリセル選択線、 （ｅ）入力端子と、出力端子と、制御端子と、対応する
    前記メモリセル選択線に接続した選択信号出力端子と、
    前記入力端子と前記出力端子に接続したデータスルー回
    路とを持つ複数のフリップフロップ回路と、スペア入力
    端子と、スペア出力端子と、スペア制御端子と、対応す
    る前記スペアメモリセル選択線に接続したスペア選択信
    号出力端子と、前記スペア入力端子と前記スペア出力端
    子とに接続したスペアデータスルー回路とを持つスペア
    フリップフロップ回路とを有し、複数の前記フリップフ
    ロップ回路及び前記スペアフリプフロップ回路を直列に
    接続してループ状に構成したアドレスポインタ、 （ｆ）前記フリップフロップ回路に対応する複数の制御
    信号出力端子と、複数の前記フリップフロップ回路のう
    ちの任意のフリップフロップ回路を選択するためのフリ
    ップフロップ選択信号を作成する選択信号作成手段と、
    前記フリップフロップ選択信号をデコードして前記各制
    御信号出力端子に第１または第２の制御信号を出力する
    デコード手段とを有し、各前記フリップフロップ回路の
    前記制御端子に制御信号出力端子を接続し、前記各制御
    端子から出力される前記第１または第２の制御信号によ
    り前記データスルー回路を制御して前記フリップフロッ
    プ回路内のデータ伝達経路を選択する制御回路、 （ｇ）前記スペアフリップフロップ回路に対応するスペ
    ア制御信号出力端子を有し、前記スペアフリップフロッ
    プ回路の前記スペア制御端子にスペア制御信号出力端子
    を接続し、前記スペア制御信号出力端子より出力される
    第１または第２のスペア制御信号によって前記スペアデ
    ータスルー回路を制御して前記スペアフリップフロップ
    回路内のデータ伝達経路を選択するスペア制御回路、 を備え、 前記フリップフロップ回路は、前記制御端子に入力され
    た第１の制御信号に応じて前記データスルー回路により
    前記入力端子から入力されたデータを直接前記出力端子
    へ通過させる第１の状態となり、前記制御端子に入力さ
    れた第２の制御信号に応じて前記データスルー回路によ
    り前記入力端子から入力されたデータを直接前記出力端
    子へは通過させず、前記入力端子から入力された信号に
    より前記選択信号出力端子から前記メモリセルを選択す
    る信号を出力する第２の状態となり、 前記スペアフリップフロップ回路は、前記スペア制御端
    子に入力された前記第１のスペア制御信号に応じて前記
    スペアデータスルー回路により前記スペア入力端子から
    入力されたデータを直接前記スペア出力端子へは通過さ
    せず、前記スペア入力端子から入力された信号により前
    記スペア選択信号出力端子から前記スペアメモリセルを
    選択する信号を出力する第１の状態となり、前記スペア
    制御端子に入力された前記第２のスペア制御信号に応じ
    て前記スペアデータスルー回路により前記スペア入力端
    子から入力されたデータを直接前記スペア出力端子へ通
    過させる第２の状態となる、半導体記憶装置。
  4. 【請求項４】（ａ）複数のメモリセルで構成されたメモ
    リセルアレイ、 （ｂ）複数の前記メモリセルのうちデータの読出もしく
    は書き込みを行うメモリセルを選択する信号を伝達する
    複数のメモリセル選択線、 （ｃ）入力端子及び出力端子を持つ複数のフリップフロ
    ップ回路と第１の端子、第２の端子及び制御端子を持つ
    複数の第１のスイッチ回路とを有し、前記フリップフロ
    ップ回路と前記スイッチ回路とを交互に接続してループ
    を構成し、該ループにおいて前記フリップフロップ回路
    の入力端子に前記第１のスイッチ回路の第２の端子を接
    続しあるいは前記フリップフロップ回路の出力端子に前
    記第１のスイッチ回路の第１の端子を接続し、前記各メ
    モリセル選択線を前記フリップフロップ回路の出力端子
    と前記第１のスイッチ回路の第１の端子との接続点に各
    々接続したアドレスポインタ、 （ｄ）第１の端子、第２の端子及び制御端子を持ち、前
    記第１の端子を前記フリップフロップ回路の入力端子に
    接続し、前記第２の端子を該フリップフロップ回路の出
    力端子に接続する前記第１のスイッチ回路の第１の端子
    に接続した複数の第２のスイッチ回路、 （ｅ）複数の前記第１及び第２のスイッチ回路にそれぞ
    れ対応した複数の制御信号出力端子と、複数の前記フリ
    ップフロップ回路のうちの任意のフリップフロップ回路
    を選択するためのフリップフロップ選択信号を作成する
    選択信号作成手段と、前記フリップフロップ選択信号を
    デコードして前記各制御信号出力端子に第１または第２
    の制御信号を出力するデコード手段とを有し、前記第１
    及び第２のスイッチ回路の制御端子に前記制御信号出力
    端子を接続し、前記各制御信号出力端子から前記各制御
    端子へ出力される前記第１または第２の制御信号により
    前記第１及び第２のスイッチ回路を制御して、前記第１
    のスイッチ回路をオフし前記第２のスイッチ回路をオン
    させる第１の状態と、前記第１のスイッチ回路をオンし
    前記第２のスイッチ回路をオフさせる第２の状態とを選
    択する制御回路、 を備える半導体記憶装置。
  5. 【請求項５】 （ａ）複数のメモリセルで構成されたメ
    モリセルアレイ、 （ｂ）少なくとも一つのスペアメモリセル、 （ｃ）複数の前記メモリセルのうちデータの読み出しも
    しくは書き込みを行うメモリセルを選択する信号を伝達
    する複数のメモリセル選択線、 （ｄ）前記スペアメモリセルに記憶されたデータの読み
    出しもしくは書き込みを行うスペアメモリセルを選択す
    る信号を伝達するスペアメモリセル選択線、 （ｅ）入力端子及び出力端子を持つ複数のフリップフロ
    ップ回路と、スペア入力端子及びスペア出力端子を持つ
    スペアフリップフロップ回路と、第１の端子、第２の端
    子及び制御端子を持つ複数の第１のスイッチ回路と、第
    １のスペア端子、第２のスペア端子及びスペア制御端子
    を有する第１のスペアスイッチ回路とを有し、前記フリ
    ップフロップ回路と前記スイッチ回路とを交互に接続し
    てループを構成し、該ループにおいて前記フリップフロ
    ップ回路の入力端子に前記第１のスイッチ回路の第２の
    端子を接続しあるいは前記フリップフロップ回路の出力
    端子に前記第１のスイッチ回路の第１の端子を接続し、
    さらに前記スペアフリップフロップ回路のスペア出力端
    子に前記第１のスペアスイッチ回路の第１のスペア端子
    を接続してなる少なくとも一つの回路を前記フリップフ
    ロップ回路の入力端子と前記第１のスイッチ回路の第２
    の端子との間に挿入し、前記各メモリセル選択線を前記
    フリップフロップ回路の出力端子と前記第１のスイッチ
    回路の第１の端子との接続点あるいは前記スペアフリッ
    プフロップ回路のスペア出力端子と前記第１のスペアス
    イッチ回路の第１のスペア端子に各々接続したアドレス
    ポインタ、 （ｆ）第１の端子、第２の端子及び制御端子を持ち、前
    記第１の端子を前記フリップフロップ回路の入力端子に
    接続し、前記第２の端子を該フリップフロップ回路の出
    力端子に接続する前記第１のスイッチ回路の第１の端子
    に接続した複数の第２のスイッチ回路、 （ｇ）第１のスペア端子、第２のスペア端子及びスペア
    制御端子を持ち、前記第１のスペア端子を前記スペアフ
    リップフロップ回路のスペア入力端子に接続し、前記第
    ２のスペア端子を該スペアフリップフロップ回路の出力
    端子に接続する前記第１のスペアスイッチ回路の第１の
    スペア端子に接続した第２のスペアスイッチ回路、 （ｈ）複数の前記第１及び第２のスイッチ回路にそれぞ
    れ対応した複数の制御信号出力端子と、複数の前記フリ
    ップフロップ回路のうちの任意のフリップフロップ回路
    を選択するためのフリップフロップ選択信号を作成する
    選択信号作成手段と、前記フリップフロップ選択信号を
    デコードして前記各制御信号出力端子に第１または第２
    の制御信号を出力するデコード手段とを有し、前記第１
    及び第２のスイッチ回路の制御端子に前記制御信号出力
    端子を接続し、前記各制御信号出力端子から前記各制御
    端子へ出力される前記第１または第２の制御信号により
    前記第１及び第２のスイッチ回路を制御して、前記第１
    のスイッチ回路をオフし前記第２のスイッチ回路をオン
    させる第１の状態と、前記第１のスイッチ回路をオンし
    前記第２のスイッチ回路をオフさせる第２の状態とを選
    択する制御回路、 （ｉ）前記第１及び第２のスペアスイッチ回路にそれぞ
    れ対応したスペア制御信号出力端子を有し、前記第１及
    び第２のスペアスイッチ回路のスペア制御端子とスペア
    制御信号出力端子とを接続し、前記各スペア制御端子へ
    出力される前記第１または第２の制御信号により第１及
    び第２のスペアスイッチ回路を制御して前記第１のスペ
    アスイッチ回路をオンし、前記第２のスペアスイッチ回
    路をオフさせる第１の状態と、前記第１のスペアスイッ
    チ回路をオフし、前記第２のスペアスイッチ回路をオン
    させる第２の状態とを選択するスペア制御回路、 を備える半導体記憶装置。
  6. 【請求項６】 （ａ）複数のメモリセルで構成されたメ
    モリセルアレイ、 （ｂ）複数の前記メモリセルのうちデータの読出もしく
    は書き込みを行うメモリセルを選択する信号を伝達する
    複数のメモリセル選択線、 （ｃ）入力端子と、出力端子と、制御端子と、対応する
    前記メモリセル選択線に接続した選択信号出力端子と、
    前記入力端子と前記出力端子に接続したデータスルー回
    路とを持つ複数のフリップフロップ回路を有し、複数の
    前記フリップフロップ回路を直列に接続してループ状に
    構成したアドレスポインタ、 （ｄ）前記フリップフロップ回路に対応する複数の制御
    信号出力端子と、複数の前記フリップフロップ回路のう
    ちの任意のフリップフロップ回路を選択するためのフリ
    ップフロップ選択信号を作成する選択信号作成手段と、
    前記フリップフロップ選択信号をデコードして前記各制
    御信号出力端子に第１または第２の制御信号を出力する
    デコード手段とを有し、各前記フリップフロップ回路の
    前記制御端子に制御信号出力端子を接続し、前記各制御
    端子から出力される前記第１または第２の制御信号によ
    り前記データスルー回路を制御して前記フリップフロッ
    プ回路内のデータ伝達経路を選択する制御回路、 （ｅ）前記フリップフロップ回路のうちの少なくとも一
    つのフリップフロップ回路に接続された少なくとも一つ
    の先頭アドレス制御信号出力端子を有し、前記先頭アド
    レス制御信号出力端子に接続された前記フリップフロッ
    プ回路のうち任意のひとつのフリップフロップ回路を指
    定する先頭アドレス制御信号を作成して、前記先頭アド
    レス制御信号出力端子から出力する先頭アドレス制御回
    路、 を備え、 前記先頭アドレス制御信号出力端子に接続された前記フ
    リップフロップ回路は、先頭アドレス制御信号出力端子
    に接続された先頭アドレス制御信号入力端子と、状態設
    定信号が入力される状態設定信号入力端子と、前記先頭
    アドレス制御信号入力端子に入力される先頭アドレス制
    御信号によって制御され、前記状態設定信号入力端子に
    入力される前記状態設定信号に応じて前記フリップフロ
    ップ回路のセット状態またはリセット状態を設定するセ
    ット・リセット制御回路とをさらに持ち、 前記先頭アドレス制御信号出力端子に接続されていない
    前記フリップフロップ回路は、前記状態設定信号が入力
    される状態設定信号入力端子を持ち、前記状態設定信号
    に応じてセットあるいはリセット状態に設定され、 前記フリップフロップ回路は、前記制御端子に入力され
    た第１の制御信号に応じて前記データスルー回路により
    前記入力端子から入力されたデータを直接前記出力端子
    へ通過させる第１の状態となり、前記制御端子に入力さ
    れた第２の制御信号に応じて前記データスルー回路によ
    り前記入力端子から入力されたデータを直接前記出力端
    子へは通過させず、前記入力端子から入力された信号に
    より前記選択信号出力端子から前記メモリセルを選択す
    る信号を出力する第２の状態となる、半導体記憶装置。
  7. 【請求項７】 （ａ）複数のメモリセルで構成されたメ
    モリセルアレイ、 （ｂ）少なくとも一つのスペアメモリセル、 （ｃ）複数の前記メモリセルのうちデータの読出もしく
    は書き込みを行うメモリセルを選択する信号を伝達する
    複数のメモリセル選択線、 （ｄ）前記スペアメモリセルに記憶されたデータの読出
    もしくは書き込みを行うスペアメモリセルを選択する信
    号を伝達するスペアメモリセル選択線、 （ｅ）入力端子と、出力端子と、制御端子と、対応する
    前記メモリセル選択線に接続した選択信号出力端子と、
    前記入力端子と前記出力端子に接続したデータスルー回
    路とを持つ複数のフリップフロップ回路、 （ｆ）スペア入力端子と、スペア出力端子と、スペア制
    御端子と、対応する前記スペアメモリセル選択線に接続
    したスペア選択信号出力端子と、前記スペア入力端子と
    前記スペア出力端子とに接続したスペアデータスルー回
    路とを持つスペアフリップフロップ回路とを有し、複数
    の前記フリップフロップ回路及び前記スペアフリップフ
    ロップ回路を直列に接続してループ状に構成したアドレ
    スポインタ、 （ｇ）前記フリップフロップ回路に対応する複数の制御
    信号出力端子と、複数の前記フリップフロップ回路のう
    ちの任意のフリップフロップ回路を選択するためのフリ
    ップフロップ選択信号を作成する選択信号作成手段と、
    前記フリップフロップ選択信号をデコードして前記各制
    御信号出力端子に第１または第２の制御信号を出力する
    デコード手段とを有し、各前記フリップフロップ回路の
    前記制御端子に制御信号出力端子を接続し、前記各制御
    端子から出力される前記第１または第２の制御信号によ
    り前記データスルー回路を制御して前記フリップフロッ
    プ回路内のデータ伝達経路を選択する制御回路、 （ｈ）前記スペアフリップフロップ回路に対応するスペ
    ア制御信号出力端子を有し、前記スペアフリップフロッ
    プ回路の前記スペア制御端子にスペア制御信号出力端子
    を接続し、前記スペア制御信号出力端子より出力される
    第１または第２のスペア制御信号によって前記スペアデ
    ータスルー回路を制御して前記スペアフリップフロップ
    回路内のデータ伝達経路を選択するスペア制御回路、 （ｉ）前記フリップフロップ回路及び前記スペアフリッ
    プフロップ回路のうちの少なくとも一つのフリップフロ
    ップ回路に接続された少なくとも一つの先頭アドレス制
    御信号出力端子を有し、前記先頭アドレス制御出力端子
    に接続された前記フリップフロップ回路及び前記スペア
    フリップフロップ回路のうち任意のひとつのフリップフ
    ロップ回路を指定する先頭アドレス制御信号を作成し
    て、前記先頭アドレス制御信号出力端子から出力する先
    頭アドレス制御回路、 を備え、 前記先頭アドレス制御信号出力端子に接続された前記フ
    リップフロップ回路及び前記スペアフリップフロップ回
    路は、前記先頭アドレス制御回路の先頭アドレス制御信
    号出力端子を接続された先頭アドレス制御信号入力端子
    と、状態設定信号が入力される状態設定信号入力端子
    と、前記先頭アドレス制御信号入力端子に入力される前
    記先頭アドレス制御信号によって制御され、前記状態設
    定信号に応じて前記フリップフロップ回路のセット状態
    またはリセット状態を設定するセット・リセット制御回
    路とをさらに持ち、 前記先頭アドレス制御信号出力端子に接続されていない
    前記フリップフロップ回路及び前記スペアフリップフロ
    ップ回路は、前記状態設定信号が入力される状態設定信
    号入力端子を持ち、前記状態設定信号に応じてセットあ
    るいはリセット状態に設定され、 前記フリップフロップ回路は、前記制御端子に入力され
    た第１の制御信号に応じて前記データスルー回路により
    前記入力端子から入力されたデータを直接前記出力端子
    へ通過させる第１の状態となり、前記制御端子に入力さ
    れた第２の制御信号に応じて前記データスルー回路によ
    り前記入力端子から入力されたデータを直接前記出力端
    子へは通過させず、前記入力端子から入力された信号に
    より前記選択信号出力端子から前記メモリセルを選択す
    る信号を出力する第２の状態となり、 前記スペアフリップフロップ回路は、前記スペア制御端
    子に入力された前記第１のスペア制御信号に応じて前記
    スペアデータスルー回路により前記スペア入力端子から
    入力されたデータを直接前記スペア出力端子へは通過さ
    せず、前記スペア入力端子から入力された信号により前
    記スペア選択信号出力端子から前記スペアメモリセルを
    選択する信号を出力する第１の状態となり、前記スペア
    制御端子に入力された前記第２のスペア制御信号に応じ
    て前記スペアデータスルー回路により前記スペア入力端
    子から入力されたデータを直接前記スペア出力端子へ通
    過させる第２の状態となる、半導体記憶装置。
  8. 【請求項８】 （ａ）複数のメモリセルで構成されたメ
    モリセルアレイ、 （ｂ）複数の前記メモリセルのうちデータの読出もしく
    は書き込みを行うメモリセルを選択する信号を伝達する
    複数のメモリセル選択線、 （ｃ）入力端子及び出力端子を持つ複数のフリップフロ
    ップ回路と、第１の端子、第２の端子及び制御端子を持
    つ複数の第１のスイッチ回路とを有し、前記フリップフ
    ロップ回路と前記スイッチ回路とを交互に接続してルー
    プを構成し、該ループにおいて前記フリップフロップ回
    路の入力端子に前記第１のスイッチ回路の第２の端子を
    接続しあるいは前記フリップフロップ回路の出力端子に
    前記第１のスイッチ回路の第１の端子を接続し、前記各
    メモリセル選択線を前記フリップフロップ回路の出力端
    子と前記第１のスイッチ回路の第１の端子との接続点に
    各々接続したアドレスポインタ、 （ｄ）第１の端子、第２の端子及び制御端子を持ち、前
    記第１の端子を前記フリップフロップ回路の入力端子に
    接続し、前記第２の端子を該フリップフロップ回路の出
    力端子に接続する前記第１のスイッチ回路の第１の端子
    に接続した複数の第２のスイッチ回路、 （ｅ）複数の前記第１及び第２のスイッチ回路にそれぞ
    れ対応した複数の制御信号出力端子と、複数の前記フリ
    ップフロップ回路のうちの任意のフリップフロップ回路
    を選択するためのフリップフロップ選択信号を作成する
    選択信号作成手段と、前記フリップフロップ選択信号を
    デコードして前記各制御信号出力端子に第１または第２
    の制御信号を出力するデコード手段とを有し、前記第１
    及び第２のスイッチ回路の制御端子に前記制御信号出力
    端子を接続し、前記各制御信号出力端子から前記各制御
    端子へ出力される前記第１または第２の制御信号により
    前記第１及び第２のスイッチ回路を制御して、前記第１
    のスイッチ回路をオフし前記第２のスイッチ回路をオン
    させる第１の状態と、前記第１のスイッチ回路をオンし
    前記第２のスイッチ回路をオフさせる第２の状態とを選
    択する制御回路、 （ｆ）前記フリップフロップ回路のうちの少なくとも一
    つのフリップフロップ回路に接続された少なくとも一つ
    の先頭アドレス制御信号出力端子を有し、前記先頭アド
    レス制御出力端子に接続された前記フリップフロップ回
    路のうち任意のひとつのフリップフロップ回路を指定す
    る先頭アドレス制御信号を作成して、前記先頭アドレス
    制御信号出力端子から出力する先頭アドレス制御回路、 を備え、 前記先頭アドレス制御出力端子に接続された前記フリッ
    プフロップ回路は、先頭アドレス制御信号出力端子に接
    続された先頭アドレス制御信号入力端子と、状態設定信
    号が入力される状態設定信号入力端子と、先頭アドレス
    制御信号により制御され、前記状態設定信号に応じて前
    記フリップフロップ回路のセット状態またはリセット状
    態を設定するセット・リセット制御回路とをさらに持
    ち、 前記先頭アドレス制御信号出力端子に接続されていない
    前記フリップフロップ回路は、前記状態設定信号が入力
    される状態設定信号入力端子を持ち、前記状態設定信号
    に応じてセットあるいはリセット状態に設定される、半
    導体記憶装置。
  9. 【請求項９】 （ａ）複数のメモリセルで構成されたメ
    モリセルアレイ、 （ｂ）少なくとも一つのスペアメモリセル、 複数の前記メモリセルのうちデータの読み出しもしくは
    書き込みを行うメモリセルを選択する信号を伝達する複
    数のメモリセル選択線、 （ｃ）前記スペアメモリセルに記憶されたデータの読み
    出しもしくは書き込みを行うスペアメモリセルを選択す
    る信号を伝達するスペアメモリセル選択線、 （ｄ）入力端子及び出力端子を持つ複数のフリップフロ
    ップ回路と、スペア入力端子及びスペア出力端子を持つ
    スペアフリップフロップ回路と、第１の端子、第２の端
    子及び制御端子を持つ複数の第１のスイッチ回路と、第
    １のスペア端子、第２のスペア端子及びスペア制御端子
    を有する第１のスペアスイッチ回路とを有し、前記フリ
    ップフロップ回路と前記スイッチ回路とを交互に接続し
    てループを構成し、該ループにおいて前記フリップフロ
    ップ回路の入力端子に前記第１のスイッチ回路の第２の
    端子を接続しあるいは前記フリップフロップ回路の出力
    端子に前記第１のスイッチ回路の第１の端子を接続し、
    さらに前記スペアフリップ フロップ回路のスペア出力端
    子に前記第１のスペアスイッチ回路の第１のスペア端子
    を接続してなる少なくとも一つの回路を前記フリップフ
    ロップ回路の入力端子と前記第１のスイッチ回路の第２
    の端子との間に挿入し、前記各メモリセル選択線を前記
    フリップフロップ回路の出力端子と前記第１のスイッチ
    回路の第１の端子との接続点あるいは前記スペアフリッ
    プフロップ回路のスペア出力端子と前記第１のスペアス
    イッチ回路の第１のスペア端子に各々接続したアドレス
    ポインタ、 （ｅ）第１の端子、第２の端子及び制御端子を持ち、前
    記第１の端子を前記フリップフロップ回路の入力端子に
    接続し、前記第２の端子を該フリップフロップ回路の出
    力端子に接続する前記第１のスイッチ回路の第１の端子
    に接続した複数の第２のスイッチ回路、 （ｆ）第１のスペア端子と、第２のスペア端子と、スペ
    ア制御端子とを持ち、前記第１のスペア端子を前記スペ
    アフリップフロップ回路のスペア入力端子に接続し、前
    記第２のスペア端子を該スペアフリップフロップ回路の
    出力端子に接続する前記第１のスペアスイッチ回路の第
    ２のスペア端子に接続した第２のスペアスイッチ回路、 （ｇ）複数の前記第１及び第２のスイッチ回路にそれぞ
    れ対応した複数の制御信号出力端子と、複数の前記フリ
    ップフロップ回路のうちの任意のフリップフロップ回路
    を選択するためのフリップフロップ選択信号を作成する
    選択信号作成手段と、前記フリップフロップ選択信号を
    デコードして前記各制御信号出力端子に第１または第２
    の制御信号を出力するデコード手段とを有し、前記第１
    及び第２のスイッチ回路の制御端子に前記制御信号出力
    端子を接続し、前記各制御信号出力端子から前記各制御
    端子へ出力される前記第１または第２の制御信号により
    前記第１及び第２のスイッチ回路を制御して、前記第１
    のスイッチ回路をオフし前記第２のスイッチ回路をオン
    させる第１の状態と、前記第１のスイッチ回路をオンし
    前記第２のスイッチ回路をオフさせる第２の状態とを選
    択する制御回路、 （ｈ）前記第１及び第２のスペアスイッチ回路にそれぞ
    れ対応したスペア制御信号出力端子を有し、前記第１及
    び第２のスペアスイッチ回路のスペア制御端子とスペア
    制御信号出力端子とを接続し、前記各スペア制御端子へ
    出力される前記第１または第２の制御信号により第１及
    び第２のスペアスイッチ回路を制御して前記第１のスペ
    アスイッチ回路をオンし、前記第２のスペアスイッチ回
    路をオフさせる第１の状態と、前記第１のスペアスイッ
    チ回路をオフし、前記第２のスペアスイッチ回路をオン
    させる第２の状態とを選択するスペア制御回路、 （ｉ）前記フリップフロップ回路及び前記スペアフリッ
    プフロップ回路のうちの少なくとも一つのフリップフロ
    ップ回路に接続された少なくとも一つの先頭アドレス制
    御信号出力端子を有し、前記先頭アドレス制御出力端子
    に接続された前記フリップフロップ回路のうち任意のひ
    とつのフリップフロップ回路を指定する先頭アドレス制
    御信号を作成して、前記先頭アドレス制御信号出力端子
    から出力する先頭アドレス制御回路、 を備え、 前記先頭アドレス制御信号出力端子に接続された前記フ
    リップフロップ回路及び前記スペアフリップフロップ回
    路は、前記先頭アドレス制御回路の前記先頭アドレス制
    御信号出力端子に接続された先頭アドレス制御信号入力
    端子と、状態設定信号が入力される状態設定信号入力端
    子と、前記先頭アドレス制御信号によって制御され、前
    記状態設定信号に応じて前記フリップフロップ回路をセ
    ット状態またはリセット状態に設定するセット・リセッ
    ト制御回路とをさらに持ち、 前記先頭アドレス制御信号出力端子に接続されていない
    前記フリップフロップ回路及び前記スペアフリップフロ
    ップ回路は、前記状態設定信号が入力される状態設定信
    号入力端子を持ち、前記状態設定信号に応じてセットあ
    るいはリセット状態に設定される、半導体記憶装置。
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