JPH048879B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はメモリアレイの列置換方法および列置
換可能メモリ回路に関する。

〔発明の技術的背景とその問題点〕

メモリ回路において、欠陥対策、例えばメモリ
アレイの欠陥部分を置換するスペアメモリを設け
るような対策がなされることはよく知られてい
る。例えば、英国特許第1550675号には、メモリ
アレイの欠陥セルをスペアメモリの行または列で
置換するシステムが開示されている。このシステ
ムでは、各欠陥セルのアドレスが記憶され、この
欠陥セルのアドレスがアクセスされた場合には置
換すべきセルのアドレスが代わりにアクセスされ
る。また、英国特許第1398438号および第1455716
号に開示されているシステムでは、欠陥の発見さ
れたメモリ位置の代わりに置換用メモリ位置がア
ドレス選択される。英国特許第1398438号の発明
ではメモリアレイの欠陥のある行がスペア行によ
つて置換されるのに対し、英国特許第1455716号
の発明では欠陥のあるセクタがスペアセクタによ
つて置換される。

しかしながら近年、マイクロプロセツサは比較
的小さなデータワード（例えば８ビツト以下）で
動作するようになつてきており、これに伴いメモ
リアレイも細密化してきている。このためメモリ
アレイの幅、即ち列の数が増加し、各メモリ位置
をほぼ同時にアクセスし、プロセツサから見て各
メモリ位置を実質的に同等に取扱えるようにして
メモリに冗長度をもたせることが困難になつてき
ている。特に列に冗長度をもたせることは、従来
非常に困難であつた。

〔発明の目的〕

本発明の目的は列に冗長度もたせたメモリアレ
イの列置換方法および列置換可能メモリ回路を提
供することを目的とする。

〔発明の概要〕

本発明の特徴は、メモリアレイの列を別な列で
置換する方法において、メモリアレイの列をいく
つかのグループに分け、各列グループのそれぞれ
に対応して複数の列デコーダを設け、各列デコー
ダによりそれぞれの列グループに属する１つの列
を選択的にアクセスできるようにし、更にスペア
列グループのメモリとこれに対応したスペア列デ
コーダを設け、このスペア列デコーダによりスペ
ア列グループに属する１つの列を選択的にアクセ
スできるようにし、ある選択された列グループの
アクセスを禁止し、そのかわりにスペア列グルー
プをアクセスすることができるようにした点にあ
る。

本発明の実施において、通常は、メモリアレイ
の各列グループがこれに対応する列デコーダを介
して対応するデータ線に接続し、ある選択された
列グループのアクセスを禁止する場合は、その列
グループを対応するデータ線から切離し、選択さ
れた列グループに対応したデータ線を先行する隣
りの列グループに接続し、以下順次各データ線を
それぞれ対応した列グループに先行する隣りの列
グループに接続してゆき、最後に第１の列グルー
プに対応するデータ線をスペア列グループに接続
するようにするのが好ましい。

また、更に冗長度を増すために、２つ以上のス
ペア列グループを設け、各列グループに対応する
データ線を、１つ又は２つ以上隣りの列グループ
に接続することもできる。これにより２つ以上の
列グループを置換することができる。

本発明のもう１つの特徴は、列の置換が可能な
メモリ回路において、メモリアレイと、このメモ
リアレイの列をアクセスするための複数の列デコ
ーダと、を設け、各列デコーダを各列グループに
関連させ、それぞれの列グループに属する１つの
列を選択的にアクセスできるようにし、更にスペ
ア列グループと、このスペア列グループに関連し
たスペア列デコーダと、を設け、このスペア列デ
コーダがスペア列グループに属する１つの列を選
択的にアクセスできるようにし、更に選択された
列グループのアクセスを禁止しスペア列グループ
のアクセスを可能にするプログラマブルな論理装
置を設けた点にある。

論理装置は、各列グループを対応する各データ
線に接続する機能を果たすように構成するのが好
ましい。この論理装置は選択された列グループを
その対応するデータ線から切離し、このデータ線
を先行する隣りの列グループに接続し、以下順次
各データ線をそれぞれ対応した列グループに先行
する隣りの列グループに接続してゆき、最後に、
第１の列グループに対応するデータ線を、スペア
列グループに接続する。

このようにして、欠陥が発見され選択された列
グループは、先行する隣りの列グループによつて
置換されることになる。アクセス時間に関して
は、ほとんどその増加は問題にならない程度であ
る。

本発明の実施において、スペア列グループをメ
モリアレイ上に、第１の列グループに物理的に隣
合う位置に配置するのが好ましい。

また、メモリアレイの各行に２以上のデータワ
ードを記憶させるようにし、１つの列グループに
は各データワードを構成する１データビツトのみ
を記憶させるようにすることができる。更に各列
グループを構成する列の数を、各行に記憶される
データワード数に等しくし、列グループ数を各デ
ータワードを構成するデータビツト数に等しくす
ることができる。こうすることにより、各データ
ワードの対応する位置ビツトは同じ列グループに
記憶されることになる。

論理装置は、メモリアレイの各列グループに関
連したそれぞれの論理回路をそなえ、各論理回路
は関連した列デコーダとこれに対応するデータ線
とを接続する第１のプログラマブルスイツチ装置
と、前記データ線とこれに対応する列グループに
先行する隣りの列グループ（第１の列グループに
対してはスペア列グループ）に関連した列デコー
ダとを接続する第２のプログラマブルスイツチ装
置と、を有するようにするのが好ましい。

各論理回路は、更に第１のスイツチ装置と第２
のスイツチ装置とを制御するためのヒユーズのよ
うな第３のプログラマブルスイツチ装置を有する
ようにするのが好ましい。この第３のスイツチ装
置は、通常は、関連した列グループをこれに対応
するデータ線に接続するように第１のスイツチ装
置を制御し、また、このデータ線を他の列グルー
プから切離すように第２のスイツチ装置を制御す
る。この第３のスイツチ装置の状態は、これに関
連した列グループが１つあるいはそれ以上の欠陥
を含むか否かの情報を与える。

各データ線がそれぞれ１つの列グループにだけ
接続されることを確保するため、第３のスイツチ
装置は、先行する隣りの列グループに関連した論
理回路の第１および第２のスイツチ装置を制御す
る。

各論理回路の第１および第２のスイツチ装置を
第３のスイツチ装置にゲートが接続された第１お
よび第２のトランジスタにより構成し、これらト
ランジスタの一方のゲートはインバータを介して
第３のスイツチ装置に接続するのが好ましい。

〔発明の実施例〕

第１図は本発明に係るメモリ回路のブロツク図
を示す。この回路はRAMを有し、このRAMの
不良部分を置換することができる。RAMは16行
64列（４×16列）のRAMアレイ１から成る。記
憶されるべきワードは16ビツトで、１行には４ワ
ードまで記憶可能となる。

RAMアレイ１の各行は、行デコーダ／ドライ
バ２に接続され、行アドレス線３で指定される複
数ビツトの行アドレスに応じて各行がアクセスさ
れるようになつている。

本実施例では、１つの行の個々の位置に記憶さ
れるデータビツトは４つの16ビツトデータワード
の各ビツトであり、第２図に示すように各ワード
に属するビツトが互い違いに配置される。第２図
は４つのデータワードに属する最初の４ビツトの
配置を示す。図で明らかなように、４つのデータ
ワードのそれぞれ対応する位置のビツトが１つの
列グループとしてまとまつて記憶され、この４つ
のビツトを含む１つの列グループからは、一度に
はたつた１つのビツトだけがアクセスされる。例
えばワード０をアクセスする場合には、各列グル
ープのうちの最も右側のビツトだけがアクセスさ
れることになる。

列デコーダ４はRAMアレイ１の各列グループ
の列をアクセスする。即ち、各列デコーダは各列
グループに接続され、この接続された列グループ
に属する列のうちの１つを選択的にアクセスす
る。列デコーダ４は、１つの列デコーダがそれに
接続された列グループから１つの列を選択したと
きに、他の列デコーダもこれに対応した列をそれ
ぞれ接続された列グループから選択するように連
動スイツチにしておくのが好ましい。アクセスさ
れるべき列アドレスは、列アドレス線５によつて
列デコーダ４に与えられる。

RAMアレイ１のワードをアクセスするには、
行アドレス線３によつてそのワードの行アドレス
を指定しなくてはならない。しかしながら列アド
レス線５による指定は、そのワードのどれか１ビ
ツトを含んでいるどれか１つの列アドレスを指定
するだけでよい。各列デコーダは連動するように
なつているため、アドレス指定されない各列デコ
ーダもそれぞれ接続された列グループから対応す
る列をアクセスすることができるからである。こ
のようにしてアクセスされた行の所望のワードの
全ビツトがアクセスされる。

第１図に示すメモリ回路には、アドレス線３お
よび５の他に入力データ線６および出力データ線
７が含まれている。このメモリ回路は、プロセツ
サ等の他の制御ユニツト（図には示されていな
い）とともに用いられることを前提としており、
これら制御ユニツトはプログラムに従つて通常の
方法によりアドレス指定をして、出力データ線７
あるいは入力データ線６を通じてRAMアレイ１
からデータを出入れする。

データを読出す場合、上述のようにRAMアレ
イ１に記憶されているワードがアクセスされ、論
理回路８によつて所望のデータがデータバス９に
のせられる。このデータバス９にのせられたデー
タは検出増幅器１０により検出され、通常の方法
でデータ出力バツフア１１に送られる。

同様にRAMアレイ１にデータを書込む場合、
RAMアレイ１のワード位置がアクセスされ、こ
のアクセスされた位置に書込まれるべきデータ
は、入力データ線６からデータ入力バツフア１２
を介して書込みロジツク１３に与えられる。この
データは更にデータバス９にのせられ、上述した
ようにアクセスされたRAMアレイ１の所定位置
に書込まれる。読出し、書込み両操作ともに、デ
ータは論理回路８を経由する。

第１図に示すメモリ回路には、この他にスペア
メモリ１４が設けられており、本実施例ではこの
スペアメモリは４列16行から成る。スペア列デコ
ーダ１５は、このスペアメモリ１４に接続される
とともに列デコーダ４にも接続され、列デコーダ
４と連動動作する。スペアメモリ１４はRAMア
レイ１に接続され、その各行は行デコーダ／ドラ
イバ２によりアクセスされる。スペアメモリ１４
はRAMアレイ１と同じ型のメモリを用いるのが
好ましい。

RAMアレイ１のうちのどれか１つの列グルー
プに属するビツトに欠陥が発見された場合、その
欠陥を有する列グループのかわりにスペアメモリ
１４の列グループが用いられる。

第１図に示す実施例では、列デコーダ４とスペ
ア列デコーダ１５とは共に論理回路８を介してデ
ータバス９に接続されている。論理回路８は、
RAMアレイ１のうち欠陥が発見された列グルー
プに対するアクセスを中止し、かわりにスペアメ
モリ１４の列グループをアクセスする機能を有す
る。論理回路８の回路図を第３図に示す。

第３図において、各列デコーダ４（０），４
（１），４（２），……，４（１５）はRAMアレ
イ１の各グループに接続される。上述したように
各列デコーダ４は、連動してそれぞれの接続され
た列グループに属する４つの列のうちの１つの列
を選択する。スペア列デコーダ１５も同様に他の
列デコーダと連動して４つの列のうちの１つの列
を選択する。

論理回路８は、ほぼ同一の複数の回路部から成
り、各回路部はそれぞれ対応する列デコーダ４に
接続され、結果的にRAMアレイ１の１つの列グ
ループに接続されることになる。第１回路部１６
は、列デコーダ４（０）と、データバス９のうち
の対応するデータ線９（０）との間に設けられ
る。同様に中間回路部（第２〜第１５回路部）１
７は、列デコーダ４（１）〜４（１４）と、デー
タバス９のうちのそれぞれ対応するデータ線９
（１）〜９（１４）との間に設けられる。

本実施例では第１回路部１６と中間回路部１７
とは全く同一の回路である。また、列デコーダ４
（１５）と、データバス９のうちの対応するデー
タ線９（１５）との間に設けられた最終回路部１
８も、他の回路部とわずかに異なるだけである。

各回路部１６，１７および１８は、それぞれプ
ログラマブルな常閉スイツチ１９を有する。第３
図に示すように、各常閉スイツチ１９の一端は
0Vの電源端子V_SSに接続され、他端は抵抗２０を
介して5Vの電源端子V_DDに接続される。本明細書
では説明の便宜上、高い電圧レベル信号を論理
“１”、低い電圧レベル信号を論理“０”で表わす
ことにする。

いま、RAMアレイ１をテストした結果、１つ
の列グループに１ビツトあるいはそれ以上の欠陥
が確認されたとする。するとこの欠陥が確認され
た列グループに接続された回路部１６，１７又は
１８の常閉スイツチ１９が、プログラムにより開
放される。これによりその常閉スイツチ１９に接
続されているNORゲート２１の一方の入力が論
理“１”となり、その出力は論理“０”となる。
NORゲート２１の出力は第１のトランジスタ２
２に接続され、また、インバータ２３を介して第
２のトランジスタ２４にも接続される。各回路部
において、第１のトランジスタ２２は対応する列
デコーダ４と、対応するデータバス９のデータ線
とに接続される。一方、第２のトランジスタ２４
は対応するデータバス９のデータ線に接続される
と共に、先行する列デコーダ（第３図では、右隣
りの列デコーダ）に接続される。従つて、第１回
路部１６に着目すると、第２のトランジスタ２４
はスペア列デコーダ１５に接続されることにな
る。同様に、その左隣りの中間回路部１７の第２
のトランジスタ２４は列デコーダ４（０）に接続
され、更にその左隣りの中間回路部１７の第２の
トランジスタ２４は列デコーダ４（１）に接続さ
れるという具合に次々と接続が行われる。このよ
うな連続的なシリアル接続は全回路部について行
われ、最終的には、最終回路部１８の第２のトラ
ンジスタ２４が、その一段手前の列デコーダ４
（１４）に接続されることになる。

RAMアレイ１をテストした結果、欠陥が全く
発見されなかつた場合は、全常閉スイツチ１９は
その常閉位置を保つ。この場合、まず第１回路部
１６に着目すると、NORゲート２１の入力の一
方（第３図では右側入力）には論理“０”が与え
られ、もう一方の入力も後述するように論理
“０”となるため、結局出力は論理“１”となる。
この論理“１”信号は第１のトランジスタ２２の
ゲートに与えられる。これにより第１のトランジ
スタ２２はONとなつて導通し、列デコーダ４
（０）と、データバス９のうちの対応するデータ
線９（０）とを接続する。更にNORゲート２１
の論理“１”出力はインバータ２３を介して論理
“０”となり、第２のトランジスタ２４のゲート
に与えられ、第２のトランジスタ２４はOFFと
なる。全常閉スイツチ１９が閉じているときに
は、全回路部が同様の論理状態となり、RAMア
レイ１の各列グループは、それぞれ対応する列デ
コーダおよびそれぞれ対応する回路部の第１のト
ランジスタ２２を介してデータバス９と接続され
る。以上の結果から、最終回路部１８は、NOR
ゲート２１のかわりにインバータ２５を有してい
るが、他の回路部と同等の論理動作を行いうるこ
とがわかるであろう。

ここで、RAMアレイ１をテストした結果、１
つの列グループが１ビツトあるいはそれ以上の欠
陥を有することが発見された場合を考える。い
ま、説明の便宜上、この欠陥のある列グループ
が、列デコーダ４（０）に接続されている列グル
ープ０であるとする。欠陥が列グループ０におい
て発見されたため、これに対応する常閉スイツチ
１９が開放する。従つてNORゲート２１の常閉
スイツチ１９側の入力は論理“１”となり、
NORゲート２１の出力は論理“０”となる。こ
の論理“０”信号は第１のトランジスタ２２のゲ
ートに与えられ、このトランジスタをOFFにす
る。これにより、列デコーダ４（０）とデータ線
９（０）との接続が切断される。また、インバー
タ２３は第２のトランジスタ２４のゲートに論理
“１”を与え、このトランジスタをONにする。
これにより、データ線９（０）は列デコーダ４
（０）のかわりにスペア列デコーダ１５に接続さ
れ、結果的にスペアメモリ１４の列グループに接
続される。第１回路部１６の常閉スイツチ１９が
開放したという事実は、第１回路部内の論理状態
のみに影響を与えるにとどまり、他の回路部の論
理状態には変化は生じない。即ち、第３図で第１
回路部１６の左側のすべての回路部の論理状態は
変化せず、各回路部はそれぞれ対応する列グルー
プとデータバスとを接続したままの状態を保つ。
このように第１回路部の常閉スイツチ１９を開く
ことにより、RAMアレイ１の列グループ０のア
クセスが禁止され、そのかわりにスペア列デコー
ダ１５を介してスペアメモリ１４のスペア列グル
ープがアクセスされる。結果的に、スペア列グル
ープが欠陥の生じた列グループ０と入れ換わつた
ことになる。

第１図の回路構成から明らかなように、このメ
モリ回路に用いられるプロセツサその他制御回路
に関する限り、上述の列グループ置換が行われて
もRAMアレイ１は実質的にはスペアメモリを使
わない場合と全く同じ状態に見えるため、スペア
メモリ１４をアクセスするためのプログラムの変
更は全く必要ない。

上述の例では列デコーダ４（０）に接続された
列グループ０に欠陥が生じた場合に、この列グル
ープ０をスペアメモリ１４のスペア列グループに
置換する動作について述べたが、次に他の列グル
ープに欠陥が生じた場合の置換動作について説明
する。

いま、中間回路部１７のうちの１つに接続され
ている１つの列グループに欠陥が発見されたとす
る。この場合、その中間回路部１７の常閉スイツ
チ１９が開かれ、これに接続されたNORゲート
２１の一方の入力に論理“１”を与える。前述し
たようにこの常閉スイツチ１９の開放動作は、左
に位置する中間回路部１７および１８には何ら影
響を与えず、従つてこれら左に位置する中間回路
部に接続された列グループは、データバス９のそ
れぞれ対応したデータ線に接続されたままの状態
である。欠陥が発見された列グループは、これに
対応する常閉スイツチ１９が開放されることによ
り第１のトランジスタ２２がOFFとなり、デー
タバス９との接続が切断される。同様に第２のト
ランジスタ２４はONとなり、右隣りの列デコー
ダをデータバス９に接続する。即ち、この右隣り
の列デコーダから見れば、データバス９のうち対
応するデータ線ではなく、その左隣りの欠陥が発
見された列グループに対応するデータ線に接続さ
れたことになる。逆にデータ線側から見れば、欠
陥が発見された列グループのかわりにその右隣り
の列グループが接続されたことになる。

更に、欠陥のある列グループに対応した中間回
路部１７において、第２のトランジスタをONに
したインバータ２３の論理“１”出力は、また、
接続線２６を介して右隣りの中間回路部のNOR
ゲート２１の一方の入力にも与えられる。これに
よつて前記右隣りの中間回路部の第１のトランジ
スタ２２がOFFとなり、前記右隣りの中間回路
部に対応する列グループは、今まで接続されてい
たデータ線から切断され、前述したように今まで
接続されていたデータ線の左隣りのデータ線にの
み接続されることになる。

欠陥のある列グループに対応した中間回路部よ
り右のすべての回路部について上述のカスケード
接続が行われるため、これら回路部については、
各列デコーダはそれぞれ通常のデータ線の左隣り
のデータ線に接続されることになる。第１回路部
については、スペア列グループがデータ線９
（０）に接続されることになる。

以上のように、欠陥のある列グループが右端の
列グループ０でない限り、その欠陥のある列グル
ープは、スペア列グループではなくそのすぐ右隣
りの列グループによつて置換される。そしてこの
右隣りの列グループは、更にその右隣りのグルー
プによつて置換され、このような置換は列グルー
プ０まで繰返され、最後にこの列グループ０がス
ペア列グループによつて置換されることになる。

このような連続的な鎖状接続によつて、各列グ
ループをそれぞれ右隣りの列グループで置換する
ということは、次の点において重要な意味をも
つ。即ち、たとえスペア列グループを用いている
場合でも、プロセツサから見れば、RAMアレイ
１の状態は実質的にスペア列グループを用いてい
ない場合と同一であり、アドレス指定に関し何ら
プログラムを変更する必要がない。特に、スペア
列グループを用いてもRAMアレイ１のアクセス
時間は何ら変化がない。

本実施例は、メモリ構成が４列ごとに１グルー
プを構成する16×４列のものについて述べたが、
勿論、メモリ構成は何列のものであつてもよく、
グループ構成も何列を１グループとしてもかまわ
ない。一般論として、メモリ構成がＰ列ごとに１
グループを構成するＮ×Ｐ列の大きさであつたと
すると、各グループはそれぞれＰ列用デコーダに
接続されることになり、スペアメモリも同様にＰ
列からなり、スペア列デコーダもＰ列用デコーダ
となる。

更に、本発明によれば２つ以上の列グループを
置換することも可能である。これを第４図の回路
図に示す。ここで、Ｐ列からなる１つの列グルー
プのメモリに接続されているＰ列用デコーダ４′
はＰ列のうちから１列を選択する機能を有し、第
３図に示す実施例での第１のトランジスタ２２に
等価な第１のスイツチ３０によつてデータ線９′
に接続される。この第１のスイツチ３０は常閉ス
イツチで、列グループをデータバスに接続可能に
する。ところがこの列グループに欠陥が発見され
ると、第１のスイツチ３０は開放され、この列グ
ループはデータバスから切離される。かわりにこ
の切離されたデータ線は常開動作する第２のスイ
ツチ３２により、接続線３４を介して右隣りの列
グループに接続される。この右隣りの列グループ
に対応するデータ線は、同様にその列グループに
おける第１のスイツチ（スイツチ３０に等価なス
イツチ）が開き第２のスイツチ（スイツチ３２に
等価なスイツチ）がかわりに閉じるため、更に右
隣りの列グループに接続される。

スペアメモリに２以上のスペア列グループを設
けておけば、RAMアレイ１に２以上の列グルー
プの欠陥が発見された場合、より左側にある欠陥
列グループが上述のように１つ右隣りの列グルー
プに置換され、以下これより右の列グループすべ
てが１つ右隣りの欠陥のない列グループに置換さ
れる。即ち、第４図で第１のスイツチ３０が開
き、列グループが対応するデータ線９′から切離
され、このデータ線９′は、第２のスイツチ３２
が閉じられることにより右隣りの列グループに接
続される。もしこの右隣りの列グループが欠陥が
発見されたもう１つの列グループであつた場合に
は、第２のスイツチ３２が開き、第３のスイツチ
３６が閉じられ、データ線９′は欠陥のある右隣
りの列グループではなく、更にその右隣りの列グ
ループに接続されることになる。これより右の列
グループについても同様に、各データ線は２つ右
隣りの列グループに接続され、結局２つのスペア
列グループが２つの欠陥グループに置換されるこ
とになる。

第３図、第４図に示すように、欠陥を有する列
グループの状態はトランジスタのようなプログラ
マブルスイツチの開閉状態によつて記憶される。
スイツチの開閉状態を固定するため、トランジス
タのかわりにヒユーズを用い、テストによりヒユ
ーズが溶断したか否かにより欠陥の有無を記憶す
ることもできる。第３図に示す実施例では各列グ
ループは、それぞれ対応するデータ線にトランジ
スタにより接続されているが、他のスイツチ素子
を用いて接続することも可能である。

〔発明の効果〕

上述のように本発明によれば、シリコン領域を
占有する割合も比較的少なく、アクセス時間の遅
延も少なく、広範囲のRAMに応用でき、メモリ
に冗長度を与えるメモリ回路を提供することがで
きる。本発明はどのような容量のメモリについて
も実施可能であるが、最も効率よく実施できるの
は、８ビツト以上のメモリについてであると思わ
れる。

上述した本発明はRAMに冗長度を与えるもの
であるが、データを書込むことのできるメモリ、
例えばEPROM（Erasable Programmable Read
Only Memory）等のあらゆるメモリについて適
用できることは明白である。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリ回路の
ブロツク図、第２図は第１図に示す実施例におけ
るメモリの１つの行のデータビツト配列図、第３
図は第１図に示す実施例における論理回路図、第
４図は２以上の欠陥を置換するための本発明の別
な一実施例のブロツク図である。 １……RAMアレイ、２……行デコーダ／ドラ
イバ、３……行アドレス線、４……列デコーダ、
５……列アドレス線、６……入力データ線、７…
…出力データ線、８……論理回路、９……データ
バス、１０……検出増幅器、１１……データ出力
バツフア、１２……データ入力バツフア、１３…
…書込みロジツク、１４……スペアメモリ、１５
……スペア列デコーダ、１６……第１回路部、１
７……中間回路部、１８……最終回路部、１９…
…常閉スイツチ、２０……抵抗、２１……NOR
ゲート、２２……第１のトランジスタ、２３……
インバータ、２４……第２のトランジスタ、２５
……インバータ、３０……第１のスイツチ（常
閉）、３２……第２のスイツチ（常開）、３６……
第３のスイツチ（常開）。

Claims (1)

1. 【特許請求の範囲】 １ 複数のメモリ素子が複数の行及び複数の列を
   決定するように行列状に配置されるとともに前記
   複数の列が複数個の列グループを形成するように
   配置されるメモリアレイと、 前記列グループに対応し、この対応した列グル
   ープに属する１つの列を選択的にアクセスするこ
   とのできる複数の列デコーダと、 前記メモリアレイとは別に設けられたスペア列
   グループのメモリと、 前記スペア列グループ内の１つの列を選択的に
   アクセスすることのできるスペア列デコーダと、 前記複数の列グループに対応して設けられる複
   数のデータ線と、 前記メモリアレイへデータを伝送したり、前記
   メモリアレイからのデータを伝送するリード／ラ
   イト手段と、 前記列デコーダとリード／ライト手段との間に
   設けられるプログラマブルな論理手段とを備え、 前記プログラマブルな論理手段は前記各列グル
   ープに関連したそれぞれの論理回路を備え、各論
   理回路は関連する列グループを対応するデータ線
   に接続する第１のプログラマブルスイツチ手段
   と、前記対応するデータ線を別の列グループか、
   前記スペア列グループのいずれか一方に接続する
   第２のプログラマブルスイツチ手段と、前記１及
   び第２のプログラマブルスイツチ手段を制御する
   第３のプログラマブルスイツチ手段とを有し、前
   記第３のプログラマブルスイツチ手段は関連する
   列グループが欠陥であることを示すように動作
   し、これによつて欠陥のある列グループが対応す
   るデータ線から切離されると同時に前記スペア列
   グループが前記データ線のうちの１本に接続され
   ることを特徴とする列置換可能メモリ回路。 ２ 前記論理手段は、前記欠陥のある列グループ
   から切離されたデータ線を前記スペア列グループ
   か、前記列グループのうちの他の１つの列グルー
   プかのいずれか一方に接続することができ、前記
   切離されたデータ線が前記他の１つの列グループ
   に接続される場合は前記列グループを対応するデ
   ータ線から選択的に切離すと同時にこの切離され
   たデータ線に前記列グループ及びスペア列グルー
   プを接続し、前記欠陥のある列グループを除いた
   各列グループ及びスペア列グループが別々に１本
   のデータ線に各々接続されていることを特徴とす
   る特許請求の範囲第１項記載の列置換可能メモリ
   回路。 ３ 前記各列グループは同数の列からなり、更に
   スペア列グループの列の個数も前記各列グループ
   の列の個数に等しいことを特徴とする特許請求の
   範囲第１項乃至第２項のいずれかに記載の列置換
   可能メモリ回路。 ４ 前記論理手段は、前記欠陥のある列グループ
   に対応する切離されたデータ線を前記欠陥のある
   列グループに先行する隣りの列グループに接続す
   ることができ、スペア列グループが前記複数の列
   グループのうちの第１の列グループに先行する隣
   りの列グループであることを特徴とする特許請求
   の範囲第２項記載の列置換可能メモリ回路。 ５ 前記スペア列グループが前記第１の列グルー
   プに物理的に隣接していることを特徴とする特許
   請求の範囲第４項記載の列置換可能メモリ回路。 ６ 前記メモリアレイの各行に２以上のデータワ
   ードを記憶することができるとともに１つの列グ
   ループには各データワードの唯１つのデータビツ
   トだけが記憶されることを特徴とする特許請求の
   範囲第３項乃至第５項のいずれかに記載の列置換
   可能メモリ回路。 ７ 各列グループにおける列の数が各行に記憶さ
   れるデータワードの数に等しく、列グループの数
   が各データワードを構成するデータビツト数に等
   しいことを特徴とする特許請求の範囲第６項記載
   の列置換可能メモリ回路。 ８ 各データワードの対応する位置にあるビツト
   が同じ列グループに記憶されることを特徴とする
   特許請求の範囲第７項記載の列置換可能メモリ回
   路。 ９ 第３のプログラマブルスイツチ手段が常閉ス
   イツチであることを特徴とする特許請求の範囲第
   １項乃至は第８項のいずれかに記載の列置換可能
   メモリ回路。 １０ 各論理回路の第３のプログラマブルスイツ
   チ手段は、先行する隣りの列グループに対応した
   論理回路の第１および第２のプログラマブルスイ
   ツチ手段の状態を制御することを特徴とする特許
   請求の範囲第４項又は第５項のいずれかに記載の
   列置換可能メモリ回路。 １１ 各論理回路の第１および第２のプログラマ
   ブルスイツチ手段は、ゲートが第３のプログラマ
   ブルスイツチ手段に接続された第１および第２の
   トランジスタであり、このトランジスタのうちの
   一方のゲートはインバータを介して前記第３のプ
   ログラマブルスイツチ手段に接続されていること
   を特徴とする特許請求の範囲第１項乃至第10頁の
   いずれかに記載の列置換可能メモリ回路。 １２ 各論理回路に、対応するデータ線を更に別
   な列グループに接続するための付加的なプログラ
   マブルスイツチ手段を設けることを特徴とする特
   許請求の範囲第１１項に記載の列置換可能メモリ
   回路。 １３ 複数のスペア列グループを設け、そのおの
   おのに対応して複数のスペア列デコーダを設ける
   ことを特徴とする特許請求の範囲第１項乃至第１
   ２項のいずれかに記載の列置換可能メモリ回路。 １４ 第３のプログラマブルスイツチ手段がヒユ
   ーズであることを特徴とする特許請求の範囲第９
   項記載の列置換可能メモリ回路。 １５ 複数のメモリ素子が複数の行及び複数の列
   を決定するように行列状に配置されるとともに前
   記複数の列が複数個の列グループを形成するよう
   に配置されるメモリアレイと、各々が前記各列グ
   ループに対応し、この対応した列グループに属す
   る１つの列を選択的にアクセスすることのできる
   複数の列デコーダと、前記メモリアレイとは別に
   設けられたスペア列グループのメモリと、前記ス
   ペア列グループ内の１つの列を選択的にアクセス
   することのできるスペア列デコーダと、前記複数
   の列グループに対応して設けられ複数のデータ線
   とを備えている列置換可能メモリ回路において、 選択された列グループへのアクセスが禁止され
   るように前記選択された列グループを対応するデ
   ータ線から切離すと同時に前記スペア列グループ
   がアクセスされるように前記データ線の１つを前
   記スペア列グループに接続するステツプを備え、 更に、前記選択された列グループから切離され
   たデータ線を前記スペア列グループか、前記複数
   の列グループのうちの他の１つの列グループかの
   いずれか一方に接続することができ、前記切離さ
   れたデータ線が前記他の１つの列グループに接続
   される場合は前記列グループを対応するデータ線
   から選択的に切離すと同時にこの切離されたデー
   タ線に前記列グループ及びスペア列グループを接
   続し、 前記選択された列グループを除いた各列グルー
   プ及びスペア列グループが別々に１本のデータ線
   に各々接続されるステツプを備えていることを特
   徴とするメモリアレイの列を別のメモリ列で置換
   するメモリアレイの列置換方法。 １６ 前記選択された列グループに対応する切離
   されたデータ線は前記選択された列グループに先
   行する隣りの列グループに接続し、スペア列グル
   ープが前記複数の列グループのうちの第１の列グ
   ループに先行する隣りの列グループであることを
   特徴とする特許請求の範囲第１５項記載のメモリ
   アレイの列置換方法。 １７ 対応するデータ線が後続の列グループに接
   続されている列グループを、先行する隣りの列グ
   ループのデータ線に接続し、前記第１の列グルー
   プのデータ線が前記スペア列グループに接続さ
   れ、結果的に各データ線がただ１つの列グループ
   に接続されるようにすることを特徴とする特許請
   求の範囲第１６項記載のメモリアレイの列置換方
   法。 １８ ２以上のスペア列グループを設け、対応す
   るデータ線が後続の列グループに接続されている
   列グループを、先行する列グループのデータ線に
   接続し、第１の列グループに対応するデータ線を
   前記２以上のスペア列グループのうちの１つに接
   続し、結果的に各データ線がただ１つの列グルー
   プに接続されるようにすることを特徴とする特許
   請求の範囲第１６項記載のメモリアレイの列置換
   方法。 １９ 前記複数の選択された列グループをそれぞ
   れ対応するデータ線から切離すことによつて前記
   複数の選択された列グループへのアクセスを禁止
   する場合に、この切離された列グループの数がス
   ペア列グループの数以下であることを特徴とする
   特許請求の範囲第１６項記載のメモリアレイの列
   置換方法。