KR100224774B1 - 반도체 메모리 장치의 컬럼 리던던시 회로 - Google Patents

반도체 메모리 장치의 컬럼 리던던시 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 컬럼 리던던시 회로에 관한 것으로, 특히 스페어 컬럼라인을 선택하는 스페어 컬럼 디코더를 로우컬 리페어(Local Repair) 방식을 통해 각 스페어 컬럼 어레이에 분산시키므로써 리페어 효율을 향상시키기 위한 컬럼 리던던시 회로에 관한 것으로 상기 목적 달성을 위한 수단으로 전원전압(Vcc)을 데이타 버스·스페어 데이타 버스 라인에 인가시키기 위한 데이타 버스·스페어 데이타 버스 바이어스 스위칭부(11)와, 정상 컬럼라인 사이에 접속되며 글로발 정상 컬럼라인 선택 신호에 의해 턴-온되어 정상 컬럼 데이타를 데이타 버스 라인으로 전달시키는 2개의 트랜지스터로 구성된 정상 컬럼 스위칭부(12)와, 정상 컬럼 인에이블 신호에 의해 턴-온되어 상기 데이타 버스 라인에 실린 정상 컬럼 데이타를 데이타 입·출력 라인으로 전달시키는 2개의 트랜지스터로 구성된 정상 컬럼 데이타 패스 스위칭부(13)와, 스페어 컬럼라인 사이에 접속되며 스페어 컬럼라인 선택 신호에 의해 턴-온되어 스페어 컬럼 데이타를 스페어 데이타 버스 라인으로 전달시키는 2개의 트랜지스터로 구성된 스페어 컬럼 스위칭부(14)와, 제1 인버터의 출력신호에 의해 턴-온되어 상기 스페어 데이타 버스 라인에 실린 스페어 컬럼 데이타를 데이타 입·출력 라인으로 전달시키는 2개의 트랜지스터로 구성된 스페어 컬럼 데이타 패스 스위칭부(15)와, 스페어 컬럼 디코더의 출력신호를 입력으로 하여 상기 스페어 컬럼 스위칭부(14)의 트랜지스터들을 턴-온시키고 상기 스페어 컬럼 데이타 패스 트랜지스터부(15)의 패스 트랜지스터들을 턴-온시키기 위한 직렬접속된 2개의 인버터로 구성된 인버터부(16)를 구비하였다.

Description

반도체 메모리 장치의 컬럼 리던던시 회로
제1도는 종래기술에 따른 컬럼 리던던시 구조도.
제2도는 제1도에 도시된 컬럼 리펀던시 구조도에 대한 회로도.
제3도는 제2도에 도시된 컬럼 리던던시 회로도의 동작 타이밍도.
제4도는 본 발명에 따른 컬럼 리던던시 구조도.
제5도는 제4도에 도시된 컬럼 리던던시 구조도에 대한 회로도.
제6도는 제5도에 도시된 컬럼 리던던시 회로도에 대한 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11 : 데이타 버스·스페어 데이타 버스 바이어스 스위칭부
12 : 정상 컬럼 스위칭부 13 : 정상 컬럼 데이타 패스 스위칭부
14 : 스페어 컬럼 스위칭부 15 : 스페어 컬럼 데이타 패스 스위칭부
16 : 인버터부 NCD : 정상 컬럼 디스에이블 신호
IV1∼IV2 : 인버터 Vcc : 전원전압
MP1∼MP10 : PMOS형 트랜지스터
MN1∼MN8 : NMOS형 트랜지스터
I/O : 데이타 입·출력 라인
본 발명은 반도체 메모리 장치의 컬럼 리던던시 회로에 관한 것으로, 특히 스페어 컬럼라인을 선택하는 스페어 컬럼 디코더를 로컬 리페어(Local Repair) 방식을 통해 각 스페어 컬럼 어레이에 분산시키므로써 리페어 효율을 향상시키기 위한 컬럼 리던던시 회로에 관한 것이다.
제1도는 종래의 컬럼 리던던시 구조도를 나타낸 것으로, 워드라인과 컬럼라인으로 이루어진 다수의 메모리 셀 어레이와, 각 메모리 셀 어레이마다 구성된 정상 컬럼 어 레이 및 스페어 컬럼 어레이와, 각 메모리 셀 어레이마다 데이타 버스 라인에 연결되어 정상 컬럼 데이타 또는 스페어 컬럼 데이타를 입·출력시키기 위한 데이타 입·출력 라인과, 각 메모리 셀 어레이의 정상 컬럼 라인들을 동시에 선택할 수 있는 글로발 정상 컬럼 디코더와, 각 스페어 컬럼 어레이의 스페어 컬럼라인들을 동시에 선택할 수 있는 스페어 컬럼 디코더와, 상기 글로발 정상 컬럼 디코어에 의해 출력되어 상기 각 메모리 셀 어레이의 정상 컬럼라인들을 동시에 선택하는 글로발 정상 컬럼라인 선택 신호와, 상기 스페어 컬럼 디코더에 의해 출력되어 상기 스페어 컬럼 어레이의 스페어 컬럼 라인들을 선택하는 글로발 스페어 컬럼라인 선택 신호로 구성된다.
상기한 바와 같이 종래의 컬럼 리던던시에 있어서는 글로발 정상 컬럼 디코더의 출력 글로발 정상 컬럼라인 선택 신호가 각 메모리 셀 어레이의 정상 컬럼라인에 공통으로 연결되어 있고 각 스페어 컬럼 디코더의 출력 스페어 컬럼라인 선택 신호도 각 스페어 컬럼 어레이의 스페어 컬럼라인에 공통으로 연결되어 있어서 회로 구성이 용이하다는 장점은 있으나 리페어 효율이 매우 낮아지는 단점이 있다. 예를들어, 메모리 셀 어레이 0에 어떤 결함이 발생되었을 경우에 메모리 셀 어레이 1∼메모리 셀 어레이 n도 모두 리페어가 되기 때문에 전체 메모리 셀 어레이의 결함된 갯수가 각 메모리 셀 어레이의 스페어 컬럼라인 갯수보다 많아지면 리페어가 불가능하게 되며 리페어 효율도 떨어지게 된다.
제2도는 제1도에 도시된 컬럼 리던던시 구조도에 대한 회로도로서, 데이타 버스 바이어스 신호에 의해 턴-온된 트랜지스터(MP1, MP2)를 통해 전원전압(Vcc)이 데이타 버스 라인(DB, /DB)을 인에이블시킨 상태에서 글로발 정상 컬럼 디코더의 글로발 정상 컬럼라인 선택 신호가 제1, 제2 NMOS형 트랜지스터(MN1, MN2)의 게이트로 인가되면 해당 정상 컬럼라인에 연결된 각 메모리 셀 어레이의 데이타들이 데이타 버스 라인(DB, /DB)으로 출력된다. 하지만, 각 메모리 셀 어레이의 데이타 입·출력 라인을 통해 해당 데이타만 출력이 되고 데이타 센스 앰프에 의해 증폭되어 출력단으로 출력이 된다.
한편, 상기한 해당 정상 컬럼라인에 어떤 결함이 발생하게 되면 글로발 정상 컬럼 디코더를 디스에이블시켜 정상 컬럼라인의 선택을 차단시키고 스페어 컬럼라인 선택 신호를 출력하는 스페어 컬럼 디코더를 인에이블시켜 스페어 컬럼라인으로 대체하게 된다. 상기 글로발 스페어 컬럼라인 선택 신호가 제3, 제4 NMOS형 트랜지스터(MN3, MN4)의 게이트로 인가되고 각 스페어 컬럼 어레이의 해당 스페어 컬럼라인에 연결된 모든 데이타들이 데이타 버스 라인(DB, /DB)에 출력되지만 해당 스페어 셀 어레이의 데이타 입·출력 라인에 관계된 데이타만 데이타 버스 센스 앰프를 통해 출력단으로 출력된다.
제3도는 상기한 제2도의 동작 타이밍도로서, 데이타 버스 바이어스 신호가 로우로 인에이블된 상태에서 글로발 정상 컬럼라인 선택 신호가 인가되면 데이타 버스 라인(DB)과 /데이타 버스 라인(/DB)에 데이타가 출력되는 상황을 보여주고 있다. 계속해서 상기 글로발 정상 컬럼라인 선택 신호가 디스에이블되고 상기 글로발 스페어 컬럼라인 선택 신호가 인에이블되면 상기 데이타 버스 라인(DB)과 /데이타 버스 라인(/DB)에는 정상 컬럼 데이타가 디스에이블 되고 대신 스페어 컬럼 데이타가 인에이블되는 상황을 나타내고 있다.
이상에서 설명한 바와 같이, 종래의 컬럼 리던던시에 있어서는 글로발 컬럼 디코더를 통해 각 스페어 컬럼 어레이의 해당 스페어 컬럼라인을 동시에 선택하는 방식을 사용함에 따라 전체 메모리 셀 어레이의 결함된 정상 컬럼라인 수가 각 메모리 셀 어레이의 스페어 컬럼라인 수보다 많아지게 되면 전체 결함 정상 컬럼라인의 리페어는 불가능하게 되어 리페어 효율이 떨어지는 문제점이 있으며 해당 스페어 컬럼라인 이외의 컬럼라인도 리페어를 시켜야 하는 불필요한 면도 있다.
따라서, 본 발명은 글로발 컬럼 디코더를 사용해 전반적인 컬럼 회로 구성을 용이하게 하고 로우컬 리페어 방식을 사용해 리페어 효율을 높이기 위한 컬럼 리던던시 회로를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 컬럼 리던던시 회로는, 다수의 메모리 셀 어레이를 갖추고서, 상기 각 메모리 셀 어레이의 정상 컬럼라인들이 하나의 글로발 컬럼 디코더에 의해 선택되는 반도체 메모리 장치의 컬럼 리던던시 회로에 있어서, 상기 정상 컬럼라인 사이에 접속되며 글로발 정상 컬럼라인 선택 신호에 의해 턴-온되어 정상 컬럼 데이타를 데이타 버스 라인으로 전달시키는 2개의 트랜지스터로 구성된 정상 컬럼 스위칭 수단과, 데이타 버스 바이어스신호에 의해 전원전압을 데이타 버스·스페어 데이타 버스 라인에 인가시키는 데이타 버스·스페어 데이타 버스 바이어스 스위칭 수단과, 정상 컬럼 인에이블 신호에 의해 턴-온되어 상기 데이타 버스 라인에 실린 정상 컬럼 데이타 입·출력 라인으로 전달시키는 2개의 트랜지스터로 구성된 정상 컬럼 데이타 패스 스위칭 수단과, 스페어 컬럼라인 사이에 접속되며 스페어 컬럼 디코더로부터의 스페어 컬럼라인 선택 신호에 의해 턴-온되어 스페어 컬럼 데이타를 상기 스페어 데이타 버스 라인으로 전달시키는 2개의 트랜지스터로 구성된 스페어 컬럼 스위칭 수단과, 상기 스페어 데이타 버스 라인에 실린 스페어 컬럼 데이타를 상기 데이 타 입·출력 라인으로 전달시키는 2개의 트랜지스터로 구성된 스페어 컬럼 데이타 패스 스위칭 수단과, 상기 스페어 컬럼 디코더의 출력신호를 입력으로 하여 상기 스페어 컬럼 스위칭 수단의 트랜지스터들을 턴-온시키고 상기 스페어 컬럼 데이타 패스 스위칭 수단의 트랜지스터들을 턴-온시키는 상호 직렬접속된 제1, 제2인버터로 구성된 인버터부를 구비하고, 상기 스페어 컬럼 디코더는 상기 각 메모리 셀 어레이에 갖추어진 스페어 컬럼 어레이에 독립적으로 존재하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
제4도는 본 발명에 따른 컬럼 리던던시 구조도로서, 워드라인과 컬럼 라인으로 이루어진 다수의 메모리 셀 어레이와, 각 메모리 셀 어레이마다 구성된 정상 컬럼 어레이 및 스페어 컬럼 어레이와, 각 메모리 셀 어레이마다 데이타 버스 라인에 연결되어 정상 컬럼 데이타 또는 스페어 컬럼 데이타를 입·출력시키기 위한 데이타 입·출력 라인과, 각 메모리 셀 어레이의 정상 컬럼라인들을 동시에 선택할 수 있는 글로발 정상 컬럼 디코더와, 각 메모리 셀 어레이마다 상기 데이타 입·출력라인으로 출력된 데이타를 증폭시켜 출력단으로 출력하는 데이타 버스 센스 앰프와, 각 스페어 컬럼 어레이의 스페어 컬럼라인들을 선택하는 스페어 컬럼라인 선택 신호를 출력하는 스페어 컬럼 디코더로 구성된다.
상기한 바와 같이 본 발명의 컬럼 리던던시 구조도의 특징은 스페어 컬럼 어레이의 스페어 컬럼라인들을 선택하는 스페어 컬럼라인 선택 신호를 출력하는 스페어 컬럼 디코더가 각 스페어 컬럼 어레이마다 독립적으로 존재하고 있다는 것이다.
제5도는 제4도에 도시된 본 발명의 컬럼 리던던시 구조도에 대한 회로도로서, 데이타 버스 바이어스 신호에 의해 턴-온되어 전원전압을 데이타 버스 라인(DB, /DB)과 스페어 데이타 버스 라인(SDB, /SDB)으로 프리차지시키기 위한 4개의 트랜지스터(MP3, MP4, MP5, MP6)로 구성된 데이타 버스·스페어 데이타 버스 바이어스 스위칭부(11)와, 글로발 정상 컬럼라인 선택 신호에 의해 턴-온되어 정상 컬럼라인의 정상 컬럼 데이타를 상기 데이타 버스 라인(DB, /DB)으로 전달하기 위한 2개의 트랜지스터(MN5, MN6)로 구성된 정상 컬럼 스위칭부(12)와, 게이트로 정상 컬럼 인에이블 신호가 인가되어 상기 데이타 버스 라인(DB, /DB)에 실린 정상 컬럼 데이타를 데이타 버스 입·출력라인으로 전달하는 2개의 트랜지스터(MP7, MP8)로 구성된 정상 컬럼 데이타 패스 스위칭부(13)와, 스페어 컬럼 디코더의 출력신호를 입력으로 하여 스페어 컬럼 스위칭부(14)의 트랜지스터(MN7, MN8)를 턴-온시키는 스페어 컬럼라인 선택 신호를 출력하고 스페어 컬럼 데이타 패스 스위칭부(15)의 트랜지스터를 턴-온시키는 출력신호를 발생시키기 위한 인버터부(16)와, 상기 인버터부(16)의 출력신호에 의해 턴-온되어 스페어 컬럼 데이타를 스페어 데이타 버스 라인(SDB, /SDB)으로 전달하는 스페어 컬럼 스위칭(14)부와, 제1인버터(IV1)의 출력신호에 의해 턴-온되어 상기 스페어 데이타 버스 라인(SDB, /SDB)으로 출력된 스페어 컬럼 데이타를 데이타 입·출력라인으로 전달하는 2개의 트랜지스터(MP9, MP10)로 구성된 스페어 컬럼 데이타 패스 스위칭부(15)와, 상기 데이타 입·출력라인으로 출력된 정상 컬럼 데이타 또는 스페어 컬럼 데이타를 증폭하여 출 력단으로 출력시키기 위한 데이타 버스 센스 앰프와, 입력 데이타를 제어하여 상기 데이타 입·출력라인으로 출력하는 데이타 입력 제어 회로로 구성된다.
바람직하게, 상기 데이타 버스·스페어 데이타 버스 바이어스 스위칭부 (11)는 상기 전원전압(Vcc)과 스페어 데이타 버스 라인(SDB) 사이에 접속된 제3 PMOS형 트랜지스터(MP3)와, 상기 전원전압(Vcc)과 /스페어 데이타 버스 라인(/SDB) 사이에 접속된 제4 PMOS형 트랜지스터(MP4)와, 상기 전원전압과 데이타 버스 라인(DB) 사이에 접속된 제5 PMOS형 트랜지스터(MP5)와, 상기 전원전압과 /데이타 버스 라인(/DB) 사이에 접속된 제6 PMOS형 트랜지스터 (MP6)로 구성된다.
상기 정상 컬럼 스위칭부(12)는 게이트로 글로발 정상 컬럼라인 선택 신호가 인가되어 정상 컬럼 데이타를 상기 데이타 버스 라인(DB)으로 전달하는 제6 NMOS형 트랜지스터(MN6)와, 게이트로 상기 정상 컬럼라인 선택 신호가 인가되어 상기 정상 컬럼 데이타를 상기 /데이타 버스 라인(/DB)으로 전달하는 제5 NMOS형 트랜지스터(MN5)로 구성된다.
상기 정상 컬럼 데이타 패스 스위칭부(13)는 게이트로 상기 스페어 컬럼 디코더부의 출력신호가 인가되어 상기 데이타 버스 라인(DB)으로 전달된 정상 컬럼 데이타를 데이타 입·출력라인(I/O)으로 전달하는 제7 PMOS형 트랜지스터(MP7)와, 게이트로 상기 스페어 컬럼 디코더의 출력신호가 인가되어 상기 / 데이타 버스 라인(/DB)으로 전달된 정상 컬럼 데이타를 데이타 입·출력라인(I/O)으로 전달하는 제8 PMOS형 트랜지스터(MP8)로 구성된다.
상기 인버터부(16)는 상시 스페어 컬럼 디코더부의 출력신호를 반전시켜 제2 인버터(IV2)의 입력단과 상기 스페어 컬럼 데이타 패스 스위칭부(15)의 입력단으로 출력시키는 제1 인버터(IV1)와, 상기 제1 인버터(IV1)의 출력신호를 입력으로 하여 반전된 신호를 상기 스페어 컬럼 스위칭부(14)의 입력단으로 출력시키는 제2 인버터(IV2)로 구성된다.
상기 스페어 컬럼 스위칭부(14)는 게이트로 상기 제2 인버터(IV2)의 출력 신호가 인가되어 상기 스페어 데이타 버스 라인(SDB)으로 스페어 컬럼 데이타를 전달하는 제8 NMOS형 트랜지스터(MN8)와, 게이트로 상기 제2 인버터(IV2) 의 출력신호가 인가되어 상기 스페어 컬럼 데이타를 상기 /스페어 데이타 버스 라인(/SDB)으로 전달하는 제7 NMOS형 트랜지스터(MN7)로 구성된다.
상기 스페어 컬럼 데이타 패스 스위칭부(15)는 게이트로 상기 제1 인버터(IV1)의 출력신호가 인가되어 상기 스페어 데이타 버스 라인(SDB)으로 전달된 스페어 컬럼 데이타를 상기 데이타 입·출력라인(I/O)으로 전달하는 제9 PMOS형 트랜지스터(MP9)와, 게이트로 상기 제1 인버터(IV1)의 출력신호가 인가되어 상기 /스페어 데이타 버스 라인(/SDB)으로 전달된 스페어 컬럼 데이타를 상기 데이타 입·출력라인(I/O)으로 전달하는 제10 PMOS형 트랜지스터(MP10)로 구성된다.
상기 구성에 따른 동작을 보면 먼저, 데이타 버스 바이어스 신호가 로우 (Low)로 프리 차지되어 상기 데이타 버스 라인과 스페어 데이타 버스 라인이 인에이블된 상태에서 글로발 정상 컬럼 디코더의 글로발 정상 컬럼라인 선택 신호가 제5, 제6 NMOS형 트랜지스터(MN5, MN6)의 게이트로 인가되면, 정상 컬럼 데이타가 상기 데이타 버스 라인(DB)과 /데이타 버스 라인(/DB)으로 전달된다. 상기 데이타 버스 라인(DB)과 /데이타 버스 라인(/DB)으로 전달된 정상 컬럼 데이타는 게이트로 정상 컬럼 인에이블 신호가 인가되어 턴-온된 제7, 제8 PMOS형 트랜지스터(MP7, MP8)를 통해 데이타 입·출력라인(I/O)으로 전달되고 데이타 버스 센스 앰프에 의해 증폭되어 출력단으로 출력된다.
만약, 정상 컬럼라인에 어떤 결함이 발생되어 스페어 컬럼라인으로 대체해야 하는 경우에는 스페어 컬럼 디코더로 부터 스페어 컬럼라인 선택 신호가 출력되어 스페어 컬럼라인을 선택하게 되는데, 이 때에는 정상 컬럼 디스에이블 신호에 의해 정상 컬럼 데이타 패스 스위칭부(13)의 제7, 제8 PMOS형 트랜지스터(MP7, MP8)가 턴-오프되어 데이타 버스 라인(DB, /DB)에 실린 정상 컬럼 데이타가 데이타 입·출력라인(I/O)을 통해 출력단으로 출력되는 것을 차단하기 때문에 글로발 정상 컬럼 데이타를 디스에이블시킬 펄요가 없게 된다. 계속해서 상기 스페어 컬럼 디코더의 출력신호는 상기 인버터부(16)를 통해 상기 스페어 컬럼 스위칭부(14)의 제7, 제8 NMOS형 트랜지스터(MN7, MN8)의 게이트로 인가되어 스페어 컬럼 데이타가 상기 스페어 데이타 버스 라인(SDB)과 /스페어 데이타 버스 라인(/SDB)으로 전달된다. 상기 스페어 데이타 버스 라인(SDB)과 /스페어 데이타 버스 라인(/SDB)으로 전달된 상기 스페어 컬럼 데이타는 제1 인버터(IV1)의 출력신호에 의해 턴-온된 상기 스페어 컬럼 데이타 패스 스위칭부(15)의 제9, 제10 PMOS형 트랜지스터(MP9, MP10)를 통해 상기 데이타 입·출력라인(I/O)으로 전달되고 데이타 버스 라인 센스 앰프에 의해 증폭되어 출력단으로 출력이 된다.
제6도는 제5도에 도시된 컬럼 리던던시 회로도에 대한 동작 타이밍도로서, 글로발 정상 컬럼라인 선택 신호가 인에이블되면 데이타 버스 라인(DB)과 /데이타 버스 라인(/DB)에 정상 컬럼 데이타가 출력되고 제2 노드(N2) 와 제3 노드(N3)로 전달되는 과정을 나타내고 있다. 계속해서 정상 컬럼 디스에이블 신호가 인가되면 제1 인버터(IV1)의 출력단 즉, 제1 노드(N1)는 하이에서 로우로 떨어지며 스페어 컬럼라인 선택 신호가 출력되어 스페어 데이타 버스 라인(SDB)과 /스페어 데이타 버스 라인(/SDB)에 스페어 컬럼 데이타가 전달되고 제2 노드(N2)와 제3 노드(N3)에는 정상 컬럼 데이타 대신에 스페어 컬럼 데이타가 출력되는 상황을 나타내고 있다.
이상에서 설명한 바와 같이, 본 발명의 컬럼 리던던시 회로를 반도체 메모리 장치에 구현하게 되면 리페어 효율이 향상되어 소자의 수율을 높이는 효과가 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (6)

  1. 다수의 메모리 셀 어레이를 갖추고서, 상기 각 메모리 셀 어레이의 정상 컬럼라인들이 하나의 글로발 컬럼 디코더에 의해 선택되는 반도체 메모리 장치의 컬럼 리던던시 회로에 있어서, 상기 정상 컬럼라인 사이에 접속되며 글로발 정상 컬럼라인 선택 신호에 의해 턴-온되어 정상 컬럼 데이타를 데이타 버스 라인으로 전달시키는 2개의 트랜지스터로 구성된 정상 컬럼 스위칭 수단과, 데이타 버스 바이어스신호에 의해 전원전압을 데이타 버스·스페어 데이타 버스 라인에 인가시키는 데이타 버스·스페어 데이타 버스 바이어스 스위칭 수단과, 정상 컬럼 인에이블 신호에 의해 턴-온되어 상기 데이타 버스 라인에 실린 정상 컬럼 데이타를 데이타 입·출력 라인으로 전달시키는 2개의 트랜지스터로 구성된 정상 컬럼 데이타 패스 스위칭 수단과, 스페어 컬럼라인 사이에 접속되며 스페어 컬럼 디코더로부터의 스페어 컬럼라인 선택 신호에 의해 턴-온되어 스페어 컬럼 데이타를 상기 스페어 데이타 버스 라인으로 전달시키는 2개의 트랜지스터로 구성된 스페어 컬럼 스위칭 수단과, 상기 스페어 데이타 버스 라인에 실린 스페어 컬럼 데이타를 상기 데이타 입·출력 라인으로 전달시키는 2개의 트랜지스터로 구성된 스페어 컬럼 데이타 패스 스위칭 수단과, 상기 스페어 컬럼 디코더의 출력신호를 입력으로 하여 상기 스페어 컬럼 스위칭 수단의 트랜지스터들을 턴-온시키고 상기 스페어 컬럼 데이타 패스 스위칭 수단의 트랜지스터들을 턴-온시키는 상호 직렬접속된 제1, 제2 인버터로 구성된 인버터부를 구비하고, 상기 스페어 컬럼 디코더는 상기 각 메모리 셀 어레이에 갖추어진 스페어 컬럼 어레이에 독립적으로 존재하는 것을 특징으로 하는 컬럼 리던던시 회로.
  2. 제2항에 있어서, 상기 데이타 버스·스페어 데이타 버스 바이어스 스위칭 수단은 게이트로 데이타 버스 바이어스 신호가 인가되고 전원전압과 데이타 버스, /데이타 버스, 스페어 데이타 버스 및, /스페어 데이타 버스 사이에 접속된 PMOS형 트랜지스터로 구성되는 것을 특징으로 하는 컬럼 리던던시 회로.
  3. 제2항에 있어서, 상기 정상 컬럼 스위칭 수단의 트랜지스터는 NMOS형 트랜지스터인 것을 특징으로 하는 컬럼 리던던시 회로.
  4. 제2항에 있어서, 상기 정상 컬럼 데이타 패스 스위칭 수단의 트랜지스터는 게이트로 스페어 컬럼 디코더의 출력신호가 인가되는 PMOS형 트랜지스터인 것을 특징으로 하는 컬럼 리던던시 회로.
  5. 제2항에 있어서, 상기 스페어 컬럼 스위칭 수단의 트랜지스터는 NMOS형 트랜지스터인 것을 특징으로 하는 컬럼 리던던시 회로.
  6. 제2항에 있어서, 상기 스페어 컬럼 데이타 패스 스위칭 수단의 트랜지스터는 게이트로 상기 제1 인버터의 출력신호가 인가되는 PMOS형 트랜지스터인 것을 특징으로 하는 컬럼 리던던시 회로.
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