KR100235945B1 - 반도체 메모리 장치의 컬럼 리던던트 회로 - Google Patents
반도체 메모리 장치의 컬럼 리던던트 회로 Download PDFInfo
- Publication number
- KR100235945B1 KR100235945B1 KR1019960080216A KR19960080216A KR100235945B1 KR 100235945 B1 KR100235945 B1 KR 100235945B1 KR 1019960080216 A KR1019960080216 A KR 1019960080216A KR 19960080216 A KR19960080216 A KR 19960080216A KR 100235945 B1 KR100235945 B1 KR 100235945B1
- Authority
- KR
- South Korea
- Prior art keywords
- column
- fuse
- node
- nmos transistor
- transfer
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 메모리 장치의 컬럼 리던던트 회로에 관한 것으로, 특히 리페어를 이한 퓨즈 절단에 있어서 정상 퓨즈의 손상을 방지하기 위하여 퓨즈 피치를 늘리기 위한 컬럼 리던던트 퓨즈 박스에 관한 것으로 상기 목적 달성을 위하여 프리차지 수단과, 컬럼 퓨즈박스 구동 수단과, 손실전력 보상 수단과, 드라이버 수단을 구비한다.
Description
제1도는 종래기술에 따른 컬럼 리던던트 퓨즈 박스 회로도.
제2도는 본 발명의 실시예에 따른 컬럼 리던던트 퓨즈 박스 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 차단부 20 : 전달부
30 : 반전부
본 발명은 반도체 메모리 장치의 컬럼 리던던트 회로에 관한 것으로, 특히 컬럼 리페어 퓨즈 수를 절반으로 줄이고 퓨즈 피치(여기서 퓨즈 피치란 ＂한 퓨즈의 중심에서 다른 퓨즈의 중심까지의 거리＂를 말한다.)를 늘림으로써 퓨즈 절단시 발생할 수 있는 정상 퓨즈의 손상을 방지하여 리페어 수율을 향상시키기 위한 컬럼 리던던트 회로에 관한 것이다.
일반적으로 정상 워드라인 또는 정상 컬럼라인에 어떤 결함이 발생되면 리페어를 통해 스페어 워드라인 또는 스페어 컬럼라인으로 대체하게 되는데 이때 결함 워드라인 또인 결함 컬럼라인 선택 신호가 인가되면 상기 신호를 차단하기 위하여 해당 퓨즈를 절단하는 절차가 필요하게 된다.
레이저 빔을 이용한 절단에 있어서 레이저의 직경은 한정되어 있으며, 따라서 어느 정도의 퓨즈 피치가 필요하게 된다.
그런데 칩의 메모리 용량이 증가하게 되면 이에 비례하여 퓨즈의 수도 증가하게 되고 결국 퓨즈 피치가 짧아지게 되어 퓨즈 절단에 많은 어려움이 따른다.
제1도는 종래기술에 따른 컬럼 리던던트 퓨즈 박스 회로도로서, 전원전압단(Vdd)과 제1노드(N1) 사이에 접속된 인에이블 퓨즈(Fe)와, 상기 제1노드와 접지전압단(Vss) 사이에 접속된 캐패시터형 트랜지스터(CT)와, 상기 제1노드와 제2 엔모스형 트랜지스터(MN2) 게이트 단자 사이에 접속된 제1인버터(IV1)와, 게이트가 상기 제1인버터 출력단에 접속되고 상기 제1노드와 접지전압단 사이에 접속된 제1 엔모스형 트랜지스터(MN1)와, 게이트로 컬럼 프리차지 신호(Ypre)가 인가되고 전원전압단과 제2노드 사이에 접속된 제1 피모스형 트랜지스터(MP1)와, 게이트가 상기 제1 인버터 출력단에 접속되고 상기 제2노드와 접지전압단 사이에 접속된 제2엔모스형 트랜지스터와 상기 제2노드와 제3노드 사이에 접속된 제2인버터(IV2)와, 게이트가 상기 제3노드에 접속되고 전원전압단과 상기 제2노드 사이에 접속된 제2피모스형 트랜지스터(MP2)와 상기 제3노드와 제3 엔모스형 트랜지스터(MN3) 드레인 단자 사이에 접속된 제3퓨즈(F3)와, 게이트로 컬럼 어드레스 신호(/RYA 0)가 인가되고 상기 제3퓨즈와 접지전압단 사이에 접속된 제3 엔모스형 트랜지스터(MN3)와, 상기 제3노드와 제4엔모스형 트랜지스터(MN4) 드레인 단자 사이에 접속된 제4퓨즈(F4)와, 게이트로 컬럼 어드레스 신호(RYA 0)가 인가되고 상기 제4퓨즈와 접지전압단 사이에 접속된 제4엔모스형 트랜지스터와, 상기 제3노드와 제5엔모스형 트랜지스터(MN5)사이에 접속된 제5퓨즈(F5)와, 게이트로 컬럼 어드레스 신호(/RYA 1)가 인가되고 상기 제5퓨즈와 접지전압단 사이에 접속된 제5엔모스형 트랜지스터와, 상기 제3노드와 제6엔모스형 트랜지스터(MN6)사이에 접속된 제6퓨즈(F6)와 게이트로 컬럼 어드레스 신호 (RYA 1)가 인가되고 상기 제6퓨즈와 접지전압단 사이에 접속된 제6엔모스형 트랜지스터와, 게이트가 상기 제3노드에 접속되고 리던던트 컬럼 인에이블 신호 출력단(/YRED)과 접지전압단 사이에 접속된 제7엔모스형 트랜지스터(MN7)로 구성된다.
이하, 상기 구성에 따른 동작관계를 살펴보기로 한다.
컬럼 리페어 동작시는 인에이블 퓨즈(Fe)를 끊어 제2엔모스형 트랜지스터를 턴-온시키고 이때 컬럼 프리차지 신호(Ypre)는 논리 하이상태이다.
제2노드상의 논리 로우상태는 제2 인버터에 의해 반전되어 제3노드를 논리 하이상태로 만들고 따라서 컬럼 리던던트 동작을 진행하게 된다.
이때 결함이 발생된 컬럼 어드레스 신호가 들어오게 되면 해당 어드레스의 퓨즈를 절단하므로써 상기 제3노드상의 논리 하이상태를 유지시켜야 한다.
정상 컬럼 동작시에는 인에이블 퓨즈에 의하여 제2엔모스형 트랜지스터는 턴-오프되고 상기 컬럼 프리차지 신호(/Ypre)는 논리로우상태에 있어 상기 제3노드는 논리 로우상태를 유지하게 되고 따라서 정상 칼럼 동작이 진행된다.
이상에서 설명한 바와 같이, 정상 칼럼 동작시에는 인에이블 퓨즈를 절단시키기 않고 따라서 제3노드상은 논리 로우상태가 유지되고 리던던트 컬럼 동작시에는 인에이블 퓨즈를 절단시켜 상기 제3노드상은 논리 하이상태가 유지된다.
그런데, 종래의 컬럼 리던던트 퓨즈 박스 회로도에 있어서는 칩의 메모리 용량이 증가함에 따라 퓨즈 개수 또한 증가하게 되어 퓨즈 피치가 짧아 퓨즈 절단시 정상 퓨즈에 손상을 주게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위한 것으로 반전수단과 전달 수단을 이용하여 컬럼 리페어 퓨즈 수를 절반으로 줄여 퓨즈 피치를 늘리기 위한 컬럼 리던던트 회로를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명의 컬럼 리던던트 회로는 초기에 컬럼 리던던트 퓨즈 박스부를 프리차지 시키기 위한 프리차지 수단과, 인에이블 퓨즈에 의해 정상 컬럼 동작시 또는 리페어 컬럼 동작시 상기 컬럼 리던던트 퓨즈 박스부의 한 노드를 하이 또는 로우로 동작시키기 위한 컬럼 퓨즈박스 구동 수단과, 손실전력을 보상해주기 위한 손실전력 보상 수단과, 정상 컬럼라인 또는 리페어 컬럼라인을 선택하기 위한 드라이버 수단과, 결함 어드레스 신호의 입력시 턴-오프되어 어드레스 전위의 전달을 차단하기 위한 차단 수단과, 정상 컬럼 동작시 상기 차단 수단을 통해 전달된 하이 전위를 접지단으로 전달시키기 위한 전달 수단과, 입력단에 하이 전위가 들어오면 이를 반전시켜 상기 전달 수단의 전류 패스를 방지하고, 상기 입력단에 로우 전위가 들어오면 이를 반전시켜 차단부로 들어온 하이의 어드레스 전위가 접지단으로 전달되도록 전달부를 턴-온시키기 위한 반전 수단과, 게이트로 컬럼 어드레스 신호가 인가되고, 한 노드상의 전위를 하이로 유지시키기 위한 퓨즈와 직렬접속되어 드라이버부 입력단과 접지단 사이에 접속된 모스 트랜지스터를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제2도는 본 발명의 실시예에 따른 컬럼 리던던트 퓨즈 박스 회로도로서, 전원전압단과 제1노드 사이에 접속된 인에이블 퓨즈와, 상기 제1노드와 접지전압단 사이에 접속된 캐패시터형 트랜지스터와, 상기 제1노드와 제2엔모스형 트랜지스터 게이트 단자 사이에 접속된 제1인버터와, 게이트가 상기 제1인버터 출력단에 접속되고 상기 제1노드와 접지전압단 사이에 접속된 제1엔모스형 트랜지스터와, 게이트로 컬럼 프리차지 신호(Ypre)가 인가되고 전지전압단과 제2노드 사이에 접속된 제1피모스형 트랜지스터와, 게이트가 상기 제1인버터 출력단에 접속되고 상기 제2노드와 접지전압단 사이에 접속된 제2엔모스형 트랜지스터와, 상기 제2노드와 제3노드 사이에 접속된 제2 인버터와 게이트가 상기 제3노드에 접속되고 전원전압단과 상기 제2노드 사이에 접속된 제2피모스형 트랜지스터와, 상기 제3노드와 제10 엔모스형 트랜지스터(MN10) 및 제30 엔모스형 트랜지스터 (MN30)공통 게이트 단자 사이에 접속된 제3인버터(IV3)와, 게이트로 상기 제3인버터 출력단이 접속되고 상기 제3노드(N3)와 컬럼 어드레스 신호(/RYA 0)입력단 사이에 접속된 제10 엔모스형 트랜지스터와 게이트가 상기 제3 인버터 출력단에 접속되고 상기 제3노드와 접지전압단 사이에 접속된 제30엔모스형 트랜지스터와, 게이트로 컬럼 어드레스 신호(RYA 0)가 인가되고 상기 제3노드와 접지전압단 사이에 접속된 제4엔모스형 트랜지스터(MN4)와, 상기 제3노드와 제20엔모스형 트랜지스터(MN20) 및 제40엔모스형 트랜지스터(MN40) 공통 게이트 단자 사이에 접속된 제4인버터(IV4)와, 게이트가 상기 제4인버터 출력단에 접속되고 상기 제3노드와 컬럼 어드레스 신호(/RYA 1)단자 사이에 접속된 제20엔모스형 트랜지스터(MN20)와, 게이트가 상기 제4인버터 출력단에 접속되고 상기 제3노드와 접지전압단 사이에 접속된 제40엔모스형 트랜지스터(MN40)와 게이트가 컬럼 어드레스 신호(RYA 1) 입력단자에 접속되고 상기 제3노드와 접지전압단 사이에 접속된 제6엔모스형 트랜지스터(MN6)와, 게이트가 상기 제3노드에 접속되고 리던던트 컬럼 인에이블 신호(/Yred)출력단과 접지전압단 사이에 접속된 제7엔모스형 트랜지스터로 구성된다.
이하, 상기 구성에 따른 동작관계를 살펴보기로 한다.
제2도에 도시된 본 발명의 퓨즈 박스는 4비트 어드레스 중 2비트 어드레스 퓨즈를 달고 나머지 2비트 에는 모스 트랜지스터와 인버터를 달아 퓨즈 역할을 대신 하였다.
이하, 각각의 경우에 대하여 리페어의 가능 여부를 살펴보면 상기 제3노드가 하이상태에서 컬럼 어드레스1(RYA 1)과 컬럼 어드레스0(RYA 0)모두가 로우인 경우에는 제4엔모스형 트랜지스터가 턴-오프되어 해당 퓨즈를 절단할 필요가 없으며, 제6엔모스형 트랜지스터가 턴-오프되어 해당 퓨즈를 절단할 필요가 없다.
제3노드상의 논리 하이신호는 제3,제4 인버터(IV3, IV4)에 의해 각각 반전되어 제10 엔모스형 트랜지스터, 제30 엔모스형 트랜지스터, 제20 엔모스형 트랜지스터 그리고 제40 엔모스형 트랜지스터 게이트로 로우신호가 인가되어 턴-오프된다.
따라서, 상기 제3노드상의 하이신호는 하이상태를 그대로 유지하고 결함이 발생된 컬럼라인을 대신하여 리페어 동작을 진행하게 된다.
컬럼 어드레스1(RYA 1)이 로우이고 컬럼 어드레스 0(RYA 0)이하인 경우에 있어서는 제6엔모스형 트랜지스터가 턴-오프되어 해당 퓨즈를 절단할 필요가 없으며 제4엔모스형 트랜지스터는 턴-온 된다.
따라서, 상기 제4엔모스형 트랜지스터에 접속된 퓨즈를 절단하여 상기 제3노드에서 접지단으로 전류 패스를 방지한다.
컬럼 어드레스 1(RYA 1)하이이고 컬럼 어드레스 0(RYA 0)이 로우인 경우에는 제6엔모스형 트랜지스터가 턴-온되어 상기 제3노드상에서 접지단으로 전류 패스가 형성된다.
따라서, 상기 전류 패스를 차단하기 위하여 해당 퓨즈를 절단한다. 컬럼 어드레스 1(RYA 1)과 컬럼 어드레스 0(RYA 0)이 모두 하이인 경우에는 제4엔모스형 트랜지스터와 제6엔모스형 트랜지스터가 모두 턴-온되어 제3노드상에서 접지단으로 전류 패스가 형성되는데 이를 방지하기 위하여 제4엔모스형 트랜지스터 및 제6엔모스형 트랜지스터에 각각 접속된 퓨즈를 절단하여 전류 패스를 차단한다.
이상에서 살펴본 바와 같이, 4가지 경우 모두에 있어서 리페어가 가능함을 알수 있다.
다음은 정상 컬럼 동작시에는 리던던트 컬럼이 인에이블 되지 않는지에 대해서 알아 보기로 한다.
상기 제3노드상의 전위가 로우상태를 유지하고 있는 상태에서, 컬럼 어드레스 1(RYA 1)과 컬럼 어드레스 0(RYA 0)이 모두 로우인 경우에 있어서는 /컬럼 어드레스 1(/RYA 1)과 /컬럼 어드레스 0(/RYA 0)이 모두 하이가 된다.
따라서, 제3노드상의 로우신호가 제3, 제4인버터에 의해 반전되면 제10 엔모스형 트랜지스터 및 제20엔모스형 트랜지스터가 턴-온되어 하이의 /컬럼 어드레스 1(/RYA 1)과 하이의 /컬럼 어드레스 0(/RYA 0)이 제3노드상에 전달되어 상기 제3노드상은 하이상태로 변하게 되는데, 상기 제3, 제4 인버터 출력신호인 하이신호에 의해 거의 동시에 제30, 제40엔모스형 트랜지스터가 턴-온되어 상기 제3노드상의 하이전위가 접지단으로 빠지게 된다.
결국, 상기 제3 노드상의 전위는 로우상태를 유지하게 되고 정상 컬럼 동작을 수행하게 된다.
나머지 각각의 경우에 있어서도 상기한 바와 같이 전류 패스가 형성되어 제3노드상의 전위는 로우상태를 유지하게 되어 4가지 경우 모두에 있어서 리페어 동작이 일어나지 않게 된다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따른 컬럼 리던던트 퓨즈 박스에 있어서도 종래의 박스처럼 동일한 역할을 수행할 수 있음을 알 수 있다.
그런데, 종래의 컬럼 리던던트 퓨즈 박스에 비해 본 발명의 컬럼 리던던트 퓨즈 박스는 인버터와 모스 트랜지스터를 통해 퓨즈의 역할을 대신하게 되므로 퓨즈의 개수가 절반으로 줄어들어 퓨즈 피치가 늘어나 리페어에 따른 정상 퓨즈의 손상을 보다 감소시키는 장점이 있다.
이상에서 설명한 바와 같이, 본 발명의 컬럼 리던던트 퓨즈 박스를 반도체 메모리 장치에 구현하게 되면 리페어에 따른 정상 퓨즈의 손상을 보다 방지하게 되어 리페어 수율을 향상시키게 되는 효과가 있다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 청구된 특허 청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (3)
- 초기에 컬럼 리던던트 퓨즈 박스부를 프리차지 시키기 위한 프리차지 수단과, 인에이블 퓨즈에 의해 정상 컬럼 동작시 또는 리페어 컬럼 동작시 상기 컬럼 리던던트 퓨즈 박스부의 한 노드를 제1 또는 제2전압레벨로 동작시키기 위한 컬럼 퓨즈박스 구동 수단과, 손실전력을 보상해주기 위한 손실전력 보상 수단과, 정상 컬럼라인 또는 리페어 컬럼라인을 선택하기 위한 드라이버 수단을 포함하는 반도체 메모리 장치의 컬럼 리던던트 회로에 있어서, 결함 어드레스 신호의 입력시 오프되어 어드레스 전위의 전달을 차단하기 위한 수단과, 정상 컬럼 동작시 상기 차단 수단을 통해 전달된 하이 전위를 접지단으로 전달시키기 위한 전달 수단과, 입력단에 제1전압레벨 신호가 들어오면 이에 대응하여 상기 전달 수단의 커런트 패스를 방지하고, 상기 입력단에 제2전압레벨 신호가 들어오면 이에 대응하여 차단부으로 들어온 어드레스 전위를 접지단으로 전달하도록 전달부를 턴-온시키기 위한 수단과, 게이트로 결함 어드레스 신호가 인가되고 한 노드상의 전위를 하이로 유지시키기 위한 퓨즈와 직렬접속되어 드라이버부 입력단과 접지단 사이에 접속된 모스 트랜지스터를 포함하는 것을 특징으로 하는 컬럼 리던던트 회로.
- 제1항에 있어서, 상기 차단 수단은 모스 트랜지스터를 포함하는 것을 특징으로 하는 컬럼 리던던트 회로.
- 제1항에 있어서, 상기 전달 수단은 모스 트랜지스터를 포함하는 것을 특징으로 하는 컬럼 리던던트 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080216A KR100235945B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 메모리 장치의 컬럼 리던던트 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080216A KR100235945B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 메모리 장치의 컬럼 리던던트 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980060849A KR19980060849A (ko) | 1998-10-07 |
| KR100235945B1 true KR100235945B1 (ko) | 1999-12-15 |
Family
ID=19493471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960080216A KR100235945B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 메모리 장치의 컬럼 리던던트 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100235945B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4068330A1 (de) * | 2021-03-31 | 2022-10-05 | Siemens Aktiengesellschaft | Vorrichtung zur kompensation von widerstandstoleranzen einer sicherung für einen stromkreis und leitungstreiber für einen anschluss eines kommunikationsgeräts |
-
1996
- 1996-12-31 KR KR1019960080216A patent/KR100235945B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980060849A (ko) | 1998-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950004872B1 (ko) | 정규 메모리 셀 어레이와 동시에 억세스가능한 용장 메모리 셀 컬럼을 갖고 있는 반도체 메모리 디바이스 | |
| US4837747A (en) | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block | |
| KR100287541B1 (ko) | 반도체 메모리 장치의 리던던시 디코더 인에이블회로 | |
| GB2302748A (en) | Semiconductor memory cell repair | |
| US6711074B2 (en) | Circuit and method for repairing column in semiconductor memory device | |
| KR100235945B1 (ko) | 반도체 메모리 장치의 컬럼 리던던트 회로 | |
| KR20010014452A (ko) | 데이터선 보상용 용장 장치를 구비한 반도체 기억 장치 | |
| KR100320683B1 (ko) | 스탠바이 전류불량 구제기능을 가지는 반도체 메모리 장치 | |
| US5257228A (en) | Efficiency improved DRAM row redundancy circuit | |
| US20030026147A1 (en) | Fuse box including make-link and redundant address decoder having the same, and method for repairing defective memory cell | |
| JPH10241395A (ja) | 冗長回路を備えた半導体メモリ装置 | |
| KR100535021B1 (ko) | 리페어 장치 | |
| KR19980018419A (ko) | 반도체 기억 장치의 결함 구제 회로 | |
| KR100761399B1 (ko) | 리던던시 회로 | |
| KR100649970B1 (ko) | 리던던시 회로 | |
| KR100224774B1 (ko) | 반도체 메모리 장치의 컬럼 리던던시 회로 | |
| KR100652428B1 (ko) | 반도체 메모리 장치의 리던던시 회로 | |
| US5838621A (en) | Spare decoder circuit | |
| KR100240884B1 (ko) | 반도체 메모리 장치 및 이의 리던던트 셀 테스트 회로 | |
| KR0146630B1 (ko) | 반도체 소자의 메모리 블록 선택회로 | |
| KR100454632B1 (ko) | 반도체소자의워드라인리페어장치 | |
| KR19990004580A (ko) | 반도체 메모리 소자의 리페어 장치 | |
| KR100865708B1 (ko) | 반도체 장치 | |
| KR100311216B1 (ko) | 스탠바이 전류의 흐름을 차단시키기 위한 메모리 소자의 리페어 회로 | |
| KR960015673B1 (ko) | 롬리페어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070827 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |