KR100240884B1 - 반도체 메모리 장치 및 이의 리던던트 셀 테스트 회로 - Google Patents

반도체 메모리 장치 및 이의 리던던트 셀 테스트 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 리던던트 셀의 결함 여부를 테스트하기 위한 반도체 메모리 장치 및 이의 리던던트 셀 테스트 회로에 관한 것으로서, 노멀 워드라인에 연결된 메모리 셀들 중 적어도 어느 하나에 결함이 발생될 경우 이를 대체하기 위한 리던던트 셀들이 연결되는 보조 워드라인들을 구비하며, 리던던트 셀 테스트시 외부로부터 인가되는 더미 로우 어드레스 신호에 응답하여 상기 리던던트 셀들에 대한 결함 여부를 판별하는 반도체 메모리 장치의 리던던트 셀 테스트 회로에 있어서, 제 1 및 제 2 로우 어드레스 신호들을 입력받아, 상기 더미 로우 어드레스 신호 및 외부로부터 인가되는 제어신호에 응답하여 상기 보조 워드라인들에 각각 대응되는 소정 레벨의 리던던시 활성화 신호들을 출력하는 복수개의 로우 리던던시 퓨즈 박스들을 구비하되, 리던던트 셀 테스트시 상기 각 퓨즈 박스는 상기 제 1 및 제 2 로우 어드레스 신호들 중 상기 각 보조 워드라인에 해당되는 각 조합신호의 전압레벨에 따라 대응되는 각 리던던시 활성화 신호를 출력하는 로우 리던던시 퓨즈 박스 블록과; 상기 각 퓨즈 박스에 대응되는 보조 워드라인 구동회로들을 구비하며, 상기 각 리던던시 활성화 신호 및 상기 제어신호에 응답하여 상기 각 리던던시 활성화 신호에 대응되는 각 보조 워드라인을 활성화시키는 로우 리던던시 디코더로 이루어졌다.

Description

반도체 메모리 장치 및 이의 리던던트 셀 테스트 회로.
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 리던던트 셀의 결함 여부를 테스트하기 위한 반도체 메모리 장치 및 이의 리던던트 셀 테스트 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 수율을 증대시키 위해 로우 결함 복구 장치와 칼럼 복구 장치를 구비하고 있다. 반도체 메모리 장치의 제조에 있어서 메모리 셀에 결함이 있으면 결함 복구 장치에 의하여 결함 셀을 여분의 메모리 셀로 대체하며, 이를 통상적으로 리페어(repair)라 칭한다. 상기와 같은 리페어를 수행하는 과정에서 결함 셀을 대체하는 여분의 메모리 셀에 뷸량이 발생하면 수율이 떨어지게 된다. 따라서, 여분의 메모리 셀의 결함 여부를 테스트(이하, 리던던시 셀 테스트)하여 결함복구의 여부를 결정하는 것은 중요하다.
도 1에는 종래 리던던시 제어신호들의 흐름에 따른 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.
도 1를 참조하면, 반도체 메모리 장치는 셀 어레이(100), 칼럼 선택부(200), 그리고 로우 선택부(600)로 구성되어 있다. 상기 셀 어레이(100)에는 복수개의 메모리 셀들이 행과 열 방향으로 배열되어 있고, 각 메모리 셀은 대응되는 각 워드라인(WLn)(n은 양의 정수)과 각 비트라인(BLn)이 연결되어 있다. 그리고, 행 방향으로 리던던트 셀들이 연결된 복수개의 보조 워드라인들(S0 - S3)이 배열되어 있다. 상기 칼럼 선택부(200)는 상기 셀 어레이(100)의 칼럼 방향 즉, 비트라인들을 선택하기 위한 것으로 칼럼 어드레스 버퍼(210)와 칼럼 디코더(220)로 이루어졌다. 상기 로우 선택부(600)는 상기 셀 어레이(100)의 로우 방향 즉, 워드라인들을 선택하기 위한 것이다. 그리고, 상기 로우 선택부(600)는 로우 어드레스 버퍼(300), 로우 프리 디코더(320), 로우 디코더(340), 제 2 로우 어드레스 버퍼(360), 로우 리던던시 퓨즈 박스 블록(400), 그리고 로우 리던던시 디코더(500)로 이루어졌다.
상기 로우 어드레스 버퍼(300)는 외부로부터 인가되는 TTL 레벨의 로우 어드레스 신호(Ai)(여기서, i=0 - 5)를 입력받아 CMOS 레벨의 로우 어드레스 신호들(RAi, RAiB)로 변환하여 출력한다. 상기 로우 프리 디코더(320)는 상기 로우 어드레스 버퍼(300)로부터 출력되는 상기 로우 어드레스 신호들(RAi, RAiB)을 입력받아 이를 디코딩하여 출력한다. 상기 로우 디코더(340)는 상기 로우 프리 디코더(320)로부터 출력된 상기 프리디코딩된 로우 어드레스 신호(RAjk)(여기서, j=0, 2, 4 k=1, 3, 5)에 응답하여 상기 셀 어레이의 소정 워드라인을 선택한다.
상기 제 2 로우 어드레스 버퍼(360)는 리던던시 셀 테스트시 인가되는 하이 레벨의 더미 로우 어드레스 신호(DAi)를 입력받아 하이 레벨 및 로우 레벨이 DRAi 및 DRAiB 신호들을 출력한다. 상기 로우 리던던시 퓨즈 박스 블록(400)은 리페어를 수행하기 위한 퓨즈들을 이용하여 리던던시 정보를 저장한다. 상기 로우 어드레스 버퍼(300)로부터 출력되는 로우 어드레스 신호들(RAi, RAiB)을 입력받아 상기 리던던시 정보와 일치하는가를 판별하여 리던던시 수행 여부를 알리는 신호(REDi)를 출력한다. 상기 로우 리던던시 디코더(500)는 상기 REDi 신호 및 제어신호(PR)에 응답하여 상기 셀 어레이(100)의 보조 워드라인들(S0 - S3)을 선택한다.
도 2에는 RASB 입력버퍼를 보여주는 회로도가 도시되어 있다. 도 2에 도시된 RASB 입력버퍼는 통상적으로 DRAM 장치에서 사용되는 것으로서 인버터(10)로 이루어지며, 로우 어드레스 스트로브 신호(
Figure kpo00001
)를 입력받아 이의 위상을 반전시킨 PR 신호를 출력한다. 상기
Figure kpo00002
신호는 반도체 메모리 장치가 활성화 상태(enable state)일 경우 로우 레벨(low level)로 천이되고 비활성화 상태(disable state)에서는 하이 레벨(high level)로 천이된다.
도 3에는 도 1에 도시된 로우 어드레스 버퍼를 보여주는 회로도가 도시되어 있다.
도 3를 참조하면, 로우 어드레스 버퍼(300)는 비교수단(301)과 래치수단들(302, 303)로 이루어졌다. 상기 비교수단(301)은 기준전압(VREF)과 외부 로우 어드레스 신호(Ai)를 입력받아, 도 2에 도시된 RASB 입력 버퍼로부터 출력되는 PR 신호에 응답하여 상기 두 신호들(VREF, Ai)을 비교한다. 상기 비교수단(301)은 복수개의 PMOS 트랜지스터들(11 - 14)과 복수개의 NMOS 트랜지스터들(15 - 17)로 이루어졌다. 상기 각 래치수단(302, 303)은 각각 인버터들(18 - 21)로 이루어지며, 상기 비교수단(301)의 각 출력단(N1, N2)으로부터 각각 출력되는 소정 신호들을 래치하고 이의 위상을 반전시켜 출력한다.
상기 PR 신호가 로우 상태일 때, 상기 비교수단(301)은 비활성화되고 이의 출력단자들(N1, N2)은 상기 PR 신호에 제어되는 PMOS 트랜지스터들(11, 2)을 통해 하이 레벨로 프리챠지된다. 결국, 상기 PR 신호가 로우 상태일 경우 상기 로우 어드레스 신호들(RAi, RAiB)은 로우 상태로 프리챠지된다. 반면, 상기 PR 신호가 하이 상태일 때 상기 외부 로우 어드레스 신호(Ai)의 전압레벨에 따라 상기 로우 어드레스 신호들(RAi, RAiB) 중 어느 하나는 하이 상태로 활성화되고 다른 하나는 비활성화되어 출력된다.
도 4에는 도 1에 도시된 로우 프리 디코더를 보여주는 회로도가 도시되어 있다.
도 4를 참조하면, 로우 프리 디코더(320)는 낸드 게이트(22)와 인버터(23)로 이루어졌다. 상기 낸드 게이트(22)는 도 3에 도시된 로우 어드레스 버퍼(300)로부터 출력되는 로우 어드레스 신호들(RAj, RAk)(여기서, j=0, 2, 4 그리고 k=1, 3, 5)와 도 1에 도시된 제 2 로우 어드레스 버퍼(360)로부터 출력되는 제 2 더미 로우 어드레스 신호(DRAiB)를 입력받아 이를 디코딩하고 상기 인버터(23)를 통해 디코딩된 신호(RAjk)를 출력한다. 만약, 상기 제 2 더미 로우어드레스 신호(DRAiB)가 로우 레벨로 인가될 경우 상기 로우 어드레스 신호들(RAj, RAk)에 관계없이 상기 디코딩 신호(RAjk)는 비활성화된다.
도 5에는 도 1에 도시된 로우 디코더를 보여주는 회로도가 도시되어 있다.
도 5에 도시된 로우 디코더(340)는 복수개의 PMOS 트랜지스터들(24, 25)과 복수개의 NMOS 트랜지스터들(27, 28, 29)과 인버터들(30, 31)과 퓨즈(26)로 이루어졌다. 상기 로우 디코더(340)는 로우 어드레스 신호(RAi)가 6개일 때의 경우이며, PR 신호가 로우 상태일 때 대응되는 워드라인(WLn)이 로우 상태로 프리챠지된다. 상기 퓨즈(26)는 워드라인에 연결된 메모리 셀에 불량이 발생하면 상기 워드라인에 대응되는 퓨즈(26)를 커팅한다. 만약, 상기 퓨즈(26)가 커팅되면 상기 퓨즈(26)에 대응되는 워드라인은 활성화될 수 없고 이에 대응되는 보조 워드라인(spare word line)이 활성화된다.
도 6에는 도 1에 도시된 제 2 로우 어드레스 버퍼를 보여주는 회로도가 도시되어 있다.
도 6를 참조하면, 제 2 로우 어드레스 버퍼(360)는 리던던시 셀 테스트시 외부로부터 인가되는 TTL 레벨의 더미 로우 어드레스 신호(DAi)를 입력받아 이를 CMOS 레벨의 제 1 및 제 2 더미 로우 어드레스 신호들(DRAi, DRAiB)로 변환하여 출력한다. 그리고, 상기 제 2 로우 어드레스 버퍼(360)는 비교수단(361)과 래치수단들(362, 363)로 이루어졌다. 상기 비교수단(361)은 기준전압(VREF)과 더미 로우 어드레스 신호(DAi)를 입력받아, 도 2에 도시된 RASB 입력 버퍼로부터 출력되는 PR 신호에 응답하여 상기 두 신호들(VREF, DAi)을 비교한다. 상기 더미 로우 어드레스 신호(DAi)는 웨이퍼 상태에서만 입력이 가해지며, 패키지 후에는 NMOS 트랜지스터(39)를 통해 로우 레벨로 유지된다. 따라서, 상기 제 2 로우 어드레스 버퍼(360)로부터 출력되는 제 1 더미 로우 어드레스 신호(DRAi)는 웨이퍼 상에서 더미 로우 어드레스(DAi)가 하이 상태 즉, 상기 기준전압(VREF)의 전압레벨에 비해 높은 전압레벨일 경우에만 하이 상태로 활성화된다. 여기서, 제 2 더미 로우 어드레스 신호(DRAiB)는 상기 제 1 더미 로우 어드레스 신호(DRAi)의 상보 신호이다.
도 7에는 도 1에 도시된 로우 리던던시 퓨즈 박스 블록을 보여주는 블록도가 도시되어 있다.
도 7에 도시된 로우 리던던시 퓨즈 박스 블록(400)은 4개의 퓨즈 박스들(400A - 400D)로 구성되며 각각 PR 신호, RAi 및 RAiB 신호들을 입력받아 미리 설정된 리던던시 정보에 따라 소정 레벨의 리던던시 활성화 신호(RED)를 출력한다. 상기 로우 리던던시 퓨즈 박스 블록(400)의 각 퓨즈 박스(400A - 400D)의 회로를 보여주는 회로도는 도 8에 도시되어 있다. 도 8에 도시된 각 로우 리던던시 퓨즈 박스(400A - 400D)는 프리챠지 수단(410), 래치 수단(420), 그리고 리던던시 정보 저장수단(430)으로 구성되어 있다. 상기 프리챠지 수단(410)은 RASB 입력버퍼로부터 출력되는 PR 신호에 응답하여 출력신호(RED)가 전달되는 도전경로(L1)를 소정 레벨로 프리챠지한다. 상기 프리챠지 수단(410)은 상기 PR 신호가 입력되는 입력단자(3)에 게이트 단자가 연결되며 내부 전원전압(IVC)이 인가되는 전원단자(1)와 상기 도전경로(L1) 사이에 채널이 연결된 PMOS 트랜지스터(44)로 이루어졌다.
반도체 메모리 장치가 비활성화 상태에서 도 2에 도시된 RASB 입력 버퍼로 입력되는 로우 어드레스 스트로브 신호(
Figure kpo00003
)가 하이 레벨이기 때문에 상기 PR 신호는 로우 레벨로 출력되며, 이에따라 상기 도전경로(L1)를 하이 레벨로 프리챠지한다. 반면, 반도체 메모리 장치가 활성화되면 상기 PR 신호는 하이 레벨로 인가되어 상기 프리챠지 수단(410)은 비활성화된다. 상기 래치 수단(420)은 상기 도전경로(L1)에 프리챠지되는 레벨에 따라 래치가 형성되어 상기 도전경로(L1)를 일정레벨로 유지하게 된다. 상기 래치 수단(420)은 PMOS 트랜지스터(45)와 인버터(46)로 이루어졌다. 상기 인버터(46)는 상기 도전경로(L1)에 챠지된 전압레벨을 입력받아 이를 반전시켜 출력한다. 그리고, 상기 PMOS 트랜지스터(45)는 상기 전원단자(1)와 상기 도전경로(L1) 사이에 채널이 연결되며 상기 인버터(46)의 출력단에 게이트 단자가 연결되어 있다.
상기 리던던시 정보 저장수단(430)은 복수개의 퓨즈들(F1 - F12)과 상기 퓨즈들(F1 - F12)에 각각 대응되는 NMOS 트랜지스터들(47 - 58)로 구비되어 있다. 그리고, 상기 리던던시 정보 저장수단(430)은 결함이 생긴 메모리 셀에 대응되는 퓨즈를 미리 커팅함으로써 리던던시 여부를 판단할 수 있는 리던던시 정보를 저장하게 된다. 상기 각 퓨즈(F1 - F12)의 일단자는 상기 도전경로(L1)에 연결되어 있다. 그리고, 상기 각 NMOS 트랜지스터(47 - 58)는 상기 퓨즈들(F1 - F12)의 각 타단자에 각 드레인 단자가 연결되고 각 소오스 단자가 접지전압(Vss)이 인가되는 접지단자(2) 사이에 연결되며 각 게이트 단자는 외부로부터 인가되는 로우 어드레스 신호들(RAi, RAiB)을 입력받는다.
반도체 메모리 장치가 활성화되면 즉, PR 신호가 하이 상태가 되면 상기 로우 어드레스 신호들(RAi, RAiB) 중 어느 하나가 하이 상태로 되어 리페어 작업을 하지 않은 즉 퓨즈 커팅이 이루어지지 않은 소정 퓨즈 박스의 출력(RED)은 상기 NMOS 트랜지스터들(47 - 58)에 의해 로우 상태로 디스챠지된다. 반면, 리페어 작업에 의하여 임의의 워드라인에 대응하여 퓨즈가 커팅된 소정 퓨즈 박스의 출력(RED)은 워드라인에 대응되는 어드레스가 인가되면 하이 상태가 유지된다.
도 9에는 도 1에 도시된 로우 리던던시 디코더의 구성을 보여주는 블록도가 도시되어 있다.
도 9를 참조하면, 로우 리던던시 디코더(500)는 RAj, RAk, DRAi, REDi, 그리고 PR 신호들에 응답하여 이를 디코딩하여 대응되는 보조 워드라인(또는 스페어 워드라인)을 선택한다. 그리고, 상기 로우 리던던시 디코더(500)는 상기 각 신호들(RAj, RAk, DRAi, REDi, PR)을 입력받아 이에 응답하여 보조 워드라인을 구동하기 위한 보조 워드라인 구동회로들(500A - 500D)로 이루어졌다. 상기 각 보조 워드라인 구동회로에 대해서 도 10에 상세히 도시되어 있다.
도 10에 도시된 바와같이, 각 보조 워드라인 구동회로(500A - 500D)는 제 1 디코딩부(510), 제 2 디코딩부(520), 그리고 제 3 디코딩부(530)로 구성되어 있다. 상기 제 1 디코딩부(510)는 로우 리던던시를 수행하기 위해 소정 보조 워드라인(S0 - S3)을 선택하기 위한 것으로 지연 수단(59), 낸드 게이트(60), 그리고 인버터(61)로 이루어졌다. 즉, 리페어 작업에 의해 리던던시 활성화 신호(RED)가 하이 상태이면 PR 신호가 하이로 활성화되어 해당되는 보조 워드라인을 활성화시키는 동작을 한다.
그리고, 상기 제 2 디코딩부(520)는 로우 리던던트 셀 테스트시 소정 보조 워드라인을 선택하기 위한 것으로 낸드 게이트(62)와 인버터(63)로 이루어졌다. 상기 제 1 디코딩부(510)는 리던던트 셀 테스트시 비활성화되기 때문에 보조 워드라인을 선택하기 위해 상기 제 2 디코딩부(520)가 활성화된다. 상기 제 3 디코딩부(530)는 정상적인 동작 상태에서는 상기 제 1 디코딩부(510)에 의해 보조 워드라인을 선택하고, 리던던트 셀 테스트시에는 상기 제 2 디코딩부(520)에 의해 보조 워드라인을 선택하게 된다.
이하 도 1 내지 도 10를 참조하면서, 종래 기술에 따른 동작을 설명하면 다음과 같다.
소정 워드라인에 대응되는 메모리 셀에 불량이 발생하여 상기 워드라인을 보조 워드라인으로 대체한다 하더라도 대체된 보조 워드라인에 대응되는 리던던트 셀들 중에서 어느 하나라도 불량이 발생하면 이의 반도체 메모리 장치는 불량품이 된다. 따라서, 4개 또는 더 많은 보조 워드라인들에 연결된 모든 리던던트 셀들을 테스트하여 불량 여부를 확인하는 것은 매우 중요하다.
만약, 테스트를 수행한 결과로 제 1 내지 제 3 보조 워드라인(S0 - S2)에 대응되는 리던던트 셀들 중에는 불량이 발생한 셀이 존재하고 제 4 보조 워드라인(S3)에 연결된 리던던트 셀에는 불량이 없다면 상기 제 4 보조 워드라인(S3)으로 결함이 생긴 소정 워드라인을 대체하면 된다. 이와 같은 목적을 달성하기 위해 도 10에 도시된 보조 워드라인 구동회로(500A - 500D)에는 리던던트 셀 테스트를 수행하기 위한 제 2 디코딩부(520)를 구비하고 있다.
리던던트 셀 테스트를 수행하기 위해 도 6에 도시된 제 2 로우 어드레스 버퍼(360)로 더미 로우 어드레스 신호(DAi)가 하이 레벨로 인가된다. 이때, 도 2에 도시된 RASB 입력 버퍼로부터 하이 레벨로 활성화된 RP 신호가 출력된다. 따라서, 상기 제 2 로우 어드레스 버퍼(360)는 하이 레벨의 제 1 더미 로우 어드레스 신호(DRAi)와 로우 레벨의 제 2 더미 로우 어드레스 신호(DRAiB)를 각각 출력한다. 그리고, 상기 제 2 더미 로우 어드레스 신호(DRAiB)를 일 입력신호로 하는 도 4에 도시된 로우 프리디코더(320)는 비활성화되어 워드라인들을 활성화시키지 못하게 된다. 이로써, 도 9 및 도 10에 도시된 바와같이, 상기 제 1 더미 로우 어드레스 신호(DRAi)가 하이 레벨로 인가되어 각 보조 워드라인 구동회로(500A - 500D)의 제 2 디코딩부(520)는 RAj 및 RAk의 조합에 의해 해당되는 보조 워드라인을 선택한다.
그러나, 상술한 바와같은 종래 반도체 메모리 장치의 리던던시 회로에 의하면, 리던던트 셀 테스트시 사용되는 일부의 로우 어드레스 신호가 보조 워드라인 구동회로(500)의 입력으로 사용되기 때문에 상기 로우 어드레스 신호가 전달되는 신호라인에 의한 기생용량이 증가하게 된다. 이로인해, 반도체 메모리 장치의 동작 속도가 저하되는 문제점이 생겼다. 또한, 상기 보조 워드라인 구동회로가 리던던트 셀 테스트시 더미 로우 어드레스 신호(DRAi)와 상기 로우 어드레스 신호의 일부를 입력받아 동작하는 제 2 디코딩부(520)가 구현되었기 때문에 전체적인 구성이 복잡하여 레이아웃 면적이 커지는 문제점도 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 리던던트 셀 테스트를 수행하기 위한 회로들을 간략화하여 속도가 저하되는 것을 방지하고 레이아웃 면적을 줄이기 위한 반도체 메모리 장치의 리던던트 셀 테스트 회로를 제공하는 데 있다.
본 발명의 다른 목적은, 리던던트 셀의 결함 여부를 테스트할 수 있는 리던던트 셀 테스트 회로를 구비한 반도체 메모리 장치를 제공하는 데 있다.
도 1은 종래 리던던시 제어신호들의 흐름에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;
도 2는 RASB 입력버퍼의 회로를 보여주는 회로도;
도 3은 도 1에 도시된 로우 어드레스 버퍼의 회로를 보여주는 회로도;
도 4는 도 1에 도시된 로우 프리 디코더의 회로를 보여주는 회로도;
도 5는 도 1에 도시된 로우 디코더의 회로를 보여주는 회로도;
도 6은 도 1에 도시된 제 2 로우 어드레스 버퍼의 회로를 보여주는 회로도;
도 7은 도 1에 도시된 로우 리던던시 퓨즈 박스 블록의 구성을 보여주는 블록도;
도 8은 도 7에 도시된 로우 리던던시 퓨즈 박스 블록의 각 퓨즈 박스의 회로를 보여주는 회로도;
도 9는 도 1에 도시된 로우 리던던시 디코더의 구성을 보여주는 블록도;
도 10은 도 9에 도시된 로우 리던던시 디코더의 각 보조 워드라인 구동회로를 보여주는 회로도;
도 11은 본 발명에 따른 리던던시 제어신호들의 흐름에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;
도 12는 도 11에 도시된 로우 리던던시 퓨즈 박스 블록의 구성을 보여주는 블록도;
도 13A 내지 도 13D는 도 11에 도시된 로우 리던던시 퓨즈 박스 블록의 각 퓨즈 박스의 회로를 보여주는 회로도;
도 14는 도 11에 도시된 로우 리던던시 디코더의 구성을 보여주는 블록도;
도 15는 도 14에 도시된 로우 리던던시 디코더의 각 보조 워드라인 구동회로를 보여주는 회로도,
* 도면의 주요 부분에 대한 부호 설명 *
100 : 셀 어레이 200 : 컬럼 선택부
300 : 로우 어드레스 버퍼 320 : 로우 프리디코더
340 : 로우 디코더 360 : 제 2 로우 어드레스 버퍼
400 : 로우 리던던시 퓨즈 박스 블록 500 : 로우 리던던시 디코더
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 노멀 워드라인에 연결된 메모리 셀들 중 적어도 어느 하나에 결함이 발생될 경우 이를 대체하기 위한 리던던트 셀들이 연결되는 보조 워드라인들을 구비하며, 리던던트 셀 테스트시 외부로부터 인가되는 더미 로우 어드레스 신호에 응답하여 상기 리던던트 셀들에 대한 결함 여부를 판별하는 반도체 메모리 장치의 리던던트 셀 테스트 회로에 있어서, 제 1 및 제 2 로우 어드레스 신호들을 입력받아, 상기 더미 로우 어드레스 신호 및 외부로부터 인가되는 제어신호에 응답하여 상기 보조 워드라인들에 각각 대응되는 소정 레벨의 리던던시 활성화 신호들을 출력하는 복수개의 로우 리던던시 퓨즈 박스들을 구비하되, 리던던트 셀 테스트시 상기 각 퓨즈 박스는 상기 제 1 및 제 2 로우 어드레스 신호들 중 상기 각 보조 워드라인에 해당되는 각 조합신호의 전압레벨에 따라 대응되는 각 리던던시 활성화 신호를 출력하는 로우 리던던시 퓨즈 박스 블록과; 상기 각 퓨즈 박스에 대응되는 보조 워드라인 구동회로들을 구비하며, 상기 각 리던던시 활성화 신호 및 상기 제어신호에 응답하여 상기 각 리던던시 활성화 신호에 대응되는 각 보조 워드라인을 활성화시키는 로우 리던던시 디코더를 포함한다.
이 실시예에 있어서, 상기 각 퓨즈 박스는, 상기 리던던시 활성화 신호가 전달되는 제 1 도전경로와; 소정 레벨로 챠지되는 제 2 도전경로와; 상기 제어신호에 응답하여, 상기 제 1 도전경로를 제 1 레벨로 챠지하는 프리챠지 수단과; 상기 제 1 도전경로가 제 2 레벨로 챠지될 경우 이에 응답하여 상기 제 1 도전경로의 전압레벨을 유지시키는 래치수단과; 상기 더미 로우 어드레스 신호에 응답하여, 상기 제 2 도전경로를 접지전압이 인가되는 접지단자와 연결하거나 분리시키는 스위칭 수단과; 상기 제 1 도전경로에 각 일단자가 연결된 복수개의 퓨즈들과, 상기 각 퓨즈의 타단자와 상기 제 2 도전경로 사이에 연결되며 대응되는 상기 제 1 및 제 2 로우 어드레스 신호들에 각각 제어되는 복수개의 NMOS 트랜지스터들로 이루어지되, 상기 복수개의 NMOS 트랜지스터들 중 상기 보조 워드라인들을 선택하기 위해 디코딩된 상기 조합신호들에 제어되는 NMOS 트랜지스터들은 해당되는 각 퓨즈의 타단자와 상기 접지단자 사이에 연결되는 리던던시 정보 저장수단으로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 프리챠지 수단은, 전원전압이 인가되는 전원단자와 상기 제 1 도전경로 사이에 채널이 연결되며 상기 제어신호가 인가되는 입력단자에 게이트 단자가 연결된 증가형 p채널 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 래치 수단은, 상기 제 1 도전경로의 전압레벨을 입력받아 이를 반전시켜 출력하는 인버터와; 상기 전원단자와 상기 제 1 도전경로 사이에 채널이 연결되며, 상기 인버터의 출력단에 게이트 단자가 연결된 증가형 p채널 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 스위칭 수단은, 상기 제 2 도전경로와 상기 접지단자 사이에 채널이 연결되며 상기 더미 로우 어드레스 신호가 인가되는 입력받자에 게이트 단자가 연결된 증가형 n채널 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각 보조 워드라인 구동회로는, 지연수단, NAND 게이트, 그리고 인버터로 구성되는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 행과 열 방향으로 각각 신장되는 워드라인들 및 보조 워드라인들과 비트라인들 그리고 상기 각 워드라인과 상기 각 비트라인이 교차되는 영역에 소정 데이터들을 저장하는 메모리 셀들이 배치되고 상기 각 보조 워드라인과 상기 각 비트라인이 교차되는 영역에 소정 데이터들을 저장하는 리던던트 셀들이 배치된 셀 어레이와; 외부로부터 인가되는 TTL 레벨의 외부 로우 어드레스 신호를 입력받아, 이를 CMOS 레벨의 제 1 및 제 2 로우 어드레스 신호들로 변환하여 출력하는 로우 어드레스 버퍼와; 리던던트 셀 테스트시 외부로부터 인가되는 TTL 레벨의 더미 어드레스 신호들을 입력받아, 이를 CMOS 레벨의 제 1 및 제 2 더미 로우 어드레스 신호들로 변환하여 출력하는 제 2 로우 어드레스 버퍼와; 상기 로우 어드레스 버퍼로부터 출력된 상기 제 1 및 제 2 로우 어드레스 신호들을 입력받아, 상기 제 2 로우 어드레스 버퍼로부터 출력된 상기 제 2 더미 로우 어드레스 신호에 응답하여 상기 상기 제 1 및 제 2 로우 어드레스 신호들을 프리디코딩하여 출력하는 로우 프리디코더와; 상기 로우 프리디코더로부터 출력된 상기 프리디코딩된 신호를 입력받아, 외부로부터 인가되는 제어신호에 응답하여 소정 워드라인을 선택하는 로우 디코더를 포함하되; 제 1 및 제 2 로우 어드레스 신호들을 입력받아, 상기 더미 로우 어드레스 신호 및 외부로부터 인가되는 제어신호에 응답하여 상기 보조 워드라인들에 각각 대응되는 소정 레벨의 리던던시 활성화 신호들을 출력하는 복수개의 로우 리던던시 퓨즈 박스들을 구비하되, 리던던트 셀 테스트시 상기 각 퓨즈 박스는 상기 제 1 및 제 2 로우 어드레스 신호들 중 상기 각 보조 워드라인에 해당되는 각 조합신호의 전압레벨에 따라 대응되는 각 리던던시 활성화 신호를 출력하는 로우 리던던시 퓨즈 박스 블록과; 상기 각 퓨즈 박스에 대응되는 보조 워드라인 구동회로들을 구비하며, 상기 각 리던던시 활성화 신호 및 상기 제어신호에 응답하여 상기 각 리던던시 활성화 신호에 대응되는 상기 각 보조 워드라인을 활성화시키는 로우 리던던시 디코더를 포함한다.
이와같은 회로 및 장치에 의해서, 리던던트 셀 테스트를 수행하기 위한 회로들을 간략화하여 동작 속도가 저하되는 것을 방지할 수 있을 뿐만아니라, 레이아웃 면적을 줄임으로써 고집적화를 실현할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 11 내지 도 15에 의거하여 상세히 설명한다.
도 11 내지 도 15에 있어서, 도 1 내지 도 10에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 11에는 본 발명의 신호 흐름에 따른 반도체 메모리 장치를 보여주는 블록도가 도시되어 있다.
도 11에 도시된 본 발명에 따른 반도체 메모리 장치는 셀 어레이(100), 로우 어드레스 버퍼(300), 로우 프리디코더(320), 로우 디코더(340), 제 2 로우 어드레스 버퍼(360), 로우 리던던시 퓨즈 박스 블록(400), 그리고 로우 리던던시 디코더(500)로 구성되어 있다. 상기 셀 어레이(100)는 행과 열 방향으로 각각 신장되는 워드라인들(WL0 - WLn)(여기서, n은 양의 정수) 및 비트라인들(BL0 - BLn)과, 상기 각 워드라인(WL0 - WLn)과 상기 각 비트라인(BL0 - BLn)이 교차되는 영역에 소정 데이터들을 저장하는 메모리 셀들이 배치되어 있다. 그리고, 행 방향으로 리던던트 셀들이 연결된 복수개의 보조 워드라인들(S0 - S3)이 배열되어 있다. 상기 로우 어드레스 버터(300)는 외부로부터 인가되는 TTL 레벨의 외부 로우 어드레스 신호(Ai)(여기서, i=0-5)를 입력받아, 이를 CMOS 레벨의 제 1 및 제 2 로우 어드레스 신호들(RAi, RAiB)로 변환하여 출력한다.
상기 제 2 로우 어드레스 버퍼(360)는 리던던트 셀 테스트시 외부로부터 인가되는 TTL 레벨의 더미 어드레스 신호(DAi)를 입력받아, 이를 CMOS 레벨의 제 1 및 제 2 더미 로우 어드레스 신호들(DRAi, DRAiB)로 변환하여 출력한다. 상기 로우 프리디코더(320)는 상기 로우 어드레스 버퍼(300)로부터 출력된 상기 제 1 및 제 2 로우 어드레스 신호들(RAi, RAiB)을 입력받아, 상기 제 2 로우 어드레스 버퍼(360)로부터 출력된 상기 제 2 더미 로우 어드레스 신호(DRAiB)에 응답하여 상기 상기 제 1 및 제 2 로우 어드레스 신호들(RAi, RAiB)을 프리디코딩하여 출력한다. 상기 로우 디코더(340)는 상기 로우 프리디코더(320)로부터 출력된 상기 프리디코딩된 신호(RAjk)(여기서, j=0, 2, 4 그리고 k=1, 3, 5)를 입력받아, 외부로부터 인가되는 제어신호(PR)에 응답하여 소정 워드라인을 선택한다.
상기 로우 리던던시 퓨즈 박스 블록(400)은 제 1 및 제 2 로우 어드레스 신호들(RAi, RAiB)을 입력받아, 상기 제 2 더미 로우 어드레스 신호(DRAiB) 및 상기 제어신호(PR)에 응답하여 보조 워드라인들(S0 - S3)에 각각 대응되는 소정 레벨의 리던던시 활성화 신호들(RED0 - RED3)을 출력하는 복수개의 로우 리던던시 퓨즈 박스들(400A - 400D)을 구비하고 있다. 리던던트 셀 테스트시 상기 각 퓨즈 박스(400A - 400D)는 상기 제 1 및 제 2 로우 어드레스 신호들(RAi, RAiB) 중 상기 각 보조 워드라인에 해당되는 각 조합신호(RA0·RA1, RA0B·RA1, RA0·RA1B, RA0B·RA1B)의 전압레벨에 따라 대응되는 각 리던던시 활성화 신호(RED0 - RED3)를 출력한다. 그리고, 상기 로우 리던던시 디코더(500)는 상기 각 퓨즈 박스(400A - 400D)에 대응되는 보조 워드라인 구동회로들(500A - 500D)을 구비하고 있다. 그리고, 각 보조 워드라인 구동회로(500A - 500D)는 각 리던던시 활성화 신호(RED0 - RED3) 및 상기 제어신호(PR)에 응답하여 상기 각 리던던시 활성화 신호(RED0 - RED3)에 대응되는 상기 각 보조 워드라인(S0 - S3)을 활성화시킨다.
도 12에는 본 발명의 바람직한 실시예에 따른 로우 리던던시 퓨즈 박스 블록의 구성을 보여주는 블록도가 도시되어 있다.
도 12에 도시된 로우 리던던시 퓨즈 박스 블록(400)은 제 1 및 제 2 로우 어드레스 신호들(RAi, RAiB)을 입력받아 상기 제 2 더미 로우 어드레스 신호(DRAiB) 및 상기 제어신호(PR)에 응답하여, 보조 워드라인들(S0 - S3)에 각각 대응되는 소정 레벨의 리던던시 활성화 신호들(RED0 - RED3)을 출력한다.
도 13A 내지 도 13D에는 본 발명의 바람직한 실시예에 따른 로우 리던던시 퓨즈 박스의 회로를 보여주는 회로도가 도시되어 있다.
도 13A 내지 도 13D를 참조하면, 본 발명에 따른 각 로우 리던던시 퓨즈 박스(400A, 400D)는 프리챠지 수단(410), 래치수단(420), 리던던시 정보 저장수단(430), 그리고 디스챠지 수단(440)으로 이루어졌다. 상기 프리챠지 수단(410)은 외부로부터 인가되는 제어신호(PR)에 응답하여 제 1 도전경로(L1)를 전원전압(Vcc) 레벨로 챠지한다. 상기 프리챠지 수단(410)은 전원전압(Vcc)이 인가되는 전원단자(1)와 상기 제 1 도전경로(L1) 사이에 채널이 연결되며 상기 제어신호(PR)가 인가되는 입력단자(3)에 게이트 단자가 연결된 증가형 p채널 MOS 트랜지스터(44)로 이루어졌다.
상기 래치수단(420)은 상기 제 1 도전경로(L1)가 접지전압 레벨로 챠지될 경우 이에 응답하여 상기 제 1 도전경로(L1)의 전압레벨을 유지시키기 위한 것이다. 상기 래치수단(420)은 상기 제 1 도전경로(L1)의 전압레벨을 입력받아 이를 반전시켜 출력하는 인버터(46)와 상기 전원단자(1)와 상기 제 1 도전경로(L1) 사이에 채널이 연결되며 상기 인버터(46)의 출력단에 게이트 단자가 연결된 증가형 p채널 MOS 트랜지스터(45)로 이루어졌다.
상기 리던던시 정보 저장수단(430)은 상기 제 1 도전경로(L1)에 각 일단자가 연결된 복수개의 퓨즈들(F1 - F12)과, 상기 각 퓨즈(F1 - F12)의 타단자와 제 2 도전경로(L2) 사이에 연결되며 대응되는 상기 제 1 및 제 2 로우 어드레스 신호들(RAi, RAiB)에 각각 제어되는 복수개의 NMOS 트랜지스터들(47 - 58)로 이루어졌다. 그리고, 상기 복수개의 NMOS 트랜지스터들(47 - 58) 중 상기 보조 워드라인들(S0 - S3)을 선택하기 위해디코딩된 상기 조합신호들(RA0·RA1, RA0B·RA1, RA0·RA1B, RA0B·RA1B)에 제어되는 NMOS 트랜지스터들은 해당되는 각 퓨즈의 타단자와 접지단자(2) 사이에 연결되어 있다. 상기 스위칭 수단(440)은 더미 로우 어드레스 신호(DRAiB)에 응답하여, 상기 제 2 도전경로(L2)를 접지단자(2)와 연결하거나 분리시킨다. 즉, 리던던트 셀 테스트시에는 오프되고, 정상적인 동작시에는 온된다.
도 14에는 본 발명에 따른 바람직한 실시예에 따른 로우 리던던시 디코더의 구성을 보여주는 블록도가 도시되어 있다.
도 14를 참조하면, 로우 리던던시 디코더(500)는 각 로우 리던던시 퓨즈 박스(400A - 400D)에 대응되는 보조 워드라인 구동회로들(500A - 500D)을 구비하고 있다. 그리고, 각 보조 워드라인 구동회로(500A - 500D)는 각 리던던시 활성화 신호(RED0 - RED3) 및 상기 제어신호(PR)에 응답하여 상기 각 리던던시 활성화 신호(RED0 - RED3)에 대응되는 상기 각 보조 워드라인(S0 - S3)을 활성화시킨다. 도 15에는 본 발명에 따른 도 14의 로우 리던던시 디코더의 각 보조 워드라인 구동회로를 보여주는 회로도가 도시되어 있다. 도 15를 참조하면, 보조 워드라인 구동회로는 지연수단(67), 낸드 게이트(68), 그리고 인버터(69)로 이루어졌다.
도 11 내지 도 15를 참조하면서, 본 발명에 따른 리던던트 셀 테스트 동작을 설명하면 다음과 같다.
먼저, 리던던트 셀 테스트를 수행하기 위해 도 6에 도시된 제 2 로우 어드레스 버퍼(360)로 더미 로우 어드레스(DAi)를 하이 레벨로 인가한다. 이때, 도 2에 도시된 RASB 입력 버퍼로부터 하이 레벨로 활성화된 RP 신호가 출력된다. 따라서, 상기 제 2 로우 어드레스 버퍼(360)는 하이 레벨의 제 1 더미 로우 어드레스 신호(DRAi)와 로우 레벨의 제 2 더미 로우 어드레스 신호(DRAiB)를 출력한다. 그리고, 상기 제 2 더미 로우 어드레스 신호(DRAiB)를 일 입력신호로 하는 도 11에 도시된 로우 프리디코더(320)는 비활성화되어 워드라인을 활성화시키지 못하게 된다.
반면, 본 발명에 따른 로우 리던던시 퓨즈 박스 블록(400)의 각 퓨즈 박스(400A - 400D)는 로우 어드레스 버퍼(300)로부터 출력되는 제 1 및 제 2 로우 어드레스 신호들(RAi, RAiB) 중 각 보조 워드라인(S0 - S3)에 해당되는 각 조합신호(RA0·RA1, RA0B·RA1, RA0·RA1B, RA0B·RA1B)에 따라 하이 레벨 또는 로우 레벨의 리던던시 활성화 신호들(RED0 - RED3)을 출력한다.
즉, 도 13A 내지 도 13D에 도시된 바와같이, 스위칭 트랜지스터(66)는 로우 레벨의 제 2 더미 로우 어드레스 신호(DRAiB)에 의해 턴-오프된다. 이로인해, 제 2 도전경로(L2)에 소오스 단자가 연결된 NMOS 트랜지스터들은 대응되는 로우 어드레스 신호가 인가되더라도 턴-오프 상태로 유지된다. 따라서, 상기 조합신호(예를들면, RAO·RA1)가 인가되는 NMOS 트랜지스터들(47, 49)은 상기 조합신호의 레벨에 따라 턴-온 또는 턴-오프되어 대응되는 리던던시 활성화 신호(RED0)의 레벨이 결정된다. 즉, 제 1 퓨즈 박스(400A)로 인가되는 조합신호(RA0, RA1)가 모두 로우 레벨일 경우 이에 제어되는 상기 NMOS 트랜지스터들(47, 49)은 턴-오프되어 제 1 리던던시 활성화 신호(RED0)는 하이 레벨로 출력된다. 반면, 상기 제 1 퓨즈 박스(400A)로 인가되는 조합신호(RA0, RA1)가 모두 하이 레벨일 경우 이에 제어되는 NMOS 트랜지스터들(47, 49)은 턴-온되어 제 1 리던던시 활성화 신호(RED0)는 로우 레벨로 출력된다.
상기 제 1 로우 리던던시 퓨즈 박스(400A)로부터 출력되는 리던던시 활성화 신호(RED0)와 PR 신호를 입력받은 로우 리던던시 디코더(500)는 이를 디코딩하여 보조 워드라인(S0)을 선택하게 된다. 상기의 예로써 설명된 제 1 퓨즈 박스(400A) 외에 다른 모든 퓨즈 박스들(400B - 400D) 역시 동일하게 동작한다. 따라서, 상기 조합 신호에 의해 제어되는 트랜지스터들과 이에 대응되는 퓨즈들에 의해서만 제 1 리던던시 활성화 신호가 하이 레벨 또는 로우 레벨로 출력되게 된다.
이에따라, 상기 로우 리던던시 디코더(500)는 상기 리던던시 활성화 신호(RED) 및 상기 PR 신호에 응답하여, 상기 리던던시 활성화 신호(RED)에 대응되는 보조 워드라인을 활성화시키게 된다. 종래의 경우 리던던트 셀 테스트시 각 보조 워드라인(S0 - S3)을 선택하기 위해 로우 프리 디코더(320)로부터 출력되는 신호들(RAj, RAk)과 더미 로우 어드레스 신호(DRAi)를 입력받아 리던던트 셀 테스트를 수행하는 제 2 디코딩부(520)를 상기 로우 리던던시 디코더(500)에 구현하였다. 따라서, 상기 RAj, RAk 신호라인들에 의해 기생 용량이 증가할 뿐만아니라, 제 2 디코딩부(520)에 의해 로우 리던던시 디코더(500)의 레이아웃 면적이 증가하였다. 그러나, 리던던트 셀 테스트를 위한 디코딩 기능을 미리 퓨즈 박스에서 수행하게 됨으로써 상기한 문제점을 개선할 수 있다.
상기한 바와같이, 리던던트 셀 테스트를 수행하기 위해 로우 리던던시 디코더에 구현되었던 리던던트 셀 테스트 선택기능을 로우 리던던시 퓨즈 박스 블록에 구현하였다. 이로써, RAj, RAk 신호라인들에 의해 기생 용량이 증가되었던 것을 감소시키고 리던던트 셀 테스트 디코딩부에 의한 레이 아웃 면적이 증가하였던 것을 줄임으로써 고집적화를 실현할 수 있다.

Claims (7)

  1. 노멀 워드라인에 연결된 메모리 셀들 중 적어도 어느 하나에 결함이 발생될 경우 이를 대체하기 위한 리던던트 셀들이 연결되는 보조 워드라인들을 구비하며, 리던던트 셀 테스트시 외부로부터 인가되는 더미 로우 어드레스 신호에 응답하여 상기 리던던트 셀들에 대한 결함 여부를 판별하는 반도체 메모리 장치의 리던던트 셀 테스트 회로에 있어서,
    제 1 및 제 2 로우 어드레스 신호들을 입력받아, 상기 더미 로우 어드레스 신호 및 외부로부터 인가되는 제어신호에 응답하여 상기 보조 워드라인들에 각각 대응되는 소정 레벨의 리던던시 활성화 신호들을 출력하는 복수개의 로우 리던던시 퓨즈 박스들을 구비하되,
    리던던트 셀 테스트시 상기 각 퓨즈 박스는 상기 제 1 및 제 2 로우 어드레스 신호들 중 상기 각 보조 워드라인에 해당되는 각 조합신호의 전압레벨에 따라 대응되는 각 리던던시 활성화 신호를 출력하는 로우 리던던시 퓨즈 박스 블록과;
    상기 각 퓨즈 박스에 대응되는 보조 워드라인 구동회로들을 구비하며, 상기 각 리던던시 활성화 신호 및 상기 제어신호에 응답하여 상기 각 리던던시 활성화 신호에 대응되는 각 보조 워드라인을 활성화시키는 로우 리던던시 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 셀 테스트 회로.
  2. 제 1 항에 있어서,
    상기 각 퓨즈 박스는, 상기 리던던시 활성화 신호가 전달되는 제 1 도전경로와;
    소정 레벨로 챠지되는 제 2 도전경로와;
    상기 제어신호에 응답하여, 상기 제 1 도전경로를 제 1 레벨로 챠지하는 프리챠지 수단과;
    상기 제 1 도전경로가 제 2 레벨로 챠지될 경우 이에 응답하여 상기 제 1 도전경로의 전압레벨을 유지시키는 래치수단과;
    상기 제 1 도전경로에 각 일단자가 연결된 복수개의 퓨즈들과, 상기 각 퓨즈의 타단자와 상기 제 2 도전경로 사이에 연결되며 대응되는 상기 제 1 및 제 2 로우 어드레스 신호들에 각각 제어되는 복수개의 NMOS 트랜지스터들로 이루어지되, 상기 복수개의 NMOS 트랜지스터들 중 상기 보조 워드라인들을 선택하기 위해 디코딩된 상기 조합신호들에 제어되는 NMOS 트랜지스터들은 해당되는 각 퓨즈의 타단자와 상기 접지단자 사이에 연결되는 리던던시 정보 저장수단과;
    상기 더미 로우 어드레스 신호에 응답하여, 상기 제 2 도전경로를 접지전압이 인가되는 접지단자와 연결하거나 분리시키는 스위칭 수단으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 셀 테스트 회로.
  3. 제 2 항에 있어서,
    상기 프리챠지 수단은, 전원전압이 인가되는 전원단자와 상기 제 1 도전경로 사이에 채널이 연결되며 상기 제어신호가 인가되는 입력단자에 게이트 단자가 연결된 증가형 p채널 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 셀 테스트 회로.
  4. 제 2 항에 있어서,
    상기 래치 수단은, 상기 제 1 도전경로의 전압레벨을 입력받아 이를 반전시켜 출력하는 인버터와;
    상기 전원단자와 상기 제 1 도전경로 사이에 채널이 연결되며, 상기 인버터의 출력단에 게이트 단자가 연결된 증가형 p채널 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 셀 테스트 회로.
  5. 제 2 항에 있어서,
    상기 스위칭 수단은, 상기 제 2 도전경로와 상기 접지단자 사이에 채널이 연결되며 상기 더미 로우 어드레스 신호가 인가되는 입력받자에 게이트 단자가 연결된 증가형 n채널 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 셀 테스트 회로.
  6. 제 1 항에 있어서,
    상기 각 보조 워드라인 구동회로는, 지연수단, NAND 게이트, 그리고 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 셀 테스트 회로.
  7. 행과 열 방향으로 각각 신장되는 워드라인들 및 보조 워드라인들과 비트라인들 그리고 상기 각 워드라인과 상기 각 비트라인이 교차되는 영역에 소정 데이터들을 저장하는 메모리 셀들이 배치되고 상기 각 보조 워드라인과 상기 각 비트라인이 교차되는 영역에 소정 데이터들을 저장하는 리던던트 셀들이 배치된 셀 어레이와;
    외부로부터 인가되는 TTL 레벨의 외부 로우 어드레스 신호를 입력받아, 이를 CMOS 레벨의 제 1 및 제 2 로우 어드레스 신호들로 변환하여 출력하는 로우 어드레스 버퍼와;
    리던던트 셀 테스트시 외부로부터 인가되는 TTL 레벨의 더미 어드레스 신호들을 입력받아, 이를 CMOS 레벨의 제 1 및 제 2 더미 로우 어드레스 신호들로 변환하여 출력하는 제 2 로우 어드레스 버퍼와;
    상기 로우 어드레스 버퍼로부터 출력된 상기 제 1 및 제 2 로우 어드레스 신호들을 입력받아, 상기 제 2 로우 어드레스 버퍼로부터 출력된 상기 제 2 더미 로우 어드레스 신호에 응답하여 상기 상기 제 1 및 제 2 로우 어드레스 신호들을 프리디코딩하여 출력하는 로우 프리디코더와;
    상기 로우 프리디코더로부터 출력된 상기 프리디코딩된 신호를 입력받아, 외부로부터 인가되는 제어신호에 응답하여 소정 워드라인을 선택하는 로우 디코더를 포함하되;
    제 1 및 제 2 로우 어드레스 신호들을 입력받아, 상기 더미 로우 어드레스 신호 및 외부로부터 인가되는 제어신호에 응답하여 상기 보조 워드라인들에 각각 대응되는 소정 레벨의 리던던시 활성화 신호들을 출력하는 복수개의 로우 리던던시 퓨즈 박스들을 구비하되,
    리던던트 셀 테스트시 상기 각 퓨즈 박스는 상기 제 1 및 제 2 로우 어드레스 신호들 중 상기 각 보조 워드라인에 해당되는 각 조합신호의 전압레벨에 따라 대응되는 각 리던던시 활성화 신호를 출력하는 로우 리던던시 퓨즈 박스 블록과;
    상기 각 퓨즈 박스에 대응되는 보조 워드라인 구동회로들을 구비하며, 상기 각 리던던시 활성화 신호 및 상기 제어신호에 응답하여 상기 각 리던던시 활성화 신호에 대응되는 상기 각 보조 워드라인을 활성화시키는 로우 리던던시 디코더를 포함하여 구성된 반도체 메모리 장치.
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