KR100340113B1

KR100340113B1 - 반도체메모리장치

Info

Publication number: KR100340113B1
Application number: KR1019980024820A
Authority: KR
Inventors: 김석태
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-06-29
Filing date: 1998-06-29
Publication date: 2002-09-26
Also published as: KR20000003560A

Abstract

본 발명은 리페어를 행하지 않은 칩에서는 어드레스 디코더를 빨리 활성화시킴과 더불어 제어신호에 의한 디코더활성화의 지연시간을 단축하도록 된 반도체 메모리 장치를 제공하기 위한 것이다.

이를 위해 본 발명은, 입력되는 어드레스를 디코딩하는 어드레스 디코더를 갖춘 반도체 메모리 장치에 있어서, 리페어 여부에 따라 그 연결이 단락되는 제 1퓨즈를 구비하고, 리페어 여부에 따라 어드레스 디코더를 활성화시키기 위한 제어신호를 제 1퓨즈의 상태에 따라 전송하거나 일정시간 지연하여 출력하는 제어신호 전송수단 및 제 1퓨즈의 단락과 동시에 단락되는 제 2퓨즈를 구비하고, 제 2퓨즈의 연결 상태와 프리차지 신호의 상태에 의해 어드레스 디코더를 활성화시키기 위한 인에이블 신호를 출력하는 리던던시 검사수단을 구비함을 특징으로 한다. 따라서, 리페어를 행하지 않은 칩에서는 액세스 타임을 단축시킬 수 있으므로 종래에 비해 보다 효율성을 기할 수 있다.

Description

반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 액세스 타임을 향상시킨 반도체 메모리 장치에 관한 것이다.

일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀(Cell)중에서 어느 한개라도 결함이 발생하게 되면 그 디램은 제기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(Yield)을 높이는 리던던시 방식을 채용하고 있다.

특히, 이러한 리던던시 방식의 경우 메모리의 리던던시 셀(Redundancy Cell)은 서브-어레이 블럭별로 설치해 두는데, 예를 들어 16 메가 디램의 경우 256K 셀 어레이마다 예비 로오 및 컬럼을 미리 설치해 두어 결함(Fail)이 발생하여 불량으로 된 메모리 셀을 로오(Row)/컬럼(Column) 단위로 하여 예비 메모리 셀(즉, 리던던시 셀)로 치환하는 방식이 주로 사용된다.

도 1은 일반적인 리페어구조를 설명하는 블럭도로서, 어드레스가 입력됨에 따라 리던던시 검사부(10)로부터의 신호(NE)가 하이(H)레벨일 경우에만 디코딩하는 디코더(20)는 인버터(IV1, IV2)를 매개로 하여 입력되는 제어신호에 의해 동작시점이 결정된다.

여기서, 상기 리던던시 검사부(10)는 도 2에 도시된 바와 같이, 프리차지신호(PRECHARGE#)의 상태에 따라 온/오프되어 프리차지노드(N1)의 전위를 결정하는 PMOS트랜지스터(P1)와, 그 프리차지노드(N1)의 전위를 반전시켜 출력하는 인버터(IV3)와, 이 인버터(IV3)의 출력신호에 의해 온/오프스위칭되어 상기 프리차지노드(N1)의 전위를 반전되기 전의 전위로 유지시키는 PMOS트랜지스터(P2)와, 상기 프리차지노드(N1)에 접속되되 각각의 어드레스(ADD23＜0:3>, ADD45＜0:3＞, ADD67＜0:3＞, ADD89＜0:3＞)의 제어에 의해 스위칭 동작하는NMOS트랜지스터(N1∼N4; N5∼N8; N9∼N12; N13∼N16)를 매개로 그 프리차지노드(N1)와 접지단 사이에 설치된 복수의 퓨즈(f1∼f16)로 구성된다.

이와 같이 구성된 일반적인 리페어구조에서는, 어드레스 디코더(20)의 출력이 나오려면 상기 리던던시 검사부(10)의 출력신호(NE)가 하이레벨이어야 한다.

상기 리던던시 검사부(10)는 프리차지 후에 프리차지노드(N1)가 하이레벨인 상태에서 어드레스에 따라 그 출력신호(NE)의 값이 결정된다.

따라서, 항상 어드레스에 의한 리던던시 검사 후에 어드레스 디코더(20)가 동작하게 되는데, 이 어드레스 디코더(20)에 입력되는 제어신호가 리던던시 검사부(10)의 출력신호(NE)보다 늦게 디코더(20)로 입력되어 그 디코더(20)를 늦게 활성화시키게된다.

그래서, 도 3에 예시한 바와 같이 리던던시 검사 후에 소정시간 지연되고 나서 상기 어드레스 디코더(20)가 동작된다. 그에 따라 액세스 타임(access time)이 늦어지는 상황을 감수해야만 했다.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 리페어를 행하지 않은 칩에서는 어드레스 디코더를 빨리 활성화시킴과 더불어 제어신호에 의한 디코더활성화의 지연시간을 단축하도록 된 반도체 메모리 장치를 제공함에 그 목적이 있다.

도 1은 일반적인 리페어구조를 설명하는 블럭도,

도 2는 도 1에 도시된 리던던시 검사부의 내부구성을 나타낸 회로도,

도 3은 도 1에 도시된 리페어구조의 특성을 나타낸 파형도,

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블럭도,

도 5는 도 4에 도시된 리던던시 검사부의 내부구성을 나타낸 회로도,

도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 특성을 나타낸 파형도이다.

＜ 도면의 주요부분에 대한 부호의 설명＞

10 : 리던던시 검사부 20 : 어드레스 디코더

30 : 제어신호 전송수단 40 : 리던던시 검사부

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는, 입력되는 어드레스를 디코딩하는 어드레스 디코더를 갖춘 반도체 메모리 장치에 있어서, 리페어 상태에 따라 단락이 제어되는 리페어 인식용 퓨즈를 구비하고, 리페어시 리페어 인식용 퓨즈가 단락되어 어드레스 디코더를 활성화시키기 위한 제어신호를 지연소자를 통해 일정시간 지연하여 출력소자로 출력하고, 리페어가 아닐 경우 리페어 인식용 퓨즈가 연결되어 어드레스와 무관하게 제어신호에 의해 어드레스 디코더가 활성화되는 제어신호 전송수단 및 리페어 인식용 퓨즈의 단락과 동시에 단락되는 프리차지용 퓨즈와, 가변스위칭소자를 구비하고, 프리차지용 퓨즈의 단락시 프리차지 노드의 전위를 제어하여 어드레스 디코더를 활성화시키기 위한 활성화 신호를 디스에이블시키고, 프라차지용 퓨즈의 연결시 활성화 신호를 인에이블 시키는 리던던시 검사수단을 구비함을 특징으로 한다.

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블럭도로서, 도 1에서 설명한 부분과 동일한 구성요소에 대해서는 참조부호를 동일하게 부여하면서 그에 대한 설명은 생략한다.

동 도면에서, 제어신호 전송수단(30)은 리페어가 필요한지 아니면 필요하지 않은지에 따라 후술하는 리던던시 검사부(40)에서의 리던던시 검사시간과는 무관하게 어드레스 디코더(20)로 입력되는 제어신호의 입력시간을 조정하여 어드레스 디코더(20)의 활성화시점을 조정하게 되는데, 상기 제어신호 전송수단(30)은 입력되는 제어신호를 고속으로 어드레스 디코더(20)로 전송하기 위한 제 1전송로 상에 설치된 리페어 인식용 퓨즈(이하, 제 2퓨즈라 한다; f17)와, 입력되는 제어신호를 저속으로 어드레스 디코더(20)로 전송하기 위한 제 2전송로 상에 설치되어 상기 제어신호를 일정시간 지연시키는 복수의 인버터(IV1, IV2)와, 상기 제 1 및 제 2전송로상의 신호를 입력받아 택일하여 어드레스 디코더(20)로 출력하는 출력소자로서의 오어 게이트(OR gate; L1)로 구성된다.

여기서, 동 도면에서는 상기 출력소자를 오어 게이트(L1)로 구현하였으나, 연산결과만 같다면 다른 방법으로도 구현 가능하다.

리던던시 검사부(40)는 리페어여부에 따라 어드레스 디코더(20)로 입력되는 어드레스에 무관하게 상기 어드레스 디코더(20)를 활성화시키는데, 그 구성을 도 5를 참조하여 살펴보면 도 2의 리던던시 검사부(20) 구성과 유사하다.

다만 차이나는 점은 리던던시 검사부(40)가 리페어를 행할 때 상기 제 2퓨즈(f17)와 동시에 절단되는 프리차지용 퓨즈(이하, 제 1퓨즈라 한다; f18)와, 이 제 1퓨즈(f18)를 매개로 PMOS트랜지스터(P1)에 직렬로 접속되어 상기 제 1퓨즈(f18)의 절단여부 및 프리차지신호(PRECHARGE#)에 의해 프리차지노드(N1)의 전위를 가변시키는 가변스위칭소자로서의 NMOS트랜지스터(N17)를 추가로 구비하였다는 점이 차이점이다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작에 대해 설명하면 다음과 같다.

먼저 프리차지동작이 행해지게 되는데, 프리차지시에 프리차지신호(PRECHARGE#)가 로우(L)레벨로 되어 PMOS트랜지스터(P1)가 턴온되어프리차지노드(N1)는 하이(H)레벨이 된다(도 6참조).

이후 상기 프리차지신호(PRECHARGE#)가 하이(H)레벨로 되는 경우 리페어를 행하지 않는 칩에서는 NMOS트랜지스터(N17)가 턴온되어 전류가 접지측으로 흐르게 되므로 상기 프리차지노드(N1)가 로우레벨로 되고 그 결과 리던던시 검사부(40)의 출력신호(NE)는 하이레벨로 되어 어드레스(ADD23＜0:3＞, ADD45＜0:3＞, ADD67＜0:3＞, ADD89＜0:3＞)에 무관하게 어드레스 디코더(20)를 활성화시키게 된다.

이와 반대로, 상기 프리차지신호(PRECHARGE#)가 하이(H)레벨로 되는 경우 리페어를 행한 칩에서는 상기 리던던시 검사부(40)내의 제 1퓨즈(f18)가 끊어져 있으므로 리페어된 어드레스가 입력되기 전까지는 상기 프리차지노드(N1)는 하이레벨로 되고 그 결과 상기 리던던시 검사부(40)의 출력신호(NE)는 로우레벨을 유지하게되어 상기 어드레스 디코더(20)를 활성화시키지 않게 된다. 여기서, 리페어된 어드레스가 입력되면 종래의 리페어동작을 따른다.

이와 같이 리페어여부에 따라 어드레스 디코더(20)에 대한 활성화동작이 달라지는데, 그 어드레스 디코더(20)의 활성화동작은 제어신호의 입력에도 영향을 받게 된다.

즉, 리페어가 필요한 경우에는 그 어드레스 디코더(20)의 전단에 설치된 제어신호 전송수단(30)내의 제 2퓨즈(f17)가 끊어지므로 제어신호는 인버터(IV1, IV2)를 거치면서 지연되어 상기 어드레스 디코더(20)로 입력되고, 리페어가 필요하지 않은 경우에는 제 2퓨즈(f17)가 연결된 상태이므로 제어신호(하이레벨의 신호임)는 그 제 2퓨즈(f17)를 통해 빠르게 어드레스 디코더(20)로 입력되므로 리던던시 검사시간과는 무관하게 고속으로 활성화된다.

그 결과, 도 3 및 도 6의 파형도를 비교하여 보면 종래의 반도체 메모리 장치에 비해서 본 발명의 실시예에 적용된 어드레스 디코더(20)의 출력이 빨라짐을 알 수 있다.

한편, 본 발명의 실시예에서 리던던시 검사부(40)의 출력이 어드레스 디코더(20)의 활성화시점을 조정할 수 있도록 할 수 있는데, 이 경우 도 1의 인버터(IV1, IV2)를 삭제하고 도 5의 리던던시 검사부 회로만으로도 어드레스 디코더(20)의 활성화시점을 조정할 수 있다.

이상 설명한 바와 같은 본 발명에 의하면, 리페어를 행한 칩에서는 종래와 동일한 액세스 타임을 가지지만 리페어를 행하지 않은 칩에서는 액세스 타임을 단축시킬 수 있으므로 종래에 비해 보다 효율성을 기할 수 있다.

또한, 리페어를 행한 칩의 경우에도 본 발명의 실시예는 종래의 리페어와 동시에 적용 가능하므로 추가비용 등의 손실이 발생되지 않게 된다.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위 내에서 수정 및 변형하여 실시할 수 있다.

Claims

입력되는 어드레스를 디코딩하는 어드레스 디코더를 갖춘 반도체 메모리 장치에 있어서,

리페어 상태에 따라 단락이 제어되는 리페어 인식용 퓨즈를 구비하고, 리페어시 상기 리페어 인식용 퓨즈가 단락되어 상기 어드레스 디코더를 활성화시키기 위한 제어신호를 지연소자를 통해 일정시간 지연하여 출력소자로 출력하고, 리페어가 아닐 경우 리페어 인식용 퓨즈가 연결되어 어드레스와 무관하게 상기 제어신호에 의해 상기 어드레스 디코더가 활성화되는 제어신호 전송수단; 및

상기 리페어 인식용 퓨즈의 단락과 동시에 단락되는 프리차지용 퓨즈와, 가변스위칭소자를 구비하고, 상기 프리차지용 퓨즈의 단락시 프리차지 노드의 전위를 제어하여 상기 어드레스 디코더를 활성화시키기 위한 활성화 신호를 디스에이블시키고, 상기 프라차지용 퓨즈의 연결시 활성화 신호를 인에이블시키는 리던던시 검사수단을 구비함을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 가변스위칭소자는

상기 프리차지용 퓨즈와 접지단 사이에 연결되어 그 게이트 단자를 통해 프리차지 신호를 입력받는 NMOS소자로 구성됨을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 제어신호 전송수단은

리페어시 그 연결이 단락되는 리페어 인식용 퓨즈;

상기 제어신호를 입력받아 일정시간 지연하는 지연부;

상기 리페어 인식용 퓨즈를 통해 입력되는 제어신호 및 상기 지연부의 출력신호를 입력받아 오아 연산하여 어드레스 디코더에 출력하는 오아 게이트를 구비함을 특징으로 하는 반도체 메모리 장치.